JPH09106688A - 不揮発性、特に、フラッシュｅｅｐｒｏｍ記憶装置 - Google Patents

不揮発性、特に、フラッシュｅｅｐｒｏｍ記憶装置

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JPH09106688A
JPH09106688A JP11285996A JP11285996A JPH09106688A JP H09106688 A JPH09106688 A JP H09106688A JP 11285996 A JP11285996 A JP 11285996A JP 11285996 A JP11285996 A JP 11285996A JP H09106688 A JPH09106688 A JP H09106688A
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JP11285996A
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Giovanni Campardo
ジオヴァッニ・カンパルド
Lorenzo Bedarida
ロレンツォ・ベダリーダ
Giuseppe Fusillo
ジュゼッペ・フジッロ
Andrea Silvagni
アンドレア・シルヴァーニ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics SRL
SGS Thomson Microelectronics Inc
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Publication date
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    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
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  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【課題】 メモリアレイの複数のセクタのうち少なくと
も２つを同時にアドレスすることができる記憶装置を提
供する。 【解決手段】 記憶装置のメモリアレイ（２）はその全
長に沿って伸びるグローバルビット線（１３）を提供
し、それぞれのローカルビット線（１４）に接続されて
いる。スイッチ（１５）は、グローバルビット線（１
３）とそれぞれの各ローカルビット線（１４）との間に
配設され、選択されたグローバルビット線（１３）と、
それに関連する１のみのローカルビット線（１４）とを
選択的に接続させる。スイッチ（１５）は、ローカルデ
コーディングユニット（１７）により、制御線に渡って
制御され、セクタ（Ｓ１〜Ｓ１２）を独立してアドレス
し、異なる行および列における２つの異なるセクタにお
いて、同時に諸動作（読み込み、消去、書き込み）を行
う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性、特に、フ
ラッシュＥＥＰＲＯＭメモリ装置に関する。
【０００２】
【従来の技術】従来の不揮発性、特に、フラッシュＥＥ
ＰＲＯＭメモリは、１つのセクタの読み出しと他のセク
タの書き込みまたは消去とを同時に行うことはできず、
つまり、メモリはブロックされ、他のセクタでの書き込
みまたは消去を終えるまで、機能（例えば、読み出し）
を実行することができなかった。消去に長時間費やす観
点から、このような制限は不都合であり、特に、メモリ
がマイクロコントローラーの一部を形成する場合、該マ
イクロコントローラーはフラッシュメモリへのアクセス
をブロックする適切な回路を設けなければならず、シス
テムがより複雑化してしまう。
【０００３】
【発明が解決しようとする課題】本発明に関する問題に
対する概念について、列に配置されたセクタを有するフ
ラッシュメモリの構造が図１に示されている。
【０００４】本発明に適切な部分のみ示されている図１
において、メモリ１は、行および列に配置され、矢印
８，９で図示されたワード線およびビット線によりアド
レスされたメモリセルで構成されるメモリアレイ２と、
ワード線８がアレイ２の選択された行をバイアスするよ
う伸ばされた行デコーダ３と、ビット線９を接続し、ア
ドレスされたアレイ２のビット線をバイアスし、また、
出力ユニットへ接続するよう設けられた列デコーダ４
と、複数のセンスアンプからなり、デコーダ３，４によ
り選択されたメモリセルにコードされた情報をセンスす
るよう行デコーダ４に接続されたセンスアンプユニット
５と、ユニット５にセンスされたデータを一時的に保持
するようセンスアンプユニット５に接続された出力ユニ
ット６と、行および列デコーダ３，４にアドレスを発生
し、ユニット５，６に制御信号を発生する、例えば、Ｆ
ＳＭ（Finite State Machine）のような制御ユニット７
とを有する。簡略化のため、制御ユニット７はまた、必
要な供給電圧を発生させる供給電圧発生部を含み、実行
動作（例えば、消去中のメモリセルの内容の連続的なチ
ェック）により外部メモリ１（矢印７ａ）または内部ユ
ニット７から供給されるコード化されたアドレスを発生
するものであってもよい。
【０００５】アレイ２のセルはセクタに分類され、同一
のセクタのセルは共通の端子、例えば、ソース端子を与
え、一括消去される。図では、メモリセルは列に配置さ
れた３つのセクタ２ａ，２ｂ，２ｃに分類されている
が、以下の説明では行に配置されたセクタにも同様に適
用することができる。
【０００６】セクタを消去する場合、一連の動作が開始
され、前提条件の段階および、実際の消去過程および確
認過程を含む消去段階が実施される。
【０００７】前提条件の段階では、実際の消去前に、セ
クタにおけるすべてのセルが同一の条件にされ、そのす
べてが同様に消去されるよう保証する。この目的のた
め、セルに記憶されたデジタルワードを構成するバイト
が連続的にアドレスされ、バイトに対応するセルが書き
込まれ、行および列デコーダ３，４とセンスアンプユニ
ット５を用いて確認される。実際の消去過程および確認
過程においても、行および列デコーダ３，４とセンスア
ンプユニット５が使用され、セクタの消去に数時間（１
秒程度）費やされる。その間、デコーダおよびアンプユ
ニット３〜５はバイアスおよび確認に費やされ、その他
の機能を実行することができないという好ましくない状
況が発生する。
【０００８】そこで、本発明の目的は、異なるセクタに
おいて異なる機能を実行する（例えば、１つのセクタの
読み出しと同時に他のセクタを消去する）ことができる
不揮発性メモリ装置を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１１】すなわち、本発明によれば、複数のセクタ
に分類される一定数のメモリセルを含むメモリアレイを
有するメモリ装置であって、前記メモリアレイの前記セ
クタのうち少なくとも２つを同時にアドレスするための
手段を有することを特徴とする不揮発性メモリ装置を提
供する。
【００１２】本発明の様々な好適な実施形態が、添付図
面を参照する仕方により以下に説明されるであろう。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００１４】本発明の第１の特性によれば、図１にはメ
モリ装置の全体構造が示されており、メモリアレイは、
異なるセクタにおいて複数の機能を同時に実行させるよ
う形成されている。図２ではメモリアレイの実施形態が
例示されており、アレイ２は異なる大きさの１２のセク
タＳ１〜Ｓ１２を有し、セクタＳ１〜Ｓ６の大きさはよ
り小さく、データの格納に用いられ、セクタＳ７〜Ｓ１
２の大きさはより大きく、プログラムの格納に用いられ
る。
【００１５】セクタＳ１〜Ｓ１２は２つの直交する直線
方向を規定する行１１および列１２に配置されている。
詳細には、セクタＳ１〜Ｓ６は第１行に、セクタＳ７〜
Ｓ９は第２行に、セクタＳ１０〜Ｓ１２は第３行に配置
され、大きさの差異について、各列にはより小さいセク
タから２つづつ配置されている（即ち、第１列にはセク
タＳ１，Ｓ２，Ｓ７，Ｓ１０が配置されている）。本発
明の目的（即ち、２つのセクタが読み出しおよび消去す
るための、即ち、異なる機能を実行するための同時のア
ドレス）のため、同一の列の小さなセクタＳ１〜Ｓ６の
各対は以降、単一のセクタとして考慮する。また、多少
複雑化してしまうが、セクタＳ１〜Ｓ６は独立に扱われ
る。グローバルバイアス線（実施形態ではグローバルビ
ット線）１３は、２つの直線方向の１つに配置されたす
べてのアレイ２に沿って（実施形態では列セクタ１２に
充分な長さに沿って）伸びており、ローカルバイアス線
１４（前記直線方向に配置された個々のセクタのローカ
ルバイアス線であり、この場合、列セクタ１２に配置さ
れた３つのセクタの各々のローカルバイアス線）に接続
している。グローバルバイアス線１３と対応する個々の
ローカルバイアス線１４との間には、スイッチ１５が設
けられ、選択されたグローバルビット線１３と関連する
３つのローカルビット線１４のうち１つだけを選択的に
接続し、異なる線（行および列）の一部を形成する２つ
の異なるセクタにおいて同時に、また、独立に機能（読
み出し、消去、書き込み）を実行するようセクタをバイ
アスする。
【００１６】同一のセクタにおけるスイッチ１５は共通
に制御される（セクタ対Ｓ１〜Ｓ２，Ｓ３〜Ｓ４，Ｓ５
〜Ｓ６を除く、同一の制御信号に制御される個々の対の
セクタ）が、他のセクタに対しては独立に制御される。
このため、スイッチ１５の制御端子は制御線１６（各セ
クタに１つ）に接続され、更に、１つまたは複数のロー
カルデコーダ１７に接続されている。図２の実施形態で
は、同一の行のセクタに対応する制御線１６はそれぞれ
のローカル列デコーダ１７に接続されている。
【００１７】図２にはまた、個々のセクタの読み出し、
書き込みおよび消去の段階に従って、線２０にバイアス
するよう制御ユニット７に制御されたソースデコーダ２
１、更に、そのデコーダに接続されたソース線２０（各
セクタに１つ）が例示されている。
【００１８】セクタＳ１〜Ｓ１２において、機能を同時
に実行させるため、ユニット３〜５に適切な変更、例え
ば、ユニットを単純に複製するなどがなされなければな
らないことは明らかである。
【００１９】図２のメモリアレイの更なる実施形態とし
て、図３には多数のメモリアレイおよびセクタＳ７〜Ｓ
１２のスイッチのみが示されているが、セクタＳ７〜Ｓ
１２として示されている構造は、セクタＳ１〜Ｓ６とし
て示されているものと同じである。
【００２０】図３の実施形態において、各セクタの各グ
ローバルビット線は、セルの緻密化を図るため、２つの
ローカルビット線２５，２６に接続されており、グロー
バルビット線１３（通常、第２金属レベル（第２配線
層）に形成されている）が、接続に大きさが充分である
ようローカルビット線１４（通常、第１金属レベル（第
１配線層）に形成されている）より太くされることを考
慮している。６つの制御線１６が各セクタの行１１に設
けられている。図３にはまた、図２における３つのデコ
ーダの機能を合わせた１つのローカル列デコーダ１７’
のみが設けられている。
【００２１】各セクタＳ７〜Ｓ１２（図示してしない各
セクタＳ１〜Ｓ６も）は、行と列に配置された多数のメ
モリセル３０を有している。従来、各セクタにおける全
てのセル３０は、同一の共通のソース線２０に接続され
たソース端子を有し、同一の行におけるセル３０は、同
一のワード線３１（隣接するセルの同一の行における全
てのセルに共通）に接続された制御ゲート端子を有して
いる。同一の列におけるセルは、２つのローカルビット
線のうちの一方に接続されるドレイン端子を有し、詳細
には、ローカルビット線２５に接続されるセルとローカ
ルビット線２６に接続されるセルとがワード線３１の方
向に交互になるよう接続されている。
【００２２】ローカルビット線２５，２６の各々の対
は、それぞれグローバルビット線１３に対して選択トラ
ンジスタ３２，３３を介して接続されており、それぞれ
のトランジスタは制御線１６に接続されるゲート端子を
有している。詳細には、各々のセクタにおけるトランジ
スタ３２（セクタにおけるグローバルビット線１３と各
ローカルビット線２５との間に設けられている）は、全
て同一の制御線１６に接続されており、さらにそれぞれ
のセクタにおけるトランジスタ３３（グローバルビット
線１３と各ローカルビット線２６との間に設けられてい
る）は、全て異なった制御線１６に接続されている（セ
クタＳ７，Ｓ１０を参照）。実施形態に示されるよう
に、各々の行セクタ１１は３つのセクタ（またはセクタ
Ｓ１〜Ｓ６の場合、集合セクタ）を有し、各々の行セク
タ１１について６本の制御線１６で充分である。
【００２３】制御線１６は、好適には、２つの異なった
行セクタ１１の間に通常存在する隙間の中を伸びてお
り、好適には、第１レベル（第１配線層）の金属線を形
成している。実施形態においては、共通のソース線２０
は２つの異なった列セクタ１２の間に通常存在する隙間
の中を伸びているが、逆に、グローバルバイアス線がワ
ード線である場合、列の間のスペースに、対応するロー
カルワード線の選択トランジスタのための制御線を設け
るようにしても良く、例えば、ゲートの応力が考慮され
ない場合には、適用することができる。
【００２４】図２および図３に示されるように、メモリ
アレイを設けることにより、所定の行および列セクタ１
１，１２を読み、かつ別の行と列における他のセクタを
消去することができる。図示されるローカルデコーディ
ング装置によって可能となることが、図２および図３に
示されたセクタ構造について図４に概念的に示されてい
る。詳細には、図４に示すように、セクタＳ１またはＳ
２における操作（読み出し、書き込み、消去）の実行
（つまりセクタＳ１またはＳ２に対するアクセス）によ
り、セクタＳ８，Ｓ１１，Ｓ９，Ｓ１２の１つにおける
操作を同時に実行（つまりアクセス）することができ、
セクタＳ３またはＳ４にアクセスすると、同時にセクタ
Ｓ９，Ｓ１２，Ｓ７，Ｓ１０の１つにアクセスすること
ができ、セクタＳ５またはＳ６にアクセスすると、同時
にセクタＳ８，Ｓ１１，Ｓ７，Ｓ１０の１つにアクセス
することができる。
【００２５】例えば、プログラムセクタＳ９，Ｓ１２に
記憶されたプログラムの実行を妨げることなくデータセ
クタＳ３を消去するためには、セクタＳ３を消去する際
にプログラムセクタをアクセス可能な状態に維持しなけ
ればならないが、セクタＳ３に接続された共通のソース
線２０を１２Ｖに、そして、セクタＳ３の全ての行を０
Ｖに維持することが可能となり、このときには、ＦＳＭ
７（図１）は消去時間を制御する。同時に、ＦＳＭ７
は、セクタＳ９，Ｓ１２の行と列をアドレスし、プログ
ラムを読み出すため（あるいは他の操作を実行するた
め）に設けられている。
【００２６】本発明の他の観点によれば、行デコーダが
提供され、これは、関連する回路を充分に複製すること
なく、同時に２つの異なった行をアドレスすることがで
き、図５に示されている。
【００２７】図５に示された行デコーダ３は、列セクタ
１１の数（この場合は３つであり、そのうち２つが図示
されている）に等しい数のデコーディングセクション３
４を有し、各々のデコーディングセクション３４は２ｎ
のデータ入力を与えるマルチプレクサ３５を有してお
り、ここでｎは、メモリアレイにおける全ての行をアド
レスするために必要となるビット数に等しい。マルチプ
レクサ３５のデータ入力は、ｎのアドレス線３６，３７
の２つのグループに接続されており、各々は異なったア
ドレスをコードし、マルチプレクサ３５は、さらに、こ
のマルチプレクサ３５が線３６，３７との２つのアドレ
スのいずれを使用するかについて特定するｍの選択線３
８に接続されたｍの選択入力を有しており、アレイ２の
中における２つの異なった列を同時にアドレスする。換
言すれば、選択線３８によって、各々のマルチプレクサ
は、線３６についてのアドレスを出力すべきか、線３７
についてのアドレスを出力すべきか、あるいは全くアド
レスを出力しないかを知ることになる。
【００２８】したがって、マルチプレクサ３５は第１の
数の出力端子４１（ｎ／２に等しい）と、第２の数の出
力端子４２（ｎ／２に等しい）を有する。出力端子４１
はＮＡＮＤゲート３９の入力端子に直接あるいは反転し
て接続され、線３６または線３７について特定されたア
ドレスの第１の半分をコードする。また、出力端子４２
は論理ユニット４０に接続され、線３６または線３７に
ついて特定されたアドレスの第２の半分をコードする。
論理ユニット４０はまたＮＡＮＤゲート３９の出力端子
４２に接続されている。論理ユニット４０は、対応する
列セクタ１２における行に等しい数の出力を有する結合
用回路（レベルシフト回路に加えて）を実質的に有して
おり、ＮＡＮＤゲート３９とともに２つのレベルのデコ
ーディング用回路を形成する。実機にあっては、ＮＡＮ
Ｄゲート３９は、直接あるいは反転される入力端子を有
し、第１の半分のアドレスをディコードし、同様にＮＡ
ＮＤゲート３９の出力を使用して論理ユニット４０は第
２の半分のアドレスをディコードする。
【００２９】各々の論理ユニット４０のそれぞれの出力
は対応するインバータ４５の第１の入力端子に接続され
ており、これはノード４６に接続された第２の入力端子
を有し、ワード線３１に接続された出力端子を有する。
行デコーダ３は各々の列１１のための３つのノード４６
を有しており、各々のノード４６は２つの供給線５０，
５１に対して、それぞれＰチャンネル型ＭＯＳ選択トラ
ンジスタ４７，４８によって接続され、これらの２つの
トランジスタ４７，４８は、イネーブルユニット４９
（各々の行セクタ１１のため）に接続された制御端子を
有している。
【００３０】線５０はセルを読み出すための電圧ＶCCを
供給し、これに対して、線５１はセルを消去したり書き
込むための消去電圧ＶPPまたは照合電圧ＶV 供給する。
【００３１】各々のイネーブルユニット４９は、一対の
スイッチ５２，５３を実質的に有しており、これらは各
々の供給選択トランジスタ４７，４８のためであり、各
トランジスタ４７，４８の制御ゲートをアースに対して
接続したり、非接続状態にし、その結果、トランジスタ
をオンあるいはオフに作動させる。スイッチ５２，５３
は、これらのスイッチ５２，５３の状態を制御し、その
結果、インバータ４５に供給するトランジスタ４８，４
９を制御するためのイネーブル線５４（この場合、トラ
ンジスタ４７，４８およびスイッチ５２，５３の数に等
しい数の６本有する）を介して制御ユニット７によって
供給される制御信号により制御される。インバータ４５
は、線３６，３７について特定されたアドレスに基づい
て論理ユニット４０によりイネーブルされ、したがっ
て、線５４についての制御信号によって特定されて、線
５０または線５１についての電圧でそれぞれのワード線
３１をバイアスする。また、複製用アドレス線３６，３
７により、そして上述したようにマルチプレクサ３５を
制御する線３８によって、線３６，３７に対して２つの
異なったアドレスを送ることが可能となり、同時に２つ
の指示を実行するための異なった行セクタ１１における
２つの異なった線３１をアドレスすることが可能とな
る。
【００３２】従来、メモリアレイ出力は同一のワードに
おけるビットが、（他のセクタに属する）１つの行に分
配されるように実際に構成されている。これに対して、
本発明にあっては、メモリアレイ２の出力は同一のセク
タ内に集中されている。このタイプの構造を充足する列
デコーダは、図６に示されており、セクタＳ１０，Ｓ１
１に関するセクタＳ１２における１つの行についての異
なった数のセルのために、そして、これらのセクタから
伸びる異なった数のグローバルビット線のために、セク
タＳ１２から伸びるビット線が２つのレベルにディコー
ドされる。
【００３３】図６において、各々のセクタはセンスアン
プ５に送られるべき１６ビットに対応して１６の出力を
与えるようになっている。つまり、セクタＳ１０，Ｓ１
１（同一の列セクタ１２における対応するセクタ）は１
６本のグローバルビット線に接続されるようになってお
り、セクタＳ１２は４８本のグローバルビット線に接続
されるようになっている。しかしながら、以下に述べる
ように、異なった数の出力（例えば、８つ）やセクタか
ら伸びる異なった数のビット線を有する異なった形態の
構造とすることも可能である。
【００３４】すなわち、図６におけるデコーダ４は、一
端部でセンスアンプ５に接続され、かつ選択トランジス
タ５８〜６０を介してアレイセクタのグローバルビット
線１３に他端部で接続された１６本の出力線Ｂ１，Ｂ
２，・・・，Ｂ１６（各々のワードにおける１６ビット
に対応する）を有している。詳細には、セクタＳ１０，
Ｓ１１からの１６本のグローバルビット線は、それぞれ
の第１の選択トランジスタ５８によってそれぞれの出力
線Ｂ１〜Ｂ１６に対して接続され、その結果、セクタＳ
１０の第１のグローバルビット線１３はセクタＳ１１の
第１のグローバルビット線１３と第１の出力線Ｂ１とに
接続され、セクタＳ１０の第２のグローバルビット線１
３はセクタＳ１１の第２のグローバルビット線１３と第
２の出力線Ｂ２とに接続され、以下同様なっている。同
一の出力線Ｂ１〜Ｂ１６に接続されたセクタＳ１０，Ｓ
１１のグローバルビット線についての選択トランジスタ
５８は、制御ユニット７に接続されたそれぞれの制御線
６２を介して供給される同一の制御信号ＹＮ１〜ＹＮ１
６によって制御される。
【００３５】セクタＳ１２のグローバルビット線１３の
三重線６３は、また、制御線６４を介して供給されるそ
れぞれの信号ＹＭ１〜ＹＭ１６によって制御される第２
の選択トランジスタ６０により出力線Ｂ１〜Ｂ１６に接
続され、さらに制御ユニット７に接続されている。つま
り、同一の三重線６３（同一の出力線Ｂ１〜Ｂ１６に接
続されている）におけるセクタＳ１２の３つのグローバ
ルビット線１３は、それぞれ第３の選択トランジスタ５
９によって制御される。詳細には、各々の三重線６３に
おける第１のグローバルビット線に接続された選択トラ
ンジスタ５９は、セクタＳ１０，Ｓ１１の第１のグロー
バルビット線を制御する信号ＹＮ１によって制御され、
各々の三重線６３における第２のグローバルビット線に
接続された選択トランジスタ５９は信号ＹＮ２によって
制御され、第３のグローバルビット線に接続された選択
トランジスタは信号ＹＮ３によって制御される。
【００３６】従って、セクタＳ１０において、セルまた
はセルのいくつかを連続的に読み出すために、行デコー
ダ３は行を選択する。また、ローカルデコーダ１７は、
セクタＳ１０において列（図２のローカルビット線１
４、図３の線２５、２６）を選択する。さらに、選択ト
ランジスタ５８は、信号ＹＮ１〜ＹＮ１６によって、選
択された列を選択された出力線Ｂ１〜Ｂ１６に選択的に
接続する。ローカルデコーダ１７によって選択されなか
った他のセクタＳ１〜Ｓ９，Ｓ１１，Ｓ１２が読み出し
を妨げることは決してない。逆に、セクタＳ１２におい
てセルまたはセルのいくつかを読み出すために、選択ト
ランジスタ６０は、信号ＹＭ１〜ＹＭ１６によって特定
された線１３の三重線６３と出力線Ｂ１〜Ｂ１６とを接
続するのみである。また、各三重線６３内では、トラン
ジスタ５９が、接続されるべきグローバルビット線１３
を出力に接続する。この場合もまた、セクタＳ１〜Ｓ１
１は、ローカル列デコーダ１７によって選択されていな
いことにより、読み出しを決して妨げない。
【００３７】しかしながら、列デコーダ４は、２つのセ
クタを連続的に読み出すのみであり、従って、２つのセ
クタが２つの異なる列セクタ１２において同時に読まれ
るように複製されなければならない。そのため、本発明
の更なる特徴によれば、更なる列デコーダと更なるセン
スアンプユニットが設けられている。本発明による構成
は、異なる列セクタ１２において、１つのセクタを読み
出し、他のセクタを消去または書き込みできる典型的な
設計であるため、１つのセンスアンプが消去照合動作の
間のみアクティブであり、また、他のセンスアンプが読
み出し動作の間のみアクティブであるようにメモリを制
御することができる。この場合、各センスアンプ内にお
いて、捨てられた機能に関係する回路を削除するため
に、また、更なるデコードおよびセンスユニットを形成
するための更なるスペースに用いるために、センスアン
プをそのなすべき機能に基づいて専用化することができ
る。
【００３８】そのように形成された構成が図７に示され
ており、これは、読み出し列デコーダ６５と、読み出し
センスアンプ６６と、消去列デコーダ６７と、消去セン
スアンプユニット６８と、図１の構成のユニット６，７
と、図２または図３のようなローカル列デコーダ１７ま
たは１７’および図２のようなソースデコーダ２１を示
す。読み出しユニット６５，６６は、図１の構成におけ
る対応するユニット３，４と同様の方法で配設されてい
る。また、消去ユニット６７，６８は、ユニット６５，
６６と関連してメモリアレイ２，２’と反対側に設けら
れている。さらに詳細に言えば、消去列デコーダ６７
は、グローバルビット線１３の上端（矢印７０）と接続
されており、ユニット４と同様の方法にて制御ユニット
７によって制御されている。さらに、消去アンプユニッ
ト６８は、ユニット６７の下流に接続され、制御ユニッ
ト７からの制御信号を受け取り、出力信号を制御ユニッ
ト７に供給する。
【００３９】読み出しおよび消去列デコーダ６５，６７
は好適には、ユニット４と同様の構成を呈す一方、セン
スアンプユニット６６，６８は専用化され、それによ
り、前述のように、それぞれは各々の機能（読み出しお
よび照合）に関連した回路のみを含んでいる。
【００４０】例えば、セクタＳ１２を読み出し、消去時
にセクタＳ１を照合するためには、読まれるべきセクタ
Ｓ１２内のセクタは、読み出し列デコーダ６５とローカ
ル列デコーダ１７’および行デコーダ３によって適切に
バイアスされる。そして同様に、照合されるべきセクタ
Ｓ１内のセルは、消去列デコーダ６７とローカル列デコ
ーダ１７’および行デコーダ３によって適切にバイアス
され、従って、２つの異なった行を、好ましくは図５に
関して述べたように、線３６，３７によって供給される
２つの異なったアドレスに基づいて同時にアドレスす
る。書き込み時におけるデコード（および読み出し）
は、好ましくは消去ユニット６７，６８によってなされ
る。
【００４１】本発明のメモリは、異なるユーザーの要求
に合わせてセクタの数を増加させる構成となっている。
実際、同一の回路素子を用い、また、行デコーダの大き
さを増加することにより、メモリアレイ２と行デコーダ
３のみを示した図８のように、更なるデータセクタを設
けることができる。セクタＳ１〜Ｓ１２に加えて、アレ
イ２もまた、更なるセクタＳＡ，ＳＢ，ＳＣ，ＳＤ，Ｓ
Ｅ，ＳＦを供する。これらは、各々のローカルビット線
１４またはローカルビット線２５，２６を供し（セクタ
Ｓ１〜Ｓ１２と同様）、かつ、セクタＳ１〜Ｓ１２のよ
うに、各制御線１６によって制御される各選択スイッチ
１５によって同一のグローバルビット線１３に接続され
る。
【００４２】行デコーダが、（例えば、マルチプレクサ
３５および図５の実施の形態と関連する回路を加えるこ
とによって）、セクタＳＡ〜ＳＦの行が独立してアドレ
スするように形成されている場合、例えば、セクタＳＡ
と同時に消去セクタＳ４を読み出すことが可能である。
【００４３】提案されている構成は、メモリスペースに
アドレスするので、セクタが近接していない配置を覆い
隠し、そのため、近接したセクタ配列で動作している印
象をユーザーに与える。
【００４４】この目的のために、マップテーブルは、セ
クタが近接していない実際の配置を明らかに近接してい
る配置と関連させるため、ユニット７から上流にのみ設
けられる必要がある。これは、図９（ａ）に概略が示さ
れており、そこには制御ユニット７とメモリ１のマップ
テーブル７３のみが示されている。マップテーブル７３
は、外部から供給されかつユーザーによって求められる
「理想的な」配列に呼応するアドレスを受け取り（矢印
７ａ）、セクタの実際の配列に対応する実際の内部アド
レスを供給する（矢印７５）。実際のアドレス７５もま
た、行および列デコーダに直接供給することができる。
【００４５】マップテーブル７３は、論理回路またはメ
モリ要素のように、いかようにも形成することができ
る。また、後者の場合、それは、特殊なメモリアレイに
より、あるいは、図９（ａ）に概略が示されているメモ
リアレイ２の一部を用いることによってなされる。
【００４６】従って、直線的なセクタ配列とは反対に、
また、図９（ｂ）に既知のメモリマップのように、配列
は、図９（ｃ）に示されたように、ユーザーの要求にど
ちらがより合っているかによって達成される。そして、
例えば、データセクタの隣りにプログラム格納セクタを
維持することにより、メモリスペースをより便利なよう
に組織化する。
【００４７】さらに、消去可能な形態のマップテーブル
７３の場合、ユーザーによって自由にプログラムされ得
る再プログラム可能なメモリは、求められるメモリスペ
ース内でセクタの相対的位置を変更し得る。
【００４８】提案されている構成は、故障のない列冗長
度制御を行うと共に、追加回路素子のない、冗長列アド
レスをイネーブルし、または読み出すための更なるセク
タを追加する。ひとつの解決策は、図１０に示されてい
るように、プログラムおよびデータセクタＳ１〜Ｓ１２
に加えて、図８に示されているのと同様に、メモリアレ
イ２もまたセクタＳＡ〜ＳＦを備えることである。ま
た、セクタＳ１〜Ｓ１２，ＳＡ〜ＳＦは、グローバルビ
ット線に接続された冗長列を備える。メモリ１もまた欠
列メモリ８０を備えると共に、制御ユニット７によっ
て、イネーブルされた（読み出しまたは書き込み）セル
のアドレスを供給され（矢印８３）、また、欠列メモリ
８０によって欠けた列のアドレスを供給される（矢印８
２）冗長度制御ユニット８１を備える。冗長度制御ユニ
ット８１はそこで、入ってきたアドレスを比較し、それ
らが一致している場合（欠けた列がアドレスされてい
る）、線８４を介して、読み出しおよび消去列デコーダ
６５，６７をディスエーブルとすると共に、線８５を介
して、読み出しおよび消去センスアンプ６６，６８と接
続された特殊冗長デコーダ８６の出力をイネーブルす
る。この動作は、デコーダ６５，６７を介して欠けた列
をディスエーブルし、冗長デコーダ８６を介して対応す
る冗長列をイネーブルすると共にその代わりを果たす。
従って、セクタＳＡ〜ＳＦによって拡張しているか、あ
るいは、例えばセクタＳ１〜Ｓ１２で構成される基本構
成を有しているかにかかわらずメモリ１の構成が維持さ
れる。
【００４９】一方、すべての列冗長を作る代わりに、そ
の一部分（ローカルビット線）のみを欠いている場合、
冗長であり、また、同一のグローバルビット線に接続さ
れたセクタＳＢ，Ｓ２，Ｓ１０のそれではない、例えば
セクタＳ７の欠けているローカルビット線のみを作るこ
とが可能である。しかしながら、この場合、非常に多く
の数の欠乏状態にうまく対処するため、メモリの適合性
が非常に大きくなり、より複雑な制御論理が必要とな
る。
【００５０】更なる変形例によれば、冗長デコーダ８６
を省くことができ、冗長制御ユニットは列デコーダ６
５，６７を制御して、欠けたアドレスとなっている線と
は反対に冗長グローバルビット線をアドレスする。
【００５１】冗長セクタを有する既知の解決策と比較す
ると、本発明による構成は、重畳されたセクタに属する
セルのすべての列の代わりに、特定の冗長セクタにおい
て欠けた列のみを作成し、そのため、冗長セクタにおい
て求められる行の数を減らし、従って、全体としてメモ
リのサイズを減らすという優位性がある。
【００５２】本発明によるメモリデバイスの優位性は先
の記載より明らかであろう。特に、記載された構成で
は、メモリアレイの２つのセクタが同時に作動し、従っ
て、メモリアクセス時間、特に、セクタ消去時における
それが大幅に短縮される。また該構成は、高い調整性を
示す。さらに、セクタの再マッピングを行うことがで
き、従って、故障なく使用できかつ冗長動作が素直であ
る。
【００５３】しかしながら、ここに記載し図示されてい
るようなメモリデバイスに対して、本発明の範囲から逸
脱することなく変更を加えることができるのは明らかで
ある。特に、記載された解決策に、絶縁されたメモリデ
バイス、好ましくはフラッシュメモリを適用することが
できる。同様に、マイクロコントローラー内の集積メモ
リやＡＳＭ（Application Specific Memory ：特定用途
メモリ）デバイスのような専用メモリにも適用できる。
さらに、ローカルバイアス線に接続されたグローバルバ
イアス線もまた、ビット線に代えて、またはそれに加え
てワード線とすることが可能である。
【００５４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００５５】すなわち、メモリ装置が有するメモリアレ
イの複数のセクタのうち少なくとも２つを同時にアドレ
スすることができる。
【図面の簡単な説明】
【図１】従来のメモリおよび本発明のある実施形態にも
有効な典型的な構造図である。
【図２】本発明の第１の実施形態によるメモリアレイの
構造の概略図である。
【図３】図２のメモリアレイの変形の詳細図である。
【図４】図２および３のメモリのアドレスの様々な方法
を例示する論理図である。
【図５】本発明によるメモリの行デコーダの１つの実施
例を簡略化した回路図である。
【図６】本発明によるメモリの列デコーダの１つの実施
例を簡略化した回路図である。
【図７】本発明によるメモリの更なる構造図である。
【図８】本発明によるメモリの変形の図である。
【図９】（ａ）は本発明によるメモリの更なる変形の
図、（ｂ）は従来のメモリに対応する論理マップ図、
（ｃ）は（ａ）の本発明によるメモリの変形に対応する
論理マップ図である。
【図１０】本発明の更なる変形の図である。
【符号の説明】
１ メモリ ２ メモリアレイ ３ 行デコーダ ４ 列デコーダ ７ 制御ユニット １１ 行セクタ １２ 列セクタ １３ グローバルビット線 １４ ローカルビット線 １６ 制御線 １７ ローカル列デコーダ ３０ メモリセル ３４ デコーディングセクション ３５ マルチプレクサ ３６，３７ アドレス線 ３８ 選択線 ５８〜６０ 選択トランジスタ ６３ 三重線 ６５，６７ 列デコーダ ６６，６８ センスアンプ ７３ マップテーブル ７５ セクタアドレス信号 Ｓ１〜Ｓ１２ セクタ Ｂ１〜Ｂ１６ 出力線 ＹＮ１〜ＹＮ１６ 制御信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロレンツォ・ベダリーダ イタリア国、20075 ロディ、ヴィア・ヴ ェンティ・セッテンブレ、29 (72)発明者 ジュゼッペ・フジッロ イタリア国、20100 ミラーノ、ヴィア・ ヴァッラッツェ、61 (72)発明者 アンドレア・シルヴァーニ イタリア国、20100 ミラーノ、ヴィア・ デル・カスターニョ、５

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 複数のセクタ（Ｓ１〜Ｓ１２）に分類さ
    れる一定数のメモリセル（３０）を含むメモリアレイ
    （２）を有する記憶装置（１）であって、 前記メモリアレイの前記セクタのうち少なくとも２つを
    同時にアドレスするための手段（１４，１５，１７）を
    有することを特徴とする記憶装置。
  2. 【請求項２】 請求項１記載の記憶装置であって、前記
    セクタ（Ｓ１〜Ｓ１２）は、行セクタ（１１）と列セク
    タ（１２）に整列されており、第１の方向に伸びる第１
    のセクタ線と該第１の方向と直行する第２の方向に伸び
    る第２のセクタ線を形成しており、 該記憶装置が、前記第１の方向と平行で前記第１のセク
    タ線の全長にほぼ沿って伸びるグローバルバイアス線
    （１３）と、 前記各グローバルバイアス線用の複数のローカルバイア
    ス線（１４；２５，２６）であって、前記第１の方向に
    平行に伸び、前記第１のセクタ線を形成するセクタと少
    なくとも数において等しいローカルバイアス線と、 各バイアス線とそれぞれのグローバルバイアス線との間
    に置かれた複数のセクタ選択手段（１５；３２，３３）
    と、 前記選択手段が前記セクタを別々に制御するための制御
    手段（１７，１７’）とを有することを特徴とする記憶
    装置。
  3. 【請求項３】 請求項２記載の記憶装置であって、前記
    セクタ選択手段が、制御線（１６）とローカルデコーデ
    ィングユニット（１７，１７’）とに順次接続する制御
    ターミナルを有するセクタ選択トランジスタ（１５；３
    ２，３３）を有し、 少なくとも１つの前記制御線が各セクタ（Ｓ１〜Ｓ１
    ２）のために配設されていることを特徴とする記憶装
    置。
  4. 【請求項４】 請求項３記載の記憶装置であって、前記
    グローバルバイアス線がグローバルビット線（１３）で
    あり、 前記ローカルバイアス線がローカルビット線（１４；２
    ５，２６）であり、 前記ローカルデコーディングユニットが、該記憶装置
    （１）の制御ユニット（７）により制御される列デコー
    ディングユニット（１７，１７’）であることを特徴と
    する記憶装置。
  5. 【請求項５】 請求項４記載の記憶装置であって、前記
    制御線（１６）が隣接する行セクタ（１１）の間に伸び
    ていることを特徴とする記憶装置。
  6. 【請求項６】 請求項４または５記載の記憶装置であっ
    て、該記憶装置が各グローバルビット線（１３）用およ
    び各セクタ（Ｓ１〜Ｓ１２）用の第１（２５）および第
    ２（２６）のローカルビット線を有しており、 前記セクタ選択トランジスタが、各グローバルビット線
    とその各第１のローカルビット線との間に位置する第１
    のセクタ選択トランジスタ（３２）と、各グローバルビ
    ット線とその各第２のローカルビット線との間に位置す
    る第２のセクタ選択トランジスタ（３３）とを含み、 同一のセクタ内の前記第１のセクタ選択トランジスタは
    同一の第１の制御線（１６）に接続しており、 同一のセクタ内の前記第２のセクタ選択トランジスタは
    同一の第２の制御線（１６）に接続していることを特徴
    とする記憶装置。
  7. 【請求項７】 前記請求項４〜６のいずれか１つに記載
    の記憶装置であって、複数のデコーディングセクション
    （３４）より形成される行デコーディングユニット
    （３）を有しており、 前記各デコーディングセクションが、２つの複数アドレ
    ス入力と、１つの複数アドレス選択入力とを有してお
    り、 前記各複数のアドレス入力が、前記各デコーディングセ
    クションに２つの異なる行アドレスを供給するために、
    それぞれの複数のアドレス線（３６，３７）に接続され
    ており、 前記アドレス選択入力がそれぞれのアドレス選択線（３
    ８）に接続され、前記デコーディングユニットの各セク
    ション（３４）に、前記２つのアドレスと関連して使用
    される情報信号を供給することを特徴とする記憶装置。
  8. 【請求項８】 前記請求項４〜７のいずれか１つに記載
    の記憶装置であって、デジタルワードが複数のビットか
    ら形成され、各々がそれぞれのメモリセル（３５）に記
    憶されており、 同一のデジタルワードに関連するメモリセルはすべて同
    一のセクタ（Ｓ１〜Ｓ１２）に属していることを特徴と
    する記憶装置。
  9. 【請求項９】 請求項８記載の記憶装置であって、前記
    グローバルビット線（１３）に接続される列デコーディ
    ングユニット（４；６５，６７）を有しており、 前記列デコーディングユニットが複数の出力線（Ｂ１〜
    Ｂ１６）を有しており、 各出力線が、異なる列セクタ（１２）に属する複数のグ
    ローバルビット線に接続されていることを特徴とする記
    憶装置。
  10. 【請求項１０】 請求項９記載の記憶装置であって、前
    記列デコーディングユニット（４；６５，６７）が、前
    記グローバルビット線（１３）に沿った複数の第１のビ
    ット選択トランジスタ（５８）を有しており、 グローバルビット線と関連で同一の出力線に接続される
    前記第１のビット選択トランジスタの全てが、同一の選
    択信号（ＹＮ１〜ＹＮ１６）により制御されることを特
    徴とする記憶装置。
  11. 【請求項１１】 請求項９または１０記載の記憶装置で
    あって、少なくとも１つの列セクタ（１２）が、前記出
    力線（Ｂ１〜Ｂ１６）よりも多い数のグローバルビット
    線（１３）を有しており、 少なくとも１つの前記列セクタにおける前記グローバル
    ビット線が線グループ（６３）に分類され、 １つの線グループにおける前記グローバルビット線が共
    に接続されており、第２のビット選択トランジスタ（６
    ０）によりそれぞれの出力線に接続されていることを特
    徴とする記憶装置。
  12. 【請求項１２】 請求項１０記載の記憶装置であって、
    線グループ（６３）における前記グローバルビット線
    （１３）に沿って位置する第３のビット選択トランジス
    タ（５９）を有しており、該第３のビット選択トランジ
    スタ（５９）は前記第１の選択トランジスタを制御する
    前記選択信号（ＹＮ１〜ＹＮ１６）により制御されてい
    ることを特徴とする記憶装置。
  13. 【請求項１３】 前記請求項４〜１２のいずれか１つに
    記載の記憶装置であって、前記グローバルビット線（１
    ３）に接続される第１および第２の列デコーディングユ
    ニット（６５，６７）と、 前記第１および第２の列デコーディングユニットにそれ
    ぞれ接続される第１および第２のセンスアンプユニット
    （６６，６８）とを有することを特徴とする記憶装置。
  14. 【請求項１４】 請求項１３記載の記憶装置であって、
    前記第１の列デコーディングユニットおよびセンスアン
    プユニット（６５，６６）が、読み出し段階中にアクテ
    ィブとされ、 前記第２の列デコーディングユニットおよびセンスアン
    プユニット（６７，６８）が、消去および書き込み段階
    中にアクティブとされることを特徴とする記憶装置。
  15. 【請求項１５】 前記請求項４〜１４のいずれか１つに
    記載の記憶装置であって、ユーザーセクタアドレス信号
    （７ａ）が供給される複数のアドレス入力を供給するマ
    ッピングユニット（７３）と、 実際のセクタアドレス信号（７５）を供給する複数のア
    ドレス出力とを有し、 前記マッピングユニットが、前記ユーザーセクタアドレ
    ス信号と前記実際のセクタアドレス信号との相関関係を
    記憶することを特徴とする記憶装置。
  16. 【請求項１６】 請求項１５記載の記憶装置であって、
    前記マッピングユニット（７３）が不揮発性のメモリで
    あることを特徴とする記憶装置。
  17. 【請求項１７】 請求項１６記載の記憶装置であって、
    前記不揮発性のメモリ（７３）が前記メモリアレイ
    （２）の一部により形成されていることを特徴とする記
    憶装置。
JP11285996A 1995-05-05 1996-05-07 不揮発性、特に、フラッシュｅｅｐｒｏｍ記憶装置 Pending JPH09106688A (ja)

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EP95830183A EP0745995B1 (en) 1995-05-05 1995-05-05 Nonvolatile, in particular flash-EEPROM, memory device
IT95830183.0 1995-05-05

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