JPH09107511A

JPH09107511A - 非標準信号検出回路

Info

Publication number: JPH09107511A
Application number: JP8276745A
Authority: JP
Inventors: Kiyoshi Imai; 浄今井; Masaaki Fujita; 正明藤田; Atsushi Ishizu; 厚石津
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-10-21
Filing date: 1996-10-21
Publication date: 1997-04-22

Abstract

(57)【要約】【課題】フレーム間相関により非標準検出を行う場
合、Ｓ／Ｎの悪い映像信号が入力された場合は、期待値
自体が不確実であり、判定が不安定になる。【解決手段】複数種類の映像信号から一つの映像信号
を選択して入力するとともに入力された映像信号と１フ
レーム期間遅延した映像信号との差信号を出力する減算
器と、前記減算器の出力信号に含まれるクロマ信号周波
数帯域の信号成分のみを出力するフィルタと、前記フィ
ルタの出力信号と基準値とを比較するとともに前記フィ
ルタの出力信号が前記基準値以上の場合に信号を出力す
る比較器と、選択されている映像信号が他の映像信号に
切り替えられた場合に一定期間信号を出力する識別手段
と、前記比較器の出力信号と前記識別手段の出力信号と
の少なくとも一方が入力された場合に前記映像信号が非
標準信号であると判別する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＤＴＶ（Improv
ed Television)等に使用される非標準信号（放送方式規
路に合致しない信号）の検出回路に関するものである。

【０００２】

【従来の技術】近年、エレクトロニクス技術の進歩によ
り、大容量メモリを家庭用映像機器に導入し、機能・性
能の向上を図ることが可能になってきた。例えばＩＤＴ
Ｖにおけるフレームメモリを用いた適応型ＹＣ分離であ
る。その際に重要なのは、非標準信号の扱いである。家
庭用の映像信号源としては多種のものが、すでに存在
し、それらの信号源にも対応できるようにしないと、家
庭用機器としては成立しない（日経エレクトロニクス
１９８７１０−１９ＮＯ．４３２Ｐ．Ｐ．１０２
〜１０５参照）。

【０００３】ＩＤＴＶ以外でも、一般に、デジタル信号
処理は、規格に合った信号を対象した場合に特有な回路
を構成する場合が、しばしばあり、規格外の信号が入力
された場合は、それを検出して回路を切替える必要があ
り、その点で非標準信号の検出技術が重要になってく
る。ＩＤＴＶにおける非標準検出回路の従来文献とし
て、「高画質デジタルテレビ用ＬＳＩの開発」１９８８
年テレビジョン学会全国大会今井他がある。

【０００４】以下、図面を参照しながら、上述した従来
の非標準信号検出回路の一例について説明する。図５
は、従来の非標準信号検出回路を含むＩＤＴＶのブロッ
ク図である。図５において、１は映像信号の入力端子
で、ここでは、ＮＴＳＣ放送方式の複数映像信号が入力
されているものとする。５はフレームメモリで、入力さ
れた複合映像信号を１フレーム期間遅延して出力する。
１６はフレームくし形フィルタ、７はラインくし形フィ
ルタで、共に複合映像信号から輝度信号（Ｙ）と色信号
（Ｃ）とを分離するフィルタである。ＮＴＳＣ規格にお
ける色副搬送波の周波数（ｆｓｃ），水平走査周波数
（ｆＨ），垂直走査周波数（ｆｖ）の相互関係は次式の
ように定められている。

【０００５】ｆｓｃ＝１／２×４５５×ｆＨ ……（１）ｆｓｃ＝１／２×４５５×５２５×（ｆｖ／２） ……（２）つまり、色副搬送波の周波数（ｆｓｃ）は、水平操作周
波数（ｆＨ），フレーム周波数（ｆｖ／２）の両方に対
して、１／２×（奇数）倍であり、水平走査周期、フレ
ーム周期で色副搬送波の位相が反転することを示してい
る。

【０００６】（１）式を利用したＹ／Ｃ分類がラインく
し形フィルタ７であり、（２）式を利用したＹ／Ｃ分離
がフレームくし形フィルタ６である。後者は静止した映
像に対しては理想的な特性を示すが、動画に対してフレ
ーム間演算を行うと色信号と輝度とが混り合い大きな両
質劣化が生じる。そこで、映像のうちの動いている領域
（フレーム間相関のない領域）に対してはラインくし形
フィルタ７を使用するのが、ＩＤＴＶにおける動き適応
型Ｙ／Ｃ分離の考え方である。８は第１の合成回路で、
フレームくし形フィルタ６とラインくし形フィルタ７と
の出力の一方を選択して出力する。９は動き検出回路
で、フレームメモリ５の入出力から信号を得てフレーム
相関を判定し、第１の合成回路８を制御する。１０はフ
ィールドメモリで、第１の合成回路８の出力信号を一垂
直走査期間分遅延して出力する。１１はラインメモリ
で、第１の合成回路８の出力信号を一水平走査期間分遅
延して出力する。１２は第２の合成回路で、第１の合成
回路８，フィールドメモリ１０，ラインメモリ１１の各
出力を信号入力とし、動き検出回路９により制御され
る。１３は倍速変換部で、第１の合成回路８からの現信
号出力と、第２の合成回路１２からの走査線補間信号出
力とを入力とする。１４は倍速映像信号の出力端子で、
倍速変換部１３の出力端である。１５は非標準信号判定
回路で、内部構成例については、図７を参照して後で説
明を行う。１６はクロック発生回路で、ここでは、映像
信号の入力端子１から入力される信号から水平周期パル
スを分離して、逓倍する方式によるクロック発生を行っ
ている。１７はクロック出力端子である。１８は非標準
判定出力端子で、２０は非標準判定入力端子で、各々、
非標準信号判定回路１５の出力端と入力端である。２２
は加算器で、フレームメモリ５の入出力の信号を加算し
て、その出力は非標準判定入力端子２０に接続されてい
る。

【０００７】以上のように構成された非標準信号検出回
路を含むＩＤＴＶの動作を説明する。信号処理系は大き
く２つのブロックから構成されている。動き適応型Ｙ／
Ｃ分離部と動き適応型順次走査変換部であり、前者はフ
レームメモリ５，フレームくし形フィルタ６，ラインく
し形フィルタ７，第１の合成回路８で構成され、後者
は、フィールドメモリ１０，ラインメモリ１１，第２の
合成回路１２，倍速変換部１３とで構成される。標準信
号に対しては、共に動き検出回路９の出力によって次表
のように適応制御される。

【０００８】

【表１】

【０００９】映像信号の入力端子１から入力される信号
が、前述の（２）式の色副搬送周波数（ｆｓｃ）と、フ
レーム周波数（ｆｖ／２）との関係を満たさぬ時、例え
ば家庭用ＶＴＲ再生信号のような信号の時、上表のよう
に第１の合成回路８の出力を動き適応制御を行うと、例
えば、誤ってフレームくし形フィルタ６の出力が選択さ
れると、色信号が輝度信号に混入し、大きな画質劣等化
が生じる。これは、動き検出回路９のアルゴリズムが、
標準信号が入力されることを想定しているためである。
従って、非標準信号検出回路でそのような不都合を防止
している。この従来例では、非標準検出回路は、加算器
２２と、非標準信号判定回路１５とで構成されている。
非標準判定出力端子１８は、第１の合成回路８，第２の
合成回路１２，クロック発生回路１６とに接続されてい
る。非標準信号と判定した場合には、第１の合成回路
８，第２の合成回路１２の出力が、動き領域の処理を選
択するよう制御を行う。又、クロック発生回路１６のＰ
ＬＬの時定数制御も各々の場合で最適になるよう切替え
る。

【００１０】次に、非標準判定回路１５の内部構成につ
いて、図７を参照して説明する。図７において、１８は
非標準判定出力端子、２０は非標準判定入力端子で、図
５の同一番号の部分に対応する入出力端子である。４１
は水平同期パルスの入力端子で、入力された映像信号の
バースト位相に合わせて０から１になる正パルス信号が
入力されているものとする。４２は垂直同期パルスの入
力端子で、垂直帰線期間内は１であるような正パルス信
号が入力されているものとする。４３はラッチ、５８は
色副搬送周波数成分を抜き取るバンドパスフィルタ、５
９は絶対値回路、６０はピーク検出回路、７０は比較
器、７１はデータ設定端子、７５は加算器、７６は６ビ
ットクリア端子付ラッチ、７７は１ビットラッチ、７８
はクリア端子付１ビットラッチ、７９はインバータ、８
０〜８２は１ビットラッチ、８３はＯＲゲートである。

【００１１】以上のように構成された非標準信号判定回
路１５の動作について、以下、説明する。非標準判定入
力端子２０には、図５に示すように、フレームメモリ５
の入出力の和を加算器２２で演算した結果が入力されて
いて、以後、バンドバスフィルタ５８で３．５８ＭＨｚ
成分を抽出し、絶対値回路５９で振巾成分をとり出す。
ピーク検出回路６０では、一水平走査期間あたり９１０
画素として、隣り合う３画素のデータのうち最大のもの
を検出してラッチ４３へと出力する。ラッチ４３のクロ
ック端子は、水平同期パルス入力端子４１に接続されて
おり、各水平走査周期のバースト位置のデータをサンプ
ル・ホールドする。比較器７０は、ラッチ４３の出力
を、データ設定端子７１から入力される閾値データと比
較して１ビットデータを出力する。入力された映像信号
が標準信号の場合、フレーム間和を加算器２２で演算す
るとバーストはフレーム間で逆位相（前述の式）の信
号であるから、バースト部分の３．５８ＭＨｚ成分はな
くなり、ラッチ４３の出力データは０、すなわち比較器
７０の出力は０となる。入力された映像信号が非標準の
場合、前述の式からの変動分に応じて、ラッチ４３の出
力データが大きくなる。最大となるのは、フレーム間で
バースト信号の位相が同相の場合である。データ設定端
子７１で定める閾値以上に規格に対する変動が大きい場
合に、比較器７０の出力は１となる。加算器７５，ラッ
チ７６は、６ビットの計算器を構成している。垂直帰線
期間内では、垂直同期パルス入力端子４２は１、インバ
ータ７９の出力は０で、ラッチ７６，７７の値は０に設
定される。一方加算器７５の動作は、ただし、Ａ＝（Ａ５Ａ４Ａ３Ａ２Ａ１Ａφ）
はラッチ７６の６ビット出力であり、Ｂ＝（Ｂφ）は比
較器７０の出力であり、Ｓ＝（Ｓ５Ｓ４Ｓ３Ｓ２
Ｓ１Ｓφ）は加算器７５の６ビット出力であり、Ｃ
Ｏ￣は加算器７５のキャリー出力である。ラッチ７６の
出力、すなわち加算器７５のＡ入力が０のとき、加算器
７５のＣＯ￣出力は０であり、つまり、ラッチ７７の出
力は、垂直帰線期間内で０に設定される。次に、垂直帰
線期間を抜けて、垂直同期パルス入力端子４２が０にな
ると、計数動作が開始される。すなわち、水平同期パル
ス入力端子４１からパルスが入力されるごとに、加算器
７５で、（３）式の演算が行われ、ラッチ７６の出力値
が更新される。ラッチ７６の出力が１の時は、ラッチ７
６の出力は１つ増加し、０の時は過去の値が保持され
る。加算器７５のＡ入力の６ビットが全て１の時に、さ
らに、Ｂ入力に１が入力されると、（３）式によりＣＯ
￣出力が１となる。意味合いとしては、一垂直帰線期間
内に、累計で６４回以上の水平走査期間にわたり、比較
器７０の出力が１（非標準）のときに相当する。加算器
７５のＣＯ￣出力が１になると、ラッチ７７の出力が１
になり、ラッチ７８のクロック端子が０から１に変化す
る。ラッチ７７のデータ入力は１に固定しているので、
このクロック端子の変化によりラッチ７８の出力は１と
なり、非標準判定出力端子１８の出力はＯＲ￣ゲート８
３を介して１となり、非標準制御が行われる。ラッチ８
０，８１，８２のクロック端子は、垂直同期パルス入力
端子４２に接続されており、ラッチ７８の出力データ
が、垂直周期で順にシフトしていく。ＯＲ￣ゲート８３
は、ラッチ７８，８０，８１，８２の出力の論理和をと
って、非標準判定出力端子１８に出力する。つまり、一
度、非標準との判定をすると、その結果を３垂直周期の
間は保持する。

【００１２】

【発明が解決しようとする課題】しかしながら、上記の
ような構成では、次のような課題を有していた。 (1) フレーム間相関（すなわち、１フレーム昔のデータ
を期待値として、新しいデータ入力と比較する。前述の
従来例ではバースト部分のフレーム間和である。）によ
り非標準検出を行うわけであるが、Ｓ／Ｎの悪い映像信
号が入力された場合は、期待値自体が不確実であり、判
定が不安定になる場合があった。

【００１３】(2) 入力される映像信号が標準と非標準の
中間的な特性を示すものが最近増加してきた。例えば、
簡易ＴＢＣ入りの家庭用ＶＴＲ等である。色副搬送波の
位相が、フレーム間で完全な反転関係を持ってはいない
が、過去の家庭用ＶＴＲに比較すると、規格に対する変
動分が少ない。この場合、水平走査期間単位で１ビット
の情報を得て、それを元に非標準判定したのでは情報量
で不足し、標準と非標準の中間的な特性を持つ映像機器
に、きめ細かな対応ができない。

【００１４】(3) 逆に、きめ細かな対応を行う回路構成
にすると、例えば放送波を受信中に、飛行機によりフラ
ッター性雑音を受ける等、急激な映像信号特性の変化が
あった場合への対応が不十分になる。 (4) どのような方法で非標準検出を行うにせよ、最終的
には、フレームくしを使うか、使わないかの０／１の判
定が必要である。(3)で述べたように、中間的規制を持
つ信号に対応するには、非標準判定結果を時間方向に引
き伸ばすだけでは対応できない。

【００１５】

【課題を解決するための手段】上記課題を解決するため
に、本発明の非標準検出回路は、入力信号を１フレーム
期間遅延するフレームメモリと、前記フレームメモリの
出力信号に含まれるクロマ信号成分のみの位相を反転す
るクロマインバータと、前記映像信号と前記クロマイン
バータの出力信号との差信号を出力する減算器と、前記
減算器の出力信号と前記映像信号との和信号を前記フレ
ームメモリに出力する加算器とを備え、前記減算器の出
力信号に基づいて標準信号か非標準信号かを判別する構
成としたものである。

【００１６】本発明は上記した構成によって、前述の各
課題に対して次のように解決を図る。 (1) フレーム巡回型雑音除去回路の出力をもって期待値
とし、新しいデータ入力とのフレーム相関を検出するこ
とで、期待値の安定性を高め、安定な非標準検出を行
う。

【００１７】(2) 入力された映像信号の規格に対する変
動分を水平走査期間単位で多値に量子化し、これを一垂
直走査期間にわたって累積加算する定常性検出回路を設
けることにより、特に標準に近い非標準信号に対する情
報をより多く得て、きめ細かく対応する。 (3) 急激な映像信号の特性変化に対しては、ピーク性検
出回路によりその変化を検出し、検出されると同時に、
非標準制御のモードに入る。

【００１８】(4) 非標準判定にあたり、過去の状態が標
準状態の場合は標準状態になりやすいように、又、非標
準状態の場合は非標準状態になりやすいように、非標準
判定用比較器の閥値の制御を行い、標準−非標準の中間
的な特性を持つ映像信号に対しても、安定な判定結果を
得ることができる。

【００１９】

【発明の実施の形態】

（実施例１）以下、本発明の一実施例の非標準信号検出
回路について、図面を参照しながら説明する。図１は、
本発明の一実施例における非標準信号検出回路を含むＩ
ＤＴＶのブロック図を示すものであり、１は映像信号の
入力端子、５はフレームメモリ、６はフレームくし形フ
ィルタ、７はラインくし形フィルタ、８は第１の合成回
路、９は動き検出回路、１０はフィールドメモリ、１１
はラインメモリ、１２は第２の合成回路、１３は倍速変
換部、１４は倍速映像信号の出力端子、１５は非標準判
定回路、１６はクロック発生回路、１７はクロック出力
端子、１８は非標準判定出力端子、２０は非標準判定入
力端子で、以上は、図５の従来例の同一番号のものに対
応する。

【００２０】図５の従来例に対して付加されているの
は、減算器２、Ｋ倍（Ｋ＝０〜１／２）の乗算器３、加
算器４、２１のクロマインバータである。これらは、フ
レームメモリ５と共に、フレーム巡回型ノイズリデュー
サを構成している。以上のように構成された非標準検出
回路を含むＩＤＴＶについて、以下、図６の波形図を参
照してその動作を説明する。図６の波形図は、フレーム
間演算により、バーストの一部の波形がどのように処理
されるかを示している。まず、波形ａは映像信号の入力
端子１におけるバーストの一部分の波形例である。この
バースト部分に単発性のノイズが乗った場合を考える。
説明の簡易化のため、ノイズを乗せる部分以外のバース
トは、全て正常とする。波形ｂ，ｃは、従来例の図５の
ように、フレーム巡回型ノイズリデューサが、かかって
ない場合について考察している。波形ｂのようなフレー
ムメモリ５の出力信号とする。丁度１フレーム昔に、バ
ースト部分に単発ノイズが乗っていた場合である。この
時、加算器２２でフレーム間和を演算すると、波形Ｃの
ように本来のバースト信号成分は除去されるものの、単
発のノイズは、そのまま非標準判定入力端子２０に伝搬
する。

【００２１】次に、本発明のようにフレーム巡回型雑音
除去回路を構成している場合で、乗算器３のＫ＝１／２
として考察する。クロマインバータ２１は、色副搬送波
の位相を反転する回路であり、フレームメモリ５の出力
にクロマインバータ２１を付加することで、減算器２の
入力時点においては、映像信号の入力端子１とクロマイ
ンバータ２１の出力とのバーストは同一位相、振巾とな
る。したがって波形ｂのように単発ノイズが乗った信号
が、映像信号の入力端子１に入力された時点で、減算器
２の出力には、単発ノイズの逆相成分が出てくる。これ
を乗算器３で１／２して、加算器４で元の信号に加える
と、加算器４の出力は波形ｄのように、波形ｂに比して
ノイズ振巾が１／２となる。１フレーム期間の後、フレ
ームメモリ５からこの信号が出力され、クロマインバー
タ２１に入力される。クロマインバータ２１が２ライン
くし形フィルターで構成されていると仮定すると、本来
のバースト信号の極性が反転し、ノイズ成分は波形ｄの
ままであるから、クロマインバータ２１の出力信号は波
形ｅのようになる。従って減算器２の出力は、本来のバ
ースト成分が除去された状態ｆのようになり、フレーム
巡回型雑音除去回路のなかった場合の波形Ｃに対して、
ノイズ振巾が１／２に低減される。このように、フレー
ム巡回型雑音除去回路を挿入することにより、クロマイ
ンバータ２１の出力（すなわち期待値）に残留するノイ
ズ成分を低減でき、例えば、白色雑音が非標準判定入力
端子２０に混入する割合を減じることができ、本来の非
標準性に注目しやすくなる。

【００２２】本実施例では、バースト部分にフレーム巡
回型雑音除去回路をかけるものとして説明したが、非標
準判定において注目する信号に応じて、例えば、水平同
期信号、垂直同期信号等に、フレーム巡回型雑音除去回
路をかけても同様の効果を期待できる。（実施例２）図２は、本発明の第２の実施例における非
標準信号検出回路の非標準信号判定回路のブロック図で
ある。図２において、１８は非標準判定出力端子、２０
は非標準判定入力端子で、図１の同一番号の部分に対応
する。４１は水平同期パルス入力端子、４２は垂直同期
パルス入力端子、４３はラッチ、５８はバンドパスフィ
ルタ、５９は絶対値回路、６０はピーク検出回路で、以
上は、従来例の図７の同一番号のものと対応する。４４
はラッチ４３の出力端子で、３ビットのデータバスとす
る。４５は１１ビットの加算器、４６はデータ切替器、
４７はデータ設定端子、４８と４９は１１ビットのラッ
チ、５０は比較器、５１はデータ設定端子、５２〜５４
は２入力のＡＮＤゲート、５５は８入力のＮＡＮＤゲー
トで、ラッチ４８の出力の上位８ビットに接続されてい
る。

【００２３】以上のように構成された非標準信号検出回
路の非標準信号判定回路の動作について、以下、説明す
る。ラッチ４３に至る信号の処理は図７の従来例と同
様であり、ラッチ４３の出力には、水平走査周期で、バ
ースト部分の規格からの変動分があらわれる。加算器４
５，データ切替器４６ラッチ４８は、累積加算器を構成
している。垂直帰線期間では、垂直同期パルス入力端子
４２は１であり、データ切替器４６は、データ設定端子
４７に接続されて、ラッチ４８の出力は、データ設定端
子４７の値に等しくなる。次に垂直帰線期間を出ると、
垂直パルス入力端子４２は０となり、データ切替器４６
は加算器４５のＳ出力に接続される。以後加算器４５で
は、次の演算が行われる。

【００２４】ただし、Ａはラッチ４８の出力、ＢはＡＮＤゲート５２
〜５４の出力、Ｓは加算器４５の出力である。ラッチ４
８のクロック端子は水平同期パルス入力端子４１に接続
されており、ＮＡＮＤゲート５５の出力が１の時はＡＮ
Ｄゲート５２〜５４は導通しているので、ラッチ４３の
出力値が、水平周期で累積加算されていく。ラッチ４３
の出力の上位８ビットが全て１になると、（４）式から
わかるように、さらにＢの値を加えると、加算器４５の
出力がオーバーフローして、０に戻ってしまうので、Ｎ
ＡＮＤゲート５５の出力を０とし、ＡＮＤゲート５２〜
５４の出力を０として、それ以上の累積加算を禁止し、
ラッチ４８には、その時点での加算器４５のＳ出力の値
がホールドされる。垂直同期パルス入力端子４２に、次
の正パルスが入力されると、ラッチ４９がトリガーされ
て、ラッチ４８の出力を受ける。比較器５０でラッチ４
９の出力をデータ設定端子５１の値と比較し、非標準判
定を行い、非標準判定出力端子１８に出力する。

【００２５】以上のように、本実施例によれば、一垂直
走査期間にわたり、ラッチ４３の出力、すなわち水平走
査期間単位で多値に量子化されたデータを、累積加算す
る。例えば、有効垂直走査期間を２５６水平走査期間と
し、その間、ずっとラッチ４３の出力が最大値の７であ
ったとすると、７×２５６＝１７９２の値が累積加算さ
れる。つまり最小の０から最大１７９２までの範囲で、
非標準の度合いをデータ化することができる。又、デー
タ設定端子４７に、特定の値を与えることにより、非標
準判定の微調整が可能になる。ＮＡＮＤゲート５５によ
り、加算器４５のビット数を減じても特に標準信号に近
い付近（値が小さい所）の判定は、ビット数が多い場合
と同様の精度が得られる。このように本発明の非標準信
号検出回路の非標準判定回路を用いれば、標準−非標準
の中間的な映像信号に対しても、十分な精度をもって非
標準判定が可能である。

【００２６】（実施例３）図３は、本発明の他の実施例
における非標準信号検出回路の非標準信号判定のブロッ
ク図である。図において、１８は非標準判定出力端子、
２０は非標準判定入力端子で、図１の同一番号の部分に
対応する。４１は水平同期パルス入力端子、４２は垂直
同期パルス入力端子、４３はラッチ、４４はラッチ４３
の出力端子で、以上は、図２の同一番号の部分と同等で
ある。６１は定常性検出回路で、垂直走査周期で非標準
判定を行う回路であり、一実施例としては、図２の出力
端子４４〜比較器５０の回路があげられる。６２はピー
ク性検出回路、６３は合成回路で、基本的には定常性回
路６１からの信号を出力するが、ピーク性検出回路６２
の出力が１のときは出力データバスがとれる範囲の最大
値を出力する。ここでは、データバスを３ビットとし、
最大値は、従って７とする。６４〜６６は３ビットのラ
ッチで、各クロック端子は垂直同期パルス入力端子４２
に接続されている。６７は合成回路６３及び、ラッチ６
４〜６５の各出力の最大値を出力する最大値検出回路、
６８は出力合成回路、６９は出力合成回路の合成入力端
子である。７０は比較器で、ラッチ４３の出力とデータ
設定入力端子７１とを入力する。７２と７３は１ビット
のラッチ、７４は３入力ＡＮＤゲート、７５は加算器、
７６は６ビットのラッチ、７７は１ビットのラッチ、７
８は１ビットのクリア端子付のラッチ、７９はインバー
タである。

【００２７】以上のように構成された非標準信号検出回
路の非標準判定回路について、以下、その動作を説明す
る。まず、ピーク性検出回路６２の動作について説明す
る。比較器７０の＋側入力はラッチ４３に接続されてい
る。入力された映像信号の規格からの変動分のデータが
ここから入力される。設定データ入力端子７１の値は、
この変動分が大きい場合を抽出するよう設定する。比較
器７０の出力は、極端に規格からずれた映像信号が検出
された時に１となり、ラッチ７２，７３へと伝えられ
る。ラッチ７２と７３のクロック端子は、水平パルス入
力端子４１に接続されている。ＡＮＤゲート７４の３つ
の入力は、比較器７０，ラッチ７２，７３の各出力に接
続されている。比較器７０の出力が１になっても、それ
は、単発性のノイズがバーストに乗ったに過ぎない事も
考えられる。ＡＮＤゲート７４は、比較器７０の出力
が、連続する３つの水平走査期間１の場合のみ、その出
力を１とすることで、単発性ノイズの影響を除去する。
加算器７５，ラッチ７６〜７８，インバータ７９の回路
動作については、従来例の図７と同様であり、対応する
ものに同一番号を付している。ピーク性検出回路６２の
出力は、ラッチ７８の出力であり、ＡＮＤゲート７４の
出力が１となる水平走査周期が、有効垂直走査期間に６
４回以上あった時点で、０から１に変化する。ラッチ７
８の出力は、垂直同期パルス入力端子４２の入力が１に
なるごとに、インバータ７９を介して０にクリアされる
が、０から１になるタイミングは、入力される映像信号
の特性に応じて変化する。入力された映像信号が標準信
号の場合は、ピーク性検出回路６２の出力は０のままで
あり、合成回路６３の出力は、定常性検出回路６１の出
力に等しい。ピーク性検出回路６２の出力が１になった
時は、合成回路６３の出力が最大値の７となる。合成回
路６３の出力は、ラッチ６４と最大値検出回路６７とに
入力される。最大値検出回路６７は、合成回路６３の出
力が、最大値の７となった場合は、他のラッチ６４〜６
６の出力がいくつであれ、出力は、最大値の７となる。
合成入力端子６９の値も７となり、出力合成回路６８の
出力である非標準判定出力端子１８は、非標準判定とし
て１を出力する。合成回路６３，最大値検出回路６７，
出力合成回路６８の内部動作の速度は、垂直同期パルス
入力端子４２の信号周期より十分速く設計しておくこと
で、ピーク性検出回路６２の出力が０から１に変化した
場合は、すばやく、非標準判定出力端子１８の出力に反
映させることができる。つまり、異常な映像信号が入力
された場合は、ピーク性検出回路６２に対応して、異常
な映像が目に入らないよう対応する。これは、主に、入
力されている映像の特性が急変した場合の対策である。
通常の判定に対しては、さほどのスピードは要求されな
い。信号切替（チャンネル切替時や、ビデオ切替時等の
映像信号源を変える時）は、定常性検出回路６１を、一
度非標準状態に設定し、以後、時間をかけて信号の状態
を検出して、規定どおりの信号と判定した時に、標準モ
ードに入れば、不具合は生じない。不具合が生じるの
は、非標準の信号を、フレーム間演算をした場合に限ら
れるからである。定常性検出回路６１については、図２
で説明した回路等で、垂直走査周期の動作で検出精度を
上げた方が良好な特性が得られる。

【００２８】以上のように、本実施例によれば、定常性
検出回路６１により精度の高い非標準信号検出を行いつ
つ、ピーク性検出回路６２により、映像信号の特性の急
変に対応することができる。なお、ここでは、映像信号
の規格に対する変動分は、バースト信号のフレーム間演
算により得るものとした。しかし、ラッチ４３の出力端
子４４に供給するデータとしては、この方法に限らな
い。例えば、一水平周期あたりの色副搬送波の周期数を
細かく測定した結果を入力する等の方法もある。もちろ
ん従来例の図５の非標準信号検出回路１５として、本実
施例を使用することもできる。

【００２９】（実施例４）図４は本発明のさらに他の実
施例における非標準検出回路の出力合成回路のブロック
図である。図において、１８は非標準判定端子、４１は
水平同期パルス入力端子、６９は合成入力端子、４１は
水平同期パルス入力端子、６９は合成入力端子で、これ
らは、図３の同一番号の部分に対応する。９１は比較
器、９２は２入力ＡＮＤゲート、９３はインバータ、９
４は反転出力のラッチ、９５は３ビットのデータ切替器
で、データ入力は３と１とに固定してあり、制御入力が
０のとき３を、１のとき１を出力する。９６は信号切替
時のみ１で、通常使用時は０であるようなリセット端子
である。

【００３０】以上のように構成された非標準検出回路の
出力合成回路について、以下その動作を説明する。ま
ず、新しい映像信号が入力される時は、リセット端子９
６は、一定時間１に設定され、インバータ９３を介して
ＡＮＤゲート９２の出力は０となり、ラッチ９４の出力
は、水平同期パルス入力端子４１でトリガーがかかると
１となり、非標準判定出力端子１８は１、つまり、非標
準判定出力が定まる。よって、信号切替時の不安定な期
間は、フレームくし等を使用しないよう非標準モードと
する。ラッチ９４の出力は、データ切替器９５の制御端
子にも入力している。ラッチ９４の出力が１の時、デー
タ切替器９５の出力は１であり、合成入力端子６９から
入力される３ビットデータが、７〜１の時は比較器９１
の出力は０を、０の時は１を出力する。つまり、十分な
標準信号が入力されない限り、比較器９１の出力は１と
ならず、ラッチ９４の出力は１の状態が続く。次に、十
分な標準信号が入力されると、比較器９１の出力は１と
なり、ＡＮＤゲート９２の出力は１となり、ラッチ９４
の出力の非標準判定出力端子１８は０となり、標準モー
ドとなる。この時、データ切替器９５の制御入力も０と
なり、データ切替器９５の制御入力も０となり、データ
切替器９５の出力は３となる。従って、合成入力端子６
９のデータが７〜３の時、比較器９１の出力は１を、
又、２〜０の時０を出力する。つまり、一度標準モード
に入ると、少々、合成入力端子６９のデータが変化して
も、非標準判定出力端子１８の判定変化は不安定になら
ない。以上のように、本実施例によれば、例えば、合成
入力端子６９に、２から１の間でゆらぐような検出デー
タが生じるような、標準−非標準の中間的性質を持つ映
像信号に対しても、非標準判定は安定し、視聴中に画面
が不安定になるような不都合がなくなる。

【００３１】なお、実施例において、合成入力端子６９
には、バースト部のフレーム間演算による非標準検出デ
ータが入力されるものとしたが、他の方法による非標準
検出データ、例えば、一垂直走査期間中に、色副搬送波
が何周期あるかといったデータを入力しても、安定な非
標準判定を得るには本発明の回路が有効である。

【００３２】

【発明の効果】以上のように、本発明は、次のような効
果がある。 (1) フレーム巡回型雑音除去回路の出力をもって期待値
とし、新たに入力される映像信号とのフレーム間相関を
検出することにより、信号雑音に対して安定な非標準検
出を行う。フレーム巡回型雑音除去回路に使用するフレ
ームメモリは、フレーム間相関検出か、フレームくしに
使用するものと共用することができ、メモリ容量を増加
することなく、このような非標準検出特性の向上を実現
できる。

【００３３】(2) 入力された映像信号の規格に対する変
動分を水平走査期間単位で多値に量子化し、これを一垂
直走査期間にわたり累積加算する定常性検出回路を設け
ることにより、特に、規格に対する変動分が少ないが、
フレームくしは使用できないような映像信号に対して
も、精度良く、非標準検出を行うことができる。 (3) 入力された映像信号の規格に対する変動分が急に大
きくなった場合には、検出精度よりも、非標準判定の速
度が要求される。そのような場合にピーク性検出回路で
対応する。一方で、通常の信号入力に対しては、非標準
検出精度が要求されるので、定常性検出回路を使用す
る。両者の良い所を生かすように合成して、非標準判定
出力とすることで、検出精度の高さを保ったまま、不安
定な特性の映像信号にも対応できる。

【００３４】(4) 非標準判定にあたり、過去の状態が標
準状態の場合と非標準状態とで、非標準判定用比較器の
閾値を変化し、閾値付近で、非標準検出データがゆらい
でいるような信号に対しても、非標準判定出力を安定に
保つことができる。

【図面の簡単な説明】

【図１】本発明の実施例における非標準信号検出回路を
含むＩＤＴＶのブロック図

【図２】本発明の実施例における非標準信号検出回路の
非標準信号判定回路のブロック図

【図３】本発明の実施例における非標準信号検出回路の
非標準判定回路のブロック図

【図４】本発明の実施例における非標準信号検出回路の
出力合成回路のブロック図

【図５】従来例における非標準検出回路を含むＩＤＴＶ
のブロック図

【図６】図１及び図２の各部の波形図

【図７】従来例の非標準信号検出回路における非標準信
号判定回路のブロック図

【符号の説明】

１映像信号の入力端子２減算器３乗算器４加算器５フレームメモリ６フレームくし形フィルタ７ラインくし形フィルタ８第１の合成回路９動き検出回路１０フィールドメモリ１１ラインメモリ１２第２の合成回路１３倍速変換部１４倍速映像信号の出力端子１５非標準信号判定回路１６クロック発生回路１７クロック出力端子１８非標準判定出力端子２０非標準判定入力端子４１水平同期パルス入力端子４２垂直同期パルス入力端子４４検出回路出力端子４５加算器５８バンドパスフィルタ５９絶対値回路６０ピーク検出回路６１定常性検出回路６２ピーク性検出回路６３合成回路６７最大値検出回路６８出力合成回路６９合成入力端子７５加算器９１比較器９５データ切替器

Claims

【特許請求の範囲】

【請求項１】複数種類の映像信号から一つの映像信号
を選択して入力するとともに入力された映像信号と１フ
レーム期間遅延した映像信号との差信号を出力する減算
器と、前記減算器の出力信号に含まれるクロマ信号周波
数帯域の信号成分のみを出力するフィルタと、前記フィ
ルタの出力信号と基準値とを比較するとともに前記フィ
ルタの出力信号が前記基準値以上の場合に信号を出力す
る比較器と、選択されている映像信号が他の映像信号に
切り替えられた場合に一定期間信号を出力する識別手段
と、前記比較器の出力信号と前記識別手段の出力信号と
の少なくとも一方が入力された場合に前記映像信号が非
標準信号であると判別する非標準信号検出回路。
【請求項２】映像信号と１フレーム期間遅延した映像
信号との差信号を出力する減算器と、前記減算器の出力
信号に含まれるクロマ信号周波数帯域の信号成分のみを
出力するフィルタと、前記フィルタの出力信号の振幅を
一定時間ごとにｎ垂直走査期間（ｎ≧１）にわたって計
数する累積加算器と、前記累積加算器の計数値と基準値
と比較するとともに前記累積加算器の計数値が前記基準
値以上の場合に信号を出力する比較器を備え、前記比較
器が信号を出力した場合に映像信号が非標準信号である
と判断する非標準信号検出回路。
【請求項３】複数種類の映像信号から一つの映像信号
を選択して入力するとともに入力された映像信号と１フ
レーム期間遅延した映像信号との差信号を出力する減算
器と、前記減算器の出力信号に含まれるクロマ信号周波
数帯域の信号成分のみを出力するフィルタと、前記フィ
ルタの出力信号の振幅を一定時間ごとにｎ垂直走査期間
（ｎ≧１）にわたって計数する累積加算器と、選択され
ている映像信号が他の映像信号に切り替えられた場合に
一定期間信号を出力する識別手段と、前記累積加算器の
計数値と基準値と比較するとともに前記累積加算器の計
数値が前記基準値以上の場合に信号を出力する比較器を
備え、前記比較器の出力信号と前記識別手段の出力信号
との少なくとも一方が入力された場合に前記映像信号が
非標準信号であると判別する非標準信号検出回路。
【請求項４】前記映像信号が標準信号であると判別し
た場合に前記比較器に入力される基準値が、前記映像信
号が非標準信号であると判別した場合に前記比較器に入
力される基準値より大きい構成とした請求項１〜請求項
３のいずれかに記載された非標準信号検出回路。
【請求項５】前記フィルタは前記減算器の出力信号に
含まれるバースト信号のみを出力する構成とした請求項
１〜請求項４のいずれかに記載された非標準信号検出回
路。