JPH09120355A - 部分積発生回路 - Google Patents
部分積発生回路Info
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- JPH09120355A JPH09120355A JP7275798A JP27579895A JPH09120355A JP H09120355 A JPH09120355 A JP H09120355A JP 7275798 A JP7275798 A JP 7275798A JP 27579895 A JP27579895 A JP 27579895A JP H09120355 A JPH09120355 A JP H09120355A
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Abstract
(57)【要約】
【課題】 冗長な演算を抑制でき、同時に複数の部分積
を発生できる部分積発生回路を実現する。 【解決手段】 Ｂｏｏｔｈデコーダアレイ１ａに１個の
補助デコーダを設け、Ｂｏｏｔｈセレクタアレイ２ａに
｛（ｎ＋４）＋（ｎ／２＋１）×２｝個の補助セレクタ
Ｅd,0 ，…，Ｅd,n+1 、Ｅ0,b ，…，Ｅn/2,b およびＥ
0,a ，…，Ｅn/2, a を設け、スイッチ回路によって、Ｂ
ｏｏｔｈデコーダアレイ１ａの入力にｎビットの乗数Ｙ
またはｎ／２ビットの乗数Ｃ，Ｄを切り換え、スイッチ
回路５によって、Ｂｏｏｔｈセレクタアレイ２ａの入力
にｎビットの被乗数Ｘまたはｎ／２ビットの被乗数Ａ，
Ｂを切り換え、部分積を発生させる。これにより、Ｘ×
Ｙの部分積Ｐのほか、Ａ×Ｃ，Ａ×Ｄ，Ｂ×Ｃ，Ｂ×Ｄ
のそれぞれの部分積を同時に発生できる。
を発生できる部分積発生回路を実現する。 【解決手段】 Ｂｏｏｔｈデコーダアレイ１ａに１個の
補助デコーダを設け、Ｂｏｏｔｈセレクタアレイ２ａに
｛（ｎ＋４）＋（ｎ／２＋１）×２｝個の補助セレクタ
Ｅd,0 ，…，Ｅd,n+1 、Ｅ0,b ，…，Ｅn/2,b およびＥ
0,a ，…，Ｅn/2, a を設け、スイッチ回路によって、Ｂ
ｏｏｔｈデコーダアレイ１ａの入力にｎビットの乗数Ｙ
またはｎ／２ビットの乗数Ｃ，Ｄを切り換え、スイッチ
回路５によって、Ｂｏｏｔｈセレクタアレイ２ａの入力
にｎビットの被乗数Ｘまたはｎ／２ビットの被乗数Ａ，
Ｂを切り換え、部分積を発生させる。これにより、Ｘ×
Ｙの部分積Ｐのほか、Ａ×Ｃ，Ａ×Ｄ，Ｂ×Ｃ，Ｂ×Ｄ
のそれぞれの部分積を同時に発生できる。
Description
【０００１】
【発明の属する技術分野】本発明は、たとえば、ディジ
タル乗算器などに適用されるブース（Ｂｏｏｔｈ）アル
ゴリズムを用いた部分積発生回路に関するものである。
タル乗算器などに適用されるブース（Ｂｏｏｔｈ）アル
ゴリズムを用いた部分積発生回路に関するものである。
【０００２】
【従来の技術】図４はＢｏｏｔｈアルゴリズムを用いた
一般的な乗算器のブロック図である。図４において、部
分積発生回路１０はＢｏｏｔｈデコーダアレイ１および
Ｂｏｏｔｈセレクタアレイ２によって構成されている。
一般的な乗算器のブロック図である。図４において、部
分積発生回路１０はＢｏｏｔｈデコーダアレイ１および
Ｂｏｏｔｈセレクタアレイ２によって構成されている。
【０００３】部分積発生回路１０において、入力された
乗数Ｙに応じて、Ｂｏｏｔｈデコーダアレイ１の各デコ
ーダによりセレクト信号Ｓが発生され、Ｂｏｏｔｈセレ
クタアレイ２に入力される。Ｂｏｏｔｈセレクタアレイ
２によって、入力された被乗数Ｘおよびセレクト信号Ｓ
に応じて、部分積Ｐが発生され、部分積加算回路３に入
力される。部分積加算回路３において、入力された部分
積Ｐが加算され、乗算結果Ｚが出力される。
乗数Ｙに応じて、Ｂｏｏｔｈデコーダアレイ１の各デコ
ーダによりセレクト信号Ｓが発生され、Ｂｏｏｔｈセレ
クタアレイ２に入力される。Ｂｏｏｔｈセレクタアレイ
２によって、入力された被乗数Ｘおよびセレクト信号Ｓ
に応じて、部分積Ｐが発生され、部分積加算回路３に入
力される。部分積加算回路３において、入力された部分
積Ｐが加算され、乗算結果Ｚが出力される。
【０００４】図５および図６は部分積発生回路１０の内
部構成を示す図であり、２次のＢｏｏｔｈアルゴリズム
を用いた、たとえば、ｎビット×ｎビットの部分積発生
回路の一構成例を示す図である。図５はＢｏｏｔｈデコ
ーダアレイ１の内部構成、図６はＢｏｏｔｈセレクタア
レイ２の内部構成をそれぞれ示している。
部構成を示す図であり、２次のＢｏｏｔｈアルゴリズム
を用いた、たとえば、ｎビット×ｎビットの部分積発生
回路の一構成例を示す図である。図５はＢｏｏｔｈデコ
ーダアレイ１の内部構成、図６はＢｏｏｔｈセレクタア
レイ２の内部構成をそれぞれ示している。
【０００５】図５および図６において、Ｂｏｏｔｈデコ
ーダアレイ１に入力された乗数ＹおよびＢｏｏｔｈセレ
クタアレイ２に入力された被乗数Ｘは、それぞれｎ（ｎ
は自然数）ビットの二進数であり、次のように表され
る。
ーダアレイ１に入力された乗数ＹおよびＢｏｏｔｈセレ
クタアレイ２に入力された被乗数Ｘは、それぞれｎ（ｎ
は自然数）ビットの二進数であり、次のように表され
る。
【数１】
【数２】
【０００６】ここで、ｘs ，ｙs は符号ビットを表す。
被乗数Ｘが符号付きの数ならばＸが正の時ｘs ＝０（＝
ｘn ）、被乗数Ｘが負の時ｘs ＝１（＝ｘn ）とし、ま
たＸが符号なしの数ならば常にｘs ＝０とし、符号付き
／符号なしにかかわらず常に２の補数表示形式のデータ
として考える。また、乗数Ｙについても同様にして考え
る。
被乗数Ｘが符号付きの数ならばＸが正の時ｘs ＝０（＝
ｘn ）、被乗数Ｘが負の時ｘs ＝１（＝ｘn ）とし、ま
たＸが符号なしの数ならば常にｘs ＝０とし、符号付き
／符号なしにかかわらず常に２の補数表示形式のデータ
として考える。また、乗数Ｙについても同様にして考え
る。
【０００７】乗数Ｙについて式を変形すると、次式のよ
うになる。
うになる。
【数３】 ただしｙ-1＝０とし、簡単のためここではｎは偶数とす
る。ここで各項の括弧内について考えると、すべて−
２、−１、０、１、２のいずれかの値をとることが分か
る。
る。ここで各項の括弧内について考えると、すべて−
２、−１、０、１、２のいずれかの値をとることが分か
る。
【０００８】したがってｙn+1 ＝ｙn ＝ｙs とすると、
ＸとＹの積Ｚは、次式のようになる。
ＸとＹの積Ｚは、次式のようになる。
【数４】
【０００９】すなわち、２の補数表示形式の数について
符号ビットｙs を特別扱いせずに乗算処理でき、かつ部
分積Ｐを半分にすることができる。これは２次のＢｏｏ
ｔｈアルゴリズムを用いた乗算であり、ディジタル乗算
器を構成する際に一般的によく使われているアルゴリズ
ムである。
符号ビットｙs を特別扱いせずに乗算処理でき、かつ部
分積Ｐを半分にすることができる。これは２次のＢｏｏ
ｔｈアルゴリズムを用いた乗算であり、ディジタル乗算
器を構成する際に一般的によく使われているアルゴリズ
ムである。
【００１０】表１は上述した２次のＢｏｏｔｈアルゴリ
ズムを示す表である。表１に示すように、乗数Ｙの連続
した三つのビットによって構成された各演算項（−２ｙ
2i+1＋ｙ2i＋ｙ2i-1）は、−２、−１、０、１、２のい
ずれかの値をとる。
ズムを示す表である。表１に示すように、乗数Ｙの連続
した三つのビットによって構成された各演算項（−２ｙ
2i+1＋ｙ2i＋ｙ2i-1）は、−２、−１、０、１、２のい
ずれかの値をとる。
【００１１】
【表１】
【００１２】図５に示すＢｏｏｔｈデコーダアレイ１
は、たとえば、（ｎ／２＋１）個のデコーダＢＤ0 ，
…，ＢＤn/2 を（ｎ／２＋１）行１列に配置して構成さ
れている。
は、たとえば、（ｎ／２＋１）個のデコーダＢＤ0 ，
…，ＢＤn/2 を（ｎ／２＋１）行１列に配置して構成さ
れている。
【００１３】図６に示すＢｏｏｔｈセレクタアレイ２
は、たとえば、｛（ｎ／２＋１）×（ｎ＋２）｝個のセ
レクタを（ｎ／２＋１）行（ｎ＋２）列のマトリクス状
に配置して構成されている。マトリクス状に配置されて
いるＢｏｏｔｈセレクタアレイ２の第１行は、セレクタ
Ｅ0,0 ，Ｅ0,1 ，…，Ｅ0,n/2-1 ，Ｅ0,n/2 ，Ｅ
0,n/2+1 ，…，Ｅ0,n ，Ｅ 0,n+1 によって構成され、第
２行は、セレクタＥ1,0 ，Ｅ1,1 ，…，Ｅ1,n/2-1，Ｅ
1,n/2 ，Ｅ1,n/2+1 ，…，Ｅ1,n ，Ｅ1,n+1 によって構
成され、そして第（ｎ／２＋１）行は、セレクタＥ
n/2,0 ，Ｅn/2,1 ，…，Ｅn/2,n/2-1 ，Ｅn/2,n/ 2 ，Ｅ
n/2,n/2+1 ，…，Ｅn/2,n ，Ｅn/2,n+1 によって構成さ
れている。
は、たとえば、｛（ｎ／２＋１）×（ｎ＋２）｝個のセ
レクタを（ｎ／２＋１）行（ｎ＋２）列のマトリクス状
に配置して構成されている。マトリクス状に配置されて
いるＢｏｏｔｈセレクタアレイ２の第１行は、セレクタ
Ｅ0,0 ，Ｅ0,1 ，…，Ｅ0,n/2-1 ，Ｅ0,n/2 ，Ｅ
0,n/2+1 ，…，Ｅ0,n ，Ｅ 0,n+1 によって構成され、第
２行は、セレクタＥ1,0 ，Ｅ1,1 ，…，Ｅ1,n/2-1，Ｅ
1,n/2 ，Ｅ1,n/2+1 ，…，Ｅ1,n ，Ｅ1,n+1 によって構
成され、そして第（ｎ／２＋１）行は、セレクタＥ
n/2,0 ，Ｅn/2,1 ，…，Ｅn/2,n/2-1 ，Ｅn/2,n/ 2 ，Ｅ
n/2,n/2+1 ，…，Ｅn/2,n ，Ｅn/2,n+1 によって構成さ
れている。
【００１４】すなわち、ｎビット×ｎビットの部分積を
発生するため、Ｂｏｏｔｈデコーダアレイ１は（ｎ／２
＋１）個のデコーダＢＤ0 ，…，ＢＤn/2 によって構成
され、Ｂｏｏｔｈセレクタアレイ２は｛（ｎ＋２）×
（ｎ／２＋１）｝個のセレクタＥ0,0 ，…，Ｅn/2,n+1
によって構成される。
発生するため、Ｂｏｏｔｈデコーダアレイ１は（ｎ／２
＋１）個のデコーダＢＤ0 ，…，ＢＤn/2 によって構成
され、Ｂｏｏｔｈセレクタアレイ２は｛（ｎ＋２）×
（ｎ／２＋１）｝個のセレクタＥ0,0 ，…，Ｅn/2,n+1
によって構成される。
【００１５】図５に示すように、各Ｂｏｏｔｈデコーダ
には乗数Ｙの隣接する三つのビットが入力され、それら
に応じて、表１に示すように−２、−１、０、１、２の
内いずれか一つの値を示す（ｎ／２＋１）個のセレクト
信号Ｓ0 ，…，Ｓn/2 が発生され、これらのセレクト信
号はそれぞれＢｏｏｔｈセレクタアレイ２の所定の行に
入力される。
には乗数Ｙの隣接する三つのビットが入力され、それら
に応じて、表１に示すように−２、−１、０、１、２の
内いずれか一つの値を示す（ｎ／２＋１）個のセレクト
信号Ｓ0 ，…，Ｓn/2 が発生され、これらのセレクト信
号はそれぞれＢｏｏｔｈセレクタアレイ２の所定の行に
入力される。
【００１６】たとえば、デコーダＢＤ0 にはｙ1 ，
ｙ0 ，０（ＧＮＤ）が入力され、デコーダＢＤ1 にはｙ
1 ，ｙ2 ，ｙ3 が入力され、そしてデコーダＢＤn/2 に
はｙn-1，ｙs ，ｙs が入力される。デコーダＢＤ0 に
よって発生されたセレクタ信号Ｓ 0 がＢｏｏｔｈセレク
タアレイ２のセレクタアレイの第１行に入力され、デコ
ーダＢＤ1 によって発生されたセレクタ信号Ｓ1 がＢｏ
ｏｔｈセレクタアレイ２のセレクタアレイの第２行に入
力され、デコーダＢＤn/2 によって発生されたセレクタ
信号Ｓn/2 がＢｏｏｔｈセレクタアレイ２の第（ｎ／２
＋１）行目のセレクタに入力される。
ｙ0 ，０（ＧＮＤ）が入力され、デコーダＢＤ1 にはｙ
1 ，ｙ2 ，ｙ3 が入力され、そしてデコーダＢＤn/2 に
はｙn-1，ｙs ，ｙs が入力される。デコーダＢＤ0 に
よって発生されたセレクタ信号Ｓ 0 がＢｏｏｔｈセレク
タアレイ２のセレクタアレイの第１行に入力され、デコ
ーダＢＤ1 によって発生されたセレクタ信号Ｓ1 がＢｏ
ｏｔｈセレクタアレイ２のセレクタアレイの第２行に入
力され、デコーダＢＤn/2 によって発生されたセレクタ
信号Ｓn/2 がＢｏｏｔｈセレクタアレイ２の第（ｎ／２
＋１）行目のセレクタに入力される。
【００１７】図６に示すように、マトリクス状になって
いるＢｏｏｔｈセレクタアレイ２において、マトリクス
の各列に被乗数Ｘのそれぞれのビットが入力される。具
体的に、セレクタＥ0,n+1 およびＥ0,n に対応した列に
被乗数Ｘの符号ビットｘs が入力され、セレクタＥ
0,n/2+1 に対応した列に被乗数Ｘのｘn/2+1 ビットが入
力され、セレクタＥ0,n/2 に対応した列に被乗数Ｘのｘ
n/2 ビットが入力され、セレクタＥ0,n/2-1 に対応した
列に被乗数Ｘのｘn/2-1 ビットが入力され、…、セレク
タＥ0,1 に対応した列に被乗数Ｘのｘ1 ビットが入力さ
れ、セレクタＥ0,0 に対応した列に被乗数Ｘのｘ0 ビッ
トが入力される。
いるＢｏｏｔｈセレクタアレイ２において、マトリクス
の各列に被乗数Ｘのそれぞれのビットが入力される。具
体的に、セレクタＥ0,n+1 およびＥ0,n に対応した列に
被乗数Ｘの符号ビットｘs が入力され、セレクタＥ
0,n/2+1 に対応した列に被乗数Ｘのｘn/2+1 ビットが入
力され、セレクタＥ0,n/2 に対応した列に被乗数Ｘのｘ
n/2 ビットが入力され、セレクタＥ0,n/2-1 に対応した
列に被乗数Ｘのｘn/2-1 ビットが入力され、…、セレク
タＥ0,1 に対応した列に被乗数Ｘのｘ1 ビットが入力さ
れ、セレクタＥ0,0 に対応した列に被乗数Ｘのｘ0 ビッ
トが入力される。
【００１８】そしてアレイの各行に入力されたセレクト
信号Ｓ0 ，…，Ｓn/2 に応じて、それぞれ×（−２）、
×（−１）、×０、×１、×２の演算が行われ、これに
よって部分積（−２ｙ2i+1＋ｙ2i＋ｙ2i-1）Ｘが計算さ
れ、計算結果が部分積Ｐとして、図４に示す部分積加算
回路３に出力され、その後これらの部分積が部分積加算
回路３によって加算され、乗算の結果Ｚとして出力され
る。
信号Ｓ0 ，…，Ｓn/2 に応じて、それぞれ×（−２）、
×（−１）、×０、×１、×２の演算が行われ、これに
よって部分積（−２ｙ2i+1＋ｙ2i＋ｙ2i-1）Ｘが計算さ
れ、計算結果が部分積Ｐとして、図４に示す部分積加算
回路３に出力され、その後これらの部分積が部分積加算
回路３によって加算され、乗算の結果Ｚとして出力され
る。
【００１９】
【発明が解決しようとする課題】ところで、上述した従
来の部分積発生回路では、通常ｎビット×ｎビットの乗
算の部分積を発生させることができるが、ビット幅がｎ
より小さい数の乗算の部分積を発生させる場合には、符
号ビットによってｎビットまで符号拡張を行う必要があ
り、冗長な計算をしてしまうことになる。
来の部分積発生回路では、通常ｎビット×ｎビットの乗
算の部分積を発生させることができるが、ビット幅がｎ
より小さい数の乗算の部分積を発生させる場合には、符
号ビットによってｎビットまで符号拡張を行う必要があ
り、冗長な計算をしてしまうことになる。
【００２０】図７は２の補数表示形式の符号拡張を示す
図である。図示のように、ｎ＝４、すなわち４ビットの
数字を８ビットに拡張する場合、符号ビットが０、すな
わち、正の数字においては、空きビットに０を入れるこ
とによって符号の拡張が行われ、符号ビットが１、すな
わち、負の数字においては、空きビットに１を入れるこ
とによって符号の拡張が行われる。
図である。図示のように、ｎ＝４、すなわち４ビットの
数字を８ビットに拡張する場合、符号ビットが０、すな
わち、正の数字においては、空きビットに０を入れるこ
とによって符号の拡張が行われ、符号ビットが１、すな
わち、負の数字においては、空きビットに１を入れるこ
とによって符号の拡張が行われる。
【００２１】この符号拡張の処理はビット幅ｎ／２以下
のときでさえ行わなければならないため、結局どんなビ
ット幅がｎより小さいときでさえ同時に、部分積を一度
に一つの乗算に対してしか発生させることができないと
いう問題がある。
のときでさえ行わなければならないため、結局どんなビ
ット幅がｎより小さいときでさえ同時に、部分積を一度
に一つの乗算に対してしか発生させることができないと
いう問題がある。
【００２２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、冗長な演算を抑制でき、ｍビッ
ト×ｎビットの部分積のみだけではなく、ビット幅の総
和がｍビットとなるＭ個の入力とビット幅の総和がｎビ
ットとなるＮ個の入力の各々の乗算の部分積を最大（Ｍ
×Ｎ）個まで同時に発生できる部分積発生回路を提供す
ることにある。
のであり、その目的は、冗長な演算を抑制でき、ｍビッ
ト×ｎビットの部分積のみだけではなく、ビット幅の総
和がｍビットとなるＭ個の入力とビット幅の総和がｎビ
ットとなるＮ個の入力の各々の乗算の部分積を最大（Ｍ
×Ｎ）個まで同時に発生できる部分積発生回路を提供す
ることにある。
【００２３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、入力された乗数に基づきセレクト信号を
発生する複数のデコーダと、複数のセレクタが行列状に
配列されたセレクタアレイとを有し、各セレクタは配列
行に対応付けされた上記デコーダによるセレクト信号に
基づき、各列に入力された被乗数を用いて部分積を発生
する部分積発生回路であって、上記セレクタアレイが複
数のブロックに分割され、各ブロック間同士の境界領域
に設けられた補助セレクタアレイと、入力された乗数に
基づきセレクト信号を発生し、上記補助セレクタアレイ
に出力する補助デコーダとを有する。
め、本発明は、入力された乗数に基づきセレクト信号を
発生する複数のデコーダと、複数のセレクタが行列状に
配列されたセレクタアレイとを有し、各セレクタは配列
行に対応付けされた上記デコーダによるセレクト信号に
基づき、各列に入力された被乗数を用いて部分積を発生
する部分積発生回路であって、上記セレクタアレイが複
数のブロックに分割され、各ブロック間同士の境界領域
に設けられた補助セレクタアレイと、入力された乗数に
基づきセレクト信号を発生し、上記補助セレクタアレイ
に出力する補助デコーダとを有する。
【００２４】また、本発明では、上記複数のデコーダお
よび補助デコーダに、ビット数の異なる乗数を選択的に
入力させる第１の切り換え手段と、上記セレクタアレイ
に、ビット数の異なる被乗数を選択的に入力させる第２
の切り換え手段とを有する。
よび補助デコーダに、ビット数の異なる乗数を選択的に
入力させる第１の切り換え手段と、上記セレクタアレイ
に、ビット数の異なる被乗数を選択的に入力させる第２
の切り換え手段とを有する。
【００２５】本発明によれば、複数のデコーダおよび補
助デコーダに、ビット数の異なる乗数が切り換え手段に
よって選択的に入力され、それに応じてセレクタ信号が
発生され、セレクタアレイに出力される。そして、セレ
クタアレイが複数のブロックに分割され、分割されたセ
レクタアレイの各列に、切り換え手段によってビット数
の異なる被乗数が選択的に入力される。セレクタアレイ
において、デコーダからのセレクト信号に基づき、各列
に入力された被乗数を用いて部分積が発生される。
助デコーダに、ビット数の異なる乗数が切り換え手段に
よって選択的に入力され、それに応じてセレクタ信号が
発生され、セレクタアレイに出力される。そして、セレ
クタアレイが複数のブロックに分割され、分割されたセ
レクタアレイの各列に、切り換え手段によってビット数
の異なる被乗数が選択的に入力される。セレクタアレイ
において、デコーダからのセレクト信号に基づき、各列
に入力された被乗数を用いて部分積が発生される。
【００２６】たとえば、ｎビットのデコーダアレイに入
力された乗数がｎビットの乗数とｎ／２ビットの乗数２
個で切り換えられ、同様に、ｎビットのセレクタアレイ
に入力された被乗数がｎビットの被乗数とｎ／２ビット
の被乗数２個で切り換えられる。これによって、一つの
部分積発生回路によって、たとえば、ｎビット×ｎビッ
トの部分積を発生できるほか、ｎ／２ビット×ｎ／２ビ
ットの四つの部分積を同時に発生できる。
力された乗数がｎビットの乗数とｎ／２ビットの乗数２
個で切り換えられ、同様に、ｎビットのセレクタアレイ
に入力された被乗数がｎビットの被乗数とｎ／２ビット
の被乗数２個で切り換えられる。これによって、一つの
部分積発生回路によって、たとえば、ｎビット×ｎビッ
トの部分積を発生できるほか、ｎ／２ビット×ｎ／２ビ
ットの四つの部分積を同時に発生できる。
【００２７】
【発明の実施の形態】図１は、本発明に係る部分積発生
回路を用いた乗算器の回路図であり、たとえば、ｎビッ
ト×ｎビット（ｎは４の倍数）の乗算演算を行う乗算器
の回路図である。図１において、１ａはブース（Ｂｏｏ
ｔｈ）デコーダアレイ、２ａはＢｏｏｔｈセレクタアレ
イ、３は部分積加算回路、１０ａはＢｏｏｔｈデコーダ
アレイ１ａおよびＢｏｏｔｈセレクタアレイ２ａによっ
て構成された部分積発生回路をそれぞれ示している。ま
た、ＹとＸはそれぞれｎビットの乗数およびｎビットの
被乗数、ＳはＢｏｏｔｈデコーダアレイ１ａの各デコー
ダによって発生されたセレクト信号、ＰはＢｏｏｔｈセ
レクタアレイ２ａによって発生された部分積、Ｚは乗算
結果をそれぞれ示している。
回路を用いた乗算器の回路図であり、たとえば、ｎビッ
ト×ｎビット（ｎは４の倍数）の乗算演算を行う乗算器
の回路図である。図１において、１ａはブース（Ｂｏｏ
ｔｈ）デコーダアレイ、２ａはＢｏｏｔｈセレクタアレ
イ、３は部分積加算回路、１０ａはＢｏｏｔｈデコーダ
アレイ１ａおよびＢｏｏｔｈセレクタアレイ２ａによっ
て構成された部分積発生回路をそれぞれ示している。ま
た、ＹとＸはそれぞれｎビットの乗数およびｎビットの
被乗数、ＳはＢｏｏｔｈデコーダアレイ１ａの各デコー
ダによって発生されたセレクト信号、ＰはＢｏｏｔｈセ
レクタアレイ２ａによって発生された部分積、Ｚは乗算
結果をそれぞれ示している。
【００２８】図２および図３はそれぞれはＢｏｏｔｈデ
コーダアレイ１ａおよびＢｏｏｔｈセレクタアレイ２ａ
の構成を示す回路図である。図示のように、Ｂｏｏｔｈ
デコーダアレイ１ａは（ｎ／２＋２）個のデコーダＢＤ
0 ，…，ＢＤd ，…，ＢＤn/2 を（ｎ／２＋２）行１列
のアレイに配置して構成されている。また、Ｂｏｏｔｈ
セレクタアレイ２は、たとえば、｛（ｎ／２＋２）×
（ｎ＋４）｝個のセレクタを（ｎ／２＋２）行（ｎ＋
４）列のマトリクス状に配置して構成されている。
コーダアレイ１ａおよびＢｏｏｔｈセレクタアレイ２ａ
の構成を示す回路図である。図示のように、Ｂｏｏｔｈ
デコーダアレイ１ａは（ｎ／２＋２）個のデコーダＢＤ
0 ，…，ＢＤd ，…，ＢＤn/2 を（ｎ／２＋２）行１列
のアレイに配置して構成されている。また、Ｂｏｏｔｈ
セレクタアレイ２は、たとえば、｛（ｎ／２＋２）×
（ｎ＋４）｝個のセレクタを（ｎ／２＋２）行（ｎ＋
４）列のマトリクス状に配置して構成されている。
【００２９】マトリクス状に配置されているＢｏｏｔｈ
セレクタアレイ２の第１行は、セレクタＥ0,0 ，
Ｅ0,1 ，…，Ｅ0,b ，Ｅ0,a ，…，Ｅ0,n ，Ｅ0,n+1 に
よって構成され、第２行は、セレクタＥ1,0 ，Ｅ1,1 ，
…，Ｅ1,b ，Ｅ1,a ，…，Ｅ1,n ，Ｅ1,n+1 によって構
成され、そして第（ｎ／２＋２）行は、セレクタＥ
n/2,0 ，Ｅn/2,1 ，…，Ｅn/2,b ，Ｅn/2,a ，…，Ｅ
n/2,n ，Ｅn/2,n+1 によって構成されている。
セレクタアレイ２の第１行は、セレクタＥ0,0 ，
Ｅ0,1 ，…，Ｅ0,b ，Ｅ0,a ，…，Ｅ0,n ，Ｅ0,n+1 に
よって構成され、第２行は、セレクタＥ1,0 ，Ｅ1,1 ，
…，Ｅ1,b ，Ｅ1,a ，…，Ｅ1,n ，Ｅ1,n+1 によって構
成され、そして第（ｎ／２＋２）行は、セレクタＥ
n/2,0 ，Ｅn/2,1 ，…，Ｅn/2,b ，Ｅn/2,a ，…，Ｅ
n/2,n ，Ｅn/2,n+1 によって構成されている。
【００３０】図２に示すように、スイッチ回路４は制御
信号ＣＴＬに応じて、Ｂｏｏｔｈデコーダアレイ１ａの
各デコーダに入力される乗数ＹとＣ，Ｄとを切り換え
る。図３に示すように、スイッチ回路５は制御信号ＣＴ
Ｌに応じて、Ｂｏｏｔｈセレクタアレイ２ａの各行に入
力される被乗数ＸとＡ，Ｂとを切り換える。
信号ＣＴＬに応じて、Ｂｏｏｔｈデコーダアレイ１ａの
各デコーダに入力される乗数ＹとＣ，Ｄとを切り換え
る。図３に示すように、スイッチ回路５は制御信号ＣＴ
Ｌに応じて、Ｂｏｏｔｈセレクタアレイ２ａの各行に入
力される被乗数ＸとＡ，Ｂとを切り換える。
【００３１】そして、図２および図３に示すように、Ｂ
ｏｏｔｈデコーダアレイ１ａに入力される乗数がｎビッ
トの乗数Ｙとｎ／２ビットの乗数Ｃ，Ｄの２セットであ
り、Ｂｏｏｔｈセレクタアレイ２ａに入力される被乗数
がｎビットの被乗数Ｘとｎ／２ビットの被乗数Ａ，Ｂの
２セットである。さらに、図示のように、乗数ＹとＣ，
Ｄ、被乗数ＸとＡ，Ｂのそれぞれ２セットの入力信号が
スイッチ回路４およびスイッチ回路５によって切り換え
られる。
ｏｏｔｈデコーダアレイ１ａに入力される乗数がｎビッ
トの乗数Ｙとｎ／２ビットの乗数Ｃ，Ｄの２セットであ
り、Ｂｏｏｔｈセレクタアレイ２ａに入力される被乗数
がｎビットの被乗数Ｘとｎ／２ビットの被乗数Ａ，Ｂの
２セットである。さらに、図示のように、乗数ＹとＣ，
Ｄ、被乗数ＸとＡ，Ｂのそれぞれ２セットの入力信号が
スイッチ回路４およびスイッチ回路５によって切り換え
られる。
【００３２】図２および図３においては、斜線の部分は
Ｂｏｏｔｈデコーダアレイ１ａにおける補助デコーダお
よびＢｏｏｔｈセレクタアレイ２ａにおける補助セレク
タを示している。図２に示すように、（ｎ／２＋２）行
１列のＢｏｏｔｈデコーダアレイ１ａにおいて、デコー
ダＢＤn/4-1 とデコーダＢＤn/4 との間に、補助デコー
ダＢＤdが設けられている。図３に示すように、Ｂｏｏ
ｔｈデコーダアレイ１ａの補助デコーダＢＤd に対応し
て、Ｂｏｏｔｈセレクタアレイ２にセレクタＥd,0 ，Ｅ
d,1 ，…，Ｅd,n/2- 1 ，Ｅd,n/2 ，Ｅd,b ，Ｅd,a ，Ｅ
d,n/2+1 ，…，Ｅd,n ，Ｅd,n+1 の一行が設けられ、さ
らに、被乗数Ｘのｘn/2 ，ｘn/2+1 の２ビットに対応し
たセレクタアレイの２列の間に、Ｅ0,b ，Ｅ1,b …，Ｅ
d,b ，Ｅn/4,b ，…，Ｅn/2,b およびＥ0,a ，Ｅ1,a ，
…，Ｅd,a ，Ｅn/4,a ，…，Ｅn/2,a の２列が設けられ
ている。
Ｂｏｏｔｈデコーダアレイ１ａにおける補助デコーダお
よびＢｏｏｔｈセレクタアレイ２ａにおける補助セレク
タを示している。図２に示すように、（ｎ／２＋２）行
１列のＢｏｏｔｈデコーダアレイ１ａにおいて、デコー
ダＢＤn/4-1 とデコーダＢＤn/4 との間に、補助デコー
ダＢＤdが設けられている。図３に示すように、Ｂｏｏ
ｔｈデコーダアレイ１ａの補助デコーダＢＤd に対応し
て、Ｂｏｏｔｈセレクタアレイ２にセレクタＥd,0 ，Ｅ
d,1 ，…，Ｅd,n/2- 1 ，Ｅd,n/2 ，Ｅd,b ，Ｅd,a ，Ｅ
d,n/2+1 ，…，Ｅd,n ，Ｅd,n+1 の一行が設けられ、さ
らに、被乗数Ｘのｘn/2 ，ｘn/2+1 の２ビットに対応し
たセレクタアレイの２列の間に、Ｅ0,b ，Ｅ1,b …，Ｅ
d,b ，Ｅn/4,b ，…，Ｅn/2,b およびＥ0,a ，Ｅ1,a ，
…，Ｅd,a ，Ｅn/4,a ，…，Ｅn/2,a の２列が設けられ
ている。
【００３３】以下、図１、図２および図３の回路図を参
照しつつ、本発明の原理について、詳細に説明する。こ
こで、便利のために、ｎは４の倍数とし、また、乗数Ｙ
および被乗数Ｘの分割数はともに２とする。ベクトル表
示によって、被乗数Ｘおよび乗数Ｙを次のように表現で
きる。
照しつつ、本発明の原理について、詳細に説明する。こ
こで、便利のために、ｎは４の倍数とし、また、乗数Ｙ
および被乗数Ｘの分割数はともに２とする。ベクトル表
示によって、被乗数Ｘおよび乗数Ｙを次のように表現で
きる。
【数５】 ここで、ｘs 、ｙs はそれぞれ被乗数Ｘおよび乗数Ｙの
符号ビットを示す。
符号ビットを示す。
【００３４】スイッチ回路４およびスイッチ回路５によ
って、Ｂｏｏｔｈデコーダアレイ１ａの入力に乗数Ｙが
選択され、Ｂｏｏｔｈセレクタアレイ２ａの入力に被乗
数Ｘが選択されると、部分積発生回路１０ａによって、
通常のｎビット×ｎビットの乗算の部分積Ｐが発生さ
れ、さらに部分積加算回路３によって発生されたこれら
の部分積Ｐが加算され、ｎビット×ｎビットの乗算結果
Ｚが得られる。
って、Ｂｏｏｔｈデコーダアレイ１ａの入力に乗数Ｙが
選択され、Ｂｏｏｔｈセレクタアレイ２ａの入力に被乗
数Ｘが選択されると、部分積発生回路１０ａによって、
通常のｎビット×ｎビットの乗算の部分積Ｐが発生さ
れ、さらに部分積加算回路３によって発生されたこれら
の部分積Ｐが加算され、ｎビット×ｎビットの乗算結果
Ｚが得られる。
【００３５】このような乗算演算は、従来の部分積発生
回路１０と同様に行われる。すなわち、Ｂｏｏｔｈデコ
ーダアレイ１ａにおいて、スイッチ回路４によって、補
助デコーダＢＤb に乗数が入力されず、デコーダＢＤb
が有効に作動しない。これに応じて、Ｂｏｏｔｈセレク
タアレイ２ａにおける補助セレクタＥd,0 ，Ｅd,1 ，
…，Ｅd,n/2-1 ，Ｅd,n/2 ，Ｅd,b ，Ｅd,a ，Ｅ
d,n/2+1 ，…，Ｅd,n，Ｅd,n+1 の一行も有効に作動し
ない。また、Ｂｏｏｔｈセレクタアレイ２ａにおいて、
スイッチ回路５によって、補助セレクタＥ0,b ，Ｅ1,b
…，Ｅd,b ，Ｅn/4,b ，…，Ｅn/2,b およびＥ0,a ，Ｅ
1,a ，…，Ｅd,a ，Ｅn/4,a ，…，Ｅn/2,a の２列に被
乗数が入力されず、これらのセレクタが有効に作動しな
い。
回路１０と同様に行われる。すなわち、Ｂｏｏｔｈデコ
ーダアレイ１ａにおいて、スイッチ回路４によって、補
助デコーダＢＤb に乗数が入力されず、デコーダＢＤb
が有効に作動しない。これに応じて、Ｂｏｏｔｈセレク
タアレイ２ａにおける補助セレクタＥd,0 ，Ｅd,1 ，
…，Ｅd,n/2-1 ，Ｅd,n/2 ，Ｅd,b ，Ｅd,a ，Ｅ
d,n/2+1 ，…，Ｅd,n，Ｅd,n+1 の一行も有効に作動し
ない。また、Ｂｏｏｔｈセレクタアレイ２ａにおいて、
スイッチ回路５によって、補助セレクタＥ0,b ，Ｅ1,b
…，Ｅd,b ，Ｅn/4,b ，…，Ｅn/2,b およびＥ0,a ，Ｅ
1,a ，…，Ｅd,a ，Ｅn/4,a ，…，Ｅn/2,a の２列に被
乗数が入力されず、これらのセレクタが有効に作動しな
い。
【００３６】一方、本実施形態においては、スイッチ回
路４およびスイッチ回路５によって入力された乗数Ｙお
よび被乗数Ｘを切り換えることによって、たとえば、
（ｎ／２）ビット×（ｎ／２）ビット乗算の部分積を発
生させることができる。
路４およびスイッチ回路５によって入力された乗数Ｙお
よび被乗数Ｘを切り換えることによって、たとえば、
（ｎ／２）ビット×（ｎ／２）ビット乗算の部分積を発
生させることができる。
【００３７】ここで、たとえば、四つの入力信号Ａ，
Ｂ，Ｃ，Ｄを次のようにベクトルで表記する。
Ｂ，Ｃ，Ｄを次のようにベクトルで表記する。
【数６】 すなわち、四つの入力信号Ａ，Ｂ，Ｃ，Ｄはそれぞれ
（ｎ／２）ビットの２進数を表している。また、ここで
ａs ，ｂs ，ｃs ，ｄs は、それぞれＡ，Ｂ，Ｃ，Ｄの
符号ビットを示す。
（ｎ／２）ビットの２進数を表している。また、ここで
ａs ，ｂs ，ｃs ，ｄs は、それぞれＡ，Ｂ，Ｃ，Ｄの
符号ビットを示す。
【００３８】図２および図３に示すように、たとえば、
スイッチ回路４およびスイッチ回路５によって、Ｂｏｏ
ｔｈデコーダアレイ１ａに乗数Ｙの代わりに、乗数Ｃと
Ｄが入力され、Ｂｏｏｔｈセレクタアレイ２ａに被乗数
Ｘの代わりに、被乗数ＡとＢが入力されると、Ｂｏｏｔ
ｈセレクタアレイ２ａによって、四つの部分積、Ａ×
Ｃ，Ａ×Ｄ，Ｂ×Ｃ，Ｂ×Ｄが同時に発生される。
スイッチ回路４およびスイッチ回路５によって、Ｂｏｏ
ｔｈデコーダアレイ１ａに乗数Ｙの代わりに、乗数Ｃと
Ｄが入力され、Ｂｏｏｔｈセレクタアレイ２ａに被乗数
Ｘの代わりに、被乗数ＡとＢが入力されると、Ｂｏｏｔ
ｈセレクタアレイ２ａによって、四つの部分積、Ａ×
Ｃ，Ａ×Ｄ，Ｂ×Ｃ，Ｂ×Ｄが同時に発生される。
【００３９】具体的には、図２に示すように、スイッチ
回路４によって、乗数Ｄの各ビットｄn/2-1 ，…，ｄ0
が、それぞれＢｏｏｔｈデコーダアレイ１ａのデコーダ
ＤＢ d ，ＢＤn/4-1 ，…，ＢＤ0 に入力され、Ｄの符号
ビットｄs が補助デコーダＤＢd に入力される。また、
もう一つの乗数Ｃの各ビットｃn/2-1 ，…，ｃ0 が、そ
れぞれＢｏｏｔｈデコーダアレイ１ａのデコーダＤＢ
n/2 ，ＢＤn/2-1 ，…，ＢＤn/4 に入力され、Ｃの符号
ビットｃs がデコーダＤＢn/2 に入力される。
回路４によって、乗数Ｄの各ビットｄn/2-1 ，…，ｄ0
が、それぞれＢｏｏｔｈデコーダアレイ１ａのデコーダ
ＤＢ d ，ＢＤn/4-1 ，…，ＢＤ0 に入力され、Ｄの符号
ビットｄs が補助デコーダＤＢd に入力される。また、
もう一つの乗数Ｃの各ビットｃn/2-1 ，…，ｃ0 が、そ
れぞれＢｏｏｔｈデコーダアレイ１ａのデコーダＤＢ
n/2 ，ＢＤn/2-1 ，…，ＢＤn/4 に入力され、Ｃの符号
ビットｃs がデコーダＤＢn/2 に入力される。
【００４０】図３に示すように、Ｂｏｏｔｈセレクタア
レイ２ａにおいて、スイッチ回路５によって、被乗数Ａ
の各ビットａs ，ａn/2-1 ，…，ａ1 が、Ｂｏｏｔｈセ
レクタアレイ２ａのセレクタＥ0,n+1 ，Ｅ0,n ，…，Ｅ
0,n/2+1 に対応する各列に入力され、ａ0 は補助セレク
タＥ0,d に対応する列に入力される。また、もう一つの
被乗数Ｂの各ビットｂn/2-1 ，…，ｂ0 が、Ｂｏｏｔｈ
セレクタアレイ２ａのセレクタＥ0,n/2-1 ，…，
Ｅ0,1 ，Ｅ0,0 に対応する各列に入力され、Ｂの符号ビ
ットｂs が補助セレクタＥ0,b に対応する列およびセレ
クタＥ0,n/2 に対応する列に入力される。
レイ２ａにおいて、スイッチ回路５によって、被乗数Ａ
の各ビットａs ，ａn/2-1 ，…，ａ1 が、Ｂｏｏｔｈセ
レクタアレイ２ａのセレクタＥ0,n+1 ，Ｅ0,n ，…，Ｅ
0,n/2+1 に対応する各列に入力され、ａ0 は補助セレク
タＥ0,d に対応する列に入力される。また、もう一つの
被乗数Ｂの各ビットｂn/2-1 ，…，ｂ0 が、Ｂｏｏｔｈ
セレクタアレイ２ａのセレクタＥ0,n/2-1 ，…，
Ｅ0,1 ，Ｅ0,0 に対応する各列に入力され、Ｂの符号ビ
ットｂs が補助セレクタＥ0,b に対応する列およびセレ
クタＥ0,n/2 に対応する列に入力される。
【００４１】上述したように、Ｂｏｏｔｈデコーダアレ
イ１ａの各デコーダおよびＢｏｏｔｈセレクタアレイ２
ａの各列にそれぞれ２セットの信号がスイッチ回路４お
よびスイッチ回路５を介して入力され、スイッチ回路４
およびスイッチ回路５によって、Ｂｏｏｔｈデコーダア
レイ１ａには乗数Ｙまたは乗数Ｃ，Ｄと切り換えられ、
Ｂｏｏｔｈセレクタアレイ２ａには被乗数Ｘまたは被乗
数Ａ，Ｂと切り換えられる。
イ１ａの各デコーダおよびＢｏｏｔｈセレクタアレイ２
ａの各列にそれぞれ２セットの信号がスイッチ回路４お
よびスイッチ回路５を介して入力され、スイッチ回路４
およびスイッチ回路５によって、Ｂｏｏｔｈデコーダア
レイ１ａには乗数Ｙまたは乗数Ｃ，Ｄと切り換えられ、
Ｂｏｏｔｈセレクタアレイ２ａには被乗数Ｘまたは被乗
数Ａ，Ｂと切り換えられる。
【００４２】乗数Ｙおよび被乗数Ｘが選択されたとき、
上述したように、通常のｎビット×ｎビット乗算用の部
分積Ｐが発生され、乗数Ｃ，Ｄおよび被乗数Ａ，Ｂが選
択されたとき、マトリクス状のＢｏｏｔｈセレクタアレ
イ２ａにおいて、図３の中、太線で区切られた四つの領
域Ａ１，Ａ２，Ａ３，Ａ４の内、セレクタＥn/4,n+1，
Ｅn/4,a ，Ｅn/2,a ，Ｅn/2,n+1 に囲まれたセレクタア
レイ領域Ａ１にＡ×Ｃの部分積、セレクタＥ0,n+1 ，Ｅ
0,a ，Ｅd,a ，Ｅd,n+1 に囲まれたセレクタアレイ領域
Ａ２にＡ×Ｄの部分積、セレクタＥn/4,b ，Ｅn/4,0 ，
Ｅn/2,0 ，Ｅn/ 2,b に囲まれたセレクタアレイ領域Ａ３
にＢ×Ｃの部分積、セレクタＥ0,b ，Ｅ 0,0 ，Ｅd,0 ，
Ｅd,b に囲まれたセレクタアレイ領域Ａ４にＢ×Ｄの部
分積がそれぞれ同時に発生される。
上述したように、通常のｎビット×ｎビット乗算用の部
分積Ｐが発生され、乗数Ｃ，Ｄおよび被乗数Ａ，Ｂが選
択されたとき、マトリクス状のＢｏｏｔｈセレクタアレ
イ２ａにおいて、図３の中、太線で区切られた四つの領
域Ａ１，Ａ２，Ａ３，Ａ４の内、セレクタＥn/4,n+1，
Ｅn/4,a ，Ｅn/2,a ，Ｅn/2,n+1 に囲まれたセレクタア
レイ領域Ａ１にＡ×Ｃの部分積、セレクタＥ0,n+1 ，Ｅ
0,a ，Ｅd,a ，Ｅd,n+1 に囲まれたセレクタアレイ領域
Ａ２にＡ×Ｄの部分積、セレクタＥn/4,b ，Ｅn/4,0 ，
Ｅn/2,0 ，Ｅn/ 2,b に囲まれたセレクタアレイ領域Ａ３
にＢ×Ｃの部分積、セレクタＥ0,b ，Ｅ 0,0 ，Ｅd,0 ，
Ｅd,b に囲まれたセレクタアレイ領域Ａ４にＢ×Ｄの部
分積がそれぞれ同時に発生される。
【００４３】以上の説明においては、便利のため、二つ
の入力のビット幅が等しく、しかも４の倍数であり、か
つ分割数は被乗数、乗数をともに２として、四つの部分
積が同時に計算できることを説明してきたが、これに限
定されることはなく、一般的な場合についても回路構成
に多少の変更を加えることによって同様の計算処理が実
現できることはいうまでもない。
の入力のビット幅が等しく、しかも４の倍数であり、か
つ分割数は被乗数、乗数をともに２として、四つの部分
積が同時に計算できることを説明してきたが、これに限
定されることはなく、一般的な場合についても回路構成
に多少の変更を加えることによって同様の計算処理が実
現できることはいうまでもない。
【００４４】たとえば、２次のＢｏｏｔｈアルゴリズム
を用いて構成されたｍビット×ｎビットの乗算器の部分
積と、ビット幅の総和がｍビットとなるＭ個の入力とビ
ット幅の総和がｎビットとなるＮ個の入力との最大（Ｍ
×Ｎ）個の部分積を同じ部分積発生回路を用いて発生で
きる。
を用いて構成されたｍビット×ｎビットの乗算器の部分
積と、ビット幅の総和がｍビットとなるＭ個の入力とビ
ット幅の総和がｎビットとなるＮ個の入力との最大（Ｍ
×Ｎ）個の部分積を同じ部分積発生回路を用いて発生で
きる。
【００４５】以上説明したように、本実施形態によれ
ば、Ｂｏｏｔｈデコーダアレイ１ａに１個の補助デコー
ダを設け、Ｂｏｏｔｈセレクタアレイ２ａに｛（ｎ＋
４）＋（ｎ／２＋１）×２＝２ｎ＋６｝個の補助セレク
タを設け、スイッチ回路によって、Ｂｏｏｔｈデコーダ
アレイ１ａの入力に乗数ＹまたはＣ，Ｄを切り換え、Ｂ
ｏｏｔｈセレクタアレイ２ａの入力に被乗数Ｘまたは
Ａ，Ｂを切り換え、部分積を発生させるので、Ｘ×Ｙの
部分積Ｐのほか、Ａ×Ｃ，Ａ×Ｄ，Ｂ×Ｃ，Ｂ×Ｄのそ
れぞれの部分積を同時に発生できる。
ば、Ｂｏｏｔｈデコーダアレイ１ａに１個の補助デコー
ダを設け、Ｂｏｏｔｈセレクタアレイ２ａに｛（ｎ＋
４）＋（ｎ／２＋１）×２＝２ｎ＋６｝個の補助セレク
タを設け、スイッチ回路によって、Ｂｏｏｔｈデコーダ
アレイ１ａの入力に乗数ＹまたはＣ，Ｄを切り換え、Ｂ
ｏｏｔｈセレクタアレイ２ａの入力に被乗数Ｘまたは
Ａ，Ｂを切り換え、部分積を発生させるので、Ｘ×Ｙの
部分積Ｐのほか、Ａ×Ｃ，Ａ×Ｄ，Ｂ×Ｃ，Ｂ×Ｄのそ
れぞれの部分積を同時に発生できる。
【００４６】なお、Ａ×ＣとＢ×Ｄの部分積のみを必要
とする場合には、図３のＢｏｏｔｈセレクタアレイ２ａ
においては太線で区切られた四つの領域Ａ１，Ａ２，Ａ
３，Ａ４の内、セレクタＥ0,n+1 ，Ｅ0,a ，Ｅd,a ，Ｅ
d,n+1 に囲まれたセレクタアレイ領域Ａ２およびセレク
タＥn/4,b ，Ｅn/4,0 ，Ｅn/2,0 ，Ｅn/2,b に囲まれた
セレクタアレイ領域Ａ３は実際には必要としない。した
がって、この場合、図３に示すＢｏｏｔｈセレクタアレ
イ２ａにおいて、補助セレクタの個数は｛（ｎ／２＋
２）＋（ｎ／２＋１）＝ｎ＋３｝個となり、最小限の補
助セレクタを設けるだけで、同一のＢｏｏｔｈセレクタ
アレイ２ａによって、Ｘ×Ｙの部分積を発生できるほ
か、Ａ×ＣとＢ×Ｄの部分積を同時に発生できる利点が
ある。
とする場合には、図３のＢｏｏｔｈセレクタアレイ２ａ
においては太線で区切られた四つの領域Ａ１，Ａ２，Ａ
３，Ａ４の内、セレクタＥ0,n+1 ，Ｅ0,a ，Ｅd,a ，Ｅ
d,n+1 に囲まれたセレクタアレイ領域Ａ２およびセレク
タＥn/4,b ，Ｅn/4,0 ，Ｅn/2,0 ，Ｅn/2,b に囲まれた
セレクタアレイ領域Ａ３は実際には必要としない。した
がって、この場合、図３に示すＢｏｏｔｈセレクタアレ
イ２ａにおいて、補助セレクタの個数は｛（ｎ／２＋
２）＋（ｎ／２＋１）＝ｎ＋３｝個となり、最小限の補
助セレクタを設けるだけで、同一のＢｏｏｔｈセレクタ
アレイ２ａによって、Ｘ×Ｙの部分積を発生できるほ
か、Ａ×ＣとＢ×Ｄの部分積を同時に発生できる利点が
ある。
【００４７】
【発明の効果】以上説明したように、本発明の部分積発
生回路によれば、冗長演算を抑制でき、しかも通常のｍ
ビット×ｎビットの部分積のみだけではなく、ビット幅
の総和がｍビットとなるＭ個の入力とビット幅の総和が
ｎビットとなるＮ個の入力の各々の乗算の部分積を最大
（Ｍ×Ｎ）個まで同時に発生できる利点がある。
生回路によれば、冗長演算を抑制でき、しかも通常のｍ
ビット×ｎビットの部分積のみだけではなく、ビット幅
の総和がｍビットとなるＭ個の入力とビット幅の総和が
ｎビットとなるＮ個の入力の各々の乗算の部分積を最大
（Ｍ×Ｎ）個まで同時に発生できる利点がある。
【図１】本発明に係る部分積発生回路の一実施形態を示
す回路図である。
す回路図である。
【図２】本発明のＢｏｏｔｈデコーダアレイの回路図で
ある。
ある。
【図３】本発明のＢｏｏｔｈセレクタアレイの回路図で
ある。
ある。
【図４】従来の部分積発生回路の一例を示す回路図であ
る。
る。
【図５】従来のＢｏｏｔｈデコーダアレイの回路図であ
る。
る。
【図６】従来のＢｏｏｔｈセレクタアレイの回路図であ
る。
る。
【図７】２の補数形式の符号拡張を示す図である。
１ａ…Ｂｏｏｔｈデコーダアレイ ２ａ…Ｂｏｏｔｈセレクタアレイ ３…部分積加算回路 １０ａ…部分積発生回路 Ｘ，Ａ，Ｂ…被乗数 Ｙ，Ｃ，Ｄ…乗数 Ｓ…セレクト信号 Ｐ…部分積 Ｚ…乗算結果 ＢＤ0 ，ＢＤ1 ，…，ＢＤn/2 …デコーダ Ｅ0,n+1 ，Ｅ0,n ，…，Ｅn/2 ,1，Ｅn/2,0 …セレクタ
Claims (2)
- 【請求項１】 入力された乗数に基づきセレクト信号を
発生する複数のデコーダと、複数のセレクタが行列状に
配列されたセレクタアレイとを有し、各セレクタは配列
行に対応付けされた上記デコーダによるセレクト信号に
基づき、各列に入力された被乗数を用いて部分積を発生
する部分積発生回路であって、 上記セレクタアレイが複数のブロックに分割され、 各ブロック間同士の境界領域に設けられた補助セレクタ
アレイと、 入力された乗数に基づきセレクト信号を発生し、上記補
助セレクタアレイに出力する補助デコーダとを有する部
分積発生回路。 - 【請求項２】 上記複数のデコーダおよび補助デコーダ
に、ビット数の異なる乗数を選択的に入力させる第１の
切り換え手段と、 上記セレクタアレイに、ビット数の異なる被乗数を選択
的に入力させる第２の切り換え手段とを有する請求項１
に記載の部分積発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7275798A JPH09120355A (ja) | 1995-10-24 | 1995-10-24 | 部分積発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7275798A JPH09120355A (ja) | 1995-10-24 | 1995-10-24 | 部分積発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09120355A true JPH09120355A (ja) | 1997-05-06 |
Family
ID=17560565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7275798A Pending JPH09120355A (ja) | 1995-10-24 | 1995-10-24 | 部分積発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09120355A (ja) |
-
1995
- 1995-10-24 JP JP7275798A patent/JPH09120355A/ja active Pending
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