JPS595350A - 組合わせ乗算器 - Google Patents
組合わせ乗算器Info
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- JPS595350A JPS595350A JP58105631A JP10563183A JPS595350A JP S595350 A JPS595350 A JP S595350A JP 58105631 A JP58105631 A JP 58105631A JP 10563183 A JP10563183 A JP 10563183A JP S595350 A JPS595350 A JP S595350A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は新規な乗数ビット対のコード化体系の採用によ
りハードウェア量を減少させた組合わせ乗算器に関する
。
りハードウェア量を減少させた組合わせ乗算器に関する
。
２進法乗算を実行するための種々の乗算器が従来より用
いられている。その１つとして通常の手計算と同じ方法
で２進乗算を行なう乗算器がある。
いられている。その１つとして通常の手計算と同じ方法
で２進乗算を行なう乗算器がある。
第１図は２つの符号なし８ビツト演算数が通常の手計算
と同じ方法で乗算されるのな説明する六二めの図である
。Ｂ（０）〜Ｂ（７）は乗数Ｂの各ビット、Ａ（０）〜
Ａ（７）は被乗数Ａの各ビット、Ｄ（０）〜ＤＱ５１は
積ＡｘＢの各ビットを表わす。ここでＡ（０）、Ｂ（０
）及びＤ （０）が最下位ビット（ＬＳ）でありＡ（７
）、Ｂ（７）及びＤＱ５１が最上位ピッ）（ＭＳ）を夫
々表わしでいる。
と同じ方法で乗算されるのな説明する六二めの図である
。Ｂ（０）〜Ｂ（７）は乗数Ｂの各ビット、Ａ（０）〜
Ａ（７）は被乗数Ａの各ビット、Ｄ（０）〜ＤＱ５１は
積ＡｘＢの各ビットを表わす。ここでＡ（０）、Ｂ（０
）及びＤ （０）が最下位ビット（ＬＳ）でありＡ（７
）、Ｂ（７）及びＤＱ５１が最上位ピッ）（ＭＳ）を夫
々表わしでいる。
乗数Ｂの”ｌ”の１直をとる各々のビットについて、そ
のビット位置まで被乗数Ａを左シフトしたものを部分積
としで累算する。従って部分積の最終合計が積りとなる
。
のビット位置まで被乗数Ａを左シフトしたものを部分積
としで累算する。従って部分積の最終合計が積りとなる
。
演算数はしばしば２の補数で表わされる。すなわち、負
の数を表現するため、先ず演算数の”ｌ”は°０“に、
０″は１１″にそれぞれ変換され、そして最後に前記結
果に”１”が加えられる。例えば、１００１の２の補数
は０１１０＋１＝０１１１となる。
の数を表現するため、先ず演算数の”ｌ”は°０“に、
０″は１１″にそれぞれ変換され、そして最後に前記結
果に”１”が加えられる。例えば、１００１の２の補数
は０１１０＋１＝０１１１となる。
演算数が２の補数の場合、通常の手計算と同じ方法で２
進乗算を実行するためＫは、第２図に示すように符号補
正を行なわなければならない。
進乗算を実行するためＫは、第２図に示すように符号補
正を行なわなければならない。
第２図に於て、Ｓは符号ビットであり、Ｓ＝０は正の演
算数、５＝＝ｌは負の演算数を表わす。累算された部分
積は１６ビツトに符号拡張され、ピッ）’５（１５）が
積の符号を表わしている。乗数Ｂが負であればＢ（７）
＝１となり、このビットに対応する部分積については加
算ではな（減算されなければならない。最終の部分積を
作るとき、加算のかわりに減算を用いるという特例を設
けることを回避するため、第２図？こ示される様に補正
のための減算な行なうこともできる。この減算は第２図
中の部分積の最下段に示されでいる。すなわちこの減算
では被乗数Ａを上位側へ８ビツトだけシフトしで、下位
部分へ°（）”を詰めで得られた数を減算する。これで
５まくいくことは以下の式で証明される。
算数、５＝＝ｌは負の演算数を表わす。累算された部分
積は１６ビツトに符号拡張され、ピッ）’５（１５）が
積の符号を表わしている。乗数Ｂが負であればＢ（７）
＝１となり、このビットに対応する部分積については加
算ではな（減算されなければならない。最終の部分積を
作るとき、加算のかわりに減算を用いるという特例を設
けることを回避するため、第２図？こ示される様に補正
のための減算な行なうこともできる。この減算は第２図
中の部分積の最下段に示されでいる。すなわちこの減算
では被乗数Ａを上位側へ８ビツトだけシフトしで、下位
部分へ°（）”を詰めで得られた数を減算する。これで
５まくいくことは以下の式で証明される。
＝２二十２−２
演算数が２の補数表示されでいる場合の符号拡張及び補
正演算は上述の様にしで行なわれる。
正演算は上述の様にしで行なわれる。
上記°したことから理解できるように、通常の手計算と
同じ方法で行なわれる２進乗算は概念的に非常に簡単で
ある。しかし、これを実行しようとした場合、ばく大な
シフト及びマルチグレクス作業ケ必要とするので、高価
なもσ）となってしまう。
同じ方法で行なわれる２進乗算は概念的に非常に簡単で
ある。しかし、これを実行しようとした場合、ばく大な
シフト及びマルチグレクス作業ケ必要とするので、高価
なもσ）となってしまう。
この欠点を解決する１つの方法としで、Ａ、ブーｘ （
Ｂｏｏｔｈ）によりＱｕａｒｔｅｒｌｙ Ｊｏｕｒｎａ
ｌ ｏｆ Ｍｅｃｈａｎｉｃｓａｎｄ Ａｐｐｌｉｅｄ
Ｍａｔｈｅｍａｔｉｃｓの第４巻第２号第２３６〜２
４０頁（１９５１年発行）に「符号付２進数乗算方法」
と頓されで発表されたものがある。このブースの方法を
２の補数表示された数の８ピットメ８ビツト乗算に適用
した例を第３図及び表１に示もこれらかられかる様にブ
ースの方法によれば部分積の数な半分に減少させること
ができる。この方法においでは、乗数Ｂの各ビット対は
夫々符号付デジットより成るコード・セラ）＋２．＋１
．０゜−１及び−２によってコード化され、これらは符
号拡張された被乗数Ａと乗算される。また符号付ディジ
ット間キャリイ（ＳＤＣ）が各ビット対間で発生する。
Ｂｏｏｔｈ）によりＱｕａｒｔｅｒｌｙ Ｊｏｕｒｎａ
ｌ ｏｆ Ｍｅｃｈａｎｉｃｓａｎｄ Ａｐｐｌｉｅｄ
Ｍａｔｈｅｍａｔｉｃｓの第４巻第２号第２３６〜２
４０頁（１９５１年発行）に「符号付２進数乗算方法」
と頓されで発表されたものがある。このブースの方法を
２の補数表示された数の８ピットメ８ビツト乗算に適用
した例を第３図及び表１に示もこれらかられかる様にブ
ースの方法によれば部分積の数な半分に減少させること
ができる。この方法においでは、乗数Ｂの各ビット対は
夫々符号付デジットより成るコード・セラ）＋２．＋１
．０゜−１及び−２によってコード化され、これらは符
号拡張された被乗数Ａと乗算される。また符号付ディジ
ット間キャリイ（ＳＤＣ）が各ビット対間で発生する。
とい５のはディジット＋３は上述のディジット組から除
外されでおり、そのかわりに＋４を意味するＳＤＣと負
のデイツク）−２，−１の組合わせを用いるからである
。このディジット＋３は許容されたディジット（すなわ
ちコード・セットに含まれているディジット）及びＳＤ
Ｃ出力信号の合計によって表現される。
外されでおり、そのかわりに＋４を意味するＳＤＣと負
のデイツク）−２，−１の組合わせを用いるからである
。このディジット＋３は許容されたディジット（すなわ
ちコード・セットに含まれているディジット）及びＳＤ
Ｃ出力信号の合計によって表現される。
表 １
入力 出 力
Ｂ（２Ｊ＋ｌ） Ｂ（２Ｊ） ５ＤＣ（２Ｊ）乗数５Ｄ
Ｃ（２Ｊ＋２）ｏ ｏ ｏ ｘｏ 。
Ｃ（２Ｊ＋２）ｏ ｏ ｏ ｘｏ 。
０ ０ １ 刈＋１） ０
０ １ ０ Ｘ（＋１） ００ １ １
Ｘ（＋２） ０１００Ｘ（−２）１ １０１Ｘ（−１）１ １１０Ｘ（−１）１ １ １ １ ＸＯ１ 表１に示されたブースの符号付ディジットのコード・セ
ットの特徴は、ＳＤＣ出力とＳＤＣ入力とは独立である
）すなわちＳＤＣ入力の値はＳＤＣ出力に影響を与えな
い、ということである。このコード化によって生じた各
符号付ディジットは左側にシフトされた符号拡張被乗数
と乗算され累１１、′：！−れる。負の乗数（すなわち
ｔ３（’７）＝１）の符号補正は第２図に示された手計
算と同様な方法による乗算の場合と同じである。また最
後の（すなわち最上位の）ビット対からのＳＤＣ出力で
ある５ＤＣ（８）が１１の場合は、第３図に示す様に、
上述の符号補正と同じく被乗数Ａｋ左シフトしたものも
別の部分積として別途加えることが必要となる。
０ １ ０ Ｘ（＋１） ００ １ １
Ｘ（＋２） ０１００Ｘ（−２）１ １０１Ｘ（−１）１ １１０Ｘ（−１）１ １ １ １ ＸＯ１ 表１に示されたブースの符号付ディジットのコード・セ
ットの特徴は、ＳＤＣ出力とＳＤＣ入力とは独立である
）すなわちＳＤＣ入力の値はＳＤＣ出力に影響を与えな
い、ということである。このコード化によって生じた各
符号付ディジットは左側にシフトされた符号拡張被乗数
と乗算され累１１、′：！−れる。負の乗数（すなわち
ｔ３（’７）＝１）の符号補正は第２図に示された手計
算と同様な方法による乗算の場合と同じである。また最
後の（すなわち最上位の）ビット対からのＳＤＣ出力で
ある５ＤＣ（８）が１１の場合は、第３図に示す様に、
上述の符号補正と同じく被乗数Ａｋ左シフトしたものも
別の部分積として別途加えることが必要となる。
第３図及び表１に示したブースのコード・セットを用い
で、簡単な例として、例１に８×３を２進法で表現した
乗算を示す。
で、簡単な例として、例１に８×３を２進法で表現した
乗算を示す。
８Ｘ３−２４ （１０進法）
入−３−００００００１１（２進法）
Ｂ−８−００００１０００（２進法）
８ＤＯｔＯ１−０λ−００００００００００００００１
１Ｂ（０）−。
１Ｂ（０）−。
Ｂ（１）−０ＸＯ０
８ＤＯｔ２１−Ｏ
Ｂ（２）−０
Ｂ（３）−１Ｘ（−２） １１１１ １１１１
１１１０ １０００Ｓ ＤＯ１４１−１ Ｂ（４）−０ Ｂ（５）−０Ｘ（刊） ００００００００００１１
００００８Ｔ）（’Ｘ６ｌ−Ｏ Ｂ（６）−０ Ｂ（７）−０ｘＯＯ ８ＤＯｔ８１−０ １ ００００ ０００
０ ０００１ １０００オーバーフロー
−２４（１０進法）Ｓ Ｄ Ｃ（０）二〇と定
義されており、また表１ｅこ示すレタブースのコード・
セットが２の補数形式となっているので、負の乗数（例
１の場合−２）との乗算は２の補数形式で行なわなけれ
ばならな（・ことに注意され〆こい。オーツく−フロー
デイジットは積を決定する時には無視される。と（・う
のＱまオーバーフローディジットは、部分積の符号を任
意に拡張することにより所望の結果を表現する部分から
いくらでも遠方・飄もっでいくことができるからである
。
１１１０ １０００Ｓ ＤＯ１４１−１ Ｂ（４）−０ Ｂ（５）−０Ｘ（刊） ００００００００００１１
００００８Ｔ）（’Ｘ６ｌ−Ｏ Ｂ（６）−０ Ｂ（７）−０ｘＯＯ ８ＤＯｔ８１−０ １ ００００ ０００
０ ０００１ １０００オーバーフロー
−２４（１０進法）Ｓ Ｄ Ｃ（０）二〇と定
義されており、また表１ｅこ示すレタブースのコード・
セットが２の補数形式となっているので、負の乗数（例
１の場合−２）との乗算は２の補数形式で行なわなけれ
ばならな（・ことに注意され〆こい。オーツく−フロー
デイジットは積を決定する時には無視される。と（・う
のＱまオーバーフローディジットは、部分積の符号を任
意に拡張することにより所望の結果を表現する部分から
いくらでも遠方・飄もっでいくことができるからである
。
従って、ブースのコード・セットを使用して乗算を実行
する場合は、部分積の個数を半分にすることができ、そ
の結果、部分積を累算する加算器セルの数を半分に減少
させることができる。しかし、ブースの方法には、その
コード・セットとして５つの要素＋２．＋１．０．−１
及び−２を必要とする欠点がある。すなわち、この方法
を用いてハードウェア乗算器を構成しようとした場合、
加算器セルへの信号入力を得るため５人力ｌ出力マルチ
プレクサを使用しなければならない。この５人力ｌ出力
マルチプレクサには通常８人力ｌ出力マルチプレクサが
使用される。その結果、加算セルの数が半分ですむとい
う、コード化による〕・−ドウエアの改善は多数の大き
なマルチプレクサが必要になることによって相殺される
。
する場合は、部分積の個数を半分にすることができ、そ
の結果、部分積を累算する加算器セルの数を半分に減少
させることができる。しかし、ブースの方法には、その
コード・セットとして５つの要素＋２．＋１．０．−１
及び−２を必要とする欠点がある。すなわち、この方法
を用いてハードウェア乗算器を構成しようとした場合、
加算器セルへの信号入力を得るため５人力ｌ出力マルチ
プレクサを使用しなければならない。この５人力ｌ出力
マルチプレクサには通常８人力ｌ出力マルチプレクサが
使用される。その結果、加算セルの数が半分ですむとい
う、コード化による〕・−ドウエアの改善は多数の大き
なマルチプレクサが必要になることによって相殺される
。
従って本発明は乗数のビット対に対してブースのコード
化方法を使用した場合の上記欠点を解決せんとするもの
であり、この目的を達成するたへ５つの要素を持・つコ
ード・セットを用いない組合わせ乗算器を提供する。す
なわち本発明においては、４つの要素しか有しない新規
なコード・セットを使用することにより、乗数のコード
化にあたって、５人力ｌ出力マルチプレクサではなく、
４人力ｌ出力のマルチプレクサを加算器アレイ中で効果
的に用いることができる。
化方法を使用した場合の上記欠点を解決せんとするもの
であり、この目的を達成するたへ５つの要素を持・つコ
ード・セットを用いない組合わせ乗算器を提供する。す
なわち本発明においては、４つの要素しか有しない新規
なコード・セットを使用することにより、乗数のコード
化にあたって、５人力ｌ出力マルチプレクサではなく、
４人力ｌ出力のマルチプレクサを加算器アレイ中で効果
的に用いることができる。
以下では先ず本発明の原理を詳細に説明する。
プ〜スのコード化体系に於て重要なことは、重み付けさ
れた入力の合計は重み付けされた出力と等しくなければ
ならないということである。前述した表１を参照すれば
理解できるよ５に、表１のＳＤＣ入力である５ＤＣ（２
Ｊ）はビット対の下位ビットであるＢ（２Ｊ）と同じ重
みを持つ。ビット対中の上位ビットであるＢ（２Ｊ＋１
）は、Ｂ （Ｊ）や符号付ディジット乗数セットの２倍
の重みを持つ。またＳＤＣ出力である５ＤＣ（２Ｊ＋２
）はＢ（２Ｊ）の４倍の重みを持つ。すなわち、コ−ド
化体系を示す表１の各列に於て、３つの重み付き人力の
合計は２つの重み付き出力の合計と等シフ（・。例えば
、表１の５行目は次の等式を満ｌこしでいる。
れた入力の合計は重み付けされた出力と等しくなければ
ならないということである。前述した表１を参照すれば
理解できるよ５に、表１のＳＤＣ入力である５ＤＣ（２
Ｊ）はビット対の下位ビットであるＢ（２Ｊ）と同じ重
みを持つ。ビット対中の上位ビットであるＢ（２Ｊ＋１
）は、Ｂ （Ｊ）や符号付ディジット乗数セットの２倍
の重みを持つ。またＳＤＣ出力である５ＤＣ（２Ｊ＋２
）はＢ（２Ｊ）の４倍の重みを持つ。すなわち、コ−ド
化体系を示す表１の各列に於て、３つの重み付き人力の
合計は２つの重み付き出力の合計と等シフ（・。例えば
、表１の５行目は次の等式を満ｌこしでいる。
１ｘｉ２１＋ Ｏｘｆｌｌ＋ Ｏｘｔｌｌ＝ Ｉ Ｘ
（−２） ＋１ ｘｔ４）本発明は上記委件を満足すべ
く、例えば第４図と表２に示しｔこような、４つの要素
しか持たない新規／Ｃコード化体系を形成し、これに基
いて新規な組合わせ乗眸器を与えるものである。
（−２） ＋１ ｘｔ４）本発明は上記委件を満足すべ
く、例えば第４図と表２に示しｔこような、４つの要素
しか持たない新規／Ｃコード化体系を形成し、これに基
いて新規な組合わせ乗眸器を与えるものである。
表 ２
人 力 出 力Ｂ
（２Ｊ＋ｌ） Ｂ（２Ｊ） ５ＤＣ（２Ｊ） 乗数
５ＤＣ（２Ｊ＋２＞０ ０ ０ ＸＯＯ ｏ ｏ ｌ Ｘ（＋１） ０ ０ １ ０ Ｘ（刊） ００ １ １
Ｘ（＋２） ０ １ｔｏＸ（−１）１ １ １ １ ＸＯ１ 表２のコード化体系で用いろＪする符号付デジット・セ
ットは、表１の第５行目を変更することによりて、要素
の数が、＋２．＋１．０．−１の４つに減少しでいる。
（２Ｊ＋ｌ） Ｂ（２Ｊ） ５ＤＣ（２Ｊ） 乗数
５ＤＣ（２Ｊ＋２＞０ ０ ０ ＸＯＯ ｏ ｏ ｌ Ｘ（＋１） ０ ０ １ ０ Ｘ（刊） ００ １ １
Ｘ（＋２） ０ １ｔｏＸ（−１）１ １ １ １ ＸＯ１ 表２のコード化体系で用いろＪする符号付デジット・セ
ットは、表１の第５行目を変更することによりて、要素
の数が、＋２．＋１．０．−１の４つに減少しでいる。
このコード化体系の利点は、アレイ中で被乗数を（−２
）倍したものな使用する必要がなくなり、その結果、各
アレイ・セル中で４人力１出力のマルチプレクサを効果
的に用いてコード化処理を行なうことができるようにな
ることである。しかし、この新しい構成により新たにも
たらされる欠点としで、ブースの方式とは踵なり、ＳＤ
Ｃ出力がＳＤＣ入力の関数になってしまうということが
あげられる。単純に考えれば、これにより、乗数の各ピ
ット対のコード化の過程でＳＤＣが全ビット対を通しで
伝搬しでいかなければならないから、乗算の性能に悪影
響がある様に見えるかもしれない。しかし好都合なこと
に、部分積を累算しでいく過程で、この部分積自体がア
レイ中の加算器の並びから成る各加算段間を次々に伝搬
しでいかなければならない。従って、ＳＤＣの伝搬はこ
の部分積の伝搬時間内で終了しでしまうため、本発明の
新規な構成によって不利益かもｔこらされることはない
。
）倍したものな使用する必要がなくなり、その結果、各
アレイ・セル中で４人力１出力のマルチプレクサを効果
的に用いてコード化処理を行なうことができるようにな
ることである。しかし、この新しい構成により新たにも
たらされる欠点としで、ブースの方式とは踵なり、ＳＤ
Ｃ出力がＳＤＣ入力の関数になってしまうということが
あげられる。単純に考えれば、これにより、乗数の各ピ
ット対のコード化の過程でＳＤＣが全ビット対を通しで
伝搬しでいかなければならないから、乗算の性能に悪影
響がある様に見えるかもしれない。しかし好都合なこと
に、部分積を累算しでいく過程で、この部分積自体がア
レイ中の加算器の並びから成る各加算段間を次々に伝搬
しでいかなければならない。従って、ＳＤＣの伝搬はこ
の部分積の伝搬時間内で終了しでしまうため、本発明の
新規な構成によって不利益かもｔこらされることはない
。
上記の新しいコード化体系を用いた簡単な例を例２に示
す。例１と同様、例２も８Ｘ３の乗算を２、進法で行な
うものである。
す。例１と同様、例２も８Ｘ３の乗算を２、進法で行な
うものである。
例 ２
８００（０１−０人−００００００００００００００１
１Ｂ＋０ｌ−Ｏ Ｂ（１）−〇 ×００ ＳＤＯ（２１−Ｏ Ｂ（２１−Ｏ ８（３１−Ｉ Ｋ（＋２） ０００００００００００
１１０００８ＤＯｔ４１−Ｏ Ｂ１０）−０ Ｂ（５１−ＯＸＯＯ ８Ｄ（］］６ｌ− ＯＴ６＋−０ Ｂｉ１２−Ｏｘｏ ０ ８ＤＯ１８）−００００００００００００１１０００−
２４（１０進法） 以下、図面を用いて本発明の実施例を詳細に説明する。
１Ｂ＋０ｌ−Ｏ Ｂ（１）−〇 ×００ ＳＤＯ（２１−Ｏ Ｂ（２１−Ｏ ８（３１−Ｉ Ｋ（＋２） ０００００００００００
１１０００８ＤＯｔ４１−Ｏ Ｂ１０）−０ Ｂ（５１−ＯＸＯＯ ８Ｄ（］］６ｌ− ＯＴ６＋−０ Ｂｉ１２−Ｏｘｏ ０ ８ＤＯ１８）−００００００００００００１１０００−
２４（１０進法） 以下、図面を用いて本発明の実施例を詳細に説明する。
本発明に・かかる、８ビツト×８ビツトの組合わせ乗算
器の全体のブロック図な第５Ａ図乃至第５Ｃ図に示す。
器の全体のブロック図な第５Ａ図乃至第５Ｃ図に示す。
第５図は第５Ａ図乃至第５Ｃ図の接続図である。また表
２に示されｔこコード化体系にのっとって構成された第
５Ａ図乃至第５０図中の簡明ブロックの動作を示す論理
式ケまとめで表３に示す。これらの図においで８ビツト
の演算数はＡ（７）乃至Ａ（０）及びＢ（７）乃至Ｂ（
０）で表わされる。入力ＴＣＡ、ＴＣＢは夫々演算数Ａ
、Ｂが２の補数である（＝ｌ）か又は符号なしか（二〇
）を示している。乗算の１６ビツトの結果はＤｆ１□□
□乃至Ｄ（０）で表わされ、またブロックＦＡＤＤ及び
ブロックＨＡＤＤは夫々通常の全加算器及び半加算器で
ある。信号ＸＰｌ、ＸＰ２．ＸＭ＋は同時には１つだけ
が”１”になり、対応する乗数のピット対のコード化に
よって選択された乗数のディジットが夫々Ｘ（＋１ ）
、Ｘ（＋２ ） 、Ｘ（−１）であることを示すもの
である。また表３における演算記号”・”、”＋”、”
申”は夫々論理積、論理和、排他的論理和を表わす。
２に示されｔこコード化体系にのっとって構成された第
５Ａ図乃至第５０図中の簡明ブロックの動作を示す論理
式ケまとめで表３に示す。これらの図においで８ビツト
の演算数はＡ（７）乃至Ａ（０）及びＢ（７）乃至Ｂ（
０）で表わされる。入力ＴＣＡ、ＴＣＢは夫々演算数Ａ
、Ｂが２の補数である（＝ｌ）か又は符号なしか（二〇
）を示している。乗算の１６ビツトの結果はＤｆ１□□
□乃至Ｄ（０）で表わされ、またブロックＦＡＤＤ及び
ブロックＨＡＤＤは夫々通常の全加算器及び半加算器で
ある。信号ＸＰｌ、ＸＰ２．ＸＭ＋は同時には１つだけ
が”１”になり、対応する乗数のピット対のコード化に
よって選択された乗数のディジットが夫々Ｘ（＋１ ）
、Ｘ（＋２ ） 、Ｘ（−１）であることを示すもの
である。また表３における演算記号”・”、”＋”、”
申”は夫々論理積、論理和、排他的論理和を表わす。
表３に於て、論理ブロックＬｌは演算数Ａ（即ち被乗数
）の倍数ＡＸ（＋２）、Ａｘ（＋ｔ）、ＡＸ（０）又は
ＡＸ（−１）のうち１つを選択するためのマルチプレク
ナである。この倍数は、アレイ中で単に桁送り、補数演
算又はマスキング操作を行なうことにより発生される。
）の倍数ＡＸ（＋２）、Ａｘ（＋ｔ）、ＡＸ（０）又は
ＡＸ（−１）のうち１つを選択するためのマルチプレク
ナである。この倍数は、アレイ中で単に桁送り、補数演
算又はマスキング操作を行なうことにより発生される。
表２においで、ディジット・セットの要素な０．±１．
＋２に選んだのは、この様に倍数発生を簡単に行なうた
めである。論理ブロックし２０機能は、倍数ＡＸ２の最
上位ビットを生成することで、このピット位置は下で説
明する論理ブロックＬ３が生成するピッ） Ｂ Ｉ Ｔ
（２Ｊ）と同じである。
＋２に選んだのは、この様に倍数発生を簡単に行なうた
めである。論理ブロックし２０機能は、倍数ＡＸ２の最
上位ビットを生成することで、このピット位置は下で説
明する論理ブロックＬ３が生成するピッ） Ｂ Ｉ Ｔ
（２Ｊ）と同じである。
論理ブロックＬ３は表２に示された新規な符号付きディ
ジット・コード化の機能を組込んでいる。
ジット・コード化の機能を組込んでいる。
この部分については表３には対応する論理式を示しでは
いないが、表２より自明である。論理ブロックＬ３はま
た各部分積を１６ビツトに符号拡張する。信号ＭＩＮＵ
Ｓ（Ｊ）は下位のビット対によって発生された部分積の
うち少なくとも１つは負であることを示す。この信号は
乗数のビット対から発生されてどの倍数を選択するかを
示す信号のうちＸＰ２（Ｊ）、ＸＭＩ（Ｊ）、ＸＰＩ（
Ｊ）と結合され、信号ＢＩＴ（２Ｊ）及びＢＩＴ（２Ｊ
＋１） を発生ずる。これら２つの信号は、すでに下
位で発生された釜での部分積の拡張された符号と完全に
結合された各部分積の実効的な符号拡張である。論理ブ
ロックＬ４及びＬＳは演算数Ｂが負の場合の補正及び最
上位のビット対からの桁上げ出力５ＤＣ（ｓ）＝ｉの場
合の補正を行なう。この補正についでは第３図を用いて
説明した従来技術のものと同じである。また論理ブロッ
クＬ６はＡｘ（−１）なる倍数を作るときの２つの補数
化、すなわち論理ブロックＬｌによって作られたｌの補
数に加えるための′１”を発生するものである。また論
理ブロックＬ７は倍数ＡＸ２’に発生するｔこめのｌビ
ットの左シフトを行なうときの右端に補充するピットを
生成するものである。
いないが、表２より自明である。論理ブロックＬ３はま
た各部分積を１６ビツトに符号拡張する。信号ＭＩＮＵ
Ｓ（Ｊ）は下位のビット対によって発生された部分積の
うち少なくとも１つは負であることを示す。この信号は
乗数のビット対から発生されてどの倍数を選択するかを
示す信号のうちＸＰ２（Ｊ）、ＸＭＩ（Ｊ）、ＸＰＩ（
Ｊ）と結合され、信号ＢＩＴ（２Ｊ）及びＢＩＴ（２Ｊ
＋１） を発生ずる。これら２つの信号は、すでに下
位で発生された釜での部分積の拡張された符号と完全に
結合された各部分積の実効的な符号拡張である。論理ブ
ロックＬ４及びＬＳは演算数Ｂが負の場合の補正及び最
上位のビット対からの桁上げ出力５ＤＣ（ｓ）＝ｉの場
合の補正を行なう。この補正についでは第３図を用いて
説明した従来技術のものと同じである。また論理ブロッ
クＬ６はＡｘ（−１）なる倍数を作るときの２つの補数
化、すなわち論理ブロックＬｌによって作られたｌの補
数に加えるための′１”を発生するものである。また論
理ブロックＬ７は倍数ＡＸ２’に発生するｔこめのｌビ
ットの左シフトを行なうときの右端に補充するピットを
生成するものである。
表 ３
論理ブロックＬＩ
Ｌｌ（Ｋ、Ｊ） −（ＸＰ２（Ｊ）−Ａ（Ｋ−１））
＋（ＸＰＩ（Ｊ）−Ａ（Ｋ））＋（ＸＭＩ（Ｊ）・人（
Ｋ）〕 論理ブロックＬ２ Ｌ２（２Ｊ） −（ＸＰ２（Ｊ）−Ａ（？））論理ブ
ロックＬ３ ＮｇＧＡ −ＴＯＡ・人（７） ＢＩＴ（２Ｊ＋１）−ＣＭＩＮＵＳ（Ｊ）のＰ〕十区Ｆ
囲（、■）・Ｑ〕ＢＩＴ（２Ｊ）−ＭＩＮＵ８（Ｊ）Ｃ
ＤＱＭＩＮＵＳ（、Ｉ＋１） −ＭＩＮｔＪ８（Ｊ
）＋Ｐ＋Ｑ論理ブロックＬ４． ＬＳ、 ＬＳ、 Ｌ７
ＮＥＧＢ −ＴＯＢ−８７ Ｌ４（Ｋ） −ＣＮＥｏＢ＄５ｎｏ（ｓ））・（Ｎ
ｇｏＢａＡ（Ｋ））ＬＳ −ＮＥＧＢ−８Ｄ
Ｏ（８）ＬＳ（，１） −ＸＭＩ（Ｊ） Ｌｌ＜ｙ＞ −Ａ（−１）−０ 以上で説明した新しいコード化体系を用いた乗算器のア
レイ・セルの一例の回路図を第６図に示す。第６図に示
される様に、アレイ・セルは１つの全加算器１００と４
人力１出力マルチプレクサ１１０かも構成されている。
＋（ＸＰＩ（Ｊ）−Ａ（Ｋ））＋（ＸＭＩ（Ｊ）・人（
Ｋ）〕 論理ブロックＬ２ Ｌ２（２Ｊ） −（ＸＰ２（Ｊ）−Ａ（？））論理ブ
ロックＬ３ ＮｇＧＡ −ＴＯＡ・人（７） ＢＩＴ（２Ｊ＋１）−ＣＭＩＮＵＳ（Ｊ）のＰ〕十区Ｆ
囲（、■）・Ｑ〕ＢＩＴ（２Ｊ）−ＭＩＮＵ８（Ｊ）Ｃ
ＤＱＭＩＮＵＳ（、Ｉ＋１） −ＭＩＮｔＪ８（Ｊ
）＋Ｐ＋Ｑ論理ブロックＬ４． ＬＳ、 ＬＳ、 Ｌ７
ＮＥＧＢ −ＴＯＢ−８７ Ｌ４（Ｋ） −ＣＮＥｏＢ＄５ｎｏ（ｓ））・（Ｎ
ｇｏＢａＡ（Ｋ））ＬＳ −ＮＥＧＢ−８Ｄ
Ｏ（８）ＬＳ（，１） −ＸＭＩ（Ｊ） Ｌｌ＜ｙ＞ −Ａ（−１）−０ 以上で説明した新しいコード化体系を用いた乗算器のア
レイ・セルの一例の回路図を第６図に示す。第６図に示
される様に、アレイ・セルは１つの全加算器１００と４
人力１出力マルチプレクサ１１０かも構成されている。
４人力１出力マルチプレクサ１１０は演算数Ａの（＋２
）倍、（＋１）倍、（−１）倍、０倍である信号人−１
，λ、 Ａ 、Ｂ５ｌ０？選択するために使用されでい
る。なお第５Ａ図乃至第５Ｃ図のブロック図で、演算数
Ａの倍数を選択するための信号ＸＰ２．ＸＰＩ、ＸＯ，
ＸＭＩはマルチプレクサ１１０においではコード化され
た選択制御信号ＢＳＥＬｏ、ＢＳＥＬ、としで示されて
いもこのマルチプレクサ１１０には伝送ゲート用のＮＭ
ＯＳダハイス１２０及ヒＰＭＯＳテバイス１２２カ（レ
ベル復元用のインバータ１３０と一緒に）用いられてい
るので、３個のＮＭＯＳデバイス１２０，３個のＰＭＯ
Ｓデバイス１２２、及び選択制御信号ＢＳＥＬｏ、ＢＳ
Ｆ！ＪＬ。
）倍、（＋１）倍、（−１）倍、０倍である信号人−１
，λ、 Ａ 、Ｂ５ｌ０？選択するために使用されでい
る。なお第５Ａ図乃至第５Ｃ図のブロック図で、演算数
Ａの倍数を選択するための信号ＸＰ２．ＸＰＩ、ＸＯ，
ＸＭＩはマルチプレクサ１１０においではコード化され
た選択制御信号ＢＳＥＬｏ、ＢＳＥＬ、としで示されて
いもこのマルチプレクサ１１０には伝送ゲート用のＮＭ
ＯＳダハイス１２０及ヒＰＭＯＳテバイス１２２カ（レ
ベル復元用のインバータ１３０と一緒に）用いられてい
るので、３個のＮＭＯＳデバイス１２０，３個のＰＭＯ
Ｓデバイス１２２、及び選択制御信号ＢＳＥＬｏ、ＢＳ
Ｆ！ＪＬ。
用の２本の金属配線のみしか必要としない。なお選択制
御信号ＢＳＥＬ、はまた演算数Ａ００倍の直、オつ すな〆・ち”０”、す辱えるための信号としでも使用さ
れでいる。この簡潔な回路は、５つの符号付ディジット
を有する従来のコード化体系を用いる場合には、使用で
きない。
御信号ＢＳＥＬ、はまた演算数Ａ００倍の直、オつ すな〆・ち”０”、す辱えるための信号としでも使用さ
れでいる。この簡潔な回路は、５つの符号付ディジット
を有する従来のコード化体系を用いる場合には、使用で
きない。
４人力ｌ出力マルチプレクサ１１０の出力１２５はレベ
ル復元用のインバータ１３０で反転されて全加算器１０
００入力信号Ｘｉｎを形成する。全加算器１００におい
ではＮＭＯＳデバイス１４Ｑ、ＰＭＯＳデバイス１４２
及びイ／パータ１５０．レベル復元用のインバータ１７
０により構成される排他的論理和回路により１つ上のア
レイ・セルの行からの桁上げ入力信号Ｃｉｎと入力信号
Ｘｉｎ との排他論理和がとられる。この排他論理和
信号は、２個のＮＭＯＳデバイス１６０．２個のＰＭＯ
Ｓデバイス１６２、及びインバータ１８０から構成され
る２つの２人力１出カマルチプレクサを制御する。この
マルチプレクサにより排他的論理相信号は−Ｅのアレイ
・セルの行からの和出力Ｓｉｎと結合されレベル復元用
のインバータ１９０を通ることにより、この行の和信号
５ｏｕｔ、桁上げ信号Ｃｏｕｔ （１ビツト）になる
。なお第６図中の線Ｓ＋１．８＋２及びＣ＋１はアレイ
内の高位ビット側からの和及び桁上げ信号であり、単に
このアレイ・セル内を通過するのみである。
ル復元用のインバータ１３０で反転されて全加算器１０
００入力信号Ｘｉｎを形成する。全加算器１００におい
ではＮＭＯＳデバイス１４Ｑ、ＰＭＯＳデバイス１４２
及びイ／パータ１５０．レベル復元用のインバータ１７
０により構成される排他的論理和回路により１つ上のア
レイ・セルの行からの桁上げ入力信号Ｃｉｎと入力信号
Ｘｉｎ との排他論理和がとられる。この排他論理和
信号は、２個のＮＭＯＳデバイス１６０．２個のＰＭＯ
Ｓデバイス１６２、及びインバータ１８０から構成され
る２つの２人力１出カマルチプレクサを制御する。この
マルチプレクサにより排他的論理相信号は−Ｅのアレイ
・セルの行からの和出力Ｓｉｎと結合されレベル復元用
のインバータ１９０を通ることにより、この行の和信号
５ｏｕｔ、桁上げ信号Ｃｏｕｔ （１ビツト）になる
。なお第６図中の線Ｓ＋１．８＋２及びＣ＋１はアレイ
内の高位ビット側からの和及び桁上げ信号であり、単に
このアレイ・セル内を通過するのみである。
この様に新規なコード化体系を用いた本発明の組合わせ
乗算器においでは、第６図に示す様なアレイ・セルを単
に繰り返すことにより乗算器全体を容易に小型化するこ
とができ、２進法乗算器を最小限のハードウェアで構成
することができる。
乗算器においでは、第６図に示す様なアレイ・セルを単
に繰り返すことにより乗算器全体を容易に小型化するこ
とができ、２進法乗算器を最小限のハードウェアで構成
することができる。
なお当業者には容易に理解できるように、組合わせ乗算
器用の他の４つの要素を用いたコード化体系も、特に発
明的段階を踏むことなく、前述の方法を用いて実現する
ことができる。
器用の他の４つの要素を用いたコード化体系も、特に発
明的段階を踏むことなく、前述の方法を用いて実現する
ことができる。
第１図は通常の手計算と同じ方法で行なわれる２進乗算
を説明する図、第２図は通常の手計算と同じ方法で行な
われる２の補数表示の２進乗算を説明する図、第３図は
従来技術であるブースの方法による２進乗算を説明する
図、第４図は本発明の組合わせ乗算器による２進乗算を
説明する図、ための接続図、第６図は本発明の組合わせ
乗算器に使用されるアレイ・セルの一例を示す回路図で
ある。
を説明する図、第２図は通常の手計算と同じ方法で行な
われる２の補数表示の２進乗算を説明する図、第３図は
従来技術であるブースの方法による２進乗算を説明する
図、第４図は本発明の組合わせ乗算器による２進乗算を
説明する図、ための接続図、第６図は本発明の組合わせ
乗算器に使用されるアレイ・セルの一例を示す回路図で
ある。
Ａ、Ｂ：演算数、 ド人ＤＤ：全加算器、ＨＡＤＤ ：
半加算器、Ｌｌ 、Ｌ２，１，３．Ｌ４．Ｌ５゜Ｌ６：
論理ブロック、 １００：全加算器、１１０ ： ４
人力ｌ出力マルチブレフサ、１２０．１４０，１６０
： ＮＭＯＳデバイス１２２．１４２．１６２ ： Ｐ
ＭＯＳデバイス。
半加算器、Ｌｌ 、Ｌ２，１，３．Ｌ４．Ｌ５゜Ｌ６：
論理ブロック、 １００：全加算器、１１０ ： ４
人力ｌ出力マルチブレフサ、１２０．１４０，１６０
： ＮＭＯＳデバイス１２２．１４２．１６２ ： Ｐ
ＭＯＳデバイス。
Claims (1)
- 【特許請求の範囲】 １０ 第１の２進数を２ビツト毎に区切ったビット対
に対応して設けられ第１のコード化信号及び４通りの１
直をとり得る第２のコード化信号を発生する複数のコー
ド化手段を有し、 前記コード化手段の各々は下位側の前記ビット対に対応
して発生された前記第１のコード化信号及び対応するビ
ット対とを入力する様に構成され、 前記ビット対毎に設けられ前記第２のコード化信号及び
第２の２進数を入力して部分積を出力する手段と、 前記部分積を累算する手段 とを有し、前記第１及び第２の２進数を乗算する組合わ
せ乗算器。 （２、特許請求の範囲第１項記載の組合わせ乗算器にお
いて、 最下位の前記ビット対に対応する前記コード化手段に対
しで与えられる前記第１のコード化信号を発生する手段
と、 最上位の前記ビット対に対応する前記コード化手段から
出力される前記第１のコード化信号及び前記第２の２進
数を入力して部分積を発生する手段と、 前記部分積の各々について符号拡張を行なう手段と、 前記第１の２進数の符号による補正演算を行な５手段 とを設げたことを特徴とする組合わせ乗算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/394,234 US4495593A (en) | 1982-07-01 | 1982-07-01 | Multiple bit encoding technique for combinational multipliers |
| US394234 | 1982-07-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595350A true JPS595350A (ja) | 1984-01-12 |
| JPH0160858B2 JPH0160858B2 (ja) | 1989-12-26 |
Family
ID=23558105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58105631A Granted JPS595350A (ja) | 1982-07-01 | 1983-06-13 | 組合わせ乗算器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4495593A (ja) |
| EP (1) | EP0098685B1 (ja) |
| JP (1) | JPS595350A (ja) |
| DE (1) | DE3380149D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6383834A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 乗算器 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4577282A (en) | 1982-02-22 | 1986-03-18 | Texas Instruments Incorporated | Microcomputer system for digital signal processing |
| DE3280481D1 (de) * | 1982-02-11 | 2000-04-13 | Texas Instruments Inc | Mikrorechnersystem für digitale Signalprozessoren |
| US4887233A (en) * | 1986-03-31 | 1989-12-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Pipeline arithmetic adder and multiplier |
| US4768161A (en) * | 1986-11-14 | 1988-08-30 | International Business Machines Corporation | Digital binary array multipliers using inverting full adders |
| US4887232A (en) * | 1987-05-15 | 1989-12-12 | Digital Equipment Corporation | Apparatus and method for performing a shift operation in a multiplier array circuit |
| KR920003908B1 (ko) * | 1987-11-19 | 1992-05-18 | 미쓰비시뎅끼 가부시끼가이샤 | 승산기(乘算器) |
| US5170371A (en) * | 1988-03-31 | 1992-12-08 | Darley Henry M | Method and apparatus for rounding in high-speed multipliers |
| US5144576A (en) * | 1989-09-05 | 1992-09-01 | Cyrix Corporation | Signed digit multiplier |
| JPH0573604A (ja) * | 1991-09-13 | 1993-03-26 | Sony Corp | 内積演算回路 |
| EP0840207A1 (en) * | 1996-10-30 | 1998-05-06 | Texas Instruments Incorporated | A microprocessor and method of operation thereof |
| US6183122B1 (en) * | 1997-09-04 | 2001-02-06 | Cirrus Logic, Inc. | Multiplier sign extension |
| US6708193B1 (en) * | 2000-02-21 | 2004-03-16 | Hewlett-Packard Development Company, L.P. | Linear summation multiplier array implementation for both signed and unsigned multiplication |
| US20040010536A1 (en) * | 2002-07-11 | 2004-01-15 | International Business Machines Corporation | Apparatus for multiplication of data in two's complement and unsigned magnitude formats |
| US20050228845A1 (en) * | 2004-04-12 | 2005-10-13 | Mathstar, Inc. | Shift and recode multiplier |
| KR100852220B1 (ko) * | 2006-12-08 | 2008-08-13 | 한국전자통신연구원 | 가변길이 다중비트 코딩을 이용하여 최소 부호수를 구하는방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1053686A (ja) * | 1964-07-22 | |||
| DE2647262A1 (de) * | 1975-11-04 | 1977-05-05 | Motorola Inc | Multiplizierschaltung |
| US4110832A (en) * | 1977-04-28 | 1978-08-29 | International Business Machines Corporation | Carry save adder |
| US4153938A (en) * | 1977-08-18 | 1979-05-08 | Monolithic Memories Inc. | High speed combinatorial digital multiplier |
-
1982
- 1982-07-01 US US06/394,234 patent/US4495593A/en not_active Expired - Fee Related
-
1983
- 1983-04-18 DE DE8383302169T patent/DE3380149D1/de not_active Expired
- 1983-04-18 EP EP83302169A patent/EP0098685B1/en not_active Expired
- 1983-06-13 JP JP58105631A patent/JPS595350A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6383834A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 乗算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3380149D1 (en) | 1989-08-10 |
| US4495593A (en) | 1985-01-22 |
| JPH0160858B2 (ja) | 1989-12-26 |
| EP0098685A2 (en) | 1984-01-18 |
| EP0098685B1 (en) | 1989-07-05 |
| EP0098685A3 (en) | 1986-05-14 |
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