JPH09120689A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH09120689A JPH09120689A JP8277957A JP27795796A JPH09120689A JP H09120689 A JPH09120689 A JP H09120689A JP 8277957 A JP8277957 A JP 8277957A JP 27795796 A JP27795796 A JP 27795796A JP H09120689 A JPH09120689 A JP H09120689A
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- memory
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Abstract
(57)【要約】
【課題】電気的なデータの書き換え、メモリセルサイズ
の縮小、並びに低コスト化が図れ、ブロック毎にデータ
の書き換えができる不揮発性半導体記憶装置を提供する
ことを目的とする。 【解決手段】メモリセルアレイを複数のメモリセルブロ
ック（メモリセルアレイ）Ｂ1 〜Ｂm に分割して構成
し、選択手段37，38，39で上記メモリセルアレイ、及び
このメモリセルアレイ中のメモリセルを選択し、プログ
ラム手段によってプログラムするようにしている。各メ
モリセルブロックはそれぞれ、同一行のメモリセルが複
数の行線Ｗ11〜Ｗ1n，Ｗ21〜Ｗ2n，…の１つに共通接続
され、且つ同一列のメモリセルが複数の列線の１つに共
通接続されている。上記各メモリセルは、浮遊ゲートと
制御ゲートを有し、上記浮遊ゲートの電荷蓄積状態に応
じてデータを記憶する。そして、各メモリセルブロック
毎にプログラムすることを特徴とする。
の縮小、並びに低コスト化が図れ、ブロック毎にデータ
の書き換えができる不揮発性半導体記憶装置を提供する
ことを目的とする。 【解決手段】メモリセルアレイを複数のメモリセルブロ
ック（メモリセルアレイ）Ｂ1 〜Ｂm に分割して構成
し、選択手段37，38，39で上記メモリセルアレイ、及び
このメモリセルアレイ中のメモリセルを選択し、プログ
ラム手段によってプログラムするようにしている。各メ
モリセルブロックはそれぞれ、同一行のメモリセルが複
数の行線Ｗ11〜Ｗ1n，Ｗ21〜Ｗ2n，…の１つに共通接続
され、且つ同一列のメモリセルが複数の列線の１つに共
通接続されている。上記各メモリセルは、浮遊ゲートと
制御ゲートを有し、上記浮遊ゲートの電荷蓄積状態に応
じてデータを記憶する。そして、各メモリセルブロック
毎にプログラムすることを特徴とする。
Description
【０００１】
【発明の属する技術分野】この発明は、電気的にデータ
の書換えが可能な不揮発性半導体記憶装置に関する。
の書換えが可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】一般に、この種の半導体記憶装置、いわ
ゆるＥＥＰＲＯＭのメモリセルにあっては、ゲート酸化
膜よりもはるかに薄い１００オングストローム程度の酸
化膜を介して浮遊ゲートに電子を注入したり、放出した
りすることによりデータの書換えを行なっている。図１
４は、このようなメモリセルを構成するセルトランジス
タのシンボル図で、制御ゲート電圧をＶCG、ドレイン電
圧をＶD 、ソース電圧をＶS 、およびドレイン電流をＩ
D とすると、制御ゲート電圧ＶCGに対するドレイン電流
ＩD は図１５に示すような特性を示す。図１５におい
て、曲線11はイニシャル状態の特性、曲線12は浮遊ゲー
トに電子を注入した時の特性であり、電子の注入により
閾値電圧が上昇している。また、曲線13は浮遊ゲートか
ら電子を放出した状態の特性であり、電子の放出により
閾値電圧が低下して負になっている。このようなセルト
ランジスタを用いたメモリセルでは、上記曲線12と13の
特性を利用してデータの“０”と“１”を記憶する。
ゆるＥＥＰＲＯＭのメモリセルにあっては、ゲート酸化
膜よりもはるかに薄い１００オングストローム程度の酸
化膜を介して浮遊ゲートに電子を注入したり、放出した
りすることによりデータの書換えを行なっている。図１
４は、このようなメモリセルを構成するセルトランジス
タのシンボル図で、制御ゲート電圧をＶCG、ドレイン電
圧をＶD 、ソース電圧をＶS 、およびドレイン電流をＩ
D とすると、制御ゲート電圧ＶCGに対するドレイン電流
ＩD は図１５に示すような特性を示す。図１５におい
て、曲線11はイニシャル状態の特性、曲線12は浮遊ゲー
トに電子を注入した時の特性であり、電子の注入により
閾値電圧が上昇している。また、曲線13は浮遊ゲートか
ら電子を放出した状態の特性であり、電子の放出により
閾値電圧が低下して負になっている。このようなセルト
ランジスタを用いたメモリセルでは、上記曲線12と13の
特性を利用してデータの“０”と“１”を記憶する。
【０００３】図１６は、上記図１４に示したセルトラン
ジスタをマトリックス状に配列して構成したＥＥＰＲＯ
Ｍの回路構成例を示しており、現在市販されているＥＥ
ＰＲＯＭはこのような回路構成が多い。図示する如く、
各セルトランジスタＣＴには選択用のＭＯＳトランジス
タＳＴが直列接続され、１つのメモリセル14が２つのト
ランジスタＣＴ，ＳＴで構成されている。
ジスタをマトリックス状に配列して構成したＥＥＰＲＯ
Ｍの回路構成例を示しており、現在市販されているＥＥ
ＰＲＯＭはこのような回路構成が多い。図示する如く、
各セルトランジスタＣＴには選択用のＭＯＳトランジス
タＳＴが直列接続され、１つのメモリセル14が２つのト
ランジスタＣＴ，ＳＴで構成されている。
【０００４】上記のような構成において、セルトランジ
スタＣＴの浮遊ゲートに電子を注入する場合には、選択
用トランジスタＳＴのゲートおよびセルトランジスタＣ
Ｔの制御ゲートに高電圧ＶG ，ＶCGを印加するととも
に、列線15を０Ｖに設定する。一方、電子を放出する時
には、選択用トランジスタＳＴのゲートと列線15を高電
圧に設定するとともに、セルトランジスタＣＴの制御ゲ
ートを０Ｖに設定する。これによって、セルトランジス
タＣＴのドレインに高電圧が印加され、浮遊ゲートから
ドレインに電子が放出される。
スタＣＴの浮遊ゲートに電子を注入する場合には、選択
用トランジスタＳＴのゲートおよびセルトランジスタＣ
Ｔの制御ゲートに高電圧ＶG ，ＶCGを印加するととも
に、列線15を０Ｖに設定する。一方、電子を放出する時
には、選択用トランジスタＳＴのゲートと列線15を高電
圧に設定するとともに、セルトランジスタＣＴの制御ゲ
ートを０Ｖに設定する。これによって、セルトランジス
タＣＴのドレインに高電圧が印加され、浮遊ゲートから
ドレインに電子が放出される。
【０００５】図１７（ａ）は、上記図１６に示した回路
における一点鎖線で囲んだ領域16のパターン平面図で、
この図１７（ａ）のＡ−Ａ´線に沿った断面構成を図１
７（ｂ）に示す。図１７（ａ），（ｂ）において、前記
図１６に対応する部分には同じ符号を付しており、17は
セルトランジスタＣＴのソース領域、18はセルトランジ
スタＣＴのドレイン且つ選択用トランジスタＳＴのソー
ス領域、19は選択用トランジスタＳＴのドレイン領域、
20はセルトランジスタＣＴの浮遊ゲート、21はセルトラ
ンジスタＣＴの制御ゲート、22は選択用トランジスタＳ
Ｔのゲート、23は薄い酸化膜部、24は列線15と選択用ト
ランジスタＳＴのとのコンタクト部である。
における一点鎖線で囲んだ領域16のパターン平面図で、
この図１７（ａ）のＡ−Ａ´線に沿った断面構成を図１
７（ｂ）に示す。図１７（ａ），（ｂ）において、前記
図１６に対応する部分には同じ符号を付しており、17は
セルトランジスタＣＴのソース領域、18はセルトランジ
スタＣＴのドレイン且つ選択用トランジスタＳＴのソー
ス領域、19は選択用トランジスタＳＴのドレイン領域、
20はセルトランジスタＣＴの浮遊ゲート、21はセルトラ
ンジスタＣＴの制御ゲート、22は選択用トランジスタＳ
Ｔのゲート、23は薄い酸化膜部、24は列線15と選択用ト
ランジスタＳＴのとのコンタクト部である。
【０００６】しかし、上述したような構成では、１つの
メモリセルを２個のトランジスタで形成しているため、
メモリセルサイズが大きくなり、チップコストも高くな
る欠点がある。このため、１つのメモリセルを１個のト
ランジスタで形成できる紫外線消去型不揮発性半導体記
憶装置、いわゆるＵＶＥＰＲＯＭが注目されている。Ｕ
ＶＥＰＲＯＭは、１つのメモリセルを１個のトランジス
タのみで形成しているので、同じ面積のチップであれば
ＥＥＰＲＯＭの２倍の容量が得られ、同じメモリ規模
（容量）であればチップサイズを小さくできるため、Ｅ
ＥＰＲＯＭよりも普及率が高い。しかしながら、ＵＶＥ
ＰＲＯＭは、メモリセルへ電子を注入する際はチャネル
に電流を流し、ドレイン近傍でホットエレクトロンを発
生させてこれを浮遊ゲートに注入するので大電流が必要
である。このため、外部にプログラムのための電源が必
要となる。これに対し、上記ＥＥＰＲＯＭは、トンネル
効果を利用して浮遊ゲートからの電子の放出，注入を行
なうので、チップ内に設けた昇圧回路からの高電圧でデ
ータの書込みが行なえる。従って、５Ｖの単一電源で使
用できるという利点がある。また、ＵＶＥＰＲＯＭは、
チップ全体のメモリセルを同時に消去しなければならな
いのに対して、上記ＥＥＰＲＯＭは、メモリセルアレイ
の構成方法によっては、メモリセル１つずつでのデータ
の書き換えが出来るという利点もある。
メモリセルを２個のトランジスタで形成しているため、
メモリセルサイズが大きくなり、チップコストも高くな
る欠点がある。このため、１つのメモリセルを１個のト
ランジスタで形成できる紫外線消去型不揮発性半導体記
憶装置、いわゆるＵＶＥＰＲＯＭが注目されている。Ｕ
ＶＥＰＲＯＭは、１つのメモリセルを１個のトランジス
タのみで形成しているので、同じ面積のチップであれば
ＥＥＰＲＯＭの２倍の容量が得られ、同じメモリ規模
（容量）であればチップサイズを小さくできるため、Ｅ
ＥＰＲＯＭよりも普及率が高い。しかしながら、ＵＶＥ
ＰＲＯＭは、メモリセルへ電子を注入する際はチャネル
に電流を流し、ドレイン近傍でホットエレクトロンを発
生させてこれを浮遊ゲートに注入するので大電流が必要
である。このため、外部にプログラムのための電源が必
要となる。これに対し、上記ＥＥＰＲＯＭは、トンネル
効果を利用して浮遊ゲートからの電子の放出，注入を行
なうので、チップ内に設けた昇圧回路からの高電圧でデ
ータの書込みが行なえる。従って、５Ｖの単一電源で使
用できるという利点がある。また、ＵＶＥＰＲＯＭは、
チップ全体のメモリセルを同時に消去しなければならな
いのに対して、上記ＥＥＰＲＯＭは、メモリセルアレイ
の構成方法によっては、メモリセル１つずつでのデータ
の書き換えが出来るという利点もある。
【０００７】このように、ＥＥＰＲＯＭとＵＶＥＰＲＯ
Ｍには一長一短があるが、もしＥＥＰＲＯＭのメモリサ
イズが小さくできＵＶＥＰＲＯＭ並のサイズになって低
コスト化できれば、５Ｖの単一電源で使用できるのでユ
ーザーに取っては利用し易いといえる。
Ｍには一長一短があるが、もしＥＥＰＲＯＭのメモリサ
イズが小さくできＵＶＥＰＲＯＭ並のサイズになって低
コスト化できれば、５Ｖの単一電源で使用できるのでユ
ーザーに取っては利用し易いといえる。
【０００８】
【発明が解決しようとする課題】上述したように、従来
のＥＥＰＲＯＭは単一電源で動作できるという利点があ
り、メモリセルを１つずつデータの書き換えを行えると
いう利点があるにもかかわらず、ＵＶＥＰＲＯＭよりも
メモリセルサイズが大きくなりコスト高となるという問
題があった。
のＥＥＰＲＯＭは単一電源で動作できるという利点があ
り、メモリセルを１つずつデータの書き換えを行えると
いう利点があるにもかかわらず、ＵＶＥＰＲＯＭよりも
メモリセルサイズが大きくなりコスト高となるという問
題があった。
【０００９】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、電気的にデータ
の書き換えが可能でありながらメモリセルサイズを小さ
くできるとともに低コスト化が図れ、ＵＶＥＰＲＯＭの
様にチップ上のメモリセル全てを同時に消去するのでは
なく、チップ上のメモリセルを複数のブロックに分割
し、ブロック毎にデータの書き換えができる不揮発性半
導体記憶装置を提供することである。
れたもので、その目的とするところは、電気的にデータ
の書き換えが可能でありながらメモリセルサイズを小さ
くできるとともに低コスト化が図れ、ＵＶＥＰＲＯＭの
様にチップ上のメモリセル全てを同時に消去するのでは
なく、チップ上のメモリセルを複数のブロックに分割
し、ブロック毎にデータの書き換えができる不揮発性半
導体記憶装置を提供することである。
【００１０】
【課題を解決するための手段】すなわち、この発明の不
揮発性半導体記憶装置は、浮遊ゲートと制御ゲートを有
し、上記浮遊ゲートの電荷蓄積状態に応じてデータを記
憶する複数のメモリセルと、各々が上記メモリセルがマ
トリックス状に配置され、この各々の同一行のメモリセ
ルが複数の行線の１つに共通接続され、且つ各々の同一
列のメモリセルが複数の列線の１つに共通接続されて形
成された複数のメモリセルアレイと、少なくとも１つの
上記メモリセルアレイ、及びこのメモリセルアレイ中の
少なくとも１つのメモリセルを選択する選択手段と、上
記選択手段で選択されたメモリセルアレイ中のメモリセ
ルをプログラムするプログラム手段とを具備することを
特徴としている。
揮発性半導体記憶装置は、浮遊ゲートと制御ゲートを有
し、上記浮遊ゲートの電荷蓄積状態に応じてデータを記
憶する複数のメモリセルと、各々が上記メモリセルがマ
トリックス状に配置され、この各々の同一行のメモリセ
ルが複数の行線の１つに共通接続され、且つ各々の同一
列のメモリセルが複数の列線の１つに共通接続されて形
成された複数のメモリセルアレイと、少なくとも１つの
上記メモリセルアレイ、及びこのメモリセルアレイ中の
少なくとも１つのメモリセルを選択する選択手段と、上
記選択手段で選択されたメモリセルアレイ中のメモリセ
ルをプログラムするプログラム手段とを具備することを
特徴としている。
【００１１】この発明の不揮発性半導体記憶装置は、浮
遊ゲートと制御ゲートを有し、上記浮遊ゲートの電荷蓄
積状態に応じてデータを記憶する複数のメモリセルと、
各々が上記メモリセルがマトリックス状に配置され、こ
の各々の同一行のメモリセルが複数の行線の１つに共通
接続され、且つ各々の同一列のメモリセルが複数の列線
の１つに共通接続されて形成された複数のメモリセルア
レイと、上記各メモリセルアレイの列を選択する複数の
列選択トランジスタと、上記列選択トランジスタを介し
て上記複数のメモリセルアレイに含まれる列線の１つに
接続され、且つ他の列選択トランジスタを介して他のメ
モリセルアレイに含まれる列線の１つに接続されるデー
タ入出力線と、少なくとも１つの上記メモリセルアレ
イ、及びこのメモリセルアレイ中の少なくとも１つのメ
モリセルを選択する選択手段と、上記選択手段で選択さ
れたメモリセルアレイ中のメモリセルをプログラムする
プログラム手段とを具備することを特徴としている。
遊ゲートと制御ゲートを有し、上記浮遊ゲートの電荷蓄
積状態に応じてデータを記憶する複数のメモリセルと、
各々が上記メモリセルがマトリックス状に配置され、こ
の各々の同一行のメモリセルが複数の行線の１つに共通
接続され、且つ各々の同一列のメモリセルが複数の列線
の１つに共通接続されて形成された複数のメモリセルア
レイと、上記各メモリセルアレイの列を選択する複数の
列選択トランジスタと、上記列選択トランジスタを介し
て上記複数のメモリセルアレイに含まれる列線の１つに
接続され、且つ他の列選択トランジスタを介して他のメ
モリセルアレイに含まれる列線の１つに接続されるデー
タ入出力線と、少なくとも１つの上記メモリセルアレ
イ、及びこのメモリセルアレイ中の少なくとも１つのメ
モリセルを選択する選択手段と、上記選択手段で選択さ
れたメモリセルアレイ中のメモリセルをプログラムする
プログラム手段とを具備することを特徴としている。
【００１２】また、この発明の不揮発性半導体記憶装置
は、浮遊ゲートと制御ゲートを有し、上記浮遊ゲートの
電荷蓄積状態に応じてデータを記憶する複数のメモリセ
ルと、各々が上記メモリセルがマトリックス状に配置さ
れ、この各々の同一行のメモリセルが複数の行線の１つ
に共通接続され、且つ各々の同一列のメモリセルが複数
の列線の１つに共通接続されて形成された複数のメモリ
セルアレイと、上記各メモリセルアレイの列を選択する
複数の列選択トランジスタと、上記列選択トランジスタ
を介して上記複数のメモリセルアレイに含まれる列線の
１つに接続され、且つ他の列選択トランジスタを介して
他のメモリセルアレイに含まれる列線の１つに接続され
るデータ入出力線と、少なくとも１つの上記メモリセル
アレイ、及びこのメモリセルアレイ中の少なくとも１つ
のメモリセルを選択する選択手段と、上記選択手段で選
択されたメモリセルアレイ中のメモリセルをプログラム
するプログラム手段とを具備し、上記複数のメモリセル
アレイにおける同一行の行線どうしはそれぞれ、共通接
続されることを特徴としている。
は、浮遊ゲートと制御ゲートを有し、上記浮遊ゲートの
電荷蓄積状態に応じてデータを記憶する複数のメモリセ
ルと、各々が上記メモリセルがマトリックス状に配置さ
れ、この各々の同一行のメモリセルが複数の行線の１つ
に共通接続され、且つ各々の同一列のメモリセルが複数
の列線の１つに共通接続されて形成された複数のメモリ
セルアレイと、上記各メモリセルアレイの列を選択する
複数の列選択トランジスタと、上記列選択トランジスタ
を介して上記複数のメモリセルアレイに含まれる列線の
１つに接続され、且つ他の列選択トランジスタを介して
他のメモリセルアレイに含まれる列線の１つに接続され
るデータ入出力線と、少なくとも１つの上記メモリセル
アレイ、及びこのメモリセルアレイ中の少なくとも１つ
のメモリセルを選択する選択手段と、上記選択手段で選
択されたメモリセルアレイ中のメモリセルをプログラム
するプログラム手段とを具備し、上記複数のメモリセル
アレイにおける同一行の行線どうしはそれぞれ、共通接
続されることを特徴としている。
【００１３】この発明の不揮発性半導体記憶装置は、浮
遊ゲートと制御ゲートを有し、上記浮遊ゲートの電荷蓄
積状態に応じてデータを記憶する複数のメモリセルと、
各々が上記メモリセルがマトリックス状に配置され、こ
の各々の同一行のメモリセルが複数の行線の１つに共通
接続され、且つ各々の同一列のメモリセルが複数の列線
の１つに共通接続されて形成された複数のメモリセルア
レイと、上記各メモリセルアレイに接続されるデータ入
出力線と、少なくとも１つの上記メモリセルアレイ、及
びこのメモリセルアレイ中の少なくとも１つのメモリセ
ルを選択する選択手段と、上記選択手段で選択されたメ
モリセルアレイ中のメモリセルをプログラムするプログ
ラム手段とを具備することを特徴としている。
遊ゲートと制御ゲートを有し、上記浮遊ゲートの電荷蓄
積状態に応じてデータを記憶する複数のメモリセルと、
各々が上記メモリセルがマトリックス状に配置され、こ
の各々の同一行のメモリセルが複数の行線の１つに共通
接続され、且つ各々の同一列のメモリセルが複数の列線
の１つに共通接続されて形成された複数のメモリセルア
レイと、上記各メモリセルアレイに接続されるデータ入
出力線と、少なくとも１つの上記メモリセルアレイ、及
びこのメモリセルアレイ中の少なくとも１つのメモリセ
ルを選択する選択手段と、上記選択手段で選択されたメ
モリセルアレイ中のメモリセルをプログラムするプログ
ラム手段とを具備することを特徴としている。
【００１４】更に、この発明の不揮発性半導体記憶装置
は、浮遊ゲートと制御ゲートを有し、上記浮遊ゲートの
電荷蓄積状態に応じてデータを記憶する複数のメモリセ
ルと、各々が上記メモリセルがマトリックス状に配置さ
れ、この各々の同一行のメモリセルが複数の行線の１つ
に共通接続され、且つ各々の同一列のメモリセルが複数
の列線の１つに共通接続されて形成された複数のメモリ
セルアレイと、少なくとも１つの上記メモリセルアレ
イ、及びこのメモリセルアレイ中の少なくとも１つのメ
モリセルを選択する選択手段と、上記各メモリセルアレ
イに接続されるデータ入出力線と、上記データ入出力線
と上記各メモリアレイとの間に挿入され、上記選択手段
で選択されたメモリアレイの選択された列線を上記デー
タ入出力線に接続するスイッチ手段と、上記選択手段で
選択されたメモリセルアレイ中のメモリセルをプログラ
ムするプログラム手段とを具備することを特徴としてい
る。
は、浮遊ゲートと制御ゲートを有し、上記浮遊ゲートの
電荷蓄積状態に応じてデータを記憶する複数のメモリセ
ルと、各々が上記メモリセルがマトリックス状に配置さ
れ、この各々の同一行のメモリセルが複数の行線の１つ
に共通接続され、且つ各々の同一列のメモリセルが複数
の列線の１つに共通接続されて形成された複数のメモリ
セルアレイと、少なくとも１つの上記メモリセルアレ
イ、及びこのメモリセルアレイ中の少なくとも１つのメ
モリセルを選択する選択手段と、上記各メモリセルアレ
イに接続されるデータ入出力線と、上記データ入出力線
と上記各メモリアレイとの間に挿入され、上記選択手段
で選択されたメモリアレイの選択された列線を上記デー
タ入出力線に接続するスイッチ手段と、上記選択手段で
選択されたメモリセルアレイ中のメモリセルをプログラ
ムするプログラム手段とを具備することを特徴としてい
る。
【００１５】この発明の不揮発性半導体記憶装置は、浮
遊ゲートと制御ゲートを有し、上記浮遊ゲートの電荷蓄
積状態に応じてデータを記憶する複数のメモリセルと、
各々が上記メモリセルがマトリックス状に配置され、こ
の各々の同一行のメモリセルが複数の行線の１つに共通
接続され、且つ各々の同一列のメモリセルが複数の列線
の１つに共通接続されて形成された複数のメモリセルア
レイと、上記各メモリセルアレイの行を選択する信号線
と、上記各メモリアレイの行線と上記信号線との間に設
けられたスイッチング手段と、少なくとも１つの上記メ
モリセルアレイ、及びこのメモリセルアレイ中の少なく
とも１つのメモリセルを選択する選択手段と、上記選択
手段で選択されたメモリセルアレイ中のメモリセルをプ
ログラムするプログラム手段とを具備することを特徴と
している。
遊ゲートと制御ゲートを有し、上記浮遊ゲートの電荷蓄
積状態に応じてデータを記憶する複数のメモリセルと、
各々が上記メモリセルがマトリックス状に配置され、こ
の各々の同一行のメモリセルが複数の行線の１つに共通
接続され、且つ各々の同一列のメモリセルが複数の列線
の１つに共通接続されて形成された複数のメモリセルア
レイと、上記各メモリセルアレイの行を選択する信号線
と、上記各メモリアレイの行線と上記信号線との間に設
けられたスイッチング手段と、少なくとも１つの上記メ
モリセルアレイ、及びこのメモリセルアレイ中の少なく
とも１つのメモリセルを選択する選択手段と、上記選択
手段で選択されたメモリセルアレイ中のメモリセルをプ
ログラムするプログラム手段とを具備することを特徴と
している。
【００１６】さらにまた、この発明の不揮発性半導体記
憶装置は、浮遊ゲートと制御ゲートを有し、上記浮遊ゲ
ートの電荷蓄積状態に応じてデータを記憶する複数のメ
モリセルと、各々が上記メモリセルがマトリックス状に
配置され、この各々の同一行のメモリセルが複数の行線
の１つに共通接続され、且つ各々の同一列のメモリセル
が複数の列線の１つに共通接続されて形成された複数の
メモリセルアレイと、上記各メモリセルアレイの列を選
択する複数の列選択トランジスタと、上記列選択トラン
ジスタを介して上記複数のメモリセルアレイに含まれる
列線の１つに接続され、且つ他の列選択トランジスタを
介して他のメモリセルアレイに含まれる列線の１つに接
続されるデータ入出力線と、上記各メモリセルアレイの
行を選択する信号線と、上記各メモリアレイの行線と上
記信号線との間に設けられたスイッチング手段と、少な
くとも１つの上記メモリセルアレイ、及びこのメモリセ
ルアレイ中の少なくとも１つのメモリセルを選択する選
択手段と、上記選択手段で選択されたメモリセルアレイ
中のメモリセルをプログラムするプログラム手段とを具
備することを特徴としている。
憶装置は、浮遊ゲートと制御ゲートを有し、上記浮遊ゲ
ートの電荷蓄積状態に応じてデータを記憶する複数のメ
モリセルと、各々が上記メモリセルがマトリックス状に
配置され、この各々の同一行のメモリセルが複数の行線
の１つに共通接続され、且つ各々の同一列のメモリセル
が複数の列線の１つに共通接続されて形成された複数の
メモリセルアレイと、上記各メモリセルアレイの列を選
択する複数の列選択トランジスタと、上記列選択トラン
ジスタを介して上記複数のメモリセルアレイに含まれる
列線の１つに接続され、且つ他の列選択トランジスタを
介して他のメモリセルアレイに含まれる列線の１つに接
続されるデータ入出力線と、上記各メモリセルアレイの
行を選択する信号線と、上記各メモリアレイの行線と上
記信号線との間に設けられたスイッチング手段と、少な
くとも１つの上記メモリセルアレイ、及びこのメモリセ
ルアレイ中の少なくとも１つのメモリセルを選択する選
択手段と、上記選択手段で選択されたメモリセルアレイ
中のメモリセルをプログラムするプログラム手段とを具
備することを特徴としている。
【００１７】上記のような構成によれば、電気的にデー
タの書き換えが可能でありながらメモリセルサイズを小
さくできるとともに低コスト化が図れ、ＵＶＥＰＲＯＭ
の様にチップ上のメモリセル全てを同時に消去するので
はなく、チップ上のメモリセルを複数のブロックに分割
し、ブロック毎にデータの書き換えができる。
タの書き換えが可能でありながらメモリセルサイズを小
さくできるとともに低コスト化が図れ、ＵＶＥＰＲＯＭ
の様にチップ上のメモリセル全てを同時に消去するので
はなく、チップ上のメモリセルを複数のブロックに分割
し、ブロック毎にデータの書き換えができる。
【００１８】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１はメモリセル部とそ
の周辺回路部とを示すもので、データ入力回路25の出力
Ｄは、一端が高電圧電源Ｖp に接続されたＮチャネル型
ＭＯＳトランジスタ26のゲートに供給される。このトラ
ンジスタ26の他端と接地点（基準電位）間には選択用ト
ランジスタＳＴおよびセルトランジスタＣＴ1 〜ＣＴ4
が直列接続される。上記選択用トランジスタＳＴのゲー
トにはセルトランジスタＣＴ1 〜ＣＴ4を選択するため
の信号Ｘ1 が供給され、上記セルトランジスタＣＴ1 〜
ＣＴ4 の制御ゲートにはそれぞれ、これらのセルトラン
ジスタＣＴ1 〜ＣＴ4 を選択するための信号Ｗ1 〜Ｗ4
が供給される。上記トランジスタ26と選択用トランジス
タＳＴとの接続点（ノードＮ1 ）には、読出し時に
“１”レベル、プログラム時に“０”レベルとなる信号
Ｒで導通制御されるＮチャネル型ＭＯＳトランジスタ27
の一端が接続され、このトランジスタ27の他端にはデー
タ検出回路28の入力端が接続される。また、このデータ
検出回路28の入力端側ノードＮ2 と電源Ｖ間には、ゲー
トがこのノードＮ2 に接続されたＰチャネル型のＭＯＳ
トランジスタ29が読出し時の負荷として接続されて成
る。
いて図面を参照して説明する。図１はメモリセル部とそ
の周辺回路部とを示すもので、データ入力回路25の出力
Ｄは、一端が高電圧電源Ｖp に接続されたＮチャネル型
ＭＯＳトランジスタ26のゲートに供給される。このトラ
ンジスタ26の他端と接地点（基準電位）間には選択用ト
ランジスタＳＴおよびセルトランジスタＣＴ1 〜ＣＴ4
が直列接続される。上記選択用トランジスタＳＴのゲー
トにはセルトランジスタＣＴ1 〜ＣＴ4を選択するため
の信号Ｘ1 が供給され、上記セルトランジスタＣＴ1 〜
ＣＴ4 の制御ゲートにはそれぞれ、これらのセルトラン
ジスタＣＴ1 〜ＣＴ4 を選択するための信号Ｗ1 〜Ｗ4
が供給される。上記トランジスタ26と選択用トランジス
タＳＴとの接続点（ノードＮ1 ）には、読出し時に
“１”レベル、プログラム時に“０”レベルとなる信号
Ｒで導通制御されるＮチャネル型ＭＯＳトランジスタ27
の一端が接続され、このトランジスタ27の他端にはデー
タ検出回路28の入力端が接続される。また、このデータ
検出回路28の入力端側ノードＮ2 と電源Ｖ間には、ゲー
トがこのノードＮ2 に接続されたＰチャネル型のＭＯＳ
トランジスタ29が読出し時の負荷として接続されて成
る。
【００１９】なお、ここでは便宜上選択用トランジスタ
ＳＴとセルトランジスタＣＴ1 〜ＣＴ4 との組合わせを
メモリセルと称するが、このメモリセルは一般のものと
異なり、１つのメモリセルで４ビット（直列接続された
セルトランジスタの数に対応するビット数）のデータを
記憶するものであり、従来の４つのメモリセルと等価な
ものである。
ＳＴとセルトランジスタＣＴ1 〜ＣＴ4 との組合わせを
メモリセルと称するが、このメモリセルは一般のものと
異なり、１つのメモリセルで４ビット（直列接続された
セルトランジスタの数に対応するビット数）のデータを
記憶するものであり、従来の４つのメモリセルと等価な
ものである。
【００２０】次に、上記のような構成において動作を説
明する。図２は、上記図１の回路におけるプログラム時
の各信号のタイミングチャートである。まず、信号Ｒを
“０”レベルに設定してトランジスタ27をオフ状態と
し、時刻ｔ0 において信号Ｘ1およびＷ1 〜Ｗ4 を高電
圧レベルに設定し、従来と同様にして後述する図４及び
図５に示すセルトランジスタの薄い酸化膜（膜厚１００
オングストローム程度）33を介して、セルトランジスタ
ＣＴ1 〜ＣＴ4 の浮遊ゲートに電子を注入する。次の時
刻ｔ1 〜ｔ4 のタイミングで上記信号Ｗ4 〜Ｗ1 を順次
０Ｖに設定する。これらの信号Ｗ1 〜Ｗ4 を０Ｖに設定
した時、データ入力回路25から出力されるデータＤが
“１”レベルであればトランジスタ26がオン状態とな
り、高電圧電源Ｖp からこのトランジスタ26および選択
用トランジスタＳＴを介して対応するセルトランジスタ
のドレインに高電圧が印加され、トンネル効果によって
浮遊ゲートから電子が放出される。図２では信号Ｗ3 お
よびＷ1 を０Ｖに設定した時に、データＤが“１”レベ
ルとなっているので（時刻ｔ2 〜ｔ3 ，時刻ｔ4 〜ｔ5
）、セルトランジスタＣＴ3 およびセルトランジスタ
ＣＴ1 の浮遊ゲートに注入された電子が放出される。こ
こで重要なのは、制御ゲートに０Ｖ、ドレインに高電圧
を印加することではなく、トンネル効果が起こる領域の
電界の強さであつて、各セルトランジスタに選択的にト
ンネル効果が生ずる電界を印加することで、各セルトラ
ンジスタに選択的にデータをプログラムする。例えば、
セルトランジスタＣＴ4 は、時刻ｔ1 以降において、ト
ンネル効果が起こる領域ではトンネル効果が生ずる電界
とはならないので、浮遊ゲートの電子の授受は行われな
い。
明する。図２は、上記図１の回路におけるプログラム時
の各信号のタイミングチャートである。まず、信号Ｒを
“０”レベルに設定してトランジスタ27をオフ状態と
し、時刻ｔ0 において信号Ｘ1およびＷ1 〜Ｗ4 を高電
圧レベルに設定し、従来と同様にして後述する図４及び
図５に示すセルトランジスタの薄い酸化膜（膜厚１００
オングストローム程度）33を介して、セルトランジスタ
ＣＴ1 〜ＣＴ4 の浮遊ゲートに電子を注入する。次の時
刻ｔ1 〜ｔ4 のタイミングで上記信号Ｗ4 〜Ｗ1 を順次
０Ｖに設定する。これらの信号Ｗ1 〜Ｗ4 を０Ｖに設定
した時、データ入力回路25から出力されるデータＤが
“１”レベルであればトランジスタ26がオン状態とな
り、高電圧電源Ｖp からこのトランジスタ26および選択
用トランジスタＳＴを介して対応するセルトランジスタ
のドレインに高電圧が印加され、トンネル効果によって
浮遊ゲートから電子が放出される。図２では信号Ｗ3 お
よびＷ1 を０Ｖに設定した時に、データＤが“１”レベ
ルとなっているので（時刻ｔ2 〜ｔ3 ，時刻ｔ4 〜ｔ5
）、セルトランジスタＣＴ3 およびセルトランジスタ
ＣＴ1 の浮遊ゲートに注入された電子が放出される。こ
こで重要なのは、制御ゲートに０Ｖ、ドレインに高電圧
を印加することではなく、トンネル効果が起こる領域の
電界の強さであつて、各セルトランジスタに選択的にト
ンネル効果が生ずる電界を印加することで、各セルトラ
ンジスタに選択的にデータをプログラムする。例えば、
セルトランジスタＣＴ4 は、時刻ｔ1 以降において、ト
ンネル効果が起こる領域ではトンネル効果が生ずる電界
とはならないので、浮遊ゲートの電子の授受は行われな
い。
【００２１】時刻ｔ0 〜ｔ1 間において、セルトランジ
スタＣＴ1 〜ＣＴ4 の浮遊ゲートに注入された電子は、
時刻ｔ1 〜ｔ2 間、時刻ｔ2 〜ｔ3 間、時刻ｔ3 〜ｔ4
間、及び時刻ｔ4 〜ｔ5 間にデータＤが“１”レベルか
“０”レベルかに応じてセルトランジスタＣＴ1 〜ＣＴ
4 の浮遊ゲートから電子を放出するか否かによってプロ
グラムが行われる。
スタＣＴ1 〜ＣＴ4 の浮遊ゲートに注入された電子は、
時刻ｔ1 〜ｔ2 間、時刻ｔ2 〜ｔ3 間、時刻ｔ3 〜ｔ4
間、及び時刻ｔ4 〜ｔ5 間にデータＤが“１”レベルか
“０”レベルかに応じてセルトランジスタＣＴ1 〜ＣＴ
4 の浮遊ゲートから電子を放出するか否かによってプロ
グラムが行われる。
【００２２】時刻ｔ1 〜ｔ2 間のタイミングでは、信号
Ｘ1 およびＷ1 〜Ｗ3 が高電圧レベルに設定され、選択
トランジスタＳＴおよびセルトランジスタＣＴ1 〜ＣＴ
3 はオンする。この時、信号Ｗ4 は０Ｖに設定され、更
にデータＤは“０”レベルであるので、トランジスタ26
はオフしており、セルトランジスタＣＴ4 には高電圧は
印加されないので、このセルトランジスタＣＴ4 の浮遊
ゲートに注入された電子は放出されない。
Ｘ1 およびＷ1 〜Ｗ3 が高電圧レベルに設定され、選択
トランジスタＳＴおよびセルトランジスタＣＴ1 〜ＣＴ
3 はオンする。この時、信号Ｗ4 は０Ｖに設定され、更
にデータＤは“０”レベルであるので、トランジスタ26
はオフしており、セルトランジスタＣＴ4 には高電圧は
印加されないので、このセルトランジスタＣＴ4 の浮遊
ゲートに注入された電子は放出されない。
【００２３】時刻ｔ2 〜ｔ3 間のタイミングでは、信号
Ｘ1 およびＷ1 ，Ｗ2 が高電圧レベルに設定され、選択
トランジスタＳＴおよびセルトランジスタＣＴ1 ，ＣＴ
2 はオンする。この時、信号Ｗ3 は０Ｖに設定され、更
にデータＤは“１”レベルであるので、トランジスタ26
がオンし、セルトランジスタＣＴ3 に高電圧が印加され
る。この時、セルトランジスタＣＴ3 の制御ゲートに
は、０Ｖが印加されているので、薄い絶縁膜に加わる電
界が大きくなってトンネル効果が起こり、このセルトラ
ンジスタＣＴ3 の浮遊ゲートに注入された電子が放出さ
れる。この際、トランジスタ26とセルトランジスタＣＴ
4 との間には上記セルトランジスタＣＴ3が存在してい
るので、セルトランジスタＣＴ4 に高電圧が加わること
はなく、セルトランジスタＣＴ3 に対してのみプログラ
ムが行なわれる。
Ｘ1 およびＷ1 ，Ｗ2 が高電圧レベルに設定され、選択
トランジスタＳＴおよびセルトランジスタＣＴ1 ，ＣＴ
2 はオンする。この時、信号Ｗ3 は０Ｖに設定され、更
にデータＤは“１”レベルであるので、トランジスタ26
がオンし、セルトランジスタＣＴ3 に高電圧が印加され
る。この時、セルトランジスタＣＴ3 の制御ゲートに
は、０Ｖが印加されているので、薄い絶縁膜に加わる電
界が大きくなってトンネル効果が起こり、このセルトラ
ンジスタＣＴ3 の浮遊ゲートに注入された電子が放出さ
れる。この際、トランジスタ26とセルトランジスタＣＴ
4 との間には上記セルトランジスタＣＴ3が存在してい
るので、セルトランジスタＣＴ4 に高電圧が加わること
はなく、セルトランジスタＣＴ3 に対してのみプログラ
ムが行なわれる。
【００２４】時刻ｔ3 〜ｔ4 間のタイミングでは、信号
Ｘ1 およびＷ1 が高電圧レベル、信号Ｗ2 〜Ｗ4 が０Ｖ
に設定される。この時、データＤは“０”レベルである
ので、トランジスタ26はオフし、セルトランジスタＣＴ
2 には高電圧は印加されないので、このセルトランジス
タＣＴ2 の浮遊ゲートに注入された電子は放出されな
い。
Ｘ1 およびＷ1 が高電圧レベル、信号Ｗ2 〜Ｗ4 が０Ｖ
に設定される。この時、データＤは“０”レベルである
ので、トランジスタ26はオフし、セルトランジスタＣＴ
2 には高電圧は印加されないので、このセルトランジス
タＣＴ2 の浮遊ゲートに注入された電子は放出されな
い。
【００２５】時刻ｔ4 〜ｔ5 間のタイミングでは、信号
Ｘ1 が高電圧レベル、信号Ｗ1 〜Ｗ4 が０Ｖに設定さ
れ、選択トランジスタＳＴはオンしている。この時、デ
ータＤは“１”レベルであるので、トランジスタ26はオ
ンし、セルトランジスタＣＴ1に高電圧が印加されるの
で、薄い絶縁膜に加わる電界が大きくなってトンネル効
果が起こり、このセルトランジスタＣＴ1 の浮遊ゲート
に注入された電子が放出される。この際、トランジスタ
26とセルトランジスタＣＴ2 〜ＣＴ4 との間には、上記
セルトランジスタＣＴ1 が存在しているので、セルトラ
ンジスタＣＴ2 〜ＣＴ4 に高電圧が加わることはなく、
セルトランジスタＣＴ1 に対してのみプログラムが行な
われる。
Ｘ1 が高電圧レベル、信号Ｗ1 〜Ｗ4 が０Ｖに設定さ
れ、選択トランジスタＳＴはオンしている。この時、デ
ータＤは“１”レベルであるので、トランジスタ26はオ
ンし、セルトランジスタＣＴ1に高電圧が印加されるの
で、薄い絶縁膜に加わる電界が大きくなってトンネル効
果が起こり、このセルトランジスタＣＴ1 の浮遊ゲート
に注入された電子が放出される。この際、トランジスタ
26とセルトランジスタＣＴ2 〜ＣＴ4 との間には、上記
セルトランジスタＣＴ1 が存在しているので、セルトラ
ンジスタＣＴ2 〜ＣＴ4 に高電圧が加わることはなく、
セルトランジスタＣＴ1 に対してのみプログラムが行な
われる。
【００２６】一方、データの読出し時には、信号Ｒおよ
びＸ1 を“１”レベルに設定するとともに、読出したい
セルトランジスタの制御ゲートを０Ｖに設定する。この
時、他のセルトランジスタのゲートは“１”レベルに設
定する。図３のタイミングチャートは、セルトランジス
タＣＴ4 〜ＣＴ1 から順次データを読出す場合のもの
で、時刻ｔ0 ，ｔ1 間にセルトランジスタＣＴ4 から、
時刻ｔ1 ，ｔ2 間にセルトランジスタＣＴ3 から、時刻
ｔ2 ，ｔ3 間にセルトランジスタＣＴ2 から、時刻ｔ3
，ｔ4 間にセルトランジスタＣＴ1 からそれぞれデー
タを読出す。今、信号Ｗ1 を０Ｖに、信号Ｗ2 〜Ｗ4 を
“１”レベルに設定したとすると、セルトランジスタＣ
Ｔ1 からデータが読出される。前述したようにプログラ
ムを行なったものとすると、セルトランジスタＣＴ1 の
浮遊ゲートからは電子が放出されているため、その閾値
電圧は負になっており信号Ｗ1 が０Ｖでもオンする。他
のセルトランジスタＣＴ2 〜ＣＴ4 の制御ゲートは
“１”レベルであるのでオン状態である。よって、全て
のセルトランジスタＣＴ1 〜ＣＴ4 がオン状態となり、
ノードＮ2 の電位が低下する。これをデータ検出回路28
で検出してセルトランジスタＣＴ1 からデータを読出
す。また、信号Ｗ2 が０ＶとなってセルトランジスタＣ
Ｔ2 が選択された場合は、このセルトランジスタＣＴ2
には電子が注入されたままであるので、制御ゲートが０
Ｖであればオフ状態となる。よって、ノードＮ2はトラ
ンジスタ29によって充電され、これをデータ検出回路28
によって検出する。なお、電子が注入された状態でのセ
ルトランジスタＣＴ1 〜ＣＴ4 の閾値電圧は、その制御
ゲートが“１”レベルになった時にオン状態となるよう
に設定する必要がある。
びＸ1 を“１”レベルに設定するとともに、読出したい
セルトランジスタの制御ゲートを０Ｖに設定する。この
時、他のセルトランジスタのゲートは“１”レベルに設
定する。図３のタイミングチャートは、セルトランジス
タＣＴ4 〜ＣＴ1 から順次データを読出す場合のもの
で、時刻ｔ0 ，ｔ1 間にセルトランジスタＣＴ4 から、
時刻ｔ1 ，ｔ2 間にセルトランジスタＣＴ3 から、時刻
ｔ2 ，ｔ3 間にセルトランジスタＣＴ2 から、時刻ｔ3
，ｔ4 間にセルトランジスタＣＴ1 からそれぞれデー
タを読出す。今、信号Ｗ1 を０Ｖに、信号Ｗ2 〜Ｗ4 を
“１”レベルに設定したとすると、セルトランジスタＣ
Ｔ1 からデータが読出される。前述したようにプログラ
ムを行なったものとすると、セルトランジスタＣＴ1 の
浮遊ゲートからは電子が放出されているため、その閾値
電圧は負になっており信号Ｗ1 が０Ｖでもオンする。他
のセルトランジスタＣＴ2 〜ＣＴ4 の制御ゲートは
“１”レベルであるのでオン状態である。よって、全て
のセルトランジスタＣＴ1 〜ＣＴ4 がオン状態となり、
ノードＮ2 の電位が低下する。これをデータ検出回路28
で検出してセルトランジスタＣＴ1 からデータを読出
す。また、信号Ｗ2 が０ＶとなってセルトランジスタＣ
Ｔ2 が選択された場合は、このセルトランジスタＣＴ2
には電子が注入されたままであるので、制御ゲートが０
Ｖであればオフ状態となる。よって、ノードＮ2はトラ
ンジスタ29によって充電され、これをデータ検出回路28
によって検出する。なお、電子が注入された状態でのセ
ルトランジスタＣＴ1 〜ＣＴ4 の閾値電圧は、その制御
ゲートが“１”レベルになった時にオン状態となるよう
に設定する必要がある。
【００２７】図４（ａ）〜（ｃ）は、前記図１における
セルトランジスタＣＴ1 〜ＣＴ4 に適したトランジスタ
の構成例を示すもので、チャネル領域上の絶縁膜の一部
を１００オングストローム程度の薄い酸化膜で形成して
セルサイズを縮小したものである。（ａ）図はパターン
平面図、（ｂ）図は（ａ）図のＢ−Ｂ´線に沿った断面
図、（ｃ）図は（ａ）図のＣ−Ｃ´線に沿った断面図
で、30はＰ型シリコン基板、31，32はＮ+ 型のソース，
ドレイン領域、33は薄い酸化膜、34は浮遊ゲート、35は
制御ゲートである。
セルトランジスタＣＴ1 〜ＣＴ4 に適したトランジスタ
の構成例を示すもので、チャネル領域上の絶縁膜の一部
を１００オングストローム程度の薄い酸化膜で形成して
セルサイズを縮小したものである。（ａ）図はパターン
平面図、（ｂ）図は（ａ）図のＢ−Ｂ´線に沿った断面
図、（ｃ）図は（ａ）図のＣ−Ｃ´線に沿った断面図
で、30はＰ型シリコン基板、31，32はＮ+ 型のソース，
ドレイン領域、33は薄い酸化膜、34は浮遊ゲート、35は
制御ゲートである。
【００２８】図５（ａ），（ｂ）は、前記図１における
セルトランジスタＣＴ1 〜ＣＴ4 に適した他の構成例を
示すもので、チャネル領域上の全部の絶縁膜を１００オ
ングストローム程度の薄い酸化膜33で形成している。図
５において前記図４と同一部分には同じ符号を付してお
り、（ａ）はパターン平面図、（ｂ）図は（ａ）図のＣ
−Ｃ´線に沿った断面図である。
セルトランジスタＣＴ1 〜ＣＴ4 に適した他の構成例を
示すもので、チャネル領域上の全部の絶縁膜を１００オ
ングストローム程度の薄い酸化膜33で形成している。図
５において前記図４と同一部分には同じ符号を付してお
り、（ａ）はパターン平面図、（ｂ）図は（ａ）図のＣ
−Ｃ´線に沿った断面図である。
【００２９】図６（ａ），（ｂ）は、前記図１における
セルトランジスタＣＴ1 〜ＣＴ4 に適した更に他の構成
例を示すもので、チャネル領域の一部がディプレッショ
ン型トランジスタになっている。（ａ）図はパターン平
面図、（ｂ）図は（ａ）図のＢ−Ｂ´線に沿った断面図
である。このような構成では、電子の注入量が多すぎて
制御ゲートに“１”レベルの信号が供給されてもセルト
ランジスタがオンしない閾値電圧になった場合でも、Ｎ
- 型の不純物領域36によってソース，ドレイン領域31，
32間がつながっているため電流が流れる。このような構
成のセルトランジスタからのデータの読出しは、制御ゲ
ートに“０”レベルの電位が印加された時、浮遊ゲート
に電子が注入されているか否かで生ずる電流量の違いを
検出することによって行なう。
セルトランジスタＣＴ1 〜ＣＴ4 に適した更に他の構成
例を示すもので、チャネル領域の一部がディプレッショ
ン型トランジスタになっている。（ａ）図はパターン平
面図、（ｂ）図は（ａ）図のＢ−Ｂ´線に沿った断面図
である。このような構成では、電子の注入量が多すぎて
制御ゲートに“１”レベルの信号が供給されてもセルト
ランジスタがオンしない閾値電圧になった場合でも、Ｎ
- 型の不純物領域36によってソース，ドレイン領域31，
32間がつながっているため電流が流れる。このような構
成のセルトランジスタからのデータの読出しは、制御ゲ
ートに“０”レベルの電位が印加された時、浮遊ゲート
に電子が注入されているか否かで生ずる電流量の違いを
検出することによって行なう。
【００３０】図７は、前述したメモリセルをマトリック
ス状に配置して構成した不揮発性半導体記憶装置の構成
例を示している。図７において、37は行デコーダ、38は
第１の列デコーダ、39は第２の列デコーダであり、デー
タ入出力線ＩＯ1 〜ＩＯ8 にはそれぞれ前記図１におけ
る一点鎖線で囲んだ回路が接続される。上記行デコーダ
37は、信号Ｘ1 ，Ｘ2 ，…、信号Ｗ11，Ｗ12，…，Ｗ1
n、信号Ｗ21，Ｗ22，…，Ｗ2nを出力してメモリセルア
レイの行方向を選択するものである。また、上記列デコ
ーダ38は、信号Ｙ1 ，Ｙ2 ，…，Ｙm を出力して列選択
ＭＯＳトランジスタＱ1 〜Ｑm を選択的に導通制御する
ことによりメモリセルブロックＢ1 〜Ｂmの中の１つに
データ入出力線ＩＯ1 〜ＩＯ8 を介してプログラムする
データを供給、あるいは読出しデータを導出するための
ものである。一方、上記列デコーダ39は、信号Ｚ2 〜Ｚ
m を出力してディプレッション型のアレイ分割ＭＯＳト
ランジスタＱＤ2 〜ＱＤm を選択的に導通制御すること
によりプログラム時にメモリセルブロックＢ1 〜Ｂm を
順次指定するためのものである。
ス状に配置して構成した不揮発性半導体記憶装置の構成
例を示している。図７において、37は行デコーダ、38は
第１の列デコーダ、39は第２の列デコーダであり、デー
タ入出力線ＩＯ1 〜ＩＯ8 にはそれぞれ前記図１におけ
る一点鎖線で囲んだ回路が接続される。上記行デコーダ
37は、信号Ｘ1 ，Ｘ2 ，…、信号Ｗ11，Ｗ12，…，Ｗ1
n、信号Ｗ21，Ｗ22，…，Ｗ2nを出力してメモリセルア
レイの行方向を選択するものである。また、上記列デコ
ーダ38は、信号Ｙ1 ，Ｙ2 ，…，Ｙm を出力して列選択
ＭＯＳトランジスタＱ1 〜Ｑm を選択的に導通制御する
ことによりメモリセルブロックＢ1 〜Ｂmの中の１つに
データ入出力線ＩＯ1 〜ＩＯ8 を介してプログラムする
データを供給、あるいは読出しデータを導出するための
ものである。一方、上記列デコーダ39は、信号Ｚ2 〜Ｚ
m を出力してディプレッション型のアレイ分割ＭＯＳト
ランジスタＱＤ2 〜ＱＤm を選択的に導通制御すること
によりプログラム時にメモリセルブロックＢ1 〜Ｂm を
順次指定するためのものである。
【００３１】上記のような構成において、プログラムは
行デコーダ27から遠い位置のメモリセルから行なわれ
る。図８はこのプログラム時の各信号のタイミングチャ
ートである。すなわち、メモリセルブロックＢm の信号
線Ｘ1 に接続されたメモリセルからプログラムされる。
このプログラムの際には、信号Ｘ1 ，Ｙm ，Ｚ2 〜Ｚm
として高電圧を印加する。この状態で、まず信号Ｗ11〜
Ｗ1nを高電圧に設定して全てのセルトランジスタの浮遊
ゲートに電子を注入する。次に、信号Ｗ1nからＷ11に向
かって順次“０”レベルに設定して行く。この際、制御
ゲートが“０”レベルの状態でプログラムデータがデー
タ入出力線ＩＯ1 〜ＩＯ8 、列選択トランジスタＱm 、
および選択用トランジスタＳＴm をそれぞれ介してドレ
インに高電圧が印加された時のみ電子が放出され、個々
のセルトランジスタにデータがプログラムされる。
行デコーダ27から遠い位置のメモリセルから行なわれ
る。図８はこのプログラム時の各信号のタイミングチャ
ートである。すなわち、メモリセルブロックＢm の信号
線Ｘ1 に接続されたメモリセルからプログラムされる。
このプログラムの際には、信号Ｘ1 ，Ｙm ，Ｚ2 〜Ｚm
として高電圧を印加する。この状態で、まず信号Ｗ11〜
Ｗ1nを高電圧に設定して全てのセルトランジスタの浮遊
ゲートに電子を注入する。次に、信号Ｗ1nからＷ11に向
かって順次“０”レベルに設定して行く。この際、制御
ゲートが“０”レベルの状態でプログラムデータがデー
タ入出力線ＩＯ1 〜ＩＯ8 、列選択トランジスタＱm 、
および選択用トランジスタＳＴm をそれぞれ介してドレ
インに高電圧が印加された時のみ電子が放出され、個々
のセルトランジスタにデータがプログラムされる。
【００３２】図９は、読み出し時のタイミングチャート
を示しており、選択するメモリセルに対応した信号Ｘ，
Ｙが“１”レベルとなる。また、選択したメモリセルの
各セルトランジスタに対応する信号Ｗ11〜Ｗ1nの中の１
つが“０”レベルとなり、非選択のセルトランジスタの
制御ゲートは全て“１”レベルとなる。これによって、
前記図１の場合と同様にデータが読出される。
を示しており、選択するメモリセルに対応した信号Ｘ，
Ｙが“１”レベルとなる。また、選択したメモリセルの
各セルトランジスタに対応する信号Ｗ11〜Ｗ1nの中の１
つが“０”レベルとなり、非選択のセルトランジスタの
制御ゲートは全て“１”レベルとなる。これによって、
前記図１の場合と同様にデータが読出される。
【００３３】図１０は、上記信号Ｗ11〜Ｗ1nのレベルを
真理値表にまとめたもので、入力されるデータＩが
“１”レベルの時信号Ｗ11〜Ｗ1nは全て“１”レベルと
なってセルトランジスタの浮遊ゲートに電子が注入され
る。また、データＩが“０”レベルでＲが“０”レベル
の時は個々にプログラムが行なわれ、Ｒが“１”レベル
の時はデータが読み出される。
真理値表にまとめたもので、入力されるデータＩが
“１”レベルの時信号Ｗ11〜Ｗ1nは全て“１”レベルと
なってセルトランジスタの浮遊ゲートに電子が注入され
る。また、データＩが“０”レベルでＲが“０”レベル
の時は個々にプログラムが行なわれ、Ｒが“１”レベル
の時はデータが読み出される。
【００３４】図１１は、読出し時の各信号Ｘ1 ，Ｘ2 ，
Ｗ11〜Ｗ14、およびＷ21〜Ｗ24の真理値表を３つのアド
レスＡ0 〜Ａ2 の場合について示している。なお、この
例では、読出し時、例えばＸ1 ＝０ならば信号Ｗ11〜Ｗ
14を全て“０”レベルにしたが、これはＸ1 ＝１の時と
同じようにＷ11〜Ｗ14の内の１つを“０”レベルにして
も良い。
Ｗ11〜Ｗ14、およびＷ21〜Ｗ24の真理値表を３つのアド
レスＡ0 〜Ａ2 の場合について示している。なお、この
例では、読出し時、例えばＸ1 ＝０ならば信号Ｗ11〜Ｗ
14を全て“０”レベルにしたが、これはＸ1 ＝１の時と
同じようにＷ11〜Ｗ14の内の１つを“０”レベルにして
も良い。
【００３５】図１２は、この発明の他の実施の形態を示
すもので、前記図１におけるセルトランジスタＣＴ4 と
接地点間にプログラム時に“０”レベル、読出し時に
“１”レベルとなる信号φで導通制御されるＮチャネル
型のＭＯＳトランジスタ40を設けたものである。図１２
において、前記図１と同一構成部分には同じ符号を付し
てその詳細な説明は省略する。このような構成によれ
ば、プログラム時にドレインに高電圧が印加された時、
セルトランジスタＣＴ1 〜ＣＴ4 からのリーク電流があ
ったとしてもこのリーク電流をトランジスタ40で遮断で
きるので、ドレイン電位の低下を防いでプログラム特性
の悪化を防止できる。なお、このトランジスタ40は複数
のセルブロックで共用しても良い。
すもので、前記図１におけるセルトランジスタＣＴ4 と
接地点間にプログラム時に“０”レベル、読出し時に
“１”レベルとなる信号φで導通制御されるＮチャネル
型のＭＯＳトランジスタ40を設けたものである。図１２
において、前記図１と同一構成部分には同じ符号を付し
てその詳細な説明は省略する。このような構成によれ
ば、プログラム時にドレインに高電圧が印加された時、
セルトランジスタＣＴ1 〜ＣＴ4 からのリーク電流があ
ったとしてもこのリーク電流をトランジスタ40で遮断で
きるので、ドレイン電位の低下を防いでプログラム特性
の悪化を防止できる。なお、このトランジスタ40は複数
のセルブロックで共用しても良い。
【００３６】図１３は、前記図１の回路をマトリックス
状に形成する際の他の構成例を示している。この回路
は、前記図７のメモリセルブロックＢ1 〜Ｂm の１つの
ブロックに対応しており、このような構成ではセルトラ
ンジスタの制御ゲートに信号Ｘ1 ，Ｘ2 ，…で制御され
るＭＯＳトランジスタＱＴ1 ，ＱＴ2 ，…を設け、これ
らのトランジスタＱＴ1 ，ＱＴ2 ，…を介して信号を入
力しているので、信号Ｗ11，Ｗ12，…と対応するメモリ
ブロックへ入力されるところの信号Ｚ2 ，Ｚ3 ，…，Ｚ
m 等と論理を取って対応するメモリブロックへ入力され
る信号Ｗ1n1 ，…，Ｗ121 ，Ｗ111 が高電圧になるよう
にしてやれば、どのメモリブロックからでも自由にプロ
グラムできる。この際、アルミの２層配線を用い、信号
Ｗ111 ，Ｗ121 ，…，Ｗ1n1 を２層目のアルミ配線で配
線すれば、信号Ｗ111 ，Ｗ121 ，…，Ｗ1n1 の配線を増
やしたことによるチップサイズの増加は少なくて済む。
状に形成する際の他の構成例を示している。この回路
は、前記図７のメモリセルブロックＢ1 〜Ｂm の１つの
ブロックに対応しており、このような構成ではセルトラ
ンジスタの制御ゲートに信号Ｘ1 ，Ｘ2 ，…で制御され
るＭＯＳトランジスタＱＴ1 ，ＱＴ2 ，…を設け、これ
らのトランジスタＱＴ1 ，ＱＴ2 ，…を介して信号を入
力しているので、信号Ｗ11，Ｗ12，…と対応するメモリ
ブロックへ入力されるところの信号Ｚ2 ，Ｚ3 ，…，Ｚ
m 等と論理を取って対応するメモリブロックへ入力され
る信号Ｗ1n1 ，…，Ｗ121 ，Ｗ111 が高電圧になるよう
にしてやれば、どのメモリブロックからでも自由にプロ
グラムできる。この際、アルミの２層配線を用い、信号
Ｗ111 ，Ｗ121 ，…，Ｗ1n1 を２層目のアルミ配線で配
線すれば、信号Ｗ111 ，Ｗ121 ，…，Ｗ1n1 の配線を増
やしたことによるチップサイズの増加は少なくて済む。
【００３７】また、各列線毎にラッチ回路を設けてお
き、これらのラッチ回路に書込むべきデータをラッチす
るようにし、１行分のメモリセルのラッチされたデータ
に基づいて各列線の電位を高電位にしたり０Ｖにしたり
すれば、１行分の全列線のメモリセルを全てプログラム
出来るので、前記図７に示したアレイ分割ＭＯＳトラン
ジスタＱＤ2 〜ＱＤm を省略することが出来る。
き、これらのラッチ回路に書込むべきデータをラッチす
るようにし、１行分のメモリセルのラッチされたデータ
に基づいて各列線の電位を高電位にしたり０Ｖにしたり
すれば、１行分の全列線のメモリセルを全てプログラム
出来るので、前記図７に示したアレイ分割ＭＯＳトラン
ジスタＱＤ2 〜ＱＤm を省略することが出来る。
【００３８】
【発明の効果】以上説明したようにこの発明によれば、
電気的にデータの書き換えが可能でありながらメモリセ
ルサイズを小さくできるとともに低コスト化が図れ、Ｕ
ＶＥＰＲＯＭの様にチップ上のメモリセル全てを同時に
消去するのではなく、チップ上のメモリセルを複数のブ
ロックに分割し、ブロック毎にデータの書き換えができ
るが得られる。
電気的にデータの書き換えが可能でありながらメモリセ
ルサイズを小さくできるとともに低コスト化が図れ、Ｕ
ＶＥＰＲＯＭの様にチップ上のメモリセル全てを同時に
消去するのではなく、チップ上のメモリセルを複数のブ
ロックに分割し、ブロック毎にデータの書き換えができ
るが得られる。
【図１】この発明の一実施の形態に係わる不揮発性半導
体記憶装置について説明するための図。
体記憶装置について説明するための図。
【図２】上記図１の回路の動作を説明するためのタイミ
ングチャート。
ングチャート。
【図３】上記図１の回路の動作を説明するためのタイミ
ングチャート。
ングチャート。
【図４】上記図１の回路におけるセルトランジスタの構
成例を示す図。
成例を示す図。
【図５】上記図１の回路におけるセルトランジスタの構
成例を示す図。
成例を示す図。
【図６】上記図１の回路におけるセルトランジスタの構
成例を示す図。
成例を示す図。
【図７】上記図１のセルトランジスタをマトリックス状
に配置して形成したメモリの構成例を示す図。
に配置して形成したメモリの構成例を示す図。
【図８】上記図７の回路の動作を説明するためのタイミ
ングチャート。
ングチャート。
【図９】上記図７の回路の動作を説明するためのタイミ
ングチャート。
ングチャート。
【図１０】上記図７の回路における各信号のレベルを示
す図。
す図。
【図１１】上記図７の回路における各信号のレベルを示
す図。
す図。
【図１２】この発明の他の実施の形態について説明する
ための図。
ための図。
【図１３】この発明の他の実施の形態について説明する
ための図。
ための図。
【図１４】セルトランジスタのシンボルを示す図。
【図１５】上記図１４に示したセルトランジスタの制御
ゲート電圧−ドレイン電流特性を示す図。
ゲート電圧−ドレイン電流特性を示す図。
【図１６】上記図１４のセルトランジスタを用いて構成
したＥＥＰＲＯＭの回路構成例を示す図。
したＥＥＰＲＯＭの回路構成例を示す図。
【図１７】上記図１６の回路のパターン構成例を示す
図。
図。
ＳＴ…選択用トランジスタ、ＣＴ1 〜ＣＴ4 …セルトラ
ンジスタ、40…プログラム時に遮断されるトランジス
タ、37…行デコーダ、38…第１の列デコーダ、39…第２
の列デコーダ、ＩＯ1 〜ＩＯ8 …データ入出力線、Ｑ1
〜Ｑm …列選択トランジスタ、ＱＤ2 〜ＱＤm …アレイ
分割トランジスタ、ＱＴ1 ，ＱＴ2 ，……トランジス
タ、Ｂ1 〜Ｂm …メモリセルブロック（メモリセルアレ
イ）、Ｘ1，Ｘ2 ，…，Ｙ1 〜Ｙm ，Ｗ11〜Ｗ1n，Ｗ21
〜Ｗ2n，Ｗ111 〜Ｗ1n1 …信号。
ンジスタ、40…プログラム時に遮断されるトランジス
タ、37…行デコーダ、38…第１の列デコーダ、39…第２
の列デコーダ、ＩＯ1 〜ＩＯ8 …データ入出力線、Ｑ1
〜Ｑm …列選択トランジスタ、ＱＤ2 〜ＱＤm …アレイ
分割トランジスタ、ＱＴ1 ，ＱＴ2 ，……トランジス
タ、Ｂ1 〜Ｂm …メモリセルブロック（メモリセルアレ
イ）、Ｘ1，Ｘ2 ，…，Ｙ1 〜Ｙm ，Ｗ11〜Ｗ1n，Ｗ21
〜Ｗ2n，Ｗ111 〜Ｗ1n1 …信号。
Claims (22)
- 【請求項１】 浮遊ゲートと制御ゲートを有し、上記浮
遊ゲートの電荷蓄積状態に応じてデータを記憶する複数
のメモリセルと、 各々が上記メモリセルがマトリックス状に配置され、こ
の各々の同一行のメモリセルが複数の行線の１つに共通
接続され、且つ各々の同一列のメモリセルが複数の列線
の１つに共通接続されて形成された複数のメモリセルア
レイと、 少なくとも１つの上記メモリセルアレイ、及びこのメモ
リセルアレイ中の少なくとも１つのメモリセルを選択す
る選択手段と、 上記選択手段で選択されたメモリセルアレイ中のメモリ
セルをプログラムするプログラム手段とを具備すること
を特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記複数のメモリセルアレイにおける同
一行の行線どうしはそれぞれ、共通接続されることを特
徴とする請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 少なくとも１つの前記メモリセルアレイ
の列線は、少なくとも他の１つの前記メモリセルアレイ
の列線とは行方向に離隔して配置されることを特徴とす
る請求項１に記載の不揮発性半導体記憶装置。 - 【請求項４】 浮遊ゲートと制御ゲートを有し、上記浮
遊ゲートの電荷蓄積状態に応じてデータを記憶する複数
のメモリセルと、 各々が上記メモリセルがマトリックス状に配置され、こ
の各々の同一行のメモリセルが複数の行線の１つに共通
接続され、且つ各々の同一列のメモリセルが複数の列線
の１つに共通接続されて形成された複数のメモリセルア
レイと、 上記各メモリセルアレイの列を選択する複数の列選択ト
ランジスタと、 上記列選択トランジスタを介して上記複数のメモリセル
アレイに含まれる列線の１つに接続され、且つ他の列選
択トランジスタを介して他のメモリセルアレイに含まれ
る列線の１つに接続されるデータ入出力線と、 少なくとも１つの上記メモリセルアレイ、及びこのメモ
リセルアレイ中の少なくとも１つのメモリセルを選択す
る選択手段と、 上記選択手段で選択されたメモリセルアレイ中のメモリ
セルをプログラムするプログラム手段とを具備すること
を特徴とする不揮発性半導体記憶装置。 - 【請求項５】 浮遊ゲートと制御ゲートを有し、上記浮
遊ゲートの電荷蓄積状態に応じてデータを記憶する複数
のメモリセルと、 各々が上記メモリセルがマトリックス状に配置され、こ
の各々の同一行のメモリセルが複数の行線の１つに共通
接続され、且つ各々の同一列のメモリセルが複数の列線
の１つに共通接続されて形成された複数のメモリセルア
レイと、 上記各メモリセルアレイの列を選択する複数の列選択ト
ランジスタと、 上記列選択トランジスタを介して上記複数のメモリセル
アレイに含まれる列線の１つに接続され、且つ他の列選
択トランジスタを介して他のメモリセルアレイに含まれ
る列線の１つに接続されるデータ入出力線と、 少なくとも１つの上記メモリセルアレイ、及びこのメモ
リセルアレイ中の少なくとも１つのメモリセルを選択す
る選択手段と、 上記選択手段で選択されたメモリセルアレイ中のメモリ
セルをプログラムするプログラム手段とを具備し、 上記複数のメモリセルアレイにおける同一行の行線どう
しはそれぞれ、共通接続されることを特徴とする不揮発
性半導体記憶装置。 - 【請求項６】 少なくとも１つの前記メモリセルアレイ
の列線は、少なくとも他の１つの前記メモリセルアレイ
の列線とは行方向に離隔して配置されることを特徴とす
る請求項４に記載の不揮発性半導体記憶装置。 - 【請求項７】 前記選択手段によって選択されたメモリ
セルアレイの選択されたメモリセルに前記データ入出力
線を介してデータがプログラムされ、前記選択手段によ
って選択されたメモリセルアレイの選択されたメモリセ
ルから前記データ入出力線を介してデータが読み出され
ることを特徴とする請求項４に記載の不揮発性半導体記
憶装置。 - 【請求項８】 浮遊ゲートと制御ゲートを有し、上記浮
遊ゲートの電荷蓄積状態に応じてデータを記憶する複数
のメモリセルと、 各々が上記メモリセルがマトリックス状に配置され、こ
の各々の同一行のメモリセルが複数の行線の１つに共通
接続され、且つ各々の同一列のメモリセルが複数の列線
の１つに共通接続されて形成された複数のメモリセルア
レイと、 上記各メモリセルアレイに接続されるデータ入出力線
と、 少なくとも１つの上記メモリセルアレイ、及びこのメモ
リセルアレイ中の少なくとも１つのメモリセルを選択す
る選択手段と、 上記選択手段で選択されたメモリセルアレイ中のメモリ
セルをプログラムするプログラム手段とを具備すること
を特徴とする不揮発性半導体記憶装置。 - 【請求項９】 前記複数のメモリセルアレイにおける同
一行の行線どうしはそれぞれ、共通接続されることを特
徴とする請求項８に記載の不揮発性半導体記憶装置。 - 【請求項１０】 少なくとも１つの前記メモリセルアレ
イの列線は、少なくとも他の１つの前記メモリセルアレ
イの列線とは行方向に離隔して配置されることを特徴と
する請求項８に記載の不揮発性半導体記憶装置。 - 【請求項１１】 浮遊ゲートと制御ゲートを有し、上記
浮遊ゲートの電荷蓄積状態に応じてデータを記憶する複
数のメモリセルと、 各々が上記メモリセルがマトリックス状に配置され、こ
の各々の同一行のメモリセルが複数の行線の１つに共通
接続され、且つ各々の同一列のメモリセルが複数の列線
の１つに共通接続されて形成された複数のメモリセルア
レイと、 少なくとも１つの上記メモリセルアレイ、及びこのメモ
リセルアレイ中の少なくとも１つのメモリセルを選択す
る選択手段と、 上記各メモリセルアレイに接続されるデータ入出力線
と、 上記データ入出力線と上記各メモリアレイとの間に挿入
され、上記選択手段で選択されたメモリアレイの選択さ
れた列線を上記データ入出力線に接続するスイッチ手段
と、 上記選択手段で選択されたメモリセルアレイ中のメモリ
セルをプログラムするプログラム手段とを具備すること
を特徴とする不揮発性半導体記憶装置。 - 【請求項１２】 前記複数のメモリセルアレイにおける
同一行の行線どうしはそれぞれ、共通接続されることを
特徴とする請求項１１に記載の不揮発性半導体記憶装
置。 - 【請求項１３】 少なくとも１つの前記メモリセルアレ
イの列線は、少なくとも他の１つの前記メモリセルアレ
イの列線とは行方向に離隔して配置されることを特徴と
する請求項１１に記載の不揮発性半導体記憶装置。 - 【請求項１４】 前記選択手段によって選択されたメモ
リセルアレイの選択されたメモリセルに、前記データ入
出力線と選択された列線とを介してデータがプログラム
され、前記選択手段によって選択されたメモリセルアレ
イの選択されたメモリセルから選択された列線と前記デ
ータ入出力線とを介してデータが読み出されることを特
徴とする請求項１１に記載の不揮発性半導体記憶装置。 - 【請求項１５】 浮遊ゲートと制御ゲートを有し、上記
浮遊ゲートの電荷蓄積状態に応じてデータを記憶する複
数のメモリセルと、 各々が上記メモリセルがマトリックス状に配置され、こ
の各々の同一行のメモリセルが複数の行線の１つに共通
接続され、且つ各々の同一列のメモリセルが複数の列線
の１つに共通接続されて形成された複数のメモリセルア
レイと、 上記各メモリセルアレイの行を選択する信号線と、 上記各メモリアレイの行線と上記信号線との間に設けら
れたスイッチング手段と、 少なくとも１つの上記メモリセルアレイ、及びこのメモ
リセルアレイ中の少なくとも１つのメモリセルを選択す
る選択手段と、 上記選択手段で選択されたメモリセルアレイ中のメモリ
セルをプログラムするプログラム手段とを具備すること
を特徴とする不揮発性半導体記憶装置。 - 【請求項１６】 前記各メモリセルアレイの行線は、オ
ン状態の前記スイッチング手段を介して前記信号線から
の信号によって選択されることを特徴とする請求項１５
に記載の不揮発性半導体記憶装置。 - 【請求項１７】 第１層目のアルミの配線層と第２層目
のアルミの配線とを備え、前記信号線は、第１層目のア
ルミの配線層または第２層目のアルミの配線層によって
形成されることを特徴とする請求項１５または１６に記
載の不揮発性半導体記憶装置。 - 【請求項１８】 浮遊ゲートと制御ゲートを有し、上記
浮遊ゲートの電荷蓄積状態に応じてデータを記憶する複
数のメモリセルと、 各々が上記メモリセルがマトリックス状に配置され、こ
の各々の同一行のメモリセルが複数の行線の１つに共通
接続され、且つ各々の同一列のメモリセルが複数の列線
の１つに共通接続されて形成された複数のメモリセルア
レイと、 上記各メモリセルアレイの列を選択する複数の列選択ト
ランジスタと、 上記列選択トランジスタを介して上記複数のメモリセル
アレイに含まれる列線の１つに接続され、且つ他の列選
択トランジスタを介して他のメモリセルアレイに含まれ
る列線の１つに接続されるデータ入出力線と、 上記各メモリセルアレイの行を選択する信号線と、 上記各メモリアレイの行線と上記信号線との間に設けら
れたスイッチング手段と、 少なくとも１つの上記メモリセルアレイ、及びこのメモ
リセルアレイ中の少なくとも１つのメモリセルを選択す
る選択手段と、 上記選択手段で選択されたメモリセルアレイ中のメモリ
セルをプログラムするプログラム手段とを具備すること
を特徴とする不揮発性半導体記憶装置。 - 【請求項１９】 前記各メモリセルアレイの行線は、オ
ン状態の前記スイッチング手段を介して前記信号線から
の信号によって選択されることを特徴とする請求項１８
に記載の不揮発性半導体記憶装置。 - 【請求項２０】 第１層目のアルミの配線層と第２層目
のアルミの配線とを備え、前記信号線は、第１層目のア
ルミの配線層または第２層目のアルミの配線層によって
形成されることを特徴とする請求項１８または１９に記
載の不揮発性半導体記憶装置。 - 【請求項２１】 少なくとも１つの前記メモリセルアレ
イの列線は、少なくとも他の１つの前記メモリセルアレ
イの列線とは行方向に離隔して配置されることを特徴と
する請求項１８ないし２０いずれか１つの項に記載の不
揮発性半導体記憶装置。 - 【請求項２２】 前記選択手段によって選択されたメモ
リセルアレイの選択されたメモリセルに前記データ入出
力線を介してデータがプログラムされ、前記選択手段に
よって選択されたメモリセルアレイの選択されたメモリ
セルから前記データ入出力線を介してデータが読み出さ
れることを特徴とする請求項１８ないし２１いずれか１
つの項に記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27795796A JP2845843B2 (ja) | 1996-10-21 | 1996-10-21 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27795796A JP2845843B2 (ja) | 1996-10-21 | 1996-10-21 | 不揮発性半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25435493A Division JP2667626B2 (ja) | 1993-10-12 | 1993-10-12 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09120689A true JPH09120689A (ja) | 1997-05-06 |
| JP2845843B2 JP2845843B2 (ja) | 1999-01-13 |
Family
ID=17590638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27795796A Expired - Lifetime JP2845843B2 (ja) | 1996-10-21 | 1996-10-21 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845843B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010199235A (ja) | 2009-02-24 | 2010-09-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP4856203B2 (ja) | 2009-03-23 | 2012-01-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5769585A (en) * | 1980-10-15 | 1982-04-28 | Toshiba Corp | Non-volatile semiconductor memory |
| JPS5771587A (en) * | 1980-10-22 | 1982-05-04 | Toshiba Corp | Semiconductor storing device |
| JPS58137178A (ja) * | 1982-02-05 | 1983-08-15 | Toshiba Corp | 記憶装置 |
-
1996
- 1996-10-21 JP JP27795796A patent/JP2845843B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5769585A (en) * | 1980-10-15 | 1982-04-28 | Toshiba Corp | Non-volatile semiconductor memory |
| JPS5771587A (en) * | 1980-10-22 | 1982-05-04 | Toshiba Corp | Semiconductor storing device |
| JPS58137178A (ja) * | 1982-02-05 | 1983-08-15 | Toshiba Corp | 記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2845843B2 (ja) | 1999-01-13 |
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