JPH11328986A - 半導体記憶装置およびそのマルチライト方法 - Google Patents

半導体記憶装置およびそのマルチライト方法

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JPH11328986A
JPH11328986A JP12865998A JP12865998A JPH11328986A JP H11328986 A JPH11328986 A JP H11328986A JP 12865998 A JP12865998 A JP 12865998A JP 12865998 A JP12865998 A JP 12865998A JP H11328986 A JPH11328986 A JP H11328986A
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memory device
circuit
sector
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博功 中村
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Abstract

(57)【要約】 【課題】 半導体記憶装置のテストモードにおけるマル
チライト時にソース線電位が浮き書込み効率が低下す
る。 【解決手段】 ４バイトのマルチライトを行う場合、４
つのセクタＳＥ１〜ＳＥ４について１バイトずつの同時
書込みを行う。これにより、各セクタＳＥ１〜ＳＥ４に
１対１対応で設けられたソーススイッチＳＷ１〜ＳＷ４
を流れる電流は、１つのセクタについて４バイト書込み
を行う場合にソーススイッチに流れる電流の１／４にな
る。 【効果】 マルチライト時にもソース線Ｓ１〜Ｓ４の電
位が浮くことがなく、ソーススイッチＳＷ１〜ＳＷ４の
トランジスタサイズを大きくしなくても済む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
特にセクタごとにソーススイッチを備える半導体記憶装
置の書込みテストや消去前書込み時に行われる一斉書込
み、すなわちマルチライトの方法およびその対象となる
半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置に対する書込みテスト
は、半導体記憶装置の信頼性を高めるためには極めて重
要である。ここで、書込みテストとは、半導体記憶装置
に一斉に、オール“０”や“１”と“０”の繰返しパタ
ーン等の定型的なパターンを書込んで、それを読出して
書込みデータの比較により合否を判定するものである。
【０００３】このようなマルチライトによる書込みテス
トは、近年、急速に使用されるようになってきたフラッ
シュメモリ等のＥＥＰＲＯＭに対する消去前書込み時に
も同様に行うことが必要とされる。すなわち、ＥＥＰＲ
ＯＭの消去ベリファイを行うに当たり、消去処理をする
前に全メモリセルを一旦、書込み状態にする必要があ
る。これは、“０”を記憶しているメモリセルと、
“１”を記憶しているメモリセルでは、フローティング
ゲートの電子注入量が異なるので、これらのセルを同時
に消去すると、一方が過消去状態になってしまうため、
これを防止するためである。
【０００４】特に、ＥＥＰＲＯＭなど不揮発性半導体記
憶装置では、読出しに要する時間に比べ、書込みに要す
る時間は非常に長く、１メモリセル当たり数１０μｓも
かかる。記憶容量の増加に伴い、全てのメモリセルをテ
ストする時間は数１０ｓもかかるようになった。これを
解決するため、複数のメモリセルに一括して書込む方
法、即ちマルチライト方法が採用されるようになった。
【０００５】また、不揮発性半導体記憶装置は、紫外線
消去型の半導体記憶装置と異なり、電気的に消去するた
め、消去時にメモリセルのソース電位をフローティング
状態にする必要がある。このため、複数のメモリセルの
ソースと接地線との間にソーススイッチを設けている。
記憶容量の増加に伴い、全メモリセルを一括消去するた
めには、消去用のバイアスを与えるための昇圧電源の電
流容量を極めて大きくしなければならない。これを解決
するため、１つの半導体記憶装置を複数のセクタに分割
し、一括消去できるメモリセルの数を制限するようにし
ている。各セクタには、１つずつソーススイッチを設
け、消去するセクタを選択できるようにしている。
【０００６】従来のこの種の半導体記憶装置のマルチラ
イト方法は、書込み時間を短縮するため、ビット線選択
回路をマルチ選択して、セクタごとに複数バイトを一斉
に書込み、これをセクタの個数分だけ繰返すことにより
行っている。したがって、いま、１つのワード線当たり
Ｂバイト構成のセクタＭ個から成るメモリセルアレイを
有する半導体記憶装置の場合、Ｂバイトを一斉選択する
と８Ｂビットへの一斉書込みをＭ回だけ繰返すことにな
り、電源からビット線選択回路，ビット線，メモリセル
およびソース線を通ってソーススイッチに流れ込む電流
は８Ｂビット分にもなる。
【０００７】図９と図１０は、この様子を端的に示す。
通常の書込みであれば図９の○で囲んだ１つのメモリセ
ル分の電流がソーススイッチに流れるだけであるが、マ
ルチライト時には、ソーススイッチには図１０に楕円形
で囲んだだけのメモリセル分の電流が流れることにな
る。図１０では、４ビット分だけを示したが実際には８
〜６４ビット程度となる。
【０００８】なお、フラッシュメモリの場合には、この
ようなマルチライトは、例えばゲート電圧１０〜１２
［Ｖ］、ドレイン電圧５［Ｖ］、ソース電圧０［Ｖ］に
設定して行う。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置のマルチライト方法では、同一セクタ内でＮバ
イトの一斉書込みを行う場合、ソーススイッチには、通
常書込みの場合のＮ倍の電流が流れることになる。この
大電流のため、ソース電位が接地電位から浮き、正常な
量の電子を注入あるいは抽出できず、正しい情報を書き
込めなかったり、記憶情報の保持時間の低下を招く。ま
た、正常な量の電子を注入あるいは抽出するには長時間
を要し、書込み効率が非常に悪化する。これを避けるに
は、ソーススイッチの能力を向上させればよいが、それ
ではソーススイッチのトランジスタサイズが大きくなる
という問題点がある。
【００１０】本発明の目的は、ソーススイッチのトラン
ジスタサイズを大きくすることなく、書込み効率の低下
を阻止する半導体記憶装置のマルチライト方法を提供す
ることにある。
【００１１】
【課題を解決するための手段】本発明の半導体記憶装置
のマルチライト方法は、メモリセルアレイが複数バイト
構成の複数セクタから成り、前記セクタと１対１対応の
ソーススイッチを備えた半導体記憶装置のマルチライト
方法において、複数のソーススイッチを同時に活性化す
ることにより、対応するセクタについて同時書込みを行
うことを特徴とする。
【００１２】本発明の好ましい実施の形態としての半導
体記憶装置のマルチライト方法は、前記複数セクタの選
択は、複数のソーススイッチを同時に活性化することに
より行うことを特徴とする。
【００１３】本発明の好ましい実施の形態としての半導
体記憶装置のマルチライト方法は、前記複数セクタの選
択は、全てのソーススイッチを同時に活性化し、ビット
線選択回路により複数セクタの複数ビット線を活性化す
ることにより行うことを特徴とする。
【００１４】本発明の好ましい実施の形態としての半導
体記憶装置のマルチライト方法は、前記同時書込みは、
セクタ当たり１バイトまたは２バイト単位に行うことを
特徴とする。
【００１５】本発明の好ましい実施の形態としての半導
体記憶装置のマルチライト方法は、前記マルチライトに
は、不揮発性半導体記憶装置に対する消去前書込みを含
むことを特徴とする。
【００１６】本発明の好ましい実施の形態としての半導
体記憶装置のマルチライト方法は、前記半導体記憶装置
は、半導体基板と、該半導体基板の主面に形成されたＮ
ウェル，Ｐウェル，ソース領域およびドレイン領域と、
少なくとも前記ソース領域およびドレイン領域の間の半
導体領域の上方に形成されたフローティングゲートおよ
びコントロールゲートとを有するメモリトランジスタを
メモリセルとすることを特徴とする。
【００１７】また、本発明の半導体記憶装置は、半導体
基板上に行方向および列方向に各々配列された複数のメ
モリトランジスタから成る複数のセクタと、前記各行方
向に配列された１群のメモリトランジスタのコントロー
ルゲートに前記全セクタにわたり共通に接続されたワー
ド線と、前記各列方向に配列された１群のメモリトラン
ジスタのドレイン領域に共通に接続されたビット線と、
前記セクタ内の全ソース領域に共通に接続されたソース
線と、少なくとも１つの前記ワード線を選択するワード
線選択回路と、少なくとも１つの前記ビット線を選択す
る前記セクタごとのビット線選択回路と、前記ソース線
が接続された前記セクタごとのソース回路と、前記ビッ
ト線選択回路およびソース回路を選択することによりセ
クタを選択するセクタ選択回路と、前記ワード線選択回
路，ビット線選択回路，ソース回路およびセクタ選択回
路を制御する書込／消去制御回路とを備え、マルチライ
ト時には、前記書込／消去制御回路は前記セクタ回路に
対して、同時に複数セクタを選択するような信号を前記
ソース回路とビット選択回路に出力させて、同時に書込
みを行うことを特徴とする。
【００１８】本発明は、１つのソーススイッチに集中し
ていたマルチライト時のソース電流を、複数セクタのソ
ーススイッチを同時に活性化することによって分散さ
せ、これによってソーススイッチのトランジスタサイズ
を大きくすることなく、従来と同様なマルチライトを可
能化したものである。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。
【００２０】本発明の半導体記憶装置は、半導体基板上
に行方向および列方向に各々配列された複数のメモリト
ランジスタから成る複数のセクタと、前記各行方向に配
列された１群のメモリトランジスタのコントロールゲー
トに前記複数セクタにわたり共通に接続されたワード線
と、前記各列方向に配列された１群のメモリトランジス
タのドレイン領域に共通に接続されたビット線と、前記
セクタ内の全ソース領域に共通に接続されたソース線
と、少なくとも１つの前記ワード線を選択するワード線
選択回路と、少なくとも１つの前記ビット線を選択する
前記セクタごとのビット線選択回路と、前記ソース線が
接続された前記セクタごとのソース回路と、前記ビット
線選択回路およびソース回路を選択することによりセク
タを選択するセクタ選択回路と、前記ワード線選択回
路，ビット線選択回路，ソース回路およびセクタ選択回
路を制御する書込／消去制御回路とを備え、マルチライ
ト時には、前記書込／消去制御回路は前記セクタ回路に
対して、同時に複数セクタを選択するような信号を前記
ソース回路とビット選択回路に出力させて、同時に書込
みを行うことを特徴とする。
【００２１】また、本発明の半導体記憶装置のマルチラ
イト方法は、メモリセルアレイが複数バイト構成の複数
セクタから成り、前記セクタと１対１対応のソーススイ
ッチを備えた半導体記憶装置のマルチライト方法におい
て、複数のソーススイッチを同時に活性化することによ
り、対応するセクタについて同時書込みを行うことを特
徴とする。
【００２２】以下、本発明の実施例について図面を参照
して説明する。
【００２３】図１は、本発明の一実施例の概念図であ
る。図１は４つのセクタＳＥ１〜ＳＥ４から成るメモリ
セルアレイＭＡと、セクタＳＥ１〜ＳＥ４と１対１対応
に設けられたソーススイッチＳＷ１〜ＳＷ４を示す。図
中の●と○は１バイトのメモリセル群を示し、したがっ
て各セクタＳＥ１〜ＳＥ４は４バイト構成となる。ここ
で、１バイトとは、通常動作時に一括して読出したり、
書込むビットの単位とする。●はマルチライト時に選択
される１バイトのメモリセル群を示し、各セクタＳＥ１
〜ＳＥ４には●が１つ示されているから、各セクタＳＥ
１〜ＳＥ４の１バイト、したがって総計４バイトが同時
に書込まれることになる。書込み時の電流は電源（図示
省略）からメモリセルアレイＭＡを経てソーススイッチ
ＳＷ１〜ＳＷ４に流れるが、各ソーススイッチＳＷ１〜
ＳＷ４は１バイト分の電流を流すだけでよい。ソースス
イッチＳＷ１〜ＳＷ４の具体的回路は図９や図１０に示
したものと同様である。マルチライトは、メモリセルア
レイＭＡ内の全てのメモリセルについて書込みを行うも
のであるから、図中の○について、順次に選択して書込
んでいく。
【００２４】図２は、図１に示した概念下にマルチライ
トされるセクタとその書込みおよび消去に必要な周辺回
路の具体例を示したものである。図２では、図面の繁雑
化を回避して、２つのセクタＳＥ１〜ＳＥ２のみを図示
した。セクタＳＥ１とＳＥ２は、ｎ行×ｍ行のマトリク
スの交点付近に形成されたメモリセルｎｍ個のＭ１１１
〜Ｍ１ｎｍとＭ２１１〜Ｍ２ｎｍから成る。
【００２５】各メモリセルのフローティングゲートは、
セクタＳＥ１，ＳＥ２間にわたってワード線Ｗ１〜Wｎ
に接続されている。例えば、セクタＳＥ１のメモリセル
Ｍ１１１〜Ｍ１１ｍとセクタＳＥ２のメモリセルＭ２１
１〜Ｍ２１ｍとは、同じワード線Ｗ１に接続されてい
る。ｎ個のワード線Ｗ１〜Ｗｎはワード線選択回路ＷＳ
によって、いずれか１つが選択される。ここで、ワード
線選択回路ＷＳには、図示しないＣＰＵなどからアドレ
ス信号が供給される。
【００２６】また、各メモリセルのドレインは、セクタ
ＳＥ１，ＳＥ２ごとに、かつビットごとに、ビット線Ｄ
１１〜Ｄ１ｍ，Ｄ２１〜Ｄ２ｍに接続されている。例え
ば、セクタＳＥ１のメモリセルＭ１１１〜Ｍ１ｎ１はビ
ット線Ｄ１１，セクタＳＥ２のメモリセルＭ２１１〜Ｍ
２ｎ１はビット線Ｄ２１にそれぞれ接続されている。セ
クタＳＥ１のビット線Ｄ１１〜Ｄ１ｍはビット線選択回
路ＢＳ１、セクタＳＥ２のビット線Ｄ２１〜Ｄ２ｍはビ
ット線選択回路ＢＳ２によって選択される。ここで、ビ
ット線選択回路ＢＳ１，ＢＳ２には、図示しないＣＰＵ
などからアドレス信号が供給される。
【００２７】また、各メモリセルのソースは、セクタＳ
Ｅ１，ＳＥ２ごとに１つのソース線Ｓ１，Ｓ２にまとめ
られてソース回路ＳＣ１，ＳＣ２に接続される。ソース
回路ＳＣ１，ＳＣ２は図１のソーススイッチＳＷ１，Ｓ
Ｗ２を含み、したがって、セクタＳＥ１，ＳＥ２からソ
ース回路ＳＣ１，ＳＣ２に至る接続は図９，図１０と同
様である。
【００２８】本メモリセルＭ１１１等は、図３にその詳
細な構造を示すように、Ｐ型の半導体基板と、該半導体
基板の主面に形成されたＮウェルＮＷ，ＰウェルＰＷ，
ソースおよびドレインと、少なくとも前記ソースおよび
ドレインの間の半導体領域の上方に形成されたフローテ
ィングゲートおよびコントロールゲートとを有するフラ
ッシュメモリトランジスタである。
【００２９】なお、図４には、各領域に印加される電圧
を動作モードごとに表示している。かかる電圧の下、１
ビット単位で行われるチャネルホットエレクトロン方式
による書込時の電流はビット当たり４００［μＡ］、ま
た１セクタ単位で行うＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈ
ｅｉｍ）方式による消去時の電流はセクタ当たり１［μ
Ａ］以下である。
【００３０】再び図２において、セクタＳＥ１のＰウェ
ルＰＷ１とＮウェルＮＷ１はウェル回路ＷＣ１、セクタ
ＳＥ２のＰウェルＰＷ２とＮウェルＮＷ２はウェル回路
ＷＣ２に接続される。このようなＰウェル，Ｎウェルに
は、消去時にウェル回路ＷＣ１，ＷＣ２より正電圧が印
加される。このとき、Ｎウェルは半導体基板に電流を流
さない役目を担う。
【００３１】セレクタ選択回路ＳＳは、通常の書込みま
たは消去時には、ＣＰＵ等から供給されるアドレス信号
にもとづき、セクタ選択信号ＴＳ１，ＴＳ２を出力して
ビット線選択回路ＢＳ１，ソース回路ＳＣ１およびウェ
ル回路ＷＣ１の組か、またはビット線選択回路ＢＳ２，
ソース回路ＳＣ２およびウェル回路ＷＣ２の組かのいず
れかを選択するが、マルチライト時には両方の組を選択
する。
【００３２】書込／消去制御回路ＷＥは、ＣＰＵ等から
供給されるアドレス信号やモード設定信号にもとづき、
図２に示した全ての回路、すなわち、ワード線選択回路
ＷＳ，ビット線選択回路ＢＳ１，ＢＳ２，ソース回路Ｓ
Ｃ１，ＳＣ２，ウェル回路ＰＷ１，ＮＷ１，ＰＷ２，Ｎ
Ｗ２およびセクタ選択回路ＳＳを制御する。すなわち、
ワード線選択回路ＷＳ，ビット線選択回路ＢＳ１，ＢＳ
２，ソース回路ＳＣ１，ＳＣ２、ウェル回路ＷＣ１，Ｗ
Ｃ２には書込制御信号ＴＰＲＧまたは消去制御信号ＴＥ
ＲＳを供給し、セクタ選択回路ＳＳにはマルチライト信
号ＴＴＭＷとセクタアドレスＴＡを供給する。
【００３３】図５は、セクタ選択回路ＳＳの詳細を、図
１に示したようにセクタが４つある場合に対応して示し
ている。図５の論理回路によれば、マルチライト信号Ｔ
ＴＭＷが低レベルである通常動作時には、アドレス信号
の上位２ビットから成るセクタアドレスＴＡi ，ＴＡ
i+1 のとり得る４組の２値情報によって、唯一つのセク
タ選択信号ＴＳＣが活性化されるだけである。しかし、
マルチライト信号ＴＴＭＷが高レベルであるマルチライ
ト時には、セクタアドレスＴＡi ，ＴＡi+1 の値の如何
に拘わらず、全てのセクタ選択信号ＴＳＣ１〜ＴＳＣ４
が活性化されることになる。
【００３４】図６は、ソース回路ＳＣ１の詳細図を示
す。ソーススイッチ用Ｎチャネルトランジスタは、書込
制御信号ＴＰＲＧとセクタ選択信号ＴＳＣ１が共に高レ
ベルであるときに、すなわち本セクタへの書込み時にオ
ン状態となってソース線Ｓ１と接地間を導通する。しか
し、消去時には、消去制御信号ＴＥＲＳが高レベルとな
るのでオフ状態となりソース線Ｓ１と接地間を遮断す
る。
【００３５】さて、以上に説明した本発明の半導体記憶
装置の動作について図７のタイミングチャートを参照し
ながら説明する。
【００３６】先ず、通常の書込み、例えばメモリセルＭ
１１１に書込みを行う場合には、図７の左側のようなタ
イミングチャートになる。すなわち、この場合には、書
込／消去制御回路ＷＥはマルチライト信号ＴＴＭＷを低
レベルとし、セクタアドレスＴＡi およびＴＡi+1 を低
レベルとするので、セクタ選択回路ＳＳはセクタ選択信
号ＴＳＣ１を高レベルとする。書込／消去制御回路ＷＥ
は、書込制御信号ＴＰＲＧを高レベル、消去制御信号Ｔ
ＥＲＳを低レベルとするので、ソース回路ＳＣ１におい
てソーススイッチ用Ｎチャンネルトランジスタがオン状
態となり、ソース線をＧＮＤ電位とする。しかし、ソー
ス回路ＳＣ２においては、セクタ選択信号ＴＳＣ２が低
レベルであるから、そのソーススイッチ用Ｎチャンネル
トランジスタはオフ状態に留まる。
【００３７】また、ソース回路ＳＣ１と同様の論理で選
択されるウェル回路ＷＣ１はＰウェルＰＷ１とＮウェル
ＮＷ１をＧＮＤに保つ。さらに、書込制御信号ＴＰＲＧ
によって起動されたワード線選択回路ＷＳはアドレス信
号によりワード線Ｗ１を選択して、メモリセルＭ１１１
のフローティングゲートに１２［Ｖ］を印加し、書込制
御信号ＴＰＲＧとセレクタ選択信号ＴＳＣ１によって起
動されたビット線選択回路ＢＳ１はビット線Ｄ１１を選
択して、メモリセルＭ１１１のドレインに５［Ｖ］を印
加する。なお、上記電圧の供給源については従来技術と
変わるところがないので、これ以上の言及はしない。
【００３８】以上の回路動作の結果、図４に表示した書
込動作時の電圧条件を満たすことになり、メモリセルＭ
１１１のフローティングゲートに正電荷が投入され書込
が行われる。
【００３９】次に、図１に示した４つのセクタＳＥ１〜
ＳＥ４の各１バイトに同時書込みを行う４バイトのマル
チライトについて説明する。この場合には、書込／消去
制御回路ＷＥは、上述の各信号の他、マルチライト信号
ＴＴＭＷを高レベルとしてセクタ選択回路ＳＳに出力す
る。セクタ選択回路ＳＳでは、図５に示したように、４
つのセクタ選択信号ＴＳＣ１〜ＴＳＣ４を同時に高レベ
ルにする。この結果、セクタＳＥ１〜ＳＥ４の各ソース
回路ＳＣ１〜ＳＣ４において、ソーススイッチ用Ｎチャ
ンネルトランジスタが同時にオン状態となる。また、セ
クタＳＥ１〜ＳＥ４の各ビット線選択回路ＳＳは、１バ
イト分、すなわち８つのビット線を同時に選択するよう
に動作する。
【００４０】したがって、各セクタＳＥ１〜ＳＥ４の各
ソーススイッチ用Ｎチャンネルトランジスタは、通常書
込み時の８倍の電流、すなわち３．２［ｍＡ］が流れ
る。しかしながら、従来のように、１つのセクタについ
て４バイトのマルチライトをする場合の電流１２．８
［ｍＡ］に比べれば１／４の電流を流すだけでよいこと
になる。
【００４１】また、消去時には、セクタ選択回路ＳＳ
は、セクタアドレスＴＡi とＴＡi+1とによってセクタ
選択信号ＴＳＣ１を高レベルとする。これにより、ビッ
ト線選択回路ＢＳ１はセクタＳＥ１の各ビット線Ｄ１１
〜Ｄ１ｍをフローティグ状態とし、ウェル回路ＷＣ１は
ＰウェルＰＷ１とＮウェルＮＷ１に１０［Ｖ］を供給す
る。また、ソース回路ＳＣ１等では、消去制御信号ＴＥ
ＲＳが高レベルとなっていることから、ソーススイッチ
用Ｎチャンネルトランジスタがオフ状態となってソース
線をフローティング状態にする。さらに、ワード線選択
回路ＷＳはセクタＳＥ１の全ワード線Ｗ１〜Ｗｎに−１
０［Ｖ］を供給する。
【００４２】以上の結果により、図４に表示した消去時
の電圧条件を満たすことにより、セクタＳＥ１の全メモ
リセルＭ１１１〜Ｍ１ｎｍについて、フローティングゲ
ートからの正電荷の放出、すなわち消去が実行される。
【００４３】次に、半導体記憶装置のソーススイッチか
ら接地点に至るまでの引出し線抵抗を考慮した本発明の
実施例について説明する。図８は、８つのセクタＳＥ１
〜ＳＥ８から成るメモリセルアレイを有する半導体記憶
装置の配置例を示す。各セクタＳＥ１〜ＳＥ８と１対１
対応のソーススイッチ用ＮチャンネルトランジスタＴ１
〜Ｔ８のソースは、共通の接地線を介して接地用のパッ
ドＰＡに接続され、半導体記憶装置の外部の接地電位と
接続される。この接地線は固有の抵抗を有しており、接
地線に電流が流れると、トランジスタＴ１〜Ｔ８のソー
スに電圧が生ずる。この電圧は、パッドＰＡから離間し
ているほど、また、電流が大きいほど、大きな電圧とな
り、メモリセルのソース電位を浮かしてしまう。したが
って、図８に示すように各セクタＳＥ１〜ＳＥ８がレイ
アウトされる場合には、マルチライトにおいて４つのセ
クタを選ぶのであればセクタＳＥ１〜ＳＥ４か、または
セクタＳＥ５〜ＳＥ８のいずれかを選ぶようにすれば各
部Ｐ１，Ｐ２，Ｐ３およびＰ４に生ずる電圧を低くする
ことができ、この結果、例えば、セクタＳＥ１，ＳＥ
２，ＳＥ５，ＳＥ６かセクタＳＥ３，ＳＥ４，ＳＥ７，
ＳＥ８のいずれかの組を選ぶ場合より、接地線の抵抗に
よる電圧の発生を少なくすることができる。この結果、
メモリセルへの電子の注入量を短時間に所望の値にする
ことができ、半導体記憶装置の信頼性を向上できる。
【００４４】なお、以上の説明では、ワード線を全セク
タに共通に接続した例を示したが、複数セクタ毎に分割
して接続するようにしてもよい。
【００４５】また、複数のセクタの選択は、複数のソー
ススイッチを同時に活性化することにより行ってもよい
し、全てのソーススイッチを同時に活性化し、ビット線
選択回路により複数のセクタの複数ビット線を活性化す
ることにより行ってもよい。
【００４６】
【発明の効果】本発明は、テストモード時において複数
バイトへの同時書込みを複数セクタに分散して行う構成
としたため、１つのセクタにおけるソーススイッチを流
れる電流をそのセクタ数分の１にまで減少させることが
できるので、ソース線の電位が浮くことがなく、ソース
スイッチのトランジスタサイズを大きくせずして、書込
み効率の低下を阻止することができるという効果を有す
る。
【図面の簡単な説明】
【図１】本発明の一実施例の概念図
【図２】図１に示した実施例の詳細図
【図３】図２に示した実施例のメモリセルの概略図
【図４】図３に示したメモリセルの動作モード別の電圧
条件を示した表
【図５】図２に示した実施例におけるセクタ選択回路を
示す図
【図６】図２に示した実施例におけるソース回路を示す
図
【図７】図２に示した実施例のタイミングチャート
【図８】本発明の他の実施例のブロック図
【図９】従来の通常書込み動作時に選択されるメモリセ
ルの数を示す図
【図１０】従来のマルチライト時に選択されるメモリセ
ルの数を示す図
【符号の説明】 ＳＥ１〜ＳＥ８ セクタ ＳＷ１〜ＳＷ４ ソーススイッチ ＭＡ メモリセルアレイ ＷＥ 書込／消去制御回路 ＳＳ セクタ選択回路 ＷＳ ワード線選択回路 ＢＳ１，ＢＳ２ ビット線選択回路 ＳＣ１，ＳＣ２ ソース回路 ＷＣ１，ＷＣ２ ウェル回路 ＰＷ１，ＰＷ２ Ｐウェル ＮＷ１，ＮＷ２ Ｎウェル Ｗ１〜Ｗｎ ワード線 Ｄ１，Ｄ２，Ｄ１１〜Ｄ１ｍ，Ｄ２１〜Ｄ２ｍ ビット
線 Ｍ１１１〜Ｍ１ｎｍ，Ｍ２１１〜Ｍ２ｎｍ メモリセル Ｓ１〜Ｓ４ ソース線 Ｔ１〜Ｔ８ ソーススイッチ用Ｎチャンネルトランジス
タ ＰＡ パッド Ｐ１〜Ｐ４ 節 ＰＣ 電源回路

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】メモリセルアレイが複数バイト構成の複数
    セクタから成り、前記セクタと１対１対応のソーススイ
    ッチを備えた半導体記憶装置のマルチライト方法におい
    て、 複数セクタを同時に選択し、選択されたセクタに同時書
    込みを行うことを特徴とする半導体記憶装置のマルチラ
    イト方法。
  2. 【請求項２】前記複数セクタの選択は、複数のソースス
    イッチを同時に活性化することにより行うことを特徴と
    する請求項１記載の半導体記憶装置のマルチライト方
    法。
  3. 【請求項３】前記複数セクタの選択は、全てのソースス
    イッチを同時に活性化し、ビット線選択回路により複数
    セクタの複数ビット線を活性化することにより行うこと
    を特徴とする請求項１記載の半導体記憶装置のマルチラ
    イト方法。
  4. 【請求項４】前記同時書込みは、セクタ当たり１バイト
    または２バイト単位に行うことを特徴とする請求項１〜
    請求項３のいずれかに記載の半導体記憶装置のマルチラ
    イト方法。
  5. 【請求項５】前記マルチライトには、不揮発性半導体記
    憶装置に対する消去前書込みを含むことを特徴とする請
    求項１〜請求項４のいずれかに記載の半導体記憶装置の
    マルチライト方法。
  6. 【請求項６】前記半導体記憶装置は、半導体基板と、該
    半導体基板の主面に形成されたＮウェル，Ｐウェル，ソ
    ース領域およびドレイン領域と、少なくとも前記ソース
    領域およびドレイン領域の間の半導体領域の上方に形成
    されたフローティングゲートおよびコントロールゲート
    とを有するメモリトランジスタをメモリセルとすること
    を特徴とする請求項１〜請求項５のいずれかに記載の半
    導体記憶装置のマルチライト方法。
  7. 【請求項７】前記同時に書込みが行われるセクタは、い
    ずれの組合せのセクタであっても、当該ソーススイッチ
    からグランドパッドまでの引出し線の長さの総計が均等
    になるように組合せることを特徴とする請求項１〜請求
    項６のいずれかに記載の半導体記憶装置のマルチライト
    方法。
  8. 【請求項８】半導体基板上に行方向および列方向に各々
    配列された複数のメモリトランジスタから成る複数のセ
    クタと、前記各行方向に配列された１群のメモリトラン
    ジスタのコントロールゲートに前記複数セクタにわたり
    共通に接続されたワード線と、前記各列方向に配列され
    た１群のメモリトランジスタのドレイン領域に共通に接
    続されたビット線と、前記セクタ内の全ソース領域に共
    通に接続されたソース線と、少なくとも１つの前記ワー
    ド線を選択するワード線選択回路と、少なくとも１つの
    前記ビット線を選択する前記セクタごとのビット線選択
    回路と、前記ソース線が接続された前記セクタごとのソ
    ース回路と、前記ビット線選択回路およびソース回路を
    選択することによりセクタを選択するセクタ選択回路
    と、前記ワード線選択回路，ビット線選択回路，ソース
    回路およびセクタ選択回路を制御する書込／消去制御回
    路とを備え、マルチライト時には、前記書込／消去制御
    回路は前記セクタ回路に対して、同時に複数セクタを選
    択するような信号を前記ソース回路とビット選択回路に
    出力させて、同時に書込みを行うことを特徴とする半導
    体記憶装置。
  9. 【請求項９】前記複数セクタの選択は、複数のソースス
    イッチを同時に活性化することにより行うことを特徴と
    する請求項８記載の半導体記憶装置。
  10. 【請求項１０】前記複数セクタの選択は、全てのソース
    スイッチを同時に活性化し、ビット線選択回路により複
    数セクタの複数ビット線を活性化することにより行うこ
    とを特徴とする請求項８記載の半導体記憶装置。
  11. 【請求項１１】前記同時書込みは、セクタ当たり１バイ
    トまたは２バイト単位に行うことを特徴とする請求項８
    〜請求項１０のいずれかに記載の半導体記憶装置。
  12. 【請求項１２】不揮発性半導体記憶装置であって、前記
    マルチライトは、消去前書込みを含むことを特徴とする
    請求項８〜請求項１１のいずれかに記載の半導体記憶装
    置。
  13. 【請求項１３】前記半導体記憶装置は、半導体基板と、
    該半導体基板の主面に形成されたＮウェル，Ｐウェル，
    ソース領域およびドレイン領域と、少なくとも前記ソー
    ス領域およびドレイン領域の間の半導体領域の上方に形
    成されたフローティングゲートおよびコントロールゲー
    トとを有するメモリトランジスタをメモリセルとし、前
    記ＮウェルおよびＰウェルを前記ソース回路と同一条件
    で選択するウェル回路を設けたことを特徴とする請求項
    ８〜請求項１２のいずれかに記載の半導体記憶装置。
  14. 【請求項１４】前記同時書込みが行われるセクタは、い
    ずれの組合せのセクタであっても、当該ソース回路から
    グランドパッドまでの引出し線の長さの総計が均等にな
    るように組合せられたことを特徴とする請求項８〜請求
    項１３のいずれかに記載の半導体記憶装置。
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