JPH09120690A

JPH09120690A - フラッシュＥＥｐｒｏｍメモリシステムとその使用方法

Info

Publication number: JPH09120690A
Application number: JP8171806A
Authority: JP
Inventors: Eliyahou Harari; ハライエリヤホウ
Original assignee: Individual
Current assignee: Individual
Priority date: 1996-06-10
Filing date: 1996-06-10
Publication date: 1997-05-06
Anticipated expiration: 2016-06-10
Also published as: JP2987105B2

Abstract

(57)【要約】（修正有）【課題】メモリの寿命を延長する。【解決手段】フローティングゲートをもつ電界効果トラ
ンジスタを有し、しきい値電圧のレベルがフローティン
グゲートに電荷が存在しないときにある与えられたレベ
ル及びフローティングゲートによって保持される電荷に
よって可変的であるメモリアレイにおいて、アドレスさ
れたセルの状態を変更するとき、２を超える検出可能な
個々のセルの状態に対応する実効的な２を超えるしきい
値電圧がフローテイングゲートの正電荷の量に由来する
ものであって、アドレスされたセルのしきい値電圧が前
記複数のしきい値レベルの１つに略等しくなるまで、ア
ドレスされたセルのフローテイングゲートの上の電荷量
を変化させることにより、アドレスされたセルの検出で
きる状態をセットする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

（産業上の利用分野)この発明は一般的には電気的にプ
ログラム可能なリードオンリーメモリ（Ｅｐｒｏｍ）半
導体と、電気的に消去可能でプログラム可能なリードオ
ンリーメモリ（ＥＥｐｒｏｍ）、さらに詳しく言えばそ
れを利用する技術に関する。

【０００２】

【従来の技術】

（発明の背景）電気的にプログラム可能なリードオンリ
ーメモリ（Ｅｐｒｏｍ）は、フィールドイフェクトトラ
ンジスタ構造で、半導体基板領域のチャンネルから絶縁
されてソースとドレイン領域間に設けられているフロー
ティング導通ゲート（無接続）を用いている。コントロ
ールゲートはフローティングゲートの上に設けられてお
り、それから絶縁されている。そのトランジスタのしき
い値電圧特性はそのフローティングゲート上に引き留め
られる電荷の量によってコントロールされる。すなわ
ち、そのソースとドレイン領域間の導通を許容するため
に、トランジスタがターンオンされる前にそのコントロ
ールゲートに加えられなくてはならない電圧、すなわち
その電圧がしきい値電圧、その最小の電圧（しきい値電
圧）である。トランジスタは、その基板のチャンネル領
域の薄い誘電体のゲートを通してフローティングゲート
に電子を加速することによって、２つの状態のうちの１
つをプログラムすることができる。

【０００３】メモリセルのトランジスタの状態は、その
トランジスタのソースとドレインとコントロールゲート
に動作電圧を与えることによって読むことができ、それ
から制御ゲート電圧が選択された時にソースとドレイン
間を流れる電流を検出することによりその装置がオンに
プログラムされているか、またはオフにプログラムされ
ているかを知ることができる。Ｅｐｒｏｍセルの二次元
アレイの中の特定の１つのセルを読み出しのためにアド
レスするためには、そのセルがアドレスされるべきセル
が含まれている列のソースとドレイン線間にソースとド
レイン電圧を与えること、およびアドレスされるべきセ
ルが含まれている行列のコントロールゲートにコントロ
ール電圧を与えることによりなされる。

【０００４】そのようなメモリセルの例として三重ポリ
シリコン、チャンネル分離形電気的消去可能でかつプロ
グラム可能なリードオンリーメモリ（Ｅｐｒｏｍ）があ
る。フローティングとコントロールゲートがチャンネル
の近接部分上に延びているので、これはスピリットチャ
ンネル装置と言われている。これにより、トランジスタ
構造は直列の２つのトランジスタとして働き、その１つ
はフローティングゲート上の電荷レベルに応答する可変
しきいチャンネルを持ち、他の１つはそのフローティン
グゲートの電荷には影響されないで、むしろ通常のフィ
ールドイフェクトトランジスタと同様にそのコントロー
ルゲートに印加される電圧に応答して働く。

【０００５】そのようなメモリセルは三重ポリシリコン
といわれている。なぜらなそれは、ポリシリコン材料の
三重の導電層をもっているからである。フローティング
とコントロールゲートに加えるにさらに消去ゲートが含
まれている。消去ゲートは各メモリセルトランジスタの
フローティングゲート表面に近接して通過しているが、
それらからは薄いトンネル誘電体（トンネル効果を持
つ）によって絶縁されている。セルのフローティングゲ
ートから電荷が消去ゲートにすべてのトランジスタに適
当な電圧が印加されたときに除去される。セルの全体の
アレイまたは特別のセルのグループが同時に消去される
とき、（すなわちフラッシュによって）ときに、そのよ
うなＥｐｒｏｍのセルをフラッシュＥｐｒｏｍアレイと
いう。

【０００６】ＥＥｐｒｏｍは有効寿命が有限であるとい
うことが知られるに到った。性能が劣化する前に、その
ような装置において、プログラムと消去ができる回数は
有限である。その特徴は特定の構造に依存するものであ
るが、10,000回を越える使用サイクルの後にそのプログ
ラム可能性は減少する。そのような装置が、100,000 回
を越える使用サイクルの後には、もはやそのような装置
はプログラムすることもできないし、適性に消去するこ
ともできなくなる。これは、プログラミングまたは消去
のためにフローティングゲートに移送され、または取り
去られる電荷が誘電体内に捕らわれる結果によるものと
信じられている。

【０００７】

【発明が解決しようとする課題】本発明の目的は、増大
した蓄積容量と寿命をもつＥＥｐｒｏｍアレイを提供す
ることにある。さらに、１つのＥＥｐｒｏｍが耐えるこ
とができるプログラムと消去の回数を増加するための技
術を提供することである。本発明のさらに他の目的は、
与えられたサイズのＥｐｒｏｍまたはＥＥｐｒｏｍのア
レイの中に蓄積される情報の量を増加する技術を提供す
ることにある。本発明のさらに他の目的は、磁気ディス
ク記憶装置を置き換えることができる固体メモリとして
使用することができるＥＥｐｒｏｍの半導体チップを提
供することにある。

【０００８】

【課題を解決するための手段】いろいろな目的は、本発
明の種々の観点から達成できる。ここにおいて、簡潔に
一般的に説明すれば、各々のＥｐｒｏｍまたはＥＥｐｒ
ｏｍメモリセルそのプログラムされた電荷を、３または
それ以上のレンジに分割することによって、１以上のデ
ータを記憶することができる。各々のセルはこれによ
り、３つのレンジのうちの１つにプログラムされること
ができる。もし、４つのレンジが用いられるとすると、
２ビットのデータが１つのセルに蓄積される。もし、４
つのレンジが指定されたならば、３ビットが蓄積され
る。というようにして、順次行われる。そのような多段
階の記憶ができる現実的な構成を許容する情報プログラ
ムとセンシング技術が提供される。

【０００９】さらに、情報を消去するアルゴリズムであ
って、消去用のトンネル誘電体に与えられる電気的なス
トレスを有効に除去するものが提供され、その結果、プ
ログラムと消去のサイクルにより高い耐久性を与え、そ
して、メモリの寿命を増加させることができる。

【００１０】本発明によるフラッシュＥＥｐｒｏｍメモ
リシステムの使用方法は、（１）状態を変化させることができ、読むためにアド
レス可能である電気的に変更可能であるメモリセルで、
個々のメモリセルはフローティングゲートをもつ電界効
果トランジスタを含み、しきい値電圧レベルを持ち、そ
のレベルはフローティングゲートに電荷が存在しないと
きにある与えられたレベルをもつが、前記フローティン
グゲートによって保持される電荷により可変的であるメ
モリアレイのために、前記アレイの前記アドレスされた
セルの状態を変更する方法において：２を超える検出可
能な個々のセルの状態に対応する実効的な２を超えるし
きい値電圧を確立するステップであり、ここにおいて少
なくとも２つの前記実効しきい値レベルは前記フローテ
イングゲートの正電荷の量に由来するものであるステッ
プと、およびアドレスされたセルのしきい値電圧が前記
複数のしきい値レベルの１つに略等しくなるまでアドレ
スされたセルのフローテイングゲートの上の電荷量を変
化させることによりアドレスされたセルの検出できる状
態をセットするステップとを含んで構成されている。（２）前記（１）記載の方法において、前記検出する
ことができる状態のセットは、アドレスされたセルのフ
ローティングゲートに負の電荷を加えることによってア
ドレスされたセルの実効的なしきい値の電圧レベルを変
化させる工程を含んで構成されている。（３）前記（１）記載の方法において、前記アドレス
されたセルの検出することができる状態をセットする前
に、アドレスされたセルの実効的なしきい値の電圧をプ
リセットする工程を付加的に含んで構成されている。（４）前記（１）記載の方法において、前記アドレス
されたセルの検出することができる状態をセットする前
に、セルのグループのフローテイングゲートの電荷を変
化させることによりアドレスされたアレイに含まれるセ
ルのグループの実効的なしきい値電圧をプリセットレベ
ルにプリセットする工程を含んで構成されている。（５）前記（４）記載の方法において、前記セルのグ
ループのプリセッティングは、前記複数の実効しきい値
電圧レベルの範囲外のあるプリセット実効しきい値電圧
レベルにプリセットするステップを含んで構成されてい
る。（６）前記（４）記載の方法において、セルのグルー
プのプリセッティングは、前記フローティングゲートの
負の電荷を除去することにより、前記複数の実効しきい
値レベルの最低のものよりも低いあるレベルに前記セル
のグループの現在の前記実効しきい値電圧レベルを確立
するステップと、および前記アドレスされたセルの検出
可能な状態のセットは、前記アドレスされたセルのフロ
ーティングゲートに負の電荷を加算するステップを含ん
で構成されている。（７）前記（４）記載の方法において、前記アドレス
されたセルの検出可能な状態をセットした後で、前記ア
ドレスされたセルがセットされた状態を読むステップを
付加的に含んで構成されている。（８）前記（７）記載の方法において、前記アドレス
されたセルがセットされた状態の読み取りは、前記アド
レスされたセルを介して電流を流し、そして同時に前記
電流のレベルとまたはそれ以上の参照電流レベルとを比
較することにように構成されている。（９）前記（１）記載の方法において、前記アドレス
されたセルの検出可能な状態をセットした後で、前記ア
ドレスされたセルに電流を流し同時に前記電流をそれ以
上の参照電流レベルと比較することによって行うステッ
プを付加的に含んで構成されている。（１０）前記（９）記載の方法において、前記電流の
レベルは複数の参照電圧レベルであって、前記複数の実
効しきい値レベルよりも１つだけ少ないものと前記電流
を比較するステップを含んで構成されている。（１１）前記（１）〜（１１）記載の方法の任意の１
つの方法において、複数の実効しきい値電圧レベルを確
立するステップは、前記フローティングゲート上の正電
荷から発生する前記しきい値レベルの大部分を確立する
ステップを含んで構成されている。（１２）前記（１）〜（１１）記載のいずれかの方法
において、複数の実効的なしきい値電圧レベルを確立す
るステップは少なくとも４つのそのようなしきい値電圧
レベルを確立するステップを含んで構成されている。（１３）前記（１）〜（１１）記載のいずれかの方法
において、前記個々のセルの前記与えられたしきい値レ
ベルは少なくとも３ボルトに設定されている。（１４）前記（３）〜（５）記載のいずれかの方法に
おいて、前記セルのグループがプリセットされる回数の
総計の数を加算するステップを含んで構成されている。（１５）前記（３）〜（５）記載のいずれかの方法に
おいて、前記セルのグループが使用不能になったとき
に、前記アレイ中の補助的なセルのブロックに置き換え
るブロックを含んで構成されている。（１６）前記（１）かまたは（３）記載のいずれかの
方法において、前記アドレスされたセルが破壊されてい
る場合に対応して、前記アレイ中の補助的な良いセルに
置き換えるステップを含んで構成されている。（１７）状態を変化させることができ、読むためにア
ドレス可能である電気的に変更可能であるメモリセル
で、個々のメモリセルはフローティングゲートをもつ電
界効果トランジスタを含み、しきい値電圧レベルを持
ち、そのレベルはフローティングゲートに電荷が存在し
ないときにある与えられたレベルをもつが、前記フロー
ティングゲートの電荷によって保持される電荷により可
変的であるメモリアレイのために、前記アレイの前記ア
ドレスされたセルの状態を変更する方法において：２を
超える検出可能な個々の状態の複数に対応する２を超え
る実効しきい値電圧を確立するステップと、前記複数の
実効しきい値電圧レベルの１つに実質的に等しくなるま
で、前記アドレスされたセルの実効しきい値電圧になる
まで前記アドレスされたセルのフローティングゲート上
の電荷の量を変更することによって、前記複数の状態の
１つに前記アドレスされたセルの検出可能なセルをセッ
トするステップと、および前記アドレスされたセルに電
気的に質問し、かつ２を超える参照レベルの数とアドレ
スされたセルの電気的なパラメータのレベルを比較する
ことによりアドレスされたセルがセットされた状態を読
むステップを含んで構成されている。（１８）前記（１７）記載の方法において、複数の実
効しきい値電圧レベルを確立するステップは少なくとも
４個のそのようなしきい値電圧レベルを確立するステッ
プを含んで構成されている。（１９）前記（１８）記載の方法において、個々のセ
ルに与えられたしきい値レベルは少なくとも３ボルトに
確立されている。（２０）前記（１７）記載の方法において、アドレス
されたセルがセットされた状態を読むステップは、前記
複数の状態よりも１つだけ少ない参照レベルの数と、電
気的パラメータレベルを同時に比較するステップを含ん
で構成されている。

【００１１】また、本発明によるフラッシュＥＥｐｒｏ
ｍメモリシステムは、（２１）複数の電気的に消去しプログラムすることが
できるリードオンリメモリセルのアレイで、個々のセル
は半導体基板にソースとドレインがチャンネルで分離さ
れて形成され、フローティングゲートがチャンネル領域
から絶縁されその上に少なくとも部分的に形成されてお
り、そしてコントロールゲートはフローティングゲート
から絶縁されその上に伸びており、前記トランジスタは
自然なしきい値電圧とそのフローティングゲート上の制
御できる電荷のレベルに対応する電圧との組み合わせに
由来する実効的なしきい値レベルを持つもので、前記自
然のしきい値電圧は前記フローティングゲートが零に等
しい電荷をもつものに対応するものにおいて、前記アレ
イ中の記憶状態を消去し、プログラムし、そして読み出
すシステムであって：選択された１またはグループの複
数のメモリセルをアドレスするために前記アレイに動作
的に接続される手段と、アドレスされたセルまたはグル
ープのセルの実効しきい値電圧を各々アドレスされたフ
ローティングゲートの電荷を変更することにより基底レ
ベルに駆動するために、前記アレイに動作的に接続され
る消去手段と、前記アレイに動作的に接続されるプログ
ラム手段で、１つのアドレスされたセルのフローティン
グゲート上の電荷を変更するために、２を越える複数の
実効しきい値電圧レベルの１つに実質的に前記実効しき
い値電圧レベルが等しくなるまで変更し、前記しきい値
レベルは２を超える検出可能なレベルに対応し、ここに
おいて前記複数の実効しきい値電圧レベルの少なくとも
２つは正であるフローティングゲート上の制御可能なレ
ベルに由来するプログラム手段と、アドレスされたセル
中を流れる電流の量を決定するために、前記アレイに動
作的に接続される読み取り手段で、これにおいてアドレ
スされたセルの状態がそこを流れる測定された電流レベ
ルによって決定される読み取り手段を含んで構成されて
いる。（２２）前記（２１）によるメモリシステムにおい
て、前記プログラム手段はその実効しきい値電圧は少な
くとも４つのしきい値電圧レベルの１つに実質的に等し
くなるまでアドレスされたセルのフローティングゲート
上の電荷を変更するための手段であり、これにより前記
アレイの個々のセルは４又はそれ以上の状態にプログラ
ム可能である。（２３）前記（２１）によるメモリシステムで、前記
自然のしきい値電圧レベルは少なくとも３ボルトであ
る。（２４）前記（２１）によるメモリシステムで、前記
消去手段の応答する手段は前記アドレスされたセルまた
はセルのグループの実効しきい値電圧の基底レベルに駆
動し、前記アドレスされたセルまたはセルのグループが
消去された回数の数を前記アレイ中にランニングカウン
トとして蓄積し、１つだけ上昇させる。（２５）複数の電気的に消去およびプログラム可能な
リードオンリイメモリセルのアレイにおいて、セルは半
導体基板上に形成されソースとドレインがチャンネル領
域により分離され、フローティングゲートの少なくとも
その一部がチャンネル領域の上にそれから絶縁されて形
成されており、そして１つのコントールゲートがフロー
ティングゲートから絶縁されてその上に形成されてお
り、前記トランジスタは自然なしきい値電圧とそのフロ
ーティングゲート上の制御できる電荷のレベルに対応す
る電圧との組み合わせに由来する実効的なしきい値レベ
ルを持つもので、前記自然のしきい値電圧は前記フロー
ティングゲートが零に等しい電荷をもつものに対応する
ものにおいて、前記アレイ中の記憶状態を消去し、プロ
グラムし、そして読み出すシステムであって：選択され
た１またはグループの複数のメモリセルをアドレスする
ために前記アレイに動作的に接続される手段と、前記ア
レイに動作的に接続されている消去手段と、アドレスさ
れたセルまたはセルのグループの実効的なしきい値電圧
を前記個々のアドレスされたセルのフローティングゲー
ト上の電荷を変更することによりアドレスされたセルま
たはセルのグループの実効的しきい値電圧を基底レベル
に駆動するための前記アレイに動作的に接続されている
消去手段と、前記アレイに動作的に接続されるプログラ
ム手段で、１つのアドレスされたセルのフローティング
ゲート上の電荷を変更するために、２を越える複数の実
効しきい値電圧レベルの１つに実質的に前記実効しきい
値電圧レベルが等しくなるまで変更し、前記しきい値レ
ベルは２を超える検出可能なレベルに対応するプログラ
ム手段と、２またはそれ以上の異なった参照電流レベル
を提供する複数の参照源と、アドレスされたセルを通じ
て流れる電流の量を決定するために前記アレイに動作的
に接続されている手段と、およびアドレスされたセルに
流れる電流の量を前記参照電流レベルと瞬時に比較する
ことによりアドレスされたセルの状態を迅速に読む２ま
たはそれ以上のセンス増幅器を持つ手段を含んで構成さ
れている。（２６）前記（２５）記載のメモリシステムにおい
て、前記プログラム手段内の前記複数の実効しきい値電
圧レベルの少なくとも２つは前記フローティングゲート
上の正の電荷に由来するものである。（２７）前記（２５）記載のメモリシステムにおい
て、前記プログラム手段内の複数の前記実効しきい値電
圧レベルの大多数は前記フローティングゲート上の正味
の正の電荷に由来するものである。（２８）前記（２５）記載のメモリシステムにおい
て、前記プログラム手段は、アドレスされたセルのフロ
ーティングゲートの電荷をその実効しきい値電圧が少な
くとも４つの実効しきい値電圧レベルの１つと実質的に
等しくなるまで変更する手段を含み、ここにおいて前記
アレイの個々のセルは４またはそれ以上の状態にプログ
ラム可能である。（２９）前記（２８）記載のメモリシステムにおい
て、前記複数の参照源は３またはそれ以上の異なる電流
レベルを提供する。

【００１２】本発明によるフラッシュＥＥｐｒｏｍメモ
リシステムとその使用方法は、（３０）電気的に変更可能なメモリセルのアレイはセ
ルのブロックに分割されており、それは前記ブロック内
の個々のセルにアドレスしてその内容を読みかつ変更さ
せる手段をもち、前記メモリセルは個々にフローティン
グゲートをもつ電界効果トランジスタをもち、しきい値
電圧レベルをもち、前記レベルは前記フローティングゲ
ートに正味の電荷がないときに与えられるレベルである
が前記レベルは前記フローティングゲートに保持される
正味の電荷により可変であるものであるメモリセルのア
レイのための前記アレイを操作する方法において：２を
超えるしきい値の電圧レベルを複数設立するステップで
あり、前記レベルは個々のセルの検出可能な複数の状態
に対応するものであるステップと、前記ブロック内の少
なくとも１つのセルの実効しきい値レベルを複数のレベ
ルの１つにセットするステップで、前記アドレスされた
少なくとも１つのフローティングゲートの電荷の量を、
前記アドレスされた少なくとも１つのセルの実効しきい
値電圧が前記実効しきい値電圧の複数のうちの１つに達
するまで、変更するものであり、これにより、前記少な
くとも１つのアドレスされたセルの状態は前記複数の状
態の１つにセットされるステップと、および前記セルの
ブロックの個々の１つの内のセルが前記複数の状態の内
の１つにセットされた全回数に等しくなるまでカウント
を蓄積するステップを含んで構成されている。（３１）前記（３０）記載の方法において、個々のブ
ロックのカンウトを蓄積するステップは、前記個々のブ
ロックの中に前記カンウトを蓄積するものである。（３２）前記（３０）記載の方法において、さらに前
記方法は少なくとも１つの補助的メモリブロックを提供
するステップと、およびセットされた数を越える個々の
ブロックの１つの前記カウントがあるセットされた数を
越えたことに応答して、前記ブロックの個々の１つの代
わりに前記補助的なブロックを使うステップを含んで構
成されている。（３３）前記（３０）による方法において、複数の補
助的なメモリセルを提供するステップおよび、少なくと
もあるアドレスされたメモリセルが不良であることに対
応して少なくともある補助的セルを前記アドレスされた
セルの少なくとも１つに代替するステップを含んで構成
されている。（３４）前記（３０）〜（３３）記載のいずれかによ
る方法であって、実効しきい値電圧の複数を確立するス
テップは少なくとも４個のそのようなしきい値の確立す
るステップを含んで構成されている。（３５）電気的に変更可能なメモリセルで複数の明確
なセルのブロックに分離されており、前記ブロック中の
個々のセルにアクセスしてそれらの状態を読みかつ変更
する手段をもつシステムにおいて、それぞれのセルはフ
ローティングゲートをもつ電界効果トランジスタトを含
み、各セルは１つのしきい値電圧レベルをもつがそのレ
ベルは前記フローティングゲートによる保持される正味
の電荷にしたがって可変であるセルで、前記メモリシス
テムを動作させる方法は以下のステップから構成され
る：（a)２を超えるメモリセルのしきい値の電圧レベルであ
り、そのレベルは２を超える個々に検出可能なメモリセ
ルの状態に対応するレベル、および（b)１つの規定メモ
リセルしきい値電圧レベルを確立するステップと、前記
メモリセルのブロック内で任意の不良のセルの替わりに
補助的なセルを提供するステップと、前記セルのブロッ
クの少なくとも１つの内の前記メモリセルのフローティ
ングゲート上の電荷の量を、前記実効基底しきい値レベ
ルの方向に瞬時的に変更することにより、その効果的な
しきい値の電圧をプリセットする変更ステップと、少な
くともセルのブロックの１つの内の前記メモリセルの少
なくとも１つのフローティングゲート上の電荷の量を、
その効果的なしきい値の電圧を複数の効果的なしきい値
電圧のレベルの方向に移動させるために、これにより少
なくとも１つのメモリセルを複数の検出可能な状態の１
つにセットする変更ステップと、セルのブロックの少な
くとも１つの内の任意のセルのアドレスを、前記レベル
は望まれた効果的なしきい値の電圧レベルに変化させず
に発生するステップと、そして、ここにおいて、前記セ
ッテイングステップは、前記のようにしてアドレスされ
た前記セルの任意の１つを前記補助的セルの少なくとも
任意の１つで代替することを含んで構成されている。（３６）前記（３５）による方法において、前記方法
は、さらに、個々のセルのブロックがプリセットされた
数の総計のカウントを分けて蓄積するステップを含んで
構成されている。（３７）前記（３５）による方法において、前記プリ
セットステップは、前記セルのブロックの少なくとも１
つの内のメモリフランジのフローティングゲート上の電
荷の量を変更することを、少なくとも１つのブロック内
のＮ番目のセル以外の有効しきい値レベルが前記実効基
底レベルに達するまで続け、ここにおいて、前記アドレ
スを発生させるステップは、前記セルのＮ番目のアドレ
スを発生させることを含んで構成されている。（３８）前記（３５）〜（３７）記載のいずれかにお
いて、前記複数の効果的なしきい値の電圧レベルを確立
するステップは少なくとも４個のそのようなしきい値の
電圧を確立するステップを含んで構成されている。（３９）電気的に変更可能なメモリセルのアレイで前
記アレイはセルのブロックに分けられ、その状態を読
み、変化させるためにアレイはブロック内で個々のセル
にアドレスする手段をもち、前記メモリセルは別々にフ
ローティングゲートをもつ電界効果トランジスタを含
み、しきい値電圧レベルを持ち、前記レベルは前記フロ
ーティングゲートに保持される正味の電荷が存在しない
レベルに対応するが、前記フローティングゲートの正味
の電荷により可変であり、前記アレイを動作させるステ
ップは以下のステップを含む：２を越える個々のセルの
検出可能な複数の状態に対応する２を越える複数の実効
的しきい値電圧レベルを確立するステップと、複数のセ
ルの各々に効果的しきい値電圧レベルをセットするステ
ップで、前記セルは複数のレベルの１つに前記ブロック
の内の１つのセルにアドレスされ、前記複数の各々のフ
ローティングゲート上の電荷の量を、前記セルの実効し
きい値が前記複数の実効しきい値電圧レベルの１つに実
質的に等しくなるまで変化させ、セットするステップ
で、ここにおいて、前記複数の状態の１つに前記複数の
アドレスされたセルの状態がセットされるものであるス
テップと、前記１つのブロック以外の少なくとも１つの
ブロックを補助的ブロックとして任命するステップと、
および前記１つのブロックにセルの補助的なブロックを
差し替えるステップにおいて、セルの補助的なブロック
内の複数のセルはその実効的なしきい値電圧レベルを前
記複数のレベルの１つにセットするためにアドレス可能
となる、差し替えステップとを含んで構成されている。（４０）前記（３９）記載の方法において、前記方法
はさらに、個々のセルのブロックをモニタするステップ
を含み、そして前記のセルのブロックの１つが忍耐の限
界に達したことを検出したことに対応して、前記補助的
セルの置き換えステップを開始するステップを含んで構
成されている。（４１）電気的に変更可能なメモリセルアレイで、前
記セルはセルの明確なブロックに分けられており、そし
て前記セルはそれらの状態を読み、変化させるためブロ
ック内の個々のセルにアクセスするための手段を持ち、
前記メモリセルは別々にフローティングゲートをもつ電
界効果トランジスタをもち、前記セルはしきい値電圧を
もち、前記レベルは前記フローティングゲートに正味の
電荷がないときに与えられるレベルであるアレイで、前
記アレイを動作させる方法は以下のステップを含む：２
を超える効果的なしきい値の電圧レベルの複数を確立
し、前記レベルは２を超える個々のセルの複数の検出す
ることができる状態に対応するステップと、前記ブロッ
クの１つの中の複数のメモリセルの各々の効果的なしき
い値レベルを、有効なしきい値電圧レベルの複数のうち
の１つに前記有効しきい値電圧が等しくなるまで前記セ
ルの各々のフローティングゲート上の電荷の量を変更す
ることによりセットし、これにより、複数のセルの状態
は個々に前記複数の状態の１つにセットされるステップ
と、エラー補正の計画の手伝いでメモリセルの複数の状
態を読むステップと、を含んで構成されている。（４２）セルのブロックに分割され電気的に変更可能
なメモリセルのアレイで前記ブロック中の個々のセルを
読み、またはその状態を変更するためにアドレスする手
段をもち、前記メモリセルは個々にフローティングゲー
トをもつ電界効果トランジスタを含み、前記フローティ
ングゲートに正味の電荷が存在しないときに与えられる
しきい値電圧レベルをもつが、前記しきい値電圧は前記
フローティングゲートにより保持される正味の電荷によ
って変更されるものであるアレイのために前記アレイを
動作させる方法において：複数の実行しきい値の電圧の
レベルで２を越えるもので、個々のセルの２を越える複
数の検出可能なプログラムされた検出可能なレベルに対
応するものを確立するステップと、前記ブロック内のア
ドレスされた少なくとも１つのセルの実行しきい値レベ
ルを前記アドレスされたセルのフローティングゲートの
電荷の量を前記アドレスされたセルの実行しきい値電圧
が前記複数の実行しきい値電圧の１つに実質的に等しく
なるまで変更して、スタートレベルから複数のしきい値
電圧の内の１つにセットするステップであって、前記ア
ドレスされたセルの状態を前記複数のプログラムされた
状態の１つにセットする実行しきい値電圧セットするス
テップにおいて：前記アドレスされたセルの実行しきい
値電圧をスターティングレベルから前記複数のしきい値
電圧レベルの１つの方に移動させるのに十分な予め定め
られた時間、前記アドレスされたセルに一定の電圧を印
加するステップと、その後に前記アドレスされたセルの
電気的パラメータを、前記アドレスされたセルの実行し
きい値が複数のしきい値電圧レベルの内の１つに達した
か否かを決定するために読み取るステップと、および前
記アドレスされたセルの実行しきい値電圧の複数のしき
い値電圧の前記１つにセットされたことが検出されるま
で電圧印加と読み取りを繰り返すステップとを含んで構
成されている。（４３）前記（４２）記載の方法において、前記電圧
印加ステップは、前記与えられた電圧と前記予め定めら
れた時間を、前記アドレスされたセルの前記実行しきい
値電圧が前記複数の実効しきい値電圧中の隣接する２つ
の間の半分より小さく変更されるようにするステップを
含んで構成されている。（４４）前記（４２）記載の方法において、読み取り
のステップは、前記アドレスされたセルを電気的に質問
し、同時に前記アドレスされたセルの電気的パラメータ
の結果のレベルを２またはそれ以上の参照レベルと同時
に比較するステップを含んで構成されている。（４５）前記（４２）記載の方法において、さらに、
前記ブロックの１つの内の少なくともアドレスされた１
つの実効しきい値レベルをセットする前に、前記少なく
とも１つのブロック内のセルの実効しきい値電圧を以下
のステップであるプリセットレベルにリセットするステ
ップを含み:前記少なくとも１つのブロック内のセル
に、与えられた電圧を、前記少なくとも１つのブロック
中のセルに前記実効しきい値電圧に移動させるのに十分
な予め定められた時間、前記プリセットレベルの方向に
印加し、その後に前記少なくとも１つのブロック内の前
記セルの前記電気的パラメータを、前記少なくとも１つ
のブロック内の前記個々のセルの実効しきい値電圧が前
記プリセットレベルに達したか否かを決定するために読
み取るステップと、および前記少なくとも１つのブロッ
ク内のセルに電圧を印加してその状態を読み取るステッ
プを、前記少なくとも１つのブロック内のセルの前記実
行しきい値電圧が前記プリセットレベルに達したか否か
が検出されるまで繰り返すステップとを含んで構成され
ている。（４６）前記（４５）記載の方法において、前記プリ
セットレベルは、前記複数のプリセットレベルで前記個
々のセルの検出可能なプログラムされた状態の１つに対
応するものに実質的に等しく構成されている。（４７）前記（４５）記載の方法において、前記少な
くとも１つのブロック内のセルに前記与えられた電圧が
印加され、前記電圧印加と読み取りのステップが繰り返
されてているときにそれらのしきい値電圧が上昇してい
る間、継続するように構成されている。（４８）前記（４５）記載の方法において、前記少な
くとも１つのブロック内のセルの前記電気的パラメータ
を読むステップは、前記少なくとも１つのブロック内の
セルを電気的に質問し、前記少なくとも１つのブロック
内のセルの個々の前記電気的パラメータの得られた結果
を２またはそれ以上の複数の参照レベルと同時に比較す
るように構成されている。（４９）前記（４２）〜（４８）記載のいずれかの方
法において、前記複数の実効しきい値レベルの内、少な
くとも２つは、前記個々のセルのフローティングゲート
上の正味の正電荷によるものであるように構成されてい
る。（５０）前記（４２）〜（４８）記載のいずれかの方
法において、前記個々のセルの与えられたしきい値レベ
ルは少なくとも３ボルトである。（５１）前記（４２）〜（４８）記載のいずれかの方
法において、前記少なくとも１つのアドレスされたセル
の前記実効しきい値電圧レベルがセットされている間の
前記電圧印加と読み取りの繰り返しは、前記電圧印加と
読み取りステップの繰り返しのプリセット最大数が、前
記アドレスされたセットの前記実効しきい値電圧レベル
を前記複数のしきい値電圧レベルの複数のもののうちの
１つにセットされないセッティングの間に起きた後に終
了させられる。（５２）前記（４２）〜（４８）記載のいずれかの方
法において、前記電圧印加と読み取りの繰り返しは、前
記少なくとも１つのブロック内のセルの実効しきい値電
圧レベルのリセット中に、前記少なくとも１つのブロッ
ク内の個々のセルの幾つかの前記実効しきい値電圧レベ
ルのリセットなしにリセットする期間に電圧印加と読み
取りの繰り返しのプリセット最大数が発生したあとで終
了させられる。（５３）前記（４２）〜（４８）記載のいずれかの方
法において、少なくとも１つのアドレスされたセルが欠
陥になったことに応答して、前記アレイ中の補助的な良
いセルを代替するステップをさらに含んで構成されてい
る。（５４）前記（４２）〜（４８）記載のいずれかの方
法において、少なくとも１つのアドレスされたセルが欠
陥になったことに応答して、前記アレイ中の少なくとも
１つの補助セルのブロックを代替するステップをさらに
含んで構成されている。（５５）前記（４２）〜（４８）記載のいずれかの方
法において、少なくともセルの１つのブロックがセット
された全回数を蓄積することを付加的に含んで構成され
ている。

【００１３】本発明によるフラッシュＥＥｐｒｏｍメモ
リシステムの欠点管理エラー補正コードの実施形態は、 (Ａ1) 集積回路メモリシステムは不揮発性のフローテ
ィングゲートメモリセルを含み、個々のセルはそれらの
状態をプログラムし、読み取りのためにアドレス可能で
ある集積回路メモリシステムを動作させる方法は、以下
のステップを含む：複数の明確に区別されたメモリセル
のブロックを提供するステップで、前記個々のブロック
のセルは一緒に消去することができるものであるステッ
プと、少なくとも１つのブロック内のメモリセルの消去
動作を実行するステップと、前記消去動作が行われた後
で、前記少なくとも１つのブロック内で消去されていな
いセルが存在しているか否かを決定し、もしそうならば
そのような消去されていないセルの数を決定するステッ
プと、消去されていないセルの数と許容できる数とを比
較するステップで、前記許容できる数は実質的にセルの
最大数であり、前記セルのデータがもし悪ければエラー
補正の計画によって訂正することができる比較するステ
ップと、もし１つのブロック内の消去されないセルの数
が許容される数よりも少なければ、消去された少なくと
も１つのブロックのメモリを新しいデータで再度プログ
ラムするステップと、もし１つのブロック内の消去され
ないセルの数が許容される数よりも多ければ、消去され
ないセルを他の補助的メモリで置き換えるステップと、
から構成されている。 (Ａ2) 前記 (Ａ1)記載の方法において、前記置き換え
のステップは、少なくとも１つのブロック内の消されな
いセルのアドレスの位置を決定し、前記アドレス位置を
記憶し、そしてそれに補助的な良いセルを置き変えるス
テップを含んで構成されている。 (Ａ3) 前記 (Ａ1)による方法で、少なくともあるブロ
ック内で消去されないセルの数が許容された数よりかな
り大きい他の数を越えれば、フラグを立てるステップを
さらに含んで構成されている。 (Ａ4) 前記 (Ａ1)記載の方法において、消去動作は次
のように実行される：少なくともあるブロックにアドレ
スするステップと、そこにメモリセルの消去サイクルを
開始するステップと、その消去サイクルの間に少なくと
もあるブロック以内でのメモリセルの状態を決定するス
テップと、および少なくとも１つのブロックの全てのメ
モリセルが消去されるべきだと決定されたとき、または
予め定められた条件に達したときに、少なくとも前記１
つのブロックの全てのセルが消去される前に、前記消去
サイクルを終了するステップとを含んで構成されてい
る。 (Ａ5) 前記 (Ａ4)による方法において、前記予め定め
られた条件は、１つのブロック中の総てのメモリセルが
予め定められた数またはより少ない数を残して消去され
たという条件に達するという条件を含んで構成されてい
る。 (Ａ6) 集積回路メモリシステムは不揮発性のフローテ
ィングゲートメモリセルのアレイを含み、個々のセルは
それらの状態をプログラムと読み出しのためにアドレス
可能であり、前記メモリシステムを操作する方法におい
て：メモリセルの複数の区別可能なブロックを提供し、
そこにおいて個々のブロックのセルはある基底状態を形
成するために一緒に消去可能であり、ここにおいて、１
つまたはそれ以上の消されたブロック内のメモリセルは
引き続いて再プログラムされるブロックを提供するステ
ップと、複数のブロックの１つにアドレスし、そこでメ
モリセルの消去サイクルを開始するステップと、消去サ
イクルの間に少なくともあるブロック内でそのメモリセ
ルの状態を決定するステップと、少なくともあるブロッ
クのすべてのメモリセル基底状態に消去されるべきであ
ると決定されたとき、または、少なくともあるブロック
のすべてのセルが消去される前に予め定義された条件に
達したときに消去サイクルを終了するステップと、も
し、少なくともあるブロックのすべてのセルが消去され
る前に消去サイクルが終了させられれば、前記少なくと
もあるブロック内の消去されていないメモリセルの数が
許容された数、すなわちデータが誤っていたときに誤差
修正計画により修正可能なセルの最大数よりも少ないか
多いかを決定するステップと、少なくともあるブロック
以内で消去されないセルの数が許容される数より少なけ
れば、新しいデータで、少なくとも１つの消去されたブ
ロック内のメモリセルを再プログラムするステップと、
少なくともあるブロック内で消去されないセルの数が許
容されている数よりも大きいときに、他の補助的なメモ
リセルを消去されていないメモリセルの代わりに使うス
テップとを含んで構成されている。 (Ａ7) 前記 (Ａ5)記載の方法において、前記代替ステ
ップは、少なくともあるブロック内で消さないセルのア
ドレス位置を決定するステップを含んで構成されてい
る。 (Ａ8) 前記 (Ａ5)による方法において、前記消去サイ
クルの予め定められた条件はある条件に達することであ
り、その条件は少なくとも１つのブロック内のメモリセ
ルの許容される数またはそれ以下である場合を除き前記
少なくとも１つのブロック内のメモリセルの総てが消去
されることを含んで構成されている。 (Ａ9) 前記 (Ａ5)記載の方法において、前記消去サイ
クルは、消去パルスの間で決定された状態で、複数の消
去パルスを少なくとも１つのブロック内の前記メモリセ
ルに印加するステップを含んで構成されている。 (Ａ10) 前記 (Ａ9)記載の方法において、前記消去サイ
クルの予め定められた条件は、前記消去サイクルの間に
ある与えられた消去パルスの数に達するステップを含ん
で構成されている。 (Ａ11) 前記 (Ａ9)記載の方法において、前記複数の消
去パルスは前記消去サイクル中に振幅が増大するもので
あり、前記予め定められた条件は消去パルスの振幅が予
め定められた最大レベルに到達するステップを含んで構
成されている。

【００１４】本発明によるフラッシュＥＥｐｒｏｍメモ
リシステムの消去のアルゴリズムの実施形態は、 (Ｂ1) 電気的に消去およびプログラム可能なリードオ
ンリメモリの行および列のアレイ中のアドレスされたセ
ルのブロックを、目標とする消去電荷レベルに消去する
方法で、個々のセルはしきい値電圧をもつ電界効果トラ
ンジスタを持ち、前記電圧はそのフローティングゲート
で電荷のレベル制御することによって変更することがで
きるものにおいて、前記方法は以下のステップを含み:
アドレスされたセルのブロックのセルに適合する制御さ
れた電圧を、それらの個々の電荷レベルを変更するのに
十分な時間、目標とする消去電荷レベルに向かって印加
するステップと、その後に、アドレスされたセルのブロ
ック中の少なくとも複数のセルのフローティングゲート
上の電荷のレベルを読むステップと;前記複数のセルの
いくつかに関連して複数の条件の１つが発生したかを決
定するステップと、複数のセルの少なくともいくつかに
複数の条件の１つが発生したか否かが決定されるまで、
前記のステップを必要なだけ繰り返すステップと、その
後に、アドレスされたセルのブロックのセルのフローテ
ィングゲートおよび電荷のレベルを読むステップと、そ
の後に、アドレスされたセルのブロック中、前記セルは
目標とする消去電荷レベルに到達しないセルＮの数を決
定するステップと、およびその後に、セルＮの数と消去
されていないセルの受容することができる数Ｘと比較す
るステップとを含んで構成されている。 (Ｂ2) 前記 (Ｂ1)による方法において、前記複数のセ
ルの少なくともいくつかは、アドレスされたセルのブロ
ックの中のすべてのセルよりは実質的に少ないものから
成り立っているものである。 (Ｂ3) 前記 (Ｂ1)記載の方法において、複数の条件の
１つが、前記複数のセルに関連して発生したことが確か
められた後で、アドレスされたセルの前記ブロックに対
して消去パルスを印加するステップをさらに含んで構成
されている。 (Ｂ4) 前記 (Ｂ1)による方法において、前記比較のス
テップで、セルＮの数が、許容できる数Ｘを越える消去
レベルに達しなかったことが確認されたことに対応し
て、さらに、(a）前記消去レベルに達していないセルの
アドレス位置を、もし前記消去レベルに達していないセ
ルの数が、前記許容できる数より高い第２のセル数より
少ないか等しいときに、発生するステップか、(b) 前記
消去されたレベルに到達しなかったセルＮの数が前記セ
ルの２番目の数を超えていれば忍耐の限度フラグを発生
させるステップのいずれかを含む方法。 (Ｂ5) 前記 (Ｂ1)による方法において、前記複数の条
件は、セルのアドレスされたブロックの消去目的電圧レ
ベルに達していないセルＮの数が、許容できる数と等し
いかまたは少ないという条件を含んで構成されている。 (Ｂ6) 電気的に消去可能でありプログラム可能なリー
ドオンリメモリ（ＥＥＰＲＯＭ）のセルのアレイのアド
レスされたセルのブロックからメモリ状態を消去する方
法で、前記セルはセルにそれらの状態をプログラムし、
読み、消去するためにセルにアドレスするための手段を
持ち、それぞれのセルは効果的なしきい値の電圧を得る
ためにフローティングゲートの電荷のレベルを制御して
変更できる自然のしきい値の電圧をもつ電界効果トラン
ジスタをもち、前記自然のしきい値の電圧はそのフロー
ティングゲートの電荷のレベルが零に等しいときのそれ
に対応するものである方法において、以下のステップを
含む:消去電圧レベルに向かうが、消去しきい値レベル
に完全に達するには不十分な電圧をそれらの個々のしき
い値電圧を変更するのに十分な予め定められた期間およ
び電圧を前記アドレスされたセルにパルスを印加するス
テップと、その後に、それらの効果的なしきい値の電圧
を確保するために、選ばれた数のセルを通る電流を読む
ステップと、パルス印加および読み取りのステップを複
数回繰り返し、以下の条件の任意の１つが発生して後に
前記パルス印加および読みとりのステップを終了するス
テップと:アドレスされたセルのブロックの選ばれた数
の各々の効果的なしきい値の電圧が消去されたしきい値
レベルに到達したか；前記パルス印加ステップがプリセ
ットした最大の数に到達したか；または、パルスのため
の予め定められた最大の電圧が、最も最近のパルス印加
ステップに到達したか；選ばれた数の多数のセルＮの完
全に消去されないで残った数が、受容することができる
消去されないセルの数に等しいか少ない。 (Ｂ7) 前記 (Ｂ6)による方法で、前回のパルス印加ス
テップのそれよりも前記予め定められた電圧はあるイン
クリメントだけ上昇させられる。 (Ｂ8) 前記 (Ｂ6)による方法において、前記複数の条
件の内の１つが発生したことが最初に検出された後で、
前記アドレスされたセルにさらに消去パルスを印加する
ステップをさらに含んで構成されている。 (Ｂ9) 前記 (Ｂ6)による方法において、セルの選ばれ
た数は、アドレスされたセルの全体の数より明らかに少
ないものである。

【００１５】本発明によるフラッシュＥＥｐｒｏｍメモ
リシステムは、（ア）トランジスタチャンネルの導通を変調すること
ができるフローティングゲート電極上の実電荷によって
規定されるメモリ状態をもつフラッシュ電気的に消去と
プログラム可能なリードオンリーメモリセルにおいて、
電子消去によって除去されるまでは不確定な貯蔵のため
の前記フローティングゲートに２以上の与えられた量の
電荷の中の１つを導入するための手段により、異なるの
明確なメモリ状態が与えられ前記与えられた量は前記明
確な記憶状態に対応することを特徴とする。（イ）前記フローティングゲートは前記トランジスタ
のチャンネルのある一部のチャンネルの導通を変調する
ものである。（ウ）個々のセルにプログラムのために読みおよび消
去、その状態を消去するために、アドレスする手段をも
つ電気的に消去とプログラム可能なリードオンリーメモ
リセルのアレイで、各セルは電界効果トランジスタをも
ち、そのトランジスタは自然のしきい値電圧をもってお
り、そのしきい値電圧は有効なある１つのしきい値電圧
を選択するためにフローティングゲートにあるレベルの
電荷を与えることによって変更可能であり、前記自然の
しきい値電圧はフローティングゲートの電荷が０の状態
に対応するものであり、アドレスされたアレイ中のセル
をメモリ状態をプログラムするための方法であって、以
下の工程を含む複数の有効なしきい値電圧を確定する工程で、その複数
のレベルは２を越えるものであり、それは２を越える検
出可能な個々のセルの状態に対応するものであるそのしきい値電圧をベースレベルに引き下げることによ
ってセルを消去する工程そのベースレベルは複数の検出可能なセルの状態、その
状態はフローティングゲートのチャージを増加すること
によって決められるものの最低のものよりも、より低い
ものである。セルをその複数の状態にプログラムする工程そのプログラムはその実効的しきい値電圧が前記複数の
有効なしきい値電圧と実質的に等しくなるまでそのフロ
ーティングゲートに負の電荷を付加することによって行
われる。（エ）前記（ウ）記載の方法において、複数の有効な
しきい値電圧を確立する工程少なくともそのような４つの電圧レベルを確立するもの
を含み、ここにおいて、セルは少なくとも２ビットの情
報を蓄積することが可能となる。（オ）前記（エ）記載の方法において、前記しきい値
電圧レベルを確立する工程前記セルトランジスタの前記自然のしきい値電圧よりも
低い電圧の少なくとも２つの電圧を選択する工程を含む
ものである。（カ）前記（ウ）記載の方法において、前記セルを前
記複数のしきい値電圧レベルの１つにプログラムする工
程短いプログラミングパルスによってそのセルにパルスを
送る工程と、前記プログラミングパルスが印加された後
に、そこを流れる電流の読み取りを交互に行い、それを
その電流のレベルが前記複数の有効しきい値電圧の希望
する１つになるまでそれを続けるものであり、前記短い
プログラムパルスは２つのしきい値電圧の差の半分のし
きい値電圧を変更するのには不十分な程度に短いプログ
ラムパルスである。（キ）前記（ウ）記載の方法において、前記セルを消
去する工程は、前記セルを消去パルスによりパルスし、
そこを流れる電流を読み、それを希望するベースしきい
値電圧に達するまで続け、前記各消去パルスの大きさと
持続時間は、最初の消去パルスは前記セルを完全に消去
するのには不十分であり、そして引き続く消去パルスは
その大きさが定められた分だけ前記セルが完全に消去さ
れるまで上昇させられるものである。（ク）前記（キ）記載の方法において、前記セルが完
全にベースしきい値レベルに消去された後にカウンタを
１加算して、前記セルが消去された回数をモニタする付
加的な工程を含むものである。（ケ）前記（キ）記載の方法において、前記セルを消
去する工程は、消去パルスが予め決められたパルスの数
を越えるときには、消去パルスの発生を中止する工程を
含むものである。（コ）個々のセルにプログラムのために読みおよび、
その状態を消去するために、アドレスする手段をもつ電
気的に消去とプログラム可能なリードオンリーメモリセ
ルのアレイで、各セルは電界効果トランジスタをもち、
そのトランジスタは自然のしきい値電圧をもっており、
そのしきい値電圧は有効なある１つのしきい値電圧を選
択するためにフローティングゲートにあるレベルの電荷
を与えることによって変更可能であり、前記自然のしき
い値電圧はフローティングゲートの電荷が０の状態に対
応するものであり、第１と第２のメモリ状態は第１と第
２の有効なしきい値レベルにそれぞれ対応するものであ
って、アレイのアドレスされたセルを前記第１または第
２の状態にプログラムするための方法であって、次の工
程を含む。前記アドレスされたセルを予め定められた時
間と電圧でパルスし、そのフローティングゲートの電荷
を変更し、そのしきい値電圧を変えるのであるが、その
しきい値電圧は前記第１と第２の有効しきい値電圧の１
／２を変化させるのには不十分なものであるその後、前記セルを流れる電流を読み、前記自己しきい
値電圧が新しく希望する第１または第２の状態に達した
かいなかを決定するために読むパルス発生を繰り返し、かつ、前記アドレスされたセル
が前記希望する第１または第２のメモリ状態に達っする
まで繰り返して、達したときにそのセルのアドレスされ
たセルのプログラミングが完了となる（サ）プログラムと読みとそられの状態の消去のため
にセルにアドレスする手段をもつ電気的に消去およびプ
ログラム可能なリードオンリーメモリセルの複数のそれ
らのセルのアレイで、各セルは有効なしきい値電圧を得
るためにフローティングゲート上の電荷のレベルを制御
することにより可変である自然のしきい値電圧をもつ電
界効果トランジスタをもっており、前記自然のしきい値
電圧はフローティングゲートの電荷が０であるときに対
応するそのようなアレイのためのアドレスされたアレイ
のセルのグループのメモリ状態を消去するための方法で
あって、以下の工程を含む前記アドレスされたセルを予め定められた時間と電圧
で、前記しきい値電圧を変更することができるが、完全
に前記セルを消去できないレベルでパルスする工程その後に前記アドレスされたセルに流れる電流をそれら
の変更されたしきい値レベルを確認するために読む工程前記パルスをする工程読み出す工程を複数回繰り返し、パルスをする工程の繰
り返しごとに電圧を最後のパルスの工程より一定量だけ
増大させる繰り返し工程をもつ。（シ）前記（サ）記載のメモリ消去方法において、前
記セルが消去された全回数と等しいカウントを蓄積する
付加的な工程を含む。（ス）前記（サ）記載のメモリ消去方法において、前
記パルス印加と読みの工程の繰り返しは、以下の条件の
いずれかが最初に発生した時点において終了されるもの
であるアドレスされたセルの各々のしきい値がそれぞれ消去さ
れた状態に達すること予め定められた数の消去パルスが
印加されたこと予め決められた消去パルスの最大電圧に達したことまたは、アドレスされたセルの中で完全に消去されない
ものが予め決められた容認できる消去されない数を下回
ったとき。（セ）電気的に消去、プログラム可能なリードオンリ
ーメモリセルであって、各セルはチャンネル分離形の電
界効果トランジスタを含み、そのトランジスタは半導体
基板の中にチャンネル領域によって分離されるソースと
ドレイン領域、前記ドレインに近接したチャンネル領域
から絶縁されてその上に位置させられるフローティング
ゲート、前記フローティングゲートから絶縁されその上
に設けられているコントロールゲート、前記ソースに近
接するチャンネルの他の部分をもつトランジスタであっ
て、そのトランジスタは有効なしきい値電圧を得るため
にフローティングゲートの電荷のレベルをコントロール
によって変更できる自然のしきい値電圧をもつ第１の部
分をもち、そしてそこにおいて前記自然のしきい値電圧
はフローティングゲートの電荷が０に等しいときに対応
するものであり、前記第１のトランジスタ部分のコンダ
クタンスはコントロールゲートの電圧とフローティング
ゲートの電荷のレベルによって決定されるものであり、
そして、前記トランジスタは第２の部分を前記第１の部
分に対して直列にもっており、それは前記コントロール
ゲートの電荷によって決定される導電性をもち、前記ア
レイの中のセルの記憶状態を消去し、プログラムし、読
み出すシステムは、次の構成を含むものである前記アレイをアドレシングのために選ばれた１つのまた
はグループのメモリセルを接続する手段前記アレイを消去のために接続する手段前記アドレスされたセルまたはセルのグループの有効し
きい値電圧を各セルのフローティングゲート上の電荷を
正の方向に移動させることにより、ベースレベルにする
ものであるアドレスされたセルのフローティングゲートに負の電荷
を付加するために前記アレイに接続されたプログラム手
段それは２以上の有効しきい値電圧の１つに対応するま
で、実質的に行われ、これによりアレイの各セルが２以
上の状態の１つに対応する状態にプログラムされるアドレスされたセルに流れる電流の量を決定するため
に、前記アレイに接続される読み出し手段そこには有効なしきい値電圧レベルに対応する数に対応
する個々の電流を検出する手段が設けられており、これ
によりアドレスされたセルの測定された電流レベルのそ
の状態を決定する。（ソ）前記（コ）に従うメモリアレイの消去，プログ
ラム，読み取りシステムにおいて前記メモリセルのアレ
イは、メモリセルの行のコントロールゲート間に共通接
続をもち、そして前記プログラム手段は前記行のセルの
共通接続に前記第１の高い背の電圧を印加する手段と、
前記第２の高い電圧を、前記行に含まれ彼らに望まれる
特殊なプログラムされるべき有効電圧レベルに達しない
メモリセルのドレインに印加する手段をもつ。（タ）電気的に消去およびプログラムできるリードオ
ンリーメモリシステムであって、次の構成を含む半導体基板は、複数の記憶セルのアレイを行および列に
含み、各セルはトランジスタを含み、そのトランジスタ
は次のものを含むソース領域とドレイン領域とその間に設けられたチャン
ネル領域をもつフローティングゲートをもち、その電荷は前記ソースと
ドレイン間の導通のレベルに影響を与えるコントロールゲートはその電圧により前記ソースとドレ
イン間の導通レベルに影響を与える列手段セルのソースとドレインに印加される電圧を制御するた
めに前記蓄積セルトランジスタのアドレスされた列に接
続可能である。列手段前記セルトランジスタのアドレスされた行に接続可能で
あって、前記セルのコントロールゲートの電圧をコント
ロールするプログラム手段特定のセルのアドレスに応答して行手段と列手段にアド
レスされたセルに電圧を印加してそのフローティングゲ
ートの電荷を上昇させることにより、アドレスされたセ
ルトランジスタのコンダクタンスを減少させる前記列手段応答可能な読み取り手段であって、アドレスされた列の
ソースとドレイン接続上に電圧を印加し、さらに列手段
にも電圧を印加し、アドレスされた行のコントロールゲ
ートの電圧レベルを上昇させることにより、アドレスさ
れたセルのドレインとソース間に流れる電流のレベルを
検出することによりその状態を決定する前記アレイの蓄積セルに接続される消去手段前記複数の蓄積セルトランジスタのフローティングゲー
トから前記電荷を除去する前記システムにおいて以下の改良が含まれる前記読み取り手段はアドレスされたセルの２つの電流レ
ンジの間を区別する手段を含み、これにより各セルが対
応する２以上の状態をもつ前記プログラム手段は、前記読み取り手段に対応する手
段をもち、前記行手段と前記列手段にアドレスされたセ
ルに対してプログラム電圧を供給し、アドレスされたセ
ルに流れる読み取り電流が２つの電流レンジのいずれか
になるまで前記フローティングゲートの電荷を増加させ
る。（チ）前記（タ）記載の改良されたメモリシステム
は、前記複数の蓄積トランジスタセルが消去された回数
をカウントし、蓄積する手段を含む。（ツ）前記（タ）記載の改良されたメモリシステムに
おいて、前記読み取り手段は付加的に少なくとも１つの
検知増幅器をもち、その検知増幅器はアドレスされたセ
ルのドレインに接続可能であり、これにより２以上の参
照レベルが前記作動検知増幅器より与えられ、これによ
って２以上のプログラム可能なコンダクタンスレベルが
各アドレスされたセルに与えられる。（テ）前記（タ）記載の改良されたメモリシステムに
おいて、前記消去手段は、前記行手段と列手段に選択さ
れる改良された手段をもち、消去電圧と短い消去パルス
を与え、それからセル電流を読み取る繰り返しサイクル
をもち、初期の消去電圧はそのセルを完全に消去できる
レベルには不足に選び、少しずつパルスからパルスの量
を増大していって前記パルスは前記セル電流が増加して
希望するレベルになるまで増加され、これにより、完全
にセルが消去される。（ト）前記（テ）記載の改良されたメモリシステムに
おいて、前記消去手段は前記消去サイクルを下記の条件
のいずれか１つの最初の発生まで続行する各アドレスされたセルのしきい値が完全に消去され
たベースレベルに達したこと、または予め定められた数の消去パルスが供給されたこと、
または予め定められている消去パルスの最大電圧に到達し
たこと、またはアドレスされたセルの中で完全に消去されないセル
の数が予め決められた消去されないが、受け入れられる
数を下回ったこと。（ナ）前記（タ）記載の改良されたメモリシステムに
おいて、前記トランジスタのフローティングゲートは、
前記ソースとドレイン領域間のチャンネルの第１の部分
のコンダクタンスレベルに影響を与え、そしてソースと
ドレイン領域のチャンネルの第２の部分のコンダクタン
スのレベルはコントロールゲートの電圧によって決定さ
れる。さらに、他の付加的な目的とか、この発明の利
点、好適な実施例とともに添付された図面を参照して説
明される。

【００１６】

【発明の実施の形態】

（実施例についての記述）図１を参照すると、チャンネ
ル分離形ＥｐｒｏｍまたはＥＥｐｒｏｍセルの構造が示
されており、この構造は本発明による改良されたメモリ
アレイとその動作に適するものである。半導体基板１１
はソース領域１３とドレイン１５をもっており、通常こ
れらはイオン打ち込みによって形成される。ソースとド
レインの間にはチャンネル領域１７が設けられている。
チャンネル領域でＬ１が付されている部分の上にフロー
ティングゲート１９が設けられており、それは基板から
薄いゲート酸化物２１により分離されている。チャンネ
ル領域のＬ２が付されている上の部分にコントロールゲ
ート２３が形成されており、基板１１から薄いゲート酸
化物層２５により分離されている。コントロール２３も
また、フローティングゲート１９から酸化物層２７によ
り電気的に分離されている。セル内に蓄積されるべきも
のである希望する状態に対応するようにフローティング
ゲート１９上の電荷の量がプログラムされる。もし、こ
の電荷のレベルがある決められたしきい値を越えていれ
ば、このセルは１つの状態にある、とみなされる。も
し、そのしきい値以下であれば、それは他の状態にある
と定義される。希望する電荷のレベルは、適当な電圧の
組合せをソースとドレインと基板とコントロールゲート
に定められた一定の期間加えることにより電子を基板１
１からフローティングゲート１９に移動させることによ
って希望する電荷がプログラムされる。フローティング
ゲートは、１つのメモリセルの中に閉じ込められてお
り、そして、そのゲートはその構造のすべての他の部分
から電気的に分離されている。これに対して、コントロ
ールゲート２３は多くのセルの上に横切って延びてお
り、共通のワード線としての機能を果たしている。以後
言及されるように、チャンネル分離形は２つの電界効果
トランジスタを直列に接続したものと同じ機能を提供す
るものであり、その１つはフローティングゲート１９を
そのコントロールゲートとし、他のものはコントロール
ゲート２３をそのコントロールゲートとするものであ
る。

【００１７】図１に示されている原始的なチャンネル分
離形のＥｐｒｏｍまたはＥＥｐｒｏｍは、図示されてい
ない消去ゲートが付加されることによってフラッシュＥ
Ｅｐｒｏｍ装置になる。消去ゲートは分離された電極で
あって、前記フローティングゲート２７のそばに位置さ
せられており、それからトンネル誘電体によって分離さ
れている。適当な電圧がソースとドレインと基板とコン
トロールゲートと消去ゲートに印加されたときに、フロ
ーティングゲート上の電荷の量は減少させられる。１つ
の消去ゲートが多くのメモリセルの上に延びているの
で、全体のアレイでないとしても、それらは同時に消去
される。ある従来技術のフラッシュＥＥｐｒｏｍセルに
おいては、フローティングゲートの下に設けられている
ソースまたはドレイン拡散領域が消去電極として用いら
れて、一方他のセルにおいては、消去電極は、コントロ
ールゲートとしての層と同じ層、または分離された導電
層に設けられている。

【００１８】〔他状態記憶〕チャンネル分離形フラッシ
ュＥＥｐｒｏｍ装置は、図２に示されているように、２
つのトランジスタＴ１とＴ２を直列にしたものから構成
される合成トランジスタとみることができる。トランジ
スタＴ１はフローティングゲートトランジスタであっ
て、有効チャンネルの長さＬ１をもち、可変しきい値電
圧Ｖ_T1をもつトランジスタである。トランジスタＴ２は
固定された（エンハンスメント）しきい値電圧Ｖ_T2をも
ち、有効チャンネルの長さＬ２をもつトランジスタであ
る。合成トランジスタのＥｐｒｏｍのプログラム特性を
図３の曲線（ａ）に示す。プログラムされたしきい値電
圧Ｖ_txは、プログラム条件が与えられているときに時間
ｔの関数として描かれている。これらのプログラム条件
は典型的に言えば、Ｖ_CG＝１２Ｖ，Ｖ_D＝９Ｖ，Ｖ_S＝
Ｖ_BB＝０Ｖである。Ｖ_CGまたはＶ_Dのいずれかが０Ｖで
あるときには、プログラムは起きない（プログラムされ
ていない、消去されていない）装置は、Ｖ_T1は＋1.５Ｖ
で、Ｖ_T2は＋1.０Ｖをもつ。略１００ミリセコンドのプ
ログラムの後で、前記装置はしきい値電圧Ｖ_tx≧＋6.０
Ｖに達する。これは、オフ（“０”）状態を示す。なぜ
ならば、複合装置はＶ_CG＝＋0.５Ｖでは導通しないから
である。従来の装置では、いわゆる“インテリジェント
プログラミング”アルゴリズムを用いていた。これによ
り代表的にはそれぞれ１００ミリセコンドから１ミリセ
コンド持続するプログラミングパルスが与えられ、引き
続いて検知（読み）動作がなされる。パルスはその装置
が全くオフ状態になったということが検出されるまで与
え続けられ、それから３発の余分なプログラミングパル
スが供給されて、確実なプログラム可能性をもっている
かということが確かめられる。先行技術のチャンネル分
離形のフラッシュＥＥｐｒｏｍ装置では、十分な電圧Ｖ
_ERASEと十分な期間をもつ１つのパルスで消去を行い、
Ｖ_T1がＶ_T2（図３のカーブ（ｂ））以下の電圧に消去
されたかどうかを確かめる。フローティングゲートトラ
ンジスタはディプリーションモード動作（図３の線
（ｃ））に消去されるまで、消去を続けるのであるが、
直列トランジスタＴ２の存在がこのディプリーションし
きい値電圧を不明確にしている。したがって、
（“１”）状態に消去された状態はしきい値電圧Ｖ_tx＝
Ｖ_T2＝＋1.０Ｖによって代表される。メモリの記憶貯蔵
“ウィンドウ”はΔＶ＝Ｖ_tx（“０”）−Ｖ
_tx（“１”）＝6.０−1.０＝5.０Ｖにより与えられる。
しかしながら、真の記憶貯蔵ウィンドウはトランジスタ
Ｔ１のＶ_txの全スウィングによって代表されるべきであ
る。例えば、もし、トランジスタＴ１がディプリーショ
ンしきい値電圧Ｖ_T1＝−3.０Ｖに消去されたとすると、
その結果、真のウィンドウはΔＶ＝6.０Ｖ−（−3.０）
＝9.０Ｖで与えられるべきである。先行技術のフラッシ
ュＥＥｐｒｏｍ装置では、この真の記憶ウィンドウを利
用しているものは、ひとつもない。事実、先行技術のそ
れらは、（図３でハッチングがほどこされた領域Ｄとし
て示されている領域）での装置の動作、ここでは、Ｖ_T1
はＶ_T2よりもより低くなっている領域をみんな無視して
いる。

【００１９】本発明は、この全記憶ウィンドウの特徴を
利用した計画を最初に提案するものである。これは、よ
り広い記憶ウィンドウを用いることにより、２つのバイ
ナリー状態より以上の貯蔵を可能にし、その結果として
１つのセルあたりに１ビット以上の記憶を可能にするも
のである。例えば、１つのセルに２ではなく、４を貯蔵
することが可能であり、この状態は以下のしきい値電圧
をもつものである。状態“３”： −Ｖ_T1＝−3.０Ｖ，Ｖ_T2＝＋1.０Ｖ（最も導通している状態）＝１，１とする。状態“２”： −Ｖ_T1＝−5.０Ｖ，Ｖ_T2＝＋1.０Ｖ（中間の導通）＝１，０とする。状態“１”： −Ｖ_T1＝＋2.０Ｖ，Ｖ_T2＝＋1.０Ｖ（低い導通）＝０，１とする。状態“０”： −Ｖ_T1＝−4.５Ｖ，Ｖ_T2＝＋1.０Ｖ（不導通）＝０，０とする。この４つの状態のいずれかを検知するために、コントロ
ールゲートはＶ_CG＝＋5.０Ｖに上昇させられる。そし
て、ソースドレイン電流Ｉ_DSが複合装置を介して検知さ
れる。すべての４つのしきい値状態に対して、Ｖ_T2＝＋
1.０Ｖであるから、トランジスタＴ２は単に直列抵抗と
してふるまう。合成トランジスタの４つの状態に対応す
る導通電流Ｉ_DSについて、図４にＶ_CGの関数として示し
てある。電流検出増幅器は、これら４つの導通状態間を
容易に区別することができる。現実問題として可能性の
ある状態の数は、検知増幅器の雑音の感度と、温度が上
昇したときの期待される時間経過による電荷の損失によ
って、影響を受ける。１つのセルあたりの３ビットの貯
蔵のためには８つの識別できる導通状態が必要であり、
１つのセルに４ビットの貯蔵をするためには１６の識別
できる導通状態が必要となる。多状態記憶セルについて
は、すでにＲＯＭ（リードオンリーメモリ）とＤＲＡＭ
（ダイナミックランダムアクセスメモリ）に関連して提
案されてきている。ＲＯＭにおいては、異なったチャン
ネルイオン打ち込みをすることにより、２つ以上の恒久
的なしきい値電圧を形成することにより、いくつかの固
定的な導通状態の１つをもつことができる。先行技術で
ある多段階ＤＲＡＭセルが提案されているが、ここにお
いては、アレイの各セルは物理的には他のセルと全く同
一である。しかしながら、各セルのキャパシタに貯蔵さ
れる電荷は量子化されており、その結果としていつくか
の異なった読み出し信号レベルを得るものである。その
ような先行技術の多段階ＤＲＡＭの貯蔵については、ア
イイーイーイーのジャーナルソリッドステイトサー
キット(IEEE Journal of Solid-State Circuits)，1988
年第27頁にエム．ホリグチ（M.Horiguchi)等の論文とし
て「セルの貯蔵を１６レベル用いることによる大容量半
導体ファイルメモリ」（“An Experimental Large-Capa
citySemiconductor File Memory Using 16-Levels/Cell
Storage”）、第２の多段階ＤＲＡＭの例はアイイーイ
ーイーのカスタム集積回路会議において、1988年の 5月
のP4.4.1にティー. フルヤマ(T. Furuyama) 等による
「マクロセルまたは論理記憶用途のための１セルあた
り２ビットの記憶をするＤＲＡＭについての実験」
（“An Experimental 2-Bit/Cell Storage DRAM for Ma
crocell or Mem-ory-on-Logic Applications”）に記述
されている。

【００２０】Ｅｐｒｏｍにおいて多段階記憶を有効に利
用するためには、その装置のプログラムのアルゴリズム
がいくつかの導通状態のいずれかもプログラムを許容す
ることが必要となる。まず始めに、“３”の状態（この
実施例では−0.３Ｖ）よりもより負の電圧Ｖ_T1までに消
去できる必要がある。それから装置は、短いプログラム
パルス（典型的には持続時間が１から１０ミリセコンド
のパルス）でプログラムされる。プログラム条件は、１
つのパルスがその装置のしきい値を引き続く２つの状態
間のしきい値の差の２分の１を越えるような影響を移動
させないことである。その装置は、その導通電流Ｉ_DSと
参照電源Ｉ_REFのｉ（ｉ＝０，１，２，３）は希望する
導通状態に対応する（４つの状態に対応するためには、
４つの参照レベルが必要である）と電流比較することに
より、検出される。プログラミングパルスは、検出電流
（図４の実線）が希望する４つの情況に対応する参照電
流より僅かの下の値になるまで持続させられる（図４に
おける破線）。この点をよりよく図解するために各プロ
グラミングパルスは直線的に２００ミリボルトでＶ_txに
立ち上がる。そしてさらに、この装置は最初にＶ_T1＝−
3.２Ｖにより消去されていると仮定する。そうすると必
要とされるプログラミング／センシングパルス次のとお
りである。状態“３”に対して（Ｖ_T1＝−3.０Ｖ）パルスの数＝（3.２−3.０）／．２＝１状態“２”に対して（Ｖ_T1＝−0.５Ｖ）パルスの数＝（3.２−0.５）／．２＝１４状態“１”に対して（Ｖ_T1＝＋2.０Ｖ）パルスの数＝（3.２−（−2.０))／．２＝２６状態
“０”に対して（Ｖ_T1＝＋4.５Ｖ）パルスの数＝（3.２−（−4.５))／．２＝３９現実の問題としてＶ_txは時間に対して直線ではない。そ
のことは図３の曲線（ａ）に示されている。その結果、
状態“１”または“０”に指示されているよりもより多
くのパルスが必要となる。もし、２ミリ秒がプログラミ
ングパルスの幅であり、0.１ミリ秒が検出のために必要
な時間だとするならば、その装置を４状態のいずれかに
プログラムするのに必要な最大時間は概ね３９×２＋３
９×0.１＝８1.９ミリ秒となる。これは先行技術による
装置“インテリジェントプログラミングアルゴリズ
ム”によって要求される時間よりも短い時間である。事
実、新しいプログラミングのアルゴリズムにおいては注
意深く計測された１群の電子のみがプログラムの期間に
注入される。このアプローチのさらに他の利点は、読み
取りのときの検知はプログラムのときのセンシングと同
じセンシングである。そして、同じ参照電流源が両方の
プログラミングと読み取りの操作に使用できるのであ
る。このことは、アレイ中のすべてのメモリが同じ参照
レベルによってプログラムおよびセンスができるという
ことである。これは、非常に大きなメモリのアレイにお
いてさえも優れた追跡を提供する。大形のメモリシステ
ムは、典型的には、誤り検出と修正の手順を内蔵してお
り、それらはフラッシュに対して悪い反応を示すセルの
ようなハードウェア上の僅かな数の欠陥に対して耐えれ
るように設計されている。この理由において、セルがプ
ログラムされてそれが希望するしきい値まで達せずにメ
モリセルが誤動作しているという表示があるときにさえ
も、ある一定量の最大数のプログラムサイクルが実行さ
れた後に、プログラミングとセンシングのサイクルのア
ルゴリズムが自動的に停止させられることができる。

【００２１】しかし、ＥＥｐｒｏｍトランジスタのアレ
イに関連して多条帯の貯蔵の概念のいくつかが存在して
いる。そのような回路の例が図６に示されている。この
回路において、メモリセルの１つのアレイは、デコード
されたワードラインとデコードされたビットラインをも
っており、それぞれは、行と列のセルのコントロールゲ
ートとドレインにそれぞれ接続されている。各ビットラ
インは読み，プログラムまたは消去の時間の間に通常1.
０Ｖから2.０Ｖの間電圧に予めチャージされている。４
段階の蓄積のために、４つの検出増幅器がそれぞれ固有
の参照レベルでＩ_REF０，Ｉ_REF１，Ｉ_REF２，Ｉ_REF
３をそれぞれのビットラインの解読された出力のための
参照電圧をもっている。読み出しの期間において、フラ
ッシュＥＥｐｒｏｍトランジスタを流れる電流はこれら
の４つの参照レベルと同時に（平列的に）比較される。
この動作は同様にして、４つの連続する読みの期間（つ
まり、１つの検出増幅器をもち、それぞれ異なった参照
がそれぞれのサイクルに適用されるようにすることによ
り実行できるものである。もし、読み出しのために付加
的な時間が要求されても問題にならないときは有用であ
る。）についても行われる。データ出力は４つの検出増
幅器を介して４つのＤｉバッファ（Ｄ０，Ｄ１，Ｄ２と
Ｄ３）から供給される。プログラムの間４つのデータ入
力Ｉｉ（Ｉ０，Ｉ１，Ｉ２とＩ３）は比較回路に提供さ
れ、比較回路にはまた前記４つのセンサアンプの出力が
アクセスされたセルのために供給されている。もし、Ｄ
ｉとＩｉが一致したならば、そのときには前記セルは正
しい状態にあり、プログラミングは不必要である。しか
しながら、もし、すべての４つのＤｉがすべての４つの
Ｉｉと一致しないときは、比較器の出力はプログラムコ
ントロール回路を付勢する。この回路はビットライン
（ＶＰＢＬ）とワードライン（ＶＰＷＬ）のプログラム
パルス発生器を制御する。１つの短いプログラミングパ
ルスが選択されたワードラインと選択されたビットライ
ンの両方に供給される。これはＤｉとＩｉとが一致した
かどうかを決定するための第２の読みのサイクルによっ
て従わされる。このシーケンスは多重プログラムと読み
出しのパルス、それが一致するまで繰り返される（また
は初めの段階において、一致がみられないで、その後、
予めセットした最大数のパルスに達したときにもとめら
れる）。そのような多段階プログラミングのアルゴリズ
ムの結果、各セルは４つの導通状態に前記参照導通状態
Ｉ_REF，ｉに直接に関連してプログラムされる。事実、
同じ検知増幅器がプログラムと読みのパルス発生器に用
いられ、そしてそれが検出期間（通常の読み取りの期
間）にも用いられる。これが、参照レベル（図４の破
線）とプログラムされた導通レベル（図４の実線）との
間に大きなメモリのアレイ中でかつ、非常に広い動作温
度範囲内において優れた追跡を許容される。加うるに、
注意深く測られた電子がフローティングゲートにプログ
ラミングの期間または消去の期間に注入されたり、それ
に取り除かれたりするのであるから、装置は、最小の量
の耐えられるストレスを受けることになる。事実、４つ
の参照レベルと４つの検知増幅器が、セルを４つのうち
の１つを導通状態に導くために用いられているが、単に
３つの検知増幅器と３つの参照レベルが４つの蓄積条の
中の１つの正しい状態を検出するために必要である。例
えば図４において、Ｉ_REF（“２”）は導通状態“３”
と“２”との間で正しく差別され、Ｉ_REF（“１”）は
導通状態“２”と“１”との間で正しく差別でき、そし
て、Ｉ_REF（“０”）は導通状態“１”と“０”との間
で正しく差別される。図６の回路の現実的な構成におい
て、参照レベルＩ_REF，ｉ（ｉ＝０，１，２）はその期
間にそれらを対応するより低いものとより高いセルの導
通状態を検知するために、それらの中心点により近づけ
るように移動させてもよい。図６の回路で用いられたと
同じ原理が２段階の蓄積または１セルについて４段階以
上の状態をとるものにも適用されることに注意された
い。もちろん、図６に示された以外の回路についても同
様に可能である。例えば、導通レベルのセンシングでは
なく、むしろ電圧レベルのセンシングにも同様に利用で
きる。

【００２２】〔電荷保持力についての改善〕前述した例
において、状態“３”と“２”はフローティングゲート
における正の電荷の結果によるものであるのに対し、状
態“１”と“０”はフローティングゲート上の負の電荷
（電子）によるものである。この装置の寿命（１２５℃
で１０年のように規定することができる）の間に正しい
導通状態を適性に検知するためには、この電荷がフロー
ティングゲートから略前記Ｖ_T2において２００ミリボル
トのシフトと等価以上にリークしないことが必要であ
る。この条件は、貯蔵された電子について、この実施例
またはすべての先行する技術におけるＥｐｒｏｍとかフ
ラッシュＥＥｐｒｏｍについて容易に適用できるもので
ある。装置の物理学的な配慮からいって前記フローティ
ングゲートに捕捉されたホールの保持力は捕捉された電
子の保持力よりも明確に優れているべきである。これ
は、捕捉されたホールは電子がフローティングゲートへ
電子が注入された場合のみ、中性化されるからである。
前述のような注入が存在しないかぎりにおいて、シリコ
ンと二酸化シリコンの界面における電界障壁である約5.
０エレクトロンボルトに打ち勝つことはホールにとって
は、ほとんど不可能である（捕捉されたエレクトロンの
電界障壁は3.１Ｖである）。したがって、この装置の保
持力を改良することは、導通状態で捕捉されたホールが
関連する領域を用いることによって改善することができ
る。例えば、前記状態“１”において、Ｖ_T1は＋2.０Ｖ
であり、それは捕捉された電子に関連するものであり、
処女装置においてはＶ_T1は1.５Ｖである。しかしなが
ら、処女装置において、そのＶ_T1をより高いしきい値電
圧、例えば、Ｖ_T1＝＋3.０Ｖ（図５ａにおいてチャンネ
ル領域５６０ａのｐタイプのドーピング濃度を増すこと
により）を上昇させるならば、同じ状態“１”はＶ_T1＝
＋2.０Ｖとなり、捕捉されたホールにより行われること
になる。このＶ_T1の値はよりよい保持力を与えることに
なるであろう。もちろん、参照レベルをほとんどの、ま
たはすべての状態が処女装置のＶ_T1よりもより低いＶ_T1
の値をもつように参照電圧をセットすることも可能であ
る。

【００２３】〔改良された持久力のための情報の消去〕
フラッシュＥＥｐｒｏｍ装置の耐久性はそれらの書込
み，消去のサイクルの与えられた数に対する抵抗する能
力である。先行技術としてのフラッシュＥＥｐｒｏｍ装
置の耐久力を制限する物理的な現象は、装置の活性誘電
体フィルム中に電子が捕捉されることである。プログラ
ミングの間中に使用された誘電体素子は熱電子チャンネ
ル注入の間中注入された電子の一部を捕捉する。消去の
期間においてトンネル消去誘電体は同様にトンネル電子
のあるものを捕捉する。捕捉された電子は引き続く書き
消しサイクルにおいて、印加された電界に抗するので、
しきい値電圧の減少、Ｖ_txのシフトの原因となる。これ
は、“０”と“１”の状態の間の電圧の窓の次第に閉じ
ていく様（図５参照）として観察されることができる。
略１×１０⁴プログラム消去サイクルを越えると、窓の
閉じる具合が検出回路の誤動作を発生させる程度にな
る。もし、このサイクルが次第に続けられていくと、装
置は誘電体の損傷，腐敗によって、危機的な崩壊現象を
経験することになる。これは、典型的には１×１０⁶と
１×１０⁷サイクルの間に発生する。そしてそれは、こ
の装置の不純物によるブレイクダウンとして知られてい
る。先行技術としてのメモリ素子においては、窓の閉じ
方が略１×１０⁴サイクルが現実的な限界となってい
た。与えられた消去電圧Ｖ_ERASEにおいて、前記装置を
十分に消去するのに必要な時間は、当初の１００ミリ秒
（すなわち、処女装置において）から１×１０⁴回行っ
た装置においては１０秒に達する。そのような先行技術
のフラッシュＥＥｐｒｏｍ装置における品質の劣化が１
×１０⁴回以上使用した後に十分な消去を許容するため
には、極めて十分に長い消去パルス時間を規定しなけれ
ばならなかった。しかしながら、このことは、処女装置
においては過剰の消去であり、その結果として不必要な
過剰な歪みを受けることになっていた。先行技術におけ
る装置にける第２の問題は、消去パルスの期間中におい
て、前記トンネル誘電体が不必要に高い尖頭ストレスに
曝されることであった。これは、予め状態“０”（Ｖ_T1
＝＋4.５Ｖまたはそれ以上高い）にプログラムされた装
置において発生している。この装置は大きな負の電荷Ｑ
をもっている。Ｖ_ERASEが印加されると、前記トンネル
誘電体はＶ_ERASEと同様にＱからの影響による尖頭電界
に瞬間的に曝されることになる。この尖頭電界は、トン
ネル消去の過程において電荷Ｑが０に変化するときに次
第に減少していく。それにもかかわらず、永久的な、か
つ累積的な損傷がこの消去の過程において加えられる。
これにより、早期の装置の崩壊がもたらされる。このス
トレス過剰と窓の閉じることの２つの問題を克服するた
めに、新しい消去のアルゴリズムが開示された。それ
は、先行するフラッシュＥＥｐｒｏｍのいずれにも適用
できるものなのである。そのような新しい消去のアルゴ
リズムがなかったら、多状態の装置を実現することは図
５の曲線（ｂ）から導通状態がＶ_T1がＶ_T2よりもより負
であるならば、１×１０⁴から１×１０⁵の書込み／消
去サイクルにおいて消滅させられるであろう。

【００２４】図７は新しい消去のアルゴリズムの主たる
ステップを示したものである。ｍ×ｎのメモリセルのブ
ロックアレイが、フラッシュ消去により状態“３”（こ
れは最も高い導電状態で最も低いＶ_T1の状態である）に
完全に消去されたと仮定する。あるパラメータは消去の
アルゴリズムに関連して設定されるものである。それら
は図７にリストされており、Ｖ₁は最初の消去パルスの
消去電圧である。Ｖ₁は処女装置を状態“３”に１秒の
消去パルスによって消去するに要求される消去電圧か
ら、たぶん５Ｖばかりより低い。ｔは処女装置を状態
“３”に完全に消去するのに要求される時間の略１／１
０に選ばれる。典型的に、Ｖ₁は１０Ｖから２０Ｖの間
にあり、一方ｔは１０から１００ミリ秒の間にある。こ
のアルゴリズムは、このシステムが耐えられるある小さ
い数Ｘの悪いビットを仮定している（一例としてのエラ
ー検出と修正の過程においてこのシステムレベルが決定
される。全くエラーの検出と補正がなければ、その場合
にはＸ＝０である）。これらは、ショートされていると
か、非常に漏れの多いトンネル誘電体であって、それが
十分に長い消去パルスを印加しても消去されないという
ビッツである。過度な消去を防止するために、消去パル
スの全個数は全ブロックの消去サイクルにおいて予めプ
リセットされたｎ_maxに制限することができる。ΔＶは
電圧であって、それにより引き続く消去パルスが増強さ
せられるのである。典型的には、ΔＶは0.２５Ｖから1.
０Ｖの間にある。一例として、もし、Ｖ₁＝１5.０Ｖで
ΔＶ＝1.０Ｖであるならば、その結果、第７番目の消去
パルスは、Ｖ_ERASE＝２1.０Ｖの大きさで持続時間はｔ
である。１つのセルが完全に消去されたものとみなされ
る。つまり、それは読みのコンダクタンスがＩ_"3"より
も大きくなったときである。各ブロックによって経験さ
せられた完全消去サイクルの回数Ｓはそのシステムレベ
ルにおいては大変重要な情報である。もし、各ブロック
について、Ｓが知られているならば、前記Ｓが１×１０
⁶（または他のセットされた数字）のプログラム消去サ
イクルに達したならば、それらの素子は自動的に新しい
補助的なブロックと交換することができる。Ｓは、当初
０にセットされており、そして、各完全なブロック消去
の多数のパルスサイクルごとに順次繰り上げられてい
く。Ｓの値は、各回ごとに、例えば２０ビット（２²⁰は
略１×１０⁶に相当する）を各ブロックに用意しておい
て蓄積することができる。その方法により各ブロックは
それ自身の耐久の記録を保持することができる。これに
代替して、前記Ｓはチップから離れたシステムの中に保
存することもできる。

【００２５】新しいアルゴリズムの完全消去のサイクル
のシーケンスは、次のとおりである（図７参照）。 1. Ｓを読め。この値はレジスタファイルに蓄積するこ
とができる。（このステップは、もしＳがこの装置の動
作寿命の中でその制限に達しないものと期待されている
ときには省略することができる）。１ａ．最初の消去パルスＶ_ERASE＝Ｖ₁＋ｎΔＶ，ｎ＝
０，パルス持続時間＝ｔを印加せよ。このパルス（およ
び次の数個の連続するパルス）はすべてのメモリセルを
消去するのに十分であるが、それはプログラムされたセ
ルの電荷Ｑを減少させることになり、それは比較的に低
い消去フィールドストレスである。すなわち、それは１
つの“条件作り”のパルスに相当するものである。１ｂ．アレイの中のまばらなパターンを読め。対角線の
読みパターンは、例えば、ｍ＋ｎ個（ｍ×ｎによる完全
な読みよりはむしろ）のセルを読むことになり、そし
て、少なくとも各行からの１つのセル、そして各列から
の１つのセルを取り出したことになる。状態“３”まで
に完全に消去されていないセルの数ＮとＸを比較する。１ｃ．もし、Ｎがｘ（十分に消去されていないアレイ）
よりも大きければ、第２の消去パルスを第１のパルスよ
りもΔＶだけ大きく、同じ持続時間ｔをもつ第２の消去
パルスを印加する。対角線のセルを読め、カウントＮ。
この消去のサイクルにおいて、パルス／読み／加算の消
去パルスはＮ≦Ｘまたは消去パルスの数ｎがｎ_maxを越
えるまで消去パルスが連続させられる。この２つの条件
のうちの最初の１つが最終の消去パルスにつながる。２ａ．最後の消去パルスが、アレイが完全に、そして十
分に消去されたことを確認するために印加される。この
Ｖ_ERASEの大きさは前のパルスよりもΔＶだけの端数だ
け大きくなる。持続時間は１ｔから５ｔの間にすること
ができる。２ｂ．１００％のアレイが読まれる。完全に消去されて
いないセルの数Ｎが数えられる。もしＮがＸに等しい
か、または、より小さいときは、消去のためのパルス発
生はこの時点において完成させられる。２ｃ．もしＮがＸより大きければ、そのときには消去さ
れていないビットＮの存在のアドレスが発生させられ
る。それは、このシステムレベルにおいて予備のよいビ
ット交換するためである。もし、ＮがかなりＸより大き
い場合（もし、Ｎが全セルの５％にあたる場合）、その
ような場合にはフラグを立てて、ユーザーにこのアレイ
はその忍耐の限界に達し、生命の終わりになったことを
示す。２ｄ．消去のためのパルスは終了させられる。３ａ．Ｓが１つ加えられる。そして、新しいＳが将来の
参考のために保存される。このステップはオプションで
ある。新しいＳは新しく消去されたブロックの中に書き
込まれるか、またはチップから分離されているレジスタ
ファイルに貯蔵される。３ｂ．消去サイクルが終了させられる。完全なサイクル
は１０から２０の消去パルスで、だいたい１秒間で消去
されることが期待されている。

【００２６】新しいアルゴリズムは以下のような特徴を
もっている。（ａ）アレイ中のどのようなセルも尖頭的な電界のスト
レスを受けない。時間Ｖ_ERASEまでには、比較的高い電
圧といかなる電荷Ｑも前記フローティングゲートからす
でに前の低い電圧消去によって除去されている。（ｂ）全消去時間は従来技術の固定的Ｖ_ERASEパルスを
用いるものに比べてかなりより短かくなっている。処女
装置にあっては、必要な消去時間は最小のパルスであ
る。１×１０⁴サイクル以上に耐えた装置でも、誘電体
捕捉電荷に打ち勝つためにΔＶの数倍の電圧増加を要求
されない。そして、誘電体に捕捉された電荷は、その
全消去時間を数１００ミリ秒増加させるにすぎない。（ｃ）消去側で窓が狭くなるということ（図５の曲線
（ｂ）参照）を無限（その装置が突然の破壊によりだめ
になるまで）に避けることができる。なぜらなば、装置
が消去された適性な状態“３”になるまでＶ_ERASEは単
に増大させられるからである。新しい消去のアルゴリズ
ムは全記憶窓を保存することができる。

【００２７】図８は本発明によるフラッシュＥＥｐｒｏ
ｍ装置の４つの導通状態をプログラム消去回数の数の関
数として示したものである。すべての４つの状態は、常
にプログラムまたは消去によって参照導通状態を固定す
ることが完成されるから、いずれの状態においても、少
なくとも１×１０⁶サイクルまでに窓が狭められるとい
うことはない。フラッシュＥＥｐｒｏｍメモリチップに
おいて、新しい消去プログラムを効果的に実行するため
にチップ上に（または別の制御チップの上に）必要な電
圧Ｖ₁と電圧の増加分ΔＶからｎΔＶを発生する電圧増
加装置、Ｎをカウントし貯蔵されている値Ｘと比較する
係数回路、不良ビットの位置のアドレスを蓄積するレジ
スタ、および前述した消去シーケンスを実行するための
命令を含む制御およびシーケンス回路を提供することが
できる。この発明の実施例として詳述されたものは、好
ましい実施例であり、当業者はこれに関連して多くの変
形を理解することができるであろう。そこで、本発明
は、ここに記載された特許請求の範囲の全範囲内の保護
を受ける資格を有するものである。

【図面の簡単な説明】

【図１】チャンネル分離形ＥｐｒｏｍまたはＥＥｐｒｏ
ｍの実施例の断面図である。

【図２】チャンネル分離形のＥｐｒｏｍトランジスタを
形成する具体的なトランジスタ表現を示す略図である。

【図３】チャンネル分離形のフラッシュＥＥｐｒｏｍ装
置のプログラムと消去の特性を示す図である。

【図４】本発明によるチャンネル分離形のフラッシュＥ
Ｅｐｒｏｍ装置の４つの導通状態を示す図である。

【図５】従来のフラッシュＥＥｐｒｏｍ装置のプログラ
ム消去サイクルの寿命特性を示す図である。

【図６】回路図と多段階記憶装置において要求されるプ
ログラム書込み電圧パルスを示す図である。

【図７】最小のストレスで消去することができる新しい
アルゴリズムにおける基本的な状態を示す略図である。

【図８】多段階のプログラムと消去時のストレスを減少
するための情報アルゴリズムを用いたチャンネル分離形
のフラッシュＥＥｐｒｏｍ装置のプログラム消去サイク
ルの寿命特性を示す図である。

【符号の説明】

１１…基板１３…ソース領域１５…ドレーン領域１７…チャンネル領域１９…フローティングゲート２１…ゲート酸化物２３…コントロールゲート

Claims

【特許請求の範囲】

【請求項１】状態を変化させることができ、読むため
にアドレス可能である電気的に変更可能であるメモリセ
ルで、個々のメモリセルはフローティングゲートをもつ
電界効果トランジスタを含みしきい値電圧レベルを持
ち、そのレベルはフローティングゲートに電荷が存在し
ないときにある与えられたレベルをもつが、前記フロー
ティングゲートによって保持される電荷により可変的で
あるメモリアレイのために、前記アレイの前記アドレス
されたセルの状態を変更する方法において：２を超える
検出可能な個々のセルの状態に対応する実効的な２を超
えるしきい値電圧を確立するステップであり、ここにお
いて少なくとも２つの前記実効しきい値レベルは前記フ
ローテイングゲートの正電荷の量に由来するものである
ステップと、およびアドレスされたセルのしきい値電圧
が前記複数のしきい値レベルの１つに略等しくなるまで
アドレスされたセルのフローテイングゲートの上の電荷
量を変化させることによりアドレスされたセルの検出で
きる状態をセットするステップとを含む方法。
【請求項２】請求項１記載の方法において、前記検出
することができる状態のセットは、アドレスされたセル
のフローティングゲートに負の電荷を加えることによっ
てアドレスされたセルの実効的なしきい値の電圧レベル
を変化させる工程を含む方法。
【請求項３】請求項１記載の方法において、前記アド
レスされたセルの検出することができる状態をセットす
る前に、アドレスされたセルの実効的なしきい値の電圧
をプリセットする工程を付加的に含む方法。
【請求項４】請求項１記載の方法において、前記アド
レスされたセルの検出することができる状態をセットす
る前に、セルのグループのフローテイングゲートの電荷
を変化させることによりアドレスされたアレイに含まれ
るセルのグループの実効的なしきい値電圧をプリセット
レベルにプリセットする工程を含む方法。
【請求項５】請求項４記載の方法において、前記セル
のグループのプリセッティングは、前記複数の実効しき
い値電圧レベルの範囲外のあるプリセット実効しきい値
電圧レベルにプリセットするステップを含む方法。
【請求項６】請求項４記載の方法において、セルのグ
ループのプリセッティングは、前記フローティングゲー
トの負の電荷を除去することにより、前記複数の実効し
きい値レベルの最低のものよりも低いあるレベルに前記
セルのグループの現在の前記実効しきい値電圧レベルを
確立するステップと、および前記アドレスされたセルの
検出可能な状態のセットは前記アドレスされたセルのフ
ローティングゲートに負の電荷を加算するステップを含
む方法。
【請求項７】請求項４記載の方法において、前記アド
レスされたセルの検出可能な状態をセットした後で、前
記アドレスされたセルがセットされた状態を読むステッ
プを付加的に含む方法。
【請求項８】請求項７記載の方法において、前記アド
レスされたセルがセットされた状態の読み取りは、前記
アドレスされたセルを介して電流を流し、そして同時に
前記電流のレベルとまたはそれ以上の参照電流レベルと
を比較することによって行う方法。
【請求項９】請求項１記載の方法において、前記アド
レスされたセルの検出可能な状態をセットした後で、前
記アドレスされたセルに電流を流し同時に前記電流をそ
れ以上の参照電流レベルと比較することによって行うス
テップを付加的に含む方法。
【請求項１０】請求項９記載の方法において、前記電
流のレベルは複数の参照電圧レベルであって、前記複数
の実効しきい値レベルよりも１つだけ少ないものと前記
電流を比較するステップを含む方法。
【請求項１１】請求項１〜１１記載の方法の任意の１
つの方法において、複数の実効しきい値電圧レベルを確
立するステップは、前記フローティングゲート上の正電
荷から発生する前記しきい値レベルの大部分を確立する
ステップを含む方法。
【請求項１２】請求項１〜１１記載のいずれかの方法
において、複数の実効的なしきい値電圧レベルを確立す
るステップは少なくとも４つのそのようなしきい値電圧
レベルを確立するステップを含む方法。
【請求項１３】請求項１〜１１記載のいずれかの方法
において、前記個々のセルの前記与えられたしきい値レ
ベルは少なくとも３ボルトに設定されている方法。
【請求項１４】請求項３〜５記載のいずれかの方法に
おいて、前記セルのグループがプリセットされる回数の
総計の数を加算するステップを含む方法。
【請求項１５】請求項３〜５記載のいずれかの方法に
おいて、前記セルのグループが使用不能になったとき
に、前記アレイ中の補助的なセルのブロックに置き換え
るブロックを含む方法。
【請求項１６】請求項１かまたは３記載のいずれかの
方法において、前記アドレスされたセルが破壊されてい
る場合に対応して、前記アレイ中の補助的な良いセルに
置き換えるステップを含む方法。
【請求項１７】状態を変化させることができ、読むた
めにアドレス可能である電気的に変更可能であるメモリ
セルで、個々のメモリセルはフローティングゲートをも
つ電界効果トランジスタを含み、しきい値電圧レベルを
持ち、そのレベルはフローティングゲートに電荷が存在
しないときにある与えられたレベルをもつが、前記フロ
ーティングゲートの電荷によって保持される電荷により
可変的であるメモリアレイのために、前記アレイの前記
アドレスされたセルの状態を変更する方法において：２
を超える検出可能な個々の状態の複数に対応する２を超
える実効しきい値電圧を確立するステップと、前記複数の実効しきい値電圧レベルの１つに実質的に等
しくなるまで、前記アドレスされたセルの実効しきい値
電圧になるまで前記アドレスされたセルのフローティン
グゲート上の電荷の量を変更することによって、前記複
数の状態の１つに前記アドレスされたセルの検出可能な
セルをセットするステップと、および前記アドレスされ
たセルに電気的に質問し、かつ２を超える参照レベルの
数とアドレスされたセルの電気的なパラメータのレベル
を比較することによりアドレスされたセルがセットされ
た状態を読むステップを含む方法。
【請求項１８】請求項１７記載の方法において、複数
の実効しきい値電圧レベルを確立するステップは少なく
とも４個のそのようなしきい値電圧レベルを確立するス
テップを含む方法。
【請求項１９】請求項１８記載の方法において、個々
のセルに与えられたしきい値レベルは少なくとも３ボル
トに確立されている方法。
【請求項２０】請求項１７記載の方法において、アド
レスされたセルがセットされた状態を読むステップは、
前記複数の状態よりも１つだけ少ない参照レベルの数と
電気的パラメータレベルを同時に比較するステップを含
む方法。
【請求項２１】複数の電気的に消去しプログラムする
ことができるリードオンリメモリセルのアレイで、個々
のセルは半導体基板にソースとドレインがチャンネルで
分離されて形成され、フローティングゲートがチャンネ
ル領域から絶縁されその上に少なくとも部分的に形成さ
れており、そしてコントロールゲートはフローティング
ゲートから絶縁されその上に伸びており、前記トランジ
スタは自然なしきい値電圧とそのフローティングゲート
上の制御できる電荷のレベルに対応する電圧との組み合
わせに由来する実効的なしきい値レベルを持つもので、
前記自然のしきい値電圧は前記フローティングゲートが
零に等しい電荷をもつものに対応するものにおいて、前
記アレイ中の記憶状態を消去し、プログラムし、そして
読み出すシステムであって：選択された１またはグルー
プの複数のメモリセルをアドレスするために前記アレイ
に動作的に接続される手段と、アドレスされたセルまたはグループのセルの実効しきい
値電圧を各々アドレスされたフローティングゲートの電
荷を変更することにより基底レベルに駆動するために、
前記アレイに動作的に接続される消去手段と、前記アレイに動作的に接続されるプログラム手段で、１
つのアドレスされたセルのフローティングゲート上の電
荷を変更するために、２を越える複数の実効しきい値電
圧レベルの１つに実質的に前記実効しきい値電圧レベル
が等しくなるまで変更し、前記しきい値レベルは２を超
える検出可能なレベルに対応し、ここにおいて前記複数の実効しきい値電圧レベルの少な
くとも２つは正であるフローティングゲート上の制御可
能なレベルに由来するプログラム手段と、アドレスされたセル中を流れる電流の量を決定するため
に、前記アレイに動作的に接続される読み取り手段で、
これにおいてアドレスされたセルの状態がそこを流れる
測定された電流レベルによって決定される読み取り手段
を含むシステム。
【請求項２２】請求項２１によるメモリシステムにお
いて、前記プログラム手段はその実効しきい値電圧は少
なくとも４つのしきい値電圧レベルの１つに実質的に等
しくなるまでアドレスされたセルのフローティングゲー
ト上の電荷を変更するための手段であり、これにより前
記アレイの個々のセルは４又はそれ以上の状態にプログ
ラム可能であるシステム。
【請求項２３】請求項２１によるメモリシステムで、
前記自然のしきい値電圧レベルは少なくとも３ボルトで
あるシステム。
【請求項２４】請求項２１によるメモリシステムで、
前記消去手段の応答する手段は前記アドレスされたセル
またはセルのグループの実効しきい値電圧の基底レベル
に駆動し、前記アドレスされたセルまたはセルのグルー
プが消去された回数の数を前記アレイ中にランニングカ
ウントとして蓄積し、１つだけ上昇させるシステム。
【請求項２５】複数の電気的に消去およびプログラム
可能なリードオンリイメモリセルのアレイにおいて、セ
ルは半導体基板上に形成されソースとドレインがチャン
ネル領域により分離され、フローティングゲートの少な
くともその一部がチャンネル領域の上にそれから絶縁さ
れて形成されており、そして１つのコントールゲートが
フローティングゲートから絶縁されてその上に形成され
ており、前記トランジスタは自然なしきい値電圧とそのフローテ
ィングゲート上の制御できる電荷のレベルに対応する電
圧との組み合わせに由来する実効的なしきい値レベルを
持つもので、前記自然のしきい値電圧は前記フローティ
ングゲートが零に等しい電荷をもつものに対応するもの
において、前記アレイ中の記憶状態を消去し、プログラ
ムし、そして読み出すシステムであって：選択された１
またはグループの複数のメモリセルをアドレスするため
に前記アレイに動作的に接続される手段と、前記アレイに動作的に接続されている消去手段と、アドレスされたセルまたはセルのグループの実効的なし
きい値電圧を前記個々のアドレスされたセルのフローテ
ィングゲート上の電荷を変更することによりアドレスさ
れたセルまたはセルのグループの実効的しきい値電圧を
基底レベルに駆動するための前記アレイに動作的に接続
されている消去手段と、前記アレイに動作的に接続されるプログラム手段で、１
つのアドレスされたセルのフローティングゲート上の電
荷を変更するために、２を越える複数の実効しきい値電
圧レベルの１つに実質的に前記実効しきい値電圧レベル
が等しくなるまで変更し、前記しきい値レベルは２を超
える検出可能なレベルに対応するプログラム手段と、２またはそれ以上の異なった参照電流レベルを提供する
複数の参照源と、アドレスされたセルを通じて流れる電流の量を決定する
ために前記アレイに動作的に接続されている手段と、お
よびアドレスされたセルに流れる電流の量を前記参照電
流レベルと瞬時に比較することによりアドレスされたセ
ルの状態を迅速に読む２またはそれ以上のセンス増幅器
を持つ手段を含むシステム。
【請求項２６】請求項２５記載のメモリシステムにお
いて、前記プログラム手段内の前記複数の実効しきい値
電圧レベルの少なくとも２つは前記フローティングゲー
ト上の正の電荷に由来するものであるシステム。
【請求項２７】請求項２５記載のメモリシステムにお
いて、前記プログラム手段内の複数の前記実効しきい値
電圧レベルの大多数は前記フローティングゲート上の正
味の正の電荷に由来するものであるシステム。
【請求項２８】請求項２５記載のメモリシステムにお
いて、前記プログラム手段は、アドレスされたセルのフ
ローティングゲートの電荷をその実効しきい値電圧が少
なくとも４つの実効しきい値電圧レベルの１つと実質的
に等しくなるまで変更する手段を含み、ここにおいて前
記アレイの個々のセルは４またはそれ以上の状態にプロ
グラム可能であるシステム。
【請求項２９】請求項２８記載のメモリシステムにお
いて、前記複数の参照源は３またはそれ以上の異なる電
流レベルを提供するシステム。
【請求項３０】電気的に変更可能なメモリセルのアレ
イはセルのブロックに分割されており、それは前記ブロ
ック内の個々のセルにアドレスしてその内容を読みかつ
変更させる手段をもち、前記メモリセルは個々にフロー
ティングゲートをもつ電界効果トランジスタをもち、し
きい値電圧レベルをもち、前記レベルは前記フローティ
ングゲートに正味の電荷がないときに与えられるレベル
であるが前記レベルは前記フローティングゲートに保持
される正味の電荷により可変であるものであるメモリセ
ルのアレイのための前記アレイを操作する方法におい
て：２を超えるしきい値の電圧レベルを複数設立するス
テップであり、前記レベルは個々のセルの検出可能な複
数の状態に対応するものであるステップと、前記ブロック内の少なくとも１つのセルの実効しきい値
レベルを複数のレベルの１つにセットするステップで、
前記アドレスされた少なくとも１つのフローティングゲ
ートの電荷の量を、前記アドレスされた少なくとも１つ
のセルの実効しきい値電圧が前記実効しきい値電圧の複
数のうちの１つに達するまで、変更するものであり、こ
れにより、前記少なくとも１つのアドレスされたセルの
状態は前記複数の状態の１つにセットされるステップ
と、および前記セルのブロックの個々の１つの内のセル
が前記複数の状態の内の１つにセットされた全回数に等
しくなるまでカウントを蓄積するステップを含む方法。
【請求項３１】請求項３０記載の方法において、個々
のブロックのカンウトを蓄積するステップは、前記個々
のブロックの中に前記カンウトを蓄積するものである方
法。
【請求項３２】請求項３０記載の方法において、さら
に前記方法は少なくとも１つの補助的メモリブロックを
提供するステップと、およびセットされた数を越える個
々のブロックの１つの前記カウントがあるセットされた
数を越えたことに応答して、前記ブロックの個々の１つ
の代わりに前記補助的なブロックを使うステップを含む
方法。
【請求項３３】請求項３０による方法において、複数
の補助的なメモリセルを提供するステップおよび、少な
くともあるアドレスされたメモリセルが不良であること
に対応して少なくともある補助的セルを前記アドレスさ
れたセルの少なくとも１つに代替するステップを含む方
法。
【請求項３４】請求項３０〜３３記載のいずれかによ
る方法であって、実効しきい値電圧の複数を確立するス
テップは少なくとも４個のそのようなしきい値の確立す
るステップを含む方法。
【請求項３５】電気的に変更可能なメモリセルで複数
の明確なセルのブロックに分離されており、前記ブロッ
ク中の個々のセルにアクセスしてそれらの状態を読みか
つ変更する手段をもつシステムにおいて、それぞれのセルはフローティングゲートをもつ電界効果
トランジスタトを含み、各セルは１つのしきい値電圧レ
ベルをもつがそのレベルは前記フローティングゲートに
よる保持される正味の電荷にしたがって可変であるセル
で、前記メモリシステムを動作させる方法は以下のステ
ップから構成される：（a)２を超えるメモリセルのしきい値の電圧レベルであ
り、そのレベルは２を超える個々に検出可能なメモリセ
ルの状態に対応するレベル、および（b)１つの規定メモ
リセルしきい値電圧レベルを確立するステップと、前記メモリセルのブロック内で任意の不良のセルの替わ
りに補助的なセルを提供するステップと、前記セルのブロックの少なくとも１つの内の前記メモリ
セルのフローティングゲート上の電荷の量を、前記実効
基底しきい値レベルの方向に瞬時的に変更することによ
り、その効果的なしきい値の電圧をプリセットする変更
ステップと、少なくともセルのブロックの１つの内の前記メモリセル
の少なくとも１つのフローティングゲート上の電荷の量
を、その効果的なしきい値の電圧を複数の効果的なしき
い値電圧のレベルの方向に移動させるために、これによ
り少なくとも１つのメモリセルを複数の検出可能な状態
の１つにセットする変更ステップと、セルのブロックの少なくとも１つの内の任意のセルのア
ドレスを、前記レベルは望まれた効果的なしきい値の電
圧レベルに変化させずに発生するステップと、そして、ここにおいて、前記セッテイングステップは、前記のよ
うにしてアドレスされた前記セルの任意の１つを前記補
助的セルの少なくとも任意の１つで代替することを含む
方法。
【請求項３６】請求項３５による方法において、前記
方法は、さらに、個々のセルのブロックがプリセットさ
れた数の総計のカウントを分けて蓄積するステップを含
む方法。
【請求項３７】請求項３５による方法において、前記
プリセットステップは、前記セルのブロックの少なくと
も１つの内のメモリフランジのフローティングゲート上
の電荷の量を変更することを、少なくとも１つのブロッ
ク内のＮ番目のセル以外の有効しきい値レベルが前記実
効基底レベルに達するまで続け、ここにおいて、前記ア
ドレスを発生させるステップは、前記セルのＮ番目のア
ドレスを発生させることを含む方法。
【請求項３８】請求項３５〜３７記載のいずれかにお
いて、前記複数の効果的なしきい値の電圧レベルを確立するス
テップは、少なくとも４個のそのようなしきい値の電圧
を確立するステップを含む方法。
【請求項３９】電気的に変更可能なメモリセルのアレ
イで前記アレイはセルのブロックに分けられ、その状態
を読み、変化させるためにアレイはブロック内で個々の
セルにアドレスする手段をもち、前記メモリセルは別々
にフローティングゲートをもつ電界効果トランジスタを
含み、しきい値電圧レベルを持ち、前記レベルは前記フ
ローティングゲートに保持される正味の電荷が存在しな
いレベルに対応するが、前記フローティングゲートの正
味の電荷により可変であり、前記アレイを動作させるステップは以下のステップを含
む：２を越える個々のセルの検出可能な複数の状態に対
応する２を越える複数の実効的しきい値電圧レベルを確
立するステップと、複数のセルの各々に効果的しきい値電圧レベルをセット
するステップで、前記セルは複数のレベルの１つに前記
ブロックの内の１つのセルにアドレスされ、前記複数の
各々のフローティングゲート上の電荷の量を、前記セル
の実効しきい値が前記複数の実効しきい値電圧レベルの
１つに実質的に等しくなるまで変化させ、セットするス
テップで、ここにおいて、前記複数の状態の１つに前記
複数のアドレスされたセルの状態がセットされるもので
あるステップと、前記１つのブロック以外の少なくとも１つのブロックを
補助的ブロックとして任命するステップと、および前記
１つのブロックにセルの補助的なブロックを差し替える
ステップにおいて、セルの補助的なブロック内の複数の
セルはその実効的なしきい値電圧レベルを前記複数のレ
ベルの１つにセットするためにアドレス可能となる、差
し替えステップとを含む方法。
【請求項４０】請求項３９記載の方法において、前記
方法はさらに、個々のセルのブロックをモニタするステ
ップを含み、そして前記のセルのブロックの１つが忍耐
の限界に達したことを検出したことに対応して、前記補
助的セルの置き換えステップを開始するステップを含む
方法。
【請求項４１】電気的に変更可能なメモリセルアレイ
で、前記セルはセルの明確なブロックに分けられてお
り、そして前記セルはそれらの状態を読み、変化させる
ためブロック内の個々のセルにアクセスするための手段
を持ち、前記メモリセルは別々にフローティングゲート
をもつ電界効果トランジスタをもち、前記セルはしきい
値電圧をもち、前記レベルは前記フローティングゲート
に正味の電荷がないときに与えられるレベルであるアレ
イで、前記アレイを動作させる方法は以下のステップを
含む：２を超える効果的なしきい値の電圧レベルの複数
を確立し、前記レベルは２を超える個々のセルの複数の
検出することができる状態に対応するステップと、前記ブロックの１つの中の複数のメモリセルの各々の効
果的なしきい値レベルを、有効なしきい値電圧レベルの
複数のうちの１つに前記有効しきい値電圧が等しくなる
まで前記セルの各々のフローティングゲート上の電荷の
量を変更することによりセットし、これにより、複数の
セルの状態は個々に前記複数の状態の１つにセットされ
るステップと、エラー補正の計画の手伝いでメモリセルの複数の状態を
読むステップと、を含む方法。
【請求項４２】セルのブロックに分割され電気的に変
更可能なメモリセルのアレイで前記ブロック中の個々の
セルを読み、またはその状態を変更するためにアドレス
する手段をもち、前記メモリセルは個々にフローティン
グゲートをもつ電界効果トランジスタを含み、前記フロ
ーティングゲートに正味の電荷が存在しないときに与え
られるしきい値電圧レベルをもつが、前記しきい値電圧
は前記フローティングゲートにより保持される正味の電
荷によって変更されるものであるアレイのために前記ア
レイを動作させる方法において：複数の実行しきい値の
電圧のレベルで２を越えるもので、個々のセルの２を越
える複数の検出可能なプログラムされた検出可能なレベ
ルに対応するものを確立するステップと、前記ブロック内のアドレスされた少なくとも１つのセル
の実行しきい値レベルを前記アドレスされたセルのフロ
ーティングゲートの電荷の量を前記アドレスされたセル
の実行しきい値電圧が前記複数の実行しきい値電圧の１
つに実質的に等しくなるまで変更して、スタートレベル
から複数のしきい値電圧の内の１つにセットするステッ
プであって、前記アドレスされたセルの状態を前記複数のプログラム
された状態の１つにセットする実行しきい値電圧セット
するステップにおいて：前記アドレスされたセルの実行
しきい値電圧をスターティングレベルから前記複数のし
きい値電圧レベルの１つの方に移動させるのに十分な予
め定められた時間、前記アドレスされたセルに一定の電
圧を印加するステップと、その後に前記アドレスされたセルの電気的パラメータ
を、前記アドレスされたセルの実行しきい値が複数のし
きい値電圧レベルの内の１つに達したか否かを決定する
ために読み取るステップと、および前記アドレスされた
セルの実行しきい値電圧の複数のしきい値電圧の前記１
つにセットされたことが検出されるまで電圧印加と読み
取りを繰り返すステップとを含む方法。
【請求項４３】請求項４２記載の方法において、前記
電圧印加ステップは、前記与えられた電圧と前記予め定
められた時間を、前記アドレスされたセルの前記実行し
きい値電圧が前記複数の実効しきい値電圧中の隣接する
２つの間の半分より小さく変更されるようにするステッ
プを含む方法。
【請求項４４】請求項４２記載の方法において、読み
取りのステップは、前記アドレスされたセルを電気的に
質問し、同時に前記アドレスされたセルの電気的パラメ
ータの結果のレベルを２またはそれ以上の参照レベルと
同時に比較するステップである方法。
【請求項４５】請求項４２記載の方法において、さら
に、前記ブロックの１つの内の少なくともアドレスされた１
つの実効しきい値レベルをセットする前に、前記少なく
とも１つのブロック内のセルの実効しきい値電圧を以下
のステップであるプリセットレベルにリセットするステ
ップを含み:前記少なくとも１つのブロック内のセル
に、与えられた電圧を、前記少なくとも１つのブロック
中のセルに前記実効しきい値電圧に移動させるのに十分
な予め定められた時間、前記プリセットレベルの方向に
印加し、その後に前記少なくとも１つのブロック内の前
記セルの前記電気的パラメータを、前記少なくとも１つ
のブロック内の前記個々のセルの実効しきい値電圧が前
記プリセットレベルに達したか否かを決定するために読
み取るステップと、および前記少なくとも１つのブロッ
ク内のセルに電圧を印加してその状態を読み取るステッ
プを、前記少なくとも１つのブロック内のセルの前記実
行しきい値電圧が前記プリセットレベルに達したか否か
が検出されるまで繰り返すステップとを含む方法。
【請求項４６】請求項４５記載の方法において、前記
プリセットレベルは、前記複数のプリセットレベルで前
記個々のセルの検出可能なプログラムされた状態の１つ
に対応するものに実質的に等しい方法。
【請求項４７】請求項４５記載の方法において、前記
少なくとも１つのブロック内のセルに前記与えられた電
圧が印加され、前記電圧印加と読み取りのステップが繰
り返されてているときにそれらのしきい値電圧が上昇し
ている間、継続する方法。
【請求項４８】請求項４５記載の方法において、前記
少なくとも１つのブロック内のセルの前記電気的パラメ
ータを読むステップは、前記少なくとも１つのブロック
内のセルを電気的に質問し、前記少なくとも１つのブロ
ック内のセルの個々の前記電気的パラメータの得られた
結果を２またはそれ以上の複数の参照レベルと同時に比
較する方法。
【請求項４９】請求項４２〜４８記載のいずれかの方
法において、前記複数の実効しきい値レベルの内、少な
くとも２つは、前記個々のセルのフローティングゲート
上の正味の正電荷によるものである方法。
【請求項５０】請求項４２〜４８記載のいずれかの方
法において、前記個々のセルの与えられたしきい値レベ
ルは少なくとも３ボルトである方法。
【請求項５１】請求項４２〜４８記載のいずれかの方
法において、前記少なくとも１つのアドレスされたセル
の前記実効しきい値電圧レベルがセットされている間の
前記電圧印加と読み取りの繰り返しは、前記電圧印加と
読み取りステップの繰り返しのプリセット最大数が、前
記アドレスされたセットの前記実効しきい値電圧レベル
を前記複数のしきい値電圧レベルの複数のもののうちの
１つにセットされないセッティングの間に起きた後に終
了させられる方法。
【請求項５２】請求項４２〜４８記載のいずれかの方
法において、前記電圧印加と読み取りの繰り返しは、前
記少なくとも１つのブロック内のセルの実効しきい値電
圧レベルのリセット中に前記少なくとも１つのブロック
内の個々のセルの幾つかの前記実効しきい値電圧レベル
のリセットなしにリセットする期間に電圧印加と読み取
りの繰り返しのプリセット最大数が発生したあとで終了
させられる方法。
【請求項５３】請求項４２〜４８記載のいずれかの方
法において、少なくとも１つのアドレスされたセルが欠
陥になったことに応答して、前記アレイ中の補助的な良
いセルを代替するステップをさらに含む方法。
【請求項５４】請求項４２〜４８記載のいずれかの方
法において、少なくとも１つのアドレスされたセルが欠
陥になったことに応答して、前記アレイ中の少なくとも
１つの補助セルのブロックを代替するステップをさらに
含む方法。
【請求項５５】請求項４２〜４８記載のいずれかの方
法において、少なくともセルの１つのブロックがセット
された全回数を蓄積することを付加的に含む方法。