JPH09121147A

JPH09121147A - タイミング信号発生回路

Info

Publication number: JPH09121147A
Application number: JP8108278A
Authority: JP
Inventors: Toshiro Yamada; 俊郎山田; Masashi Agata; 政志縣
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-08-18
Filing date: 1996-04-26
Publication date: 1997-05-06
Anticipated expiration: 2016-04-26
Also published as: US6118319A; US5892384A; JP3672056B2; US6285723B1

Abstract

(57)【要約】【課題】基準クロック信号よりも早い位相のタイミン
グ信号（負遅延内部クロック信号）を短いセットアップ
時間で安定的に供給する。【解決手段】入力されたクロック信号を遅延させなが
ら伝達し、クロック信号を途中で出力し得る複数の中間
タップを有する遅延回路２と、クロック信号を遅延させ
ながら伝達し、クロック信号を途中で出力し得る複数の
中間タップを有する検出用遅延回路３と、検出用遅延回
路３の複数の中間タップに、それぞれ、サンプリング信
号端子が接続された複数のサンプルホールド回路４と、
複数のサンプルホールド回路４の出力端子に接続され、
クロック信号のエッジを検出する境界検出回路５と、境
界検出回路５によって検出されたクロックのエッジの位
置に基づいて選択される少なくとも一つの中間タップか
らクロック信号を取り出し、タイミング信号として出力
する出力選択回路６とを備えたタイミング信号発生回
路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
用いられるタイミング信号（内部クロック信号）の発生
に関する。より詳細には、タイミング信号発生回路及び
該タイミング信号発生回路を利用したデータ転送回路な
どに関する。

【０００２】

【従来の技術】マイクロプロセッサや高速メモリを初め
とする半導体集積回路は、近年、８０ＭＨｚ、１００Ｍ
Ｈｚはもとより１５０ＭＨｚ、２００ＭＨｚという従来
では考えられないような高速で動作することが要求され
てきている。このように高速に動作しなければいけない
回路チップでは、クロック信号の位相ずれという問題が
発生し、これが、動作の高速化を妨げる要因となってい
る。

【０００３】第３３及び図４７を参照しながら、この問
題を説明する。

【０００４】図４６は、従来の半導体集積回路装置（半
導体チップ）へのクロック信号の入力の様子を模式的に
示している。クロック信号発生回路は、ボード上のクロ
ック信号発生回路から出力された外部クロック信号を外
部クロック入力端子を介して受け取り、この外部クロッ
クに同期した内部クロック信号を生成し、半導体チップ
上の回路に供給する。ボード上のタイミング信号発生回
路から出力された外部クロックは、同じボード上の他の
半導体チップの外部クロック信号入力端子にも供給され
る。クロック信号発生回路によって生成された内部クロ
ック信号をタイミング信号として、種々の処理が実行さ
れる。例えば、データが出力回路からデータ出力端子を
介して他の半導体チップの信号入力端子に入力される。

【０００５】図４７（ａ）は、ボード上のタイミング発
生回路が形成する外部クロックの波形を示している。図
４７（ｂ）及び（ｄ）は、それぞれ、内部遅延の少ない
場合における出力回路のクロック端子上の信号波形と、
内部遅延の大きい場合における出力回路のクロック端子
上の信号波形とを示している。図４７（ｃ）及び（ｅ）
は、それぞれ、内部遅延の少ない場合における半導体チ
ップからの出力波形と、内部遅延の大きい場合における
半導体チップからの出力波形を示している。図４７
（ｃ）に示される場合、次の半導体チップが信号読み出
しのためのアクセスを行ったとき、出力は確定してい
る。これに対して、図４７（ｅ）の場合、出力は確定し
ていない。これらの図に示すように、クロックの出力回
路までの内部遅延時間に較べて、クロックの周期の方が
十分に長い場合、出力回路が出力した信号をその出力に
接続された、次の半導体チップがボード上のクロックに
同期して、信号を読みに行った場合、それに先行してデ
ータが確定している。ところが他方、クロックの出力回
路までの内部遅延時間に較べて、クロックの周期の方が
十分に長くない場合はその時点ではデータが確定してい
ない。

【０００６】このような内部遅延の問題を解決するため
に、従来、ＰＬＬ(Phase Locked Loop)と呼ばれる回路
技術が主として用いられていた。この技術の内容を以下
に説明する。なお、従来のＰＬＬに関する先行技術文献
としては、(IEEE Journal ofSolid state Circuitsvol2
7 no11,nov 1992, p1599)などが上げられる。

【０００７】クロックの出力回路までの内部遅延時間に
最も大きな割合を占めているのは、クロックドライバで
の遅延時間であり、図４８にそれを解消するためのＰＬ
Ｌ回路の簡略構成図を示す。クロックドライバでの遅延
時間が大きなものになるのは、クロックドライバ配線の
行き先が多くその容量が大きく、クロックドライバが、
充放電を行うために時間がかかるためである。このクロ
ックドライバでの遅延を解消するために従来のＰＬＬ回
路では、図４８に説明するような構成を採用していた。

【０００８】まず、外部クロック信号は、位相差検出回
路の一端に入力される。他方、この位相差検出回路の他
方の入力はクロックドライバの出力、すなわち、クロッ
クドライバ配線から入力されている。この位相差検出回
路の出力によって、電圧制御型の発振回路（ＶＣＯ）が
制御されている。また、この電圧制御型発振回路からの
出力によって先に述べた、クロックドライバがコントロ
ールされている。この時の、この回路全体としては、位
相差検出回路によって、ＶＣＯの制御端子の電圧がコン
トロールされ、最終的には、クロックドライバの出力が
位相周期とも外部クロックに一致したとき回路全体が安
定状態に達する。これは、見かけ上クロックドライバに
よる遅延時間が無くなったことを意味する。このように
従来のＰＬＬ回路ではクロックドライバでの見かけの遅
延時間を無くせるという意味では、大きな効果がある。

【０００９】

【発明が解決しようとする課題】しかしながら、上述の
従来技術においては、クロック信号の生成動作の開始か
ら所望のクロック信号を安定に生成することのできる安
定状態になるまでの時間（セットアップ時間）が長いと
いう問題がある。安定状態に達するには、数１０から数
１０００クロック（時間にして、数マイクロから、場合
によっては数ミリ秒）も必要であり、その間は、正常な
動作を行うことはできない。

【００１０】本発明は上記問題点に鑑みてなされてもの
であり、その目的とするところは、基準クロック信号に
対して所望の位相関係を持つクロック信号を極めて短い
時間で安定に出力することのできるタイミング信号発生
回路を提供し、従来のＰＬＬでは実現不可能であった種
々の機能を持つ回路を提供することにある。

【００１１】

【課題を解決するための手段】本発明のタイミング信号
発生回路は、入力されたクロック信号を遅延させながら
伝達し、該クロック信号を途中で出力し得る複数の中間
タップを有する遅延回路と、該クロック信号を遅延させ
ながら伝達し、該クロック信号を途中で出力し得る複数
の中間タップを有する検出用遅延回路と、該検出用遅延
回路の該複数の中間タップに、それぞれ、サンプリング
信号端子が接続された複数のサンプルホールド回路と、
該複数のサンプルホールド回路の出力端子に接続され、
該クロック信号のエッジを検出する境界検出回路と、該
境界検出回路によって検出された該クロックのエッジの
位置に基づいて選択される少なくとも一つの中間タップ
からクロック信号を取り出し、タイミング信号として出
力する出力選択回路と、を備え、そのことにより上記目
的が達成される。

【００１２】本発明の他のタイミング信号発生回路は、
クロック信号を遅延させながら伝達する第１及び第２遅
延線と、該第１及び第２遅延線に該クロック信号を入力
する入力手段と、該クロック信号のエッジに応答して、
該第１遅延線内におけるクロック信号のエッジの位置を
検出する検出手段と、該検出されたエッジの位置から一
定の遅延時間に相当する距離だけシフトしたクロック信
号を該第２遅延線から抜き出す手段と、を備えており、
そのことにより上記目的が達成される。

【００１３】本発明の他のタイミング信号発生回路は、
クロック信号を遅延させながら伝達するベース遅延線
と、負の遅延時間に相当する遅延を引き起こす遅延時間
決定用遅延回路と、該べース遅延線および該遅延時間決
定用遅延回路にクロック信号を入力する入力手段と、該
遅延時間決定用遅延回路の出力を受け取る遅延後遅延線
と、該クロック信号のエッジに応答して、該遅延後遅延
線内のクロック信号のエッジの位置を検出する手段と、
該検出されたエッジの位置に対応する位置から、該ベー
ス遅延線内のクロック信号を抜き出す手段とを備え、そ
のことにより上記目的が達成される。

【００１４】本発明のタイミング信号発生回路基本ユニ
ットは、直列に多段に接続されることによってタイミン
グ信号発生回路を構成するタイミング信号発生回路基本
ユニットであって、一定の時間だけ遅延されたクロック
信号を遅延されながら伝達する遅延後遅延線を構成する
単位遅延回路と、該遅延後遅延線上の該クロック信号の
状態をサンプリングするサンプルホールド手段と、該サ
ンプルホールド手段の出力を出力するタップ出力手段
と、該サンプルホールド手段の出力及び前段のタップ出
力手段から受け取る出力に基づいて、該クロック信号の
状態の境界を検出する境界検出回路と、該境界検出回路
の出力により制御されたクロック出力回路と、該境界検
出回路の出力によって制御されたクロック停止制御出力
回路と、該クロック出力回路に出力が接続され、ベース
遅延出力手段に出力が接続され、入力がベース遅延入力
手段に接続されたベース遅延用単位遅延回路とを備え、
そのことにより上記目的が達成される。

【００１５】本発明の更に他のタイミング信号発生回路
は、前記タイミング信号発生回路基本ユニットがＮ段
（Ｎは３以上の整数）直列的に接続されたタイミング信
号発生回路であって、外部クロック信号から生成されク
ロック信号を受け取り、所定時間だけ遅延させた後、第
１段目の基本ユニットの遅延後遅延線入力手段に入力す
るマイナス遅延時間決定用遅延回路と、該クロック信号
からサンプルホールド起動信号を生成し、各基本ユニッ
トのサンプルールド回路に供給する手段と、各基本ユニ
ットからのクロック出力を受け取り、タイミング信号と
して出力するクロック信号出力手段と、を更に備えてお
り、第ｉ段（１＜ｉ＜Ｎ）目の基本ユニットのベース遅
延入力手段は、第（ｉ−１）段目の基本ユニットのベー
ス遅延出力手段に接続されており、第１段目の基本ユニ
ットのベース遅延入力手段は、外部クロックから生成さ
れたクロック信号を受け取り、次段の基本ユニットのベ
ース遅延入力手段に伝達し、第ｉ段目の基本ユニットの
遅延後遅延入力手段は、第（ｉ−１）段目の基本ユニッ
トの遅延後遅延出力手段に接続されており、第１段目の
基本ユニットの遅延後遅延入力手段は、マイナス遅延時
間決定用遅延回路から出力されたクロック信号を受け取
り、次段の基本ユニットの遅延後遅延入力手段に伝達
し、第ｉ段目の基本ユニットのタップ出力入力手段は、
第（ｉ−１）段目の基本ユニットのタップ入力手段に接
続されており、該第ｉ段目の基本ユニットのクロック停
止制御出力手段は、第（ｉ−１）段以降の基本ユニット
のクロック停止手段に接続され、そのことにより上記目
的が達成される。

【００１６】本発明の更に他のタイミング信号発生回路
は、クロック信号を受けとり、所定時間だけ遅延させ、
出力する第１遅延手段と、該クロック信号と該第１遅延
手段からの出力信号との間の時間差を測定する時間差測
定手段と、該測定された時間差を記憶する記憶手段と、
該クロック信号を受け取り、該記憶手段に記憶された該
時間差に応じた時間だけ遅延を引き起こし、出力する第
２遅延手段と、該第２遅延手段の出力をタイミング信号
として出力する出力手段と、を備え、そのことにより上
記目的が達成される。

【００１７】前記記憶手段の記憶している時間差を更新
する更に手段を備えており、前記時間差測定手段が時間
差を測定する時刻を含む該クロック信号の周期期間とは
異なる周期期間に該時間差を更新することが好ましい。

【００１８】前記時間差測定手段による時間差の測定、
及び、前記第２遅延手段の動作がパイプライン的に実行
されることが好ましい。

【００１９】本発明の更に他のタイミング信号発生回路
は、クロック信号を受けとり、該クロック信号を分周す
ることにより第１タイミング信号群を生成する手段と、
該第１タイミング信号群を受け取り、所定時間だけ遅延
させ、出力する複数の第１遅延手段と、該第１タイミン
グ信号群と該第１遅延手段からの出力との間の時間差を
測定する時間差測定手段と、該測定された時間差を記憶
する記憶手段と、該第１タイミング信号群を受け取り、
該記憶手段に記憶された該時間差に応じた時間だけ遅延
を引き起こし、出力する複数の第２遅延手段と、該複数
の第２遅延手段の出力を切り替え、選択的に、タイミン
グ信号として出力する出力手段と、を備え、そのことに
より上記目的が達成される。

【００２０】好ましい実施例では、前記記憶手段は、前
記時間差を電位差として記憶する。

【００２１】本発明による更に他のタイミング信号発生
回路は、入力されたクロック信号に対して擬似的に負の
遅延時間を持つタイミング信号を生成することのできる
タイミング信号発生手段と、該タイミング信号発生手段
から出力された該タイミング信号と該クロック信号とを
受け取り、受け取った信号のうち入力タイミングの早い
信号を出力クロックエッジとするクロック調整手段とを
備え、そのことにより上記目的が達成される。

【００２２】本発明の更に他のタイミング信号発生回路
は、２つの状態を取りうる複数の第１遅延素子が直列的
に接続され、所定期間の間、該状態の変化を遅延させな
がら伝達する第１遅延線と、２つの状態を取りうる複数
の第２遅延素子が直列的に接続され、該状態の変化を遅
延させながら伝達する第２遅延線と、該第１及び第２遅
延線中の対応する各遅延素子に各々の制御端子が接続さ
れた複数のワイヤードオア回路であって、該第１及び第
２遅延線の対応する遅延素子の状態が一致する場合に、
出力部を第１電位を持つ配線に接続するワイヤードオア
回路と、該複数のワイヤードオア回路の出力部に接続さ
れた出力回路と、該第１および第２遅延線の該状態変化
を起動する起動回路とを備え、該出力回路は、その出力
をタイミング信号して出力し、そのことにより上記目的
が達成される。

【００２３】前記第１及び第２遅延線の各々は、複数の
直列的に接続されたユニットを含んでおり、該複数のユ
ニットの各々は、クロックドインバータ回路と、該クロ
ックドインバータ回路の出力に接続されたインバータ回
路と、該インバータ回路の出力を該インバータ回路の入
力にフィードバックする手段とを備えており、それによ
って、該クロックドインバータ回路が活性化されている
間に、入力信号を遅延させながら、次のユニットに伝達
するユニットであり、該クロックドインバータ回路の出
力状態をリセットする手段を更に備えていることが好ま
しい。

【００２４】本発明のクロック信号生成装置は、基準ク
ロック信号から規定時間だけ遅らせた遅延クロック信号
を生成する手段と、該基準クロック信号の前半周期中
に、該基準クロックと該遅延クロックの時間差を測定
し、該基準クロック信号の後半周期中に、該測定された
時間差に基づいて該基準クロック信号から該規定時間に
実質的に等しい時間だけ早いクロック信号を出力し、そ
のことにより上記目的が゜達成され、そのことにより上
記目的が達成される。

【００２５】前記基準クロックのデューティー比を実質
的に５０％とすることが好ましい。

【００２６】本発明の更に他のクロック信号生成装置
は、基準クロック信号から規定時間だけ遅延させた遅延
クロック信号を分周し、分周クロック信号を生成する分
周手段と、該分周クロック信号を受け取り、該基準クロ
ック信号によって制御される第１サンプリング手段と、
該分周クロック信号を受け取り、該遅延クロック信号に
よって制御される第２サンプリング手段と、該第１サン
プリング手段から出力される第１出力クロックを受け取
り、第１タイミング信号を生成する第１タイミング信号
生成手段と、該第２サンプリング手段から出力される第
２出力クロックを受け取り、第２タイミング信号を生成
する第２タイミング信号生成手段と、該第１及び第２タ
イミング信号を受けとり、選択的に出力するインターリ
ーブ手段と、該インターリーブ手段からの出力信号と該
基準クロック信号のうち早い方の信号を出力するクロッ
ク加工手段と、該クロック加工手段からの出力信号を伝
送するためのバッファー手段と、を備え、そのことによ
り上記目的が達成される。

【００２７】前記第１および第２タイミング生成手段
は、前記第１もしくは第２出力クロックの前半周期中
に、該第１出力クロックと第２出力クロック間との時間
差を測定し、前記第１もしくは第２出力クロックの後半
周期中に、該測定された時間差に基づいて、該第１もし
くは第２出力クロックに対して該規定時間に実質的に等
しい時間だけ早いクロック信号を出力することが好まし
い。

【００２８】本発明のデータ転送回路は、第１クロック
信号に同期してデータを出力する少なくとも一つのデー
タ送出手段と、該データ送出手段に接続されたデータ転
送路と、第２クロック信号に同期して該データ転送路上
のデータを検出するデータ受信手段とを備えたデータ転
送回路であって、更に、該データ送出手段及び該データ
受信手段の動作タイミングを制御するデータ転送制御手
段を備えており、該データ転送制御手段は、該第１クロ
ックを該データ送出手段に送出し、かつ、該第２クロ
ック信号を、第１クロック信号に対して負の遅延を持つ
信号として、該データ受信手段に送出し、そのことによ
り上記目的が達成される。

【００２９】前記データ送出回路と前記データ転送路と
の間に更に容量シールド手段を備えており、該容量シー
ルド手段は、選択されたデータ送出回路を該データ転送
路に電気的に接続し、非選択のデータ送出回路は該デー
タ転送路に電気的に接続しないことが好ましい。

【００３０】本発明のデータ転送方法は、データ送出手
段から、該データ送出手段に接続されたデータ転送路を
介して、データ受信手段にデータを伝送する方法であっ
て、データ転送制御手段によって、該データ送出手段の
データ送出タイミングを制御する送信制御信号を該デー
タ送出手段に送出し、かつ、該データ受信手段のデータ
読出タイミングを制御する受信制御信号を、該送信制御
信号の送出よりも前に該データ受信手段に送出し、その
ことにより上記目的が達成される。

【００３１】好ましい実施例では、前記データ転送路は
差動信号を転送する。

【００３２】前記データ転送路上のデータの信号振幅
を、前記受信制御信号の振幅の半分以下にすることが好
ましい。

【００３３】前記受信制御信号の送出時刻と前記送信制
御信号の送出時刻との間隔は、前記データ送出手段と前
記データ受信手段と間の電気的な距離が長いほど長いこ
とが好ましい。

【００３４】本発明の信号生成回路は、入力信号に対し
て擬似的に負の遅延時間をもつ信号を生成する第１信号
発生手段と、該入力信号に対して正の遅延時間をもつ信
号を生成する第２信号発生手段と、該第１および第２信
号発生手段の間を接続する信号伝達手段と、該第１信号
発生手段または該第２信号発生手段からの出力信号を選
択的に出力する出力手段とを備え、そのことにより上記
目的が達成される。

【００３５】本発明のクロック制御回路は、入力された
クロック信号に対して、擬似的に負の遅延時間を持つ信
号を生成することのできる複数のタイミング信号発生回
路と、該複数のタイミング信号発生回路に対して、選択
的にクロックを入力するスイッチ手段と、該スイッチ手
段に対して、基本クロックを供給する基本クロック供給
手段と、該基本クロック供給手段に外部クロックを入力
する外部クロック入力手段とを備え、そのことにより上
記目的が達成される。

【００３６】本発明のメモリ制御方法は、メモリ空間内
に、画像出力手段に出力しうる圧縮された記憶情報と、
画像出力手段以外に出力しうる記憶情報と含み、該圧縮
された記憶情報域をアクセスする際に該メモリ空間を有
するメモリデバイスに対して送られる制御クロック信号
の第１周期と、該画像出力手段以外に出力しうる記憶情
報域をアクセスする際に該メモリ空間を有するメモリデ
バイスに対して送られる制御クロック信号の第２周期が
異なり、そのことにより上記目的が達成される。前記
第１周期、前記第２周期がほぼ同じであってもよい。

【００３７】本発明の状態記憶回路は、少なくとも一つ
のサンプリング入力端子と、タイミング信号を受け取る
制御端子と、該タイミング信号に応じて、所定期間、一
定の信号を出力される保持端子と、該保持端子に接続さ
れた保持手段と、を備えた状態記憶回路であって、更
に、ガイサンプリング入力端子にゲートが接続され、第
１電位線にソースが接続された第１導電型の第１ＭＯＳ
トランジスタ手段と、該第１ＭＯＳトランジスタ群の各
ドレインに接続された中間端子と、該中間端子にソース
が接続され、第２電位配線にドレインが接続され、制御
端子にゲートが接続された第２導電型の第２トランジス
タ手段と、該第１電位配線にソースが接続され、該中間
端子にゲートが接続され、該保持端子にドレインが接続
された第１導電型の第３ＭＯＳトランジスタ手段と、該
中間端子にゲートが接続された第２導電型の第４ＭＯＳ
トランジスタ手段と、該制御端子にゲートが接続された
第２導電型の第５ＭＯＳトランジスタ手段とを備えてお
り、該第４及び第５ＭＯＳトランジスタ手段が、該保持
端子と該第２電位配線間に直列に接続され、そのことに
より上記目的が達成される。

【００３８】本発明の半導体集積回路は、前記状態記憶
回路をクロック信号受信手段として備えている。本発明
の更に他のデータ転送回路は、複数のデータバスと、少
なくとも一つのトリガ信号伝送路と、該複数のデータバ
スに容量手段及び接続手段を介して接続された少なくと
も一つのデータ送出手段と、該トリガ信号伝送路に接続
手段を介して接続され、擬似的に負の遅延を持つタイミ
ング信号に応答してトリガ信号を該トリガ信号伝送路に
送出することができるトリガ信号送出手段と、該トリガ
信号をに応答して、該データバス上のデータを受け取る
アンプ手段とを備え、そのことにより上記目的が達成さ
れる。

【００３９】好ましい実施例では、前記トリガ信号送出
手段からのトリガ信号の送出が、前記データバスへのデ
ータ送出手段からのデータ送出以前に行われる。

【００４０】

【発明の実施の形態】以下に、本発明によるタイミング
信号発生回路の実施形態を説明する。

【００４１】（第１実施形態）図１（ａ）から（ｃ）を
参照しながら本発明の第１実施形態を説明する。図１
（ａ）は、外部クロックの立ち上がりエッジ（パルスエ
ッジｎ）が、本発明の「遅延線」の入力部に入力された
瞬間における外部クロック（システムクロック）信号と
遅延線とを模式的に示している。この遅延線は、複数の
遅延素子が直列的に接続されたものであり、入力部に入
力された外部クロック信号を遅延させながら出力部に伝
達する。各遅延素子の中間には中間タップが設けられて
おり、ある時刻における各遅延素子の出力は、対応する
中間タップを介して遅延線外に取り出され得る。

【００４２】外部クロック信号の立ち上がりエッジ（パ
ルスエッジｎ）が遅延線の入力部に入力された時点にお
いて、その１サイクル前に遅延線の入力部に入力された
パルスエッジｎ−１は、既に、遅延線の中を入力部から
出力部に向いて或る程度の距離だけ走行している。この
時点における、パルスエッジｎー１の位置に対応する中
間タップを「基準点」とし、予め設定された数だけ基準
点から前（図１（ａ）において左）に位置する中間タッ
プを「選択点」と称することとする。本実施形態では、
選択点から出力される（抜き出される）クロックパルス
を、タイミング信号（内部クロック信号）として使用す
る。図１（ｂ）及び（ｃ）は、それぞれ、外部から入力
されるクロックパルスの波形及び抜き出されたクロック
パルス（タイミング信号）の波形を示している。このタ
イミング信号の位相は、外部クロック信号の位相に比較
して所定の時間だけ擬似的に進んでいるといえる。この
ため、本願明細書では、こうして生成したタイミング信
号を、「擬似的に負の遅延」を持つ信号と称することと
する。「負の遅延」の程度は、基準点に対して選択点を
どのように設定するかで調整される。選択点が基準点に
近ければ近いほど、「負の遅延」の程度は小さくなる。

【００４３】上記構成によれば、現在のパルスエッジが
出力部に到達する前に、所望のクロックパルスをタイミ
ング信号として出力することができる。上記基準点が遅
延線中のどこに位置しているかは、サンプルホールド回
路および境界検出回路によって検出される。

【００４４】以下、図２を参照しながら、タイミング信
号発生回路の実施例を説明する。図２のタイミング信号
発生回路は、外部クロックを受け取るための外部クロッ
ク入力端子１と、擬似的マイナス遅延を持つタイミング
信号を出力するためのタイミング信号出力端子７を有し
ている。外部クロック入力端子１には、波形整形回路を
介して、複数の中間タップを有するオフセット遅延回路
２と複数の中間タップを有する検出遅延回路３とが接続
されている。検出用遅延回路３の各中間タップには、サ
ンプルホールド回路４が接続され、これらの複数のサン
プルホールド回路４には、同時にサンプリング信号が入
力される。この結果、サンプルホールド回路４は、検出
遅延回路３の中間タップ（Φ４、５、・・・、１１）の
電圧を、ある瞬間で取り込むように動作する。該サンプ
リング信号がサンプルホールド回路４に入力された時点
における各中間タップ上の信号レベルが、対応するサン
プリングホールド回路４によってサンプリングされ、対
応する境界検出回路５に入力される。なお、図２の例で
は、波形成形回路の出力がサンプリング信号として用い
られている。境界検出回路５は、サンプルホールド回路
４で取り込まれた中間タップの信号電圧を隣接するサン
プルホールド間で比較し、境界を検出するものである。
本実施例では、インバータとＮＡＮＤ回路を用いて構成
しているが、後で述べるような原理を満たすものであれ
ば、当然他の論理で構成してもよい。

【００４５】オフセット遅延回路２は、外部クロックの
１周期に近い遅延時間をもっており、クロックの遅延時
間を調整するためのオフセットを与える。他方、検出遅
延回路３は、クロックの遅延時間を微調整する。

【００４６】出力選択回路６は、中間タップ（Φ４、・
・・）の中から一つもしくは複数の信号をクロック出力
端子に出力する。ここで、複数の端子の信号を出力すれ
ば、それらは、重ね合わされたものとなる。

【００４７】以下に、図２及び図３を参照しながら、動
作の説明を行う。

【００４８】波形成形された外部クロックが、図２の遅
延回路２及び３を通過する過程で遅延し、各中間タップ
上には、図３のΦ４・・・Φ１１で示される波形を持つ
信号が現れる。外部クロックの立ち上がりでサンプルホ
ールド回路４にホールド信号を入力すると、図４に示さ
れる波形を持つ信号Φ４’・・・Φ１１’が、サンプル
ホールド回路４から出力される。この信号Φ４’・・・
Φ１１’は、０または１の状態を示す。境界検出回路５
は、サンプルホールド回路４から出力された信号Φ４’
・・・Φ１１’に基づいて、サンプリングの時点で「０
状態」を示す信号を出力した中間タップと「１状態」を
示す信号を出力した中間タップの境界（動作境界）を検
出する。図４の例では、動作境界に対応する基準点とし
て中間タップΦ８が特定される。中間タップΦ８の位置
は、図１に示されるパルスエッジｎ−１の位置に対応し
ている。この中間タップΦ８から、所定の段数だけ前に
位置する中間タップからの信号を、出力選択回路６を介
して、抜き出す。抜き出した信号は反転され、最終的な
タイミング信号としてタイミング信号出力端子７から出
力させる。この中間タップΦ８より所定の段数だけ前に
位置する中間タップからクロック信号を抜き出すには、
出力選択回路６の各入力Φｉ・・・Φｉ＋６に所定の段
数だけ前に位置する中間タップからの信号を入力すれば
よい。

【００４９】こうして、本実施例では、クロック波形の
時間的な位相関係を遅延線（遅延回路）によって遅延線
上の位置の情報に変換し、その位相関係を検出すること
によって、適当な位相だけ進んだクロック信号を遅延線
の途中から抜き出している。なお、本実施例によれば、
セットアップ時間が３クロック程度で安定なクロック信
号を生成することができる。

【００５０】（第２実施形態）以下に、図５を参照しな
がら、本発明の他の実施形態を説明する。

【００５１】本実施形態と第１実施形態との相違点は、
第１実施例形態では、遅延線が１本であるのに対して、
第２実施形態では、遅延線が２本になっていることにあ
る。

【００５２】図５は、外部クロックの立ち上がりエッジ
（パルスエッジｎ）が、本発明の「ベース遅延線」の入
力部に入力された瞬間における２本の遅延線を模式的に
示している。

【００５３】この２本の遅延線は、何れも、複数の遅延
素子が直列的に接続されたものであり、入力部に入力さ
れた外部クロック信号を、遅延させながら出力部に伝達
する。外部クロックの立ち上がりエッジ（パルスエッジ
ｎ）がベース遅延線の入力部に入力された時点におい
て、その１サイクル前にベース遅延線の入力部に入力さ
れたパルスエッジｎ−１は、既に、ベース遅延線の中を
入力部から出力部に向いて或る程度の距離だけ走行して
いる。他方、遅延後遅延線の入力部には、「マイナス遅
延時間」を設定するための遅延回路を介して外部クロッ
クが入力されている。そのため、パルスエッジｎがベー
ス遅延線の入力部に入力された時点において、パルスエ
ッジｎ−１の遅延後遅延線における位置は、ベース遅延
線におけるパルスエッジｎ−１の位置よりも入力部に近
い。

【００５４】本実施形態でも、外部クロックの立ち上が
りエッジによって、サンプル信号が出され、これによっ
て遅延後遅延線内のパルスエッジｎー１の位置が決定さ
れる。これによって、該当する位置以降の遅延後遅延線
の動作が、クロックイネーブル信号によって止められ
る。また、同時に、ベース遅延線内の、「マイナス遅延
時間決定用遅延回路」で規定される遅延時間分だけ前の
位置に対応する位置のベース遅延線からクロック信号が
出力される。

【００５５】以下、図６及び図７を参照しながら、実施
例を説明する。

【００５６】本実施例のタイミング信号発生回路は、複
数のユニットが図６に示されるように接続されている。
各ユニットは、図７に示すような回路構成を備えてい
る。まず、図７を参照しながら、各ユニットの構成を説
明する。各ユニットは、図５のベース遅延線及び遅延後
遅延線を構成する遅延素子を含んでいる。遅延入力と遅
延出力とを結ぶインバータ列が、遅延後遅延線を構成す
る遅延素子であり、ベース入力とベース出力とを結ぶイ
ンバータ列が、ベース遅延線を構成する遅延素子であ
る。Ｎ番目ユニットの遅延出力とベース出力は、Ｎ＋１
番目ユニットの遅延入力とベース入力にそれぞれ接続さ
れている（図６）。

【００５７】また、各ユニットには、サンプルホールド
回路と境界検出回路とを備えている。図２のタイミング
信号発生回路と遅延線と同様に、遅延後遅延線内におけ
る「０状態」と「１状態」との境界が境界検出回路によ
って検出される。境界を検出した境界検出回路を含むユ
ニットでは、ベース遅延線の出力（ＣＯＵＴ）がタイミ
ング信号として出力される。この出力（ＣＯＵＴ）が出
されている間は、端子ＣＯＵＴＣＨＵＵからから次にユ
ニットにロウ信号が出力されるため、以降のユニットは
出力（ＣＯＵＴ）を送出しなくなる。

【００５８】本実施例によれば、最終的なタイミング信
号がベース遅延線から抜き出される位置は、境界位置か
ら所定段数だけ前に位置する。この所定段数は、マイナ
ス遅延時間決定用遅延回路によって設定される遅延時間
の長さで任意の値に調節される。

【００５９】本実施例では、ベース遅延線及び遅延後遅
延線の各々に含まれる遅延素子として、何れも、同じ時
間長さの遅延をもたらす素子が用いられている。しか
し、複数の遅延素子がすべて同じ時間長さだけ遅延を引
き起こす素子である必要はない。例えば、外部クロック
信号が入力される入力部に近い位置に設けられている遅
延素子の遅延時間と比較して、その遅延素子の出力を受
け取る遅延素子の遅延時間が大きくても良い。本実施例
の好ましい改良例として、後段の遅延素子ほど（図５に
おいて左側よりも右側に位置する遅延素子ほど）、遅延
時間が長くなるような構成を採用しても良い。そのよう
に複数の遅延素子を配列することにより、次に述べる効
果が得られる。

【００６０】図５から明らかなように、ベース遅延線の
長さは、パルスエッジｎがベース遅延線の入力部に入力
された時点において、パルスエッジｎ−１がベース遅延
線内に位置している必要がある。すなわち、ベース遅延
線によって生じる遅延時間（総遅延時間）は、パルスエ
ッジｎとパルスエッジｎ−１との間の時間間隔よりも長
く設定される必要がある。しかし、各遅延素子の遅延時
間を一定に維持しながらベース遅延線の総遅延時間を長
くするためには、ベース遅延線を構成する遅延素子の数
を増やし、ベース遅延線の長さを増加させる必要があ
る。このことは、半導体チップ上において遅延線の占め
る面積が大きくなることを意味し、高集積化にとって好
ましくない。他方、ベース遅延線を構成する遅延素子の
数を増加させずにベース遅延線の総遅延時間を長くする
には、各遅延素子の遅延時間を増加させる必要がある。
このことは、得ることのできる負遅延時間の間隔が広く
なることを意味しており、負遅延時間を設定する場合の
分解能が低下する。

【００６１】（第３実施形態）以下に、図８及び図９を
参照しながら、本発明の更に他の実施形態を説明する。

【００６２】図８は、本実施例のブロック図を示し、図
９は、本実施形態における動作波形を示す。図８に示す
ように、外部クロックは、第１遅延回路２０と遅延時間
測定回路２１と第２遅延回路２３とに入力される。第１
遅延回路２０は、入力された外部クロックの出力を時間
ｔ１だけ遅延させるように調整されている。遅延時間測
定回路２１は、外部クロックの立ち上がりエッジ（パル
スエッジｎ＋２）が第１遅延回路２０の出力するクロッ
クの立ち上がりエッジ（パルスエッジｎ＋１）からどれ
だけの時間遅れているか（遅延時間ｔ２）を測定する。
より詳細には、遅延時間測定回路２１は、第１遅延回路
２０が出力するクロックの立ち上がりエッジ（パルスエ
ッジｎ＋１）が遅延時間測定回路２１に入力された時点
から、どれだけの時間が経過した後に、外部クロックの
次の立ち上がりエッジ（パルスエッジｎ＋２）が入力さ
れたかを測定する。遅延時間ｔ２と遅延時間ｔ１との間
には、ｔ１＋ｔ２＝Ｔという関係がある。遅延時間測定
回路２１で測定された遅延時間ｔ２は、遅延時間記憶回
路２２に記憶される。

【００６３】第２遅延回路２３は、遅延時間記憶回路２
２に記憶されている遅延時間ｔ２に基づいて、外部クロ
ックの立ち上がりエッジ（パルスエッジｎ＋３）から時
間ｔ２だけ遅らせてクロック信号を出力する。この結
果、外部クロックの立ち上がりエッジ（パルスエッジｎ
＋４）に対して、時間ｔ１だけ早い（マイナス遅延）ク
ロック信号が第２遅延回路２３から出力される。このよ
うに、本実施形態では、基準となる外部クロックに対し
て、みかけ上、負となる遅延を示すタイミングで立ち上
がるエッジを持つクロックを形成することができる。

【００６４】次に、図１０から図１４を参照しながら、
図８のブロック図で示されるタイミング信号発生回路の
実施例を説明する。

【００６５】図１０は、本実施例で用いるクロックコン
トロール回路を示している。図１０において、入力端子
Ｐ１に入力されたクロック信号ｐ１は、直列接続された
インバータ列と第１遅延回路の入力部に入力される。第
１遅延回路は、発生させようとしている負の遅延時間に
相当する時間（ｔ１）だけ遅延を引き起こす。第１遅延
回路の出力ｐ２は、そのまま出力される一方、インバー
タにも入力され、ｘｐ２信号を生成する。出力ｐ２の波
形は、図１１に示されているとおりであり、ｘｐ２信号
は、出力ｐ２を反転させた波形を持つ。

【００６６】他方、インバータ列を経たクロック信号
は、分周回路によって、周期が２倍のクロック信号ｐ１
ｄ、ｘｐ１ｄ、ｐ２ｄ、及びｘｐ２ｄに変化させられる
（図１１）。この分周回路は、差動の相補の分周された
信号を発生させるものである。分周回路の出力は、入力
されるクロック信号ｐ１（及びＸｐ１）を用いてサンプ
リング回路でサンプリングされ、上記のクロック信号
（基本制御）ｐ１ｄ及びｘｐ１ｄを得ている。ここで、
このサンプリング回路を用いている理由は、分周回路に
おける伝達時間をみかけ上打ち消し、入力クロック信号
ｐ１のクロックエッジにのみ依存した、分周信号を得よ
うとしているものである。同様に、第１遅延回路の出力
するクロック信号ｐ２（ｘｐ２）を用いて上記クロック
信号ｐ２ｄ及びｘｐ２ｄを得ている。

【００６７】クロック信号ｐ１ｄ及びｘｐ１ｄは、基本
クロック信号を分周した相互に逆位相のクロック信号で
ある。他方、クロック信号ｐ２ｄ及びｘｐ２ｄは、それ
ぞれ、クロック信号ｐ１ｄ及びｘｐ１ｄから「設定した
い遅延時間ｔ」だけ遅れたクロック信号である。

【００６８】次に、図１２を参照しながら、前述のクロ
ック信号を用いて実際にどのように、擬似的なマイナス
遅延を持つタイミング信号が生成されるかを説明する。

【００６９】図１２において、Ｃ１からＣ３はコンデン
サを示し、ＩＮＶ１及びＩＮＶ２はインバータ回路を示
している。この例では、コンデンサＣ１及びＣ２は、同
じ容量値を持つとする。また、Ｒ１とＲ２は抵抗であ
り、同じ抵抗値を持つものとする。コンデンサＣ１及び
Ｃ２は、異なる容量値を持ってもよいし、抵抗Ｒ１とＲ
２は異なる抵抗値を持っても良い。

【００７０】本実施例の第１スイッチＳ１は、クロック
信号ｘｐ１ｄがハイレベルのときに導通するアナログス
イッチ回路であり、第２スイッチＳ２及び第３のスイッ
チＳ３は、クロック信号ｐ１ｄがハイレベルのときに導
通するアナログスイッチ回路である。第２及び第３のス
イッチＳ２及びＳ３は、同時にオンオフを行い、第１ス
イッチＳ１は、これらのスイッチＳ２及びＳ３とは逆位
相で動作する。

【００７１】以下、図１２の回路をタイミング部３０、
基準部３１及び比較器部３２にわけて説明する。

【００７２】タイミング部３０及び基準部３１は、それ
ぞれ、第１及び第２スイッチＳ１及びＳ２を介して比較
部３２に接続される。

【００７３】基準部３１の回路は、ｔ１だけ遅延した信
号のクロックエッジ（Ｐ２系）を「トリガ」とし、基準
クロック（Ｐ１系）のクロックエッジを「ストップ」と
して、動作する。本実施例では、「トリガ」と「ストッ
プ」との時間差（ｔ２）に比例した大きさの電位がノー
ドｍ２の電位として現れ、記憶される。これは、ｐ２ｄ
のクロックエッジ（立ち上がり）からｐ１ｄのクロック
エッジ（立ち下がり）までの期間において、基準部３１
の各トランジスタが導通状態になる結果、抵抗Ｒ２を介
してコンデンサＣ２が電源線から充電されることにより
実現される。この期間、第２スイッチＳ２は導通状態に
なっているため、ノードｍ２の電位はノードｍ４の電位
に反映される。また、この期間においては、比較部３２
の第３のスイッチＳ３も導通しているため、比較部のノ
ードｍ３及びｍ５は等電位になる。この電位は、ＩＮＶ
１のスレシュホールド電位として固定される。言い換え
ると、Ｐ２系のクロックエッジとＰ１系のクロックエッ
ジの時間差（周期Ｔ−ｔ１＝ｔ２）に比例した電位がＩ
ＮＶ１の反転閾値として記憶保持されることとなる。こ
のとき、コンデンサＣ３の両端の電位は確定している。
ノードｍ１からｍ６における電圧の波形が、クロック信
号に応じてどのように変化するかを図１３に示す。

【００７４】次に、タイミング部３０の回路が基準クロ
ック信号のクロックエッジ（Ｐ１系）にあわせて動作を
開始し、ノードｍ１の電位が増加し始める。これは、タ
イミング部３０の各トランジスタが導通状態になる結
果、抵抗Ｒ１を介してコンデンサＣ１が電源線から充電
されることにより実現される。この期間、第１スイッチ
Ｓ１は導通状態になっているため、ノードｍ１の電位は
コンデンサＣ３のノードｍ４の電位に反映される。な
お、このとき、比較部３２のスイッチＳ３は非導通状態
である。

【００７５】ノードｍ４の電位は、コンデンサＣ３を介
してインバータＩＮＶ１の入力（ノードｍ３）に伝達さ
れ、基準部３１で設定されていた電位を横切ったとき
に、ＩＮＶ１の出力が反転する。このことは、記憶され
ていた時間差ｔ２に対応する時間の経過後に、インバー
タＩＮＶ１が反転することを意味している。こうして得
られたノードｍ５の出力は、インバータＩＮＶ２によっ
て更に反転され、ノードｍ６に出力される。なお、イン
バータＩＮＶ１に常時貫通電流が流れている状態が存在
するが、これは、待機時を示す信号(stanby pwrdwn=LO
W、 Operation PWRDWN=HIGH)を入力することによって最
少にすることができる。

【００７６】Ｒ１＝Ｒ２、Ｃ１＝Ｃ２が成立するとき
に、上記時間差が電位に置き換えられ、図１３に示すよ
うに、ｐ１系とｐ２系の時間差（ｔ１）に相当するだ
け、出力（ノードｍ６上のタイミング信号）は、時間的
に前に出力される。このように、本実施例の回路によれ
ば、分周されたクロックに対して規定値だけ早く出力さ
れるタイミング信号（負の遅延時間を持つ信号）を生成
することができる。

【００７７】このような回路を２ブロック設け、互いに
逆位相で動作させ、インターリーブすることによって、
最終的なタイミング信号を得ることができる。この場合
の全体の回路図を図１４に示す。図１４の実施例では、
２つの回路ブロックを並列動作させ、その結果をインタ
ーリーブしている。各々の回路ブロックは、基準時間の
測定（電位の設定）→基準時間になったときに出力する
という動作（いわゆるパイプライン動作）を行ってい
る。本実施例によれば、セットアップ時間が３クロック
程度で、安定なクロック信号を生成することができる。

【００７８】なお、回路を構成しているトランジスタの
動作速度が十分に早い場合、インターリーブを行う必要
は無い。

【００７９】図１４において、ＯＲ回路は、フェイルセ
イフのために設けられたものであり、入力クロックと図
１２の回路の出力の内早く出力されるものを出力とする
ためのクロック調整手段として機能する。これは、Ｒ１
とＣ１で決まる時定数の設定がクロックの周期に比べて
非常に短いと図１２の回路はまったく出力しないからで
ある。もちろんこのときは、クロックエッジをマイナス
方向に持って行くということはできないが、遅い動作で
は、実際上大きな問題が起きない。

【００８０】次に、図１５を参照しながら、本発明によ
るタイミング信号発生回路の他の実施例を説明する。図
１５は、直列に接続された複数のユニットのうち、特に
ｉ番目のユニットの回路構成を詳しく示している。

【００８１】図１５の実施例では、遅延動作を停止、保
持する機能を有する第１及び第２遅延線と、これらの２
種類の遅延線に接続された共通のワイヤードオア回路と
を主な構成要素としている。本実施例のワイヤードオア
回路は、直列に接続されたＮＭＯＳトランジスタから構
成されている。ワイヤードオア回路には、プリチャージ
回路及び出力回路が接続されている。

【００８２】図１５および図１６を参照しながら、本実
施例の動作を説明する。第１遅延線をリセットする信号
をｑ１０、活性化する信号をｑ１とそれの反転信号であ
るｘｑ１とする。ここで「活性化」とは、遅延線上のク
ロックドインバータを活性化することを意味する。同じ
ように、第２遅延線をリセットする信号をｑ２０とし、
活性化する信号をｑ２およびｘｑ２とする。

【００８３】図１６に示すように、基準クロック(Ｍｃ
ｌｋ：マスタークロック)としては、デューティーがほ
ぼ５０％のクロック信号を使用する。クロック(Ｄｃｌ
ｋ：ディレードクロック)は、基準クロック(Ｍｃｌｋ)
から時間ｔ１だけ遅延させたクロック信号である。ここ
で、基準クロック(Ｍｃｌｋ)のハイ期間中に、第１遅延
線をリセットし、遅延させたクロック(Ｄｃｌｋ)と基準
クロック(Ｍｃｌｋ)間の遅延時間を測定する。また、基
準クロックのロウ期間中に、測定された結果をもとに、
出力クロックを発生する。

【００８４】図１６に示すタイミングで、クロック信号
ｑ１０、ｑ１、ｑ２０及びｑ２を図１５の回路の所定の
端子に入力する。クロック信号ｑ１０、ｑ１、ｑ２０及
びｑ２は、基準クロック信号Ｍｃｌｋと遅延クロック信
号Ｄｃｌｋに対して、以下の関係を有している。

【００８５】ｑ１０＝Ｍｃｌｋ * ｘ(Ｄｃｌｋ) ｑ１＝Ｍｃｌｋ * Ｄｃｌｋｑ２０＝Ｍｃｌｋｑ２＝ｘ(Ｍｃｌｋ* Ｄｃｌｋ) ここで、ｘ(Ｄｃｌｋ)及びｘ(Ｍｃｌｋ)は、各々、クロ
ック信号Ｄｃｌｋ及びＭｃｌｋの反転信号をあらしてい
る。

【００８６】以下に、図１５の回路の動作を説明する。

【００８７】まず、信号ｑ１０によって、第１遅延線の
ユニットｉ中のノードＡｉ (ｉ=１...Ｎ)がロウレベル
にリセットされる、次に信号ｑ１及びｘｑ１によって、
第１遅延線中のすべてのクロックドインバータが活性化
される。

【００８８】遅延線１の初段の入力はグランドレベルに
接続されているため、まず、ユニット１のノードＡ１が
ロウレベルからハイレベルに変化する。すると、ユニッ
ト１のノードｘＡ１がハイレベルからロウレベルに変化
する。このような状態変化が、ユニット１からユニット
Ｎに向かって順次進んでいく。

【００８９】このように、各ユニットｉのノードＡｉ
(ｉ=１....Ｎ)の状態が、ロウレベルからハイレベルに
順次変化してゆく。ノードＡｉ(ｉ=１....Ｎ)の変化
が、いわゆるドミノ倒しのように変化し、右のユニット
へと伝達されてゆく。ただし、信号ｑ１がハイレベルか
らロウレベルに変化させられたとき、すべてのユニット
内のクロックドインバータが非活性化されるため、ノー
ドＡｉ(ｉ=１....Ｎ)の状態変化は停止し、ノードＡｉ
(ｉ=１....Ｎ)の状態は凍結されたように保持されるこ
ととなる。図１７は、主なノードＡｉの状態を示してい
る。図１７では、ノードＡ１からノードＡｉ-１まで状
態変化が進行し、ハイレベルの状態とロウレベルの状態
との境界位置がユニット１からユニットｉ−１まで伝達
してきた様子が示されている。

【００９０】この期間（基準クロックＭｃｌｋがハイレ
ベルの期間）、信号ｑ２０によって第２遅延線中のノー
ドＢｉ(ｉ=１....Ｎ)は、ロウレベルにリセットされた
状態にある。次に、基準クロックＭｃｌｋがロウレベル
になると、信号ｑ２によって第２遅延線が活性化され
る。この場合、第１遅延線と同様に、第２遅延線のノー
ドＢｉ(ｉ=１....Ｎ)の状態がロウレベルからハイレベ
ルに変化し、状態の境界が左から右に伝達されていく。

【００９１】ノードＢｉがハイレベル状態に変化したと
き、ユニットｉにおけるワイヤードオア回路の２つのト
ランジスタが導通し、ワイヤードオア回路のノードｎw
ｒからグランドに放電が始まる。ユニットｉにおける放
電の開始以降も、第２遅延線のノードＢｉの状態変化
は、順次右のユニットに伝達されてゆく。このため、ユ
ニットｉより右のユニットのワイヤードオア回路を介し
た放電もノードｎwｒの電位低下に寄与し、ノードｎwｒ
の電位は急速に低下する。しかし、放電の開始時期は、
最初に放電が始まるユニットｉの位置によって決定され
る。

【００９２】ノードｎwｒの電位は、インバータにより
反転され、出力ＯＵＴが得られる。出力ＯＵTは、図１
６に示されるように、基準クロックＭｃｌｋの次の立ち
上がりエッジよりも、ｔ１だけ早く立ち上がるエッジを
持つ（マイナス遅延）。

【００９３】この回路を正確に動作させためには、基準
クロックＭｃｌｋのハイレベル期間とロウレベル期間を
実質的に等しくすること、すなわちデューティーを５０
％にすることが必要である。

【００９４】次に、図１８を参照しながら、デューティ
ー比５０％の基準クロックＭｃｌｋを使用することがで
きない場合についての改良された実施例を説明する。

【００９５】図１８において、分周回路１０１は、入力
された基準クロックＭｃｌｋを分周し、基準クロックＭ
ｃｌｋの２倍の周期を持つクロック信号ｘとその反転信
号ｘｘとを生成する。クロック信号ｘとその反転信号ｘ
ｘのデューティー比は、基準クロックＭｃｌｋのデュー
ティー比が仮に１０％であっても、クロック信号ｘとそ
の反転信号ｘｘのデューティー比は、５０％となる。た
だし、クロック信号ｘとその反転信号ｘｘは、分周回路
１０１の性質上、基準クロックＭｃｌｋよりも幾分遅延
して生成される。サンプリング回路１０２及び１０３
は、クロック信号ｘとその反転信号ｘｘを受け取る。サ
ンプリング回路１０２及び１０３は、基準クロックＭｃ
ｌｋおよび遅延クロックＤｃｌｋによって制御され、ク
ロックドインバータなどによって構成される。このサン
プリング回路１０２及び１０３によって、クロック信号
ｘとその反転信号ｘｘのエッジが基準クロックＭｃｌｋ
および遅延クロックＤｃｌｋのエッジに同期させられ
る。

【００９６】回路１０４および１０５の各々は、図１５
の「擬似的に負の遅延を持つクロック信号を生成する回
路」である。回路１０４及び１０５は、逆位相で動作
し、擬似的に負の遅延を持つクロック信号を交互に出力
する。これらの出力は、クロック選択回路１０６で重畳
される。クロック選択回路１０６の出力と基準クロック
Ｍｃｌｋのうち早く変化するものをクロック加工回路で
選びだし、出力回路１０８を介して出力する。クロック
選択回路１０６とクロック加工回路１０７をひとまとめ
にした回路を、例えば単純なオア回路で構成してもよ
い。

【００９７】このような構成を採用すれば、基準クロッ
クＭｃｌｋのデューティ比に依存することなく、図１５
の回路を用いて、擬似的に負の遅延を持つクロック信号
を生成すことができる。

【００９８】（第４実施形態）次に、図１９及び図２０
を参照しながら、本発明によるタイミング信号発生回路
を用いたデータ転送回路及びデータ転送方法を説明す
る。

【００９９】クロックに同期して動作するデータ送出回
路２０１とデータ受信回路２０２とが２本のデータ転送
路２０３によって相互接続されている。データ送出回路
２０１は、転送されるべき入力データ（ｄａｔａ０）に
基づいて相補的なデータｎ１及びｘｎ１を生成し、デー
タｎ１及びｘｎ１をデータ送信信号に同期してデータ転
送路２０３に送出する。なお、データの転送は、差動信
号をもってなされている。これにより、データ転送路２
０３の電位は、データ送信信号の立ち上がりエッジに応
答して変化を開始する。データ受信回路２０２は、デー
タ転送路２０３の右終端ノードの電位ｎ２及びｘｎ２を
検出する。データ転送路２０３の右終端ノードの電位ｎ
２及びｘｎ２は、データｎ１及びｘｎ１の波形と比較す
ると、データ転送路２０３の持つ寄生抵抗及び寄生容量
のために、図２０に示されるように、より鈍った波形を
持つ。

【０１００】データ転送制御回路２０４は、データ送出
クロックに応じて、データ送出回路２０１のデータ送出
のタイミングを制御するために前記データ送信信号をデ
ータ送出回路２０１に与える。このデータ転送制御回路
２０４は、また、クロック伝送線２０５を介して受信制
御信号ｎ３をデータ受信回路２０２に伝送し、データ受
信回路２０２のデータ検出のタイミングを制御する。よ
り詳細には、データ転送制御回路２０４は、前記実施例
のタイミング信号発生回路によって形成した「擬似的に
負の遅延を持つクロック信号」を受け取り、受信制御信
号ｎ３としてクロック伝送線２０５に出力する。クロッ
ク伝送線２０５も、寄生抵抗及び寄生容量を有している
ため、受信制御信号ｎ３は、クロック伝送線２０５を伝
送されるうちに鈍り、右終端ノードでは、図２０の信号
ｎ４で示されるような波形を持つに至る。

【０１０１】図２０に示されるように、受信制御信号ｎ
３は、データ送信回路２０１の送信動作の開始タイミン
グよりも、時間ｔ１だけ早いタイミングで、データ受信
回路２０２に送出される。この結果、クロック伝送線２
０５の電位が所望のレベルに到達する時刻は、時間ｔ１
だけ速まる。これによって、データ送出クロックの立ち
上がりエッジを基準に測定したデータ転送時間ｔ３は、
（ｔｄ−ｔ１）に短縮される。データ転送路２０３の距
離及びクロック伝送線２０５の距離が長いほど、すなわ
ち、電気信号の伝達に時間がかかるほど、擬似的に負の
遅延時間（ｔ１）を大きくすることによって、安定なデ
ータ転送動作を達成することができる。

【０１０２】（第５実施形態）次に、図２１を参照しな
がら、データ転送回路の他の実施例を説明する。

【０１０３】この例では、データ転送路として機能する
データバス２１０に対して複数のデータ送出回路２０１
と単一のデータ受信回路２０２とが接続されている。各
データ送出回路２０１には、データ転送制御回路２０４
と擬似的に負の遅延を持つクロック信号を生成するタイ
ミング信号発生回路２０６とが接続されている。また、
各データ転送制御回路２０４からは、データ受信回路２
０２につながるクロック伝送線２０５に対して受信制御
信号が送出される。

【０１０４】データ送出回路２０１、データ受信回路２
０２、データ転送制御回路２０４、及びタイミング信号
発生回路２０６の機能及び構成等は、前述の回路と同様
である。

【０１０５】この実施例で特徴的な点の一つは、データ
バス２１０と各データ送出回路（１、・・・ｉ、・・・
Ｎ）２１０との間に、容量シールド手段(s１、s１ｘ、
・・・、sｉ、sｉｘ、・・・、sＮ、sＮｘ)が設けられ
ていることにある。ある場合には、容量シールド手段(s
１、s１ｘ、・・・、sｉ、sｉｘ、・・・、sＮ、sＮｘ)
は、データ送出回路(１、・・・、ｉ、・・・、Ｎ)２０
１をデータバス２１０に接続し、他の場合には、非接続
にする。非接続のとき、容量シールド手段(s１、s１
ｘ、.・・・、sｉ、sｉｘ、・・・、sＮ、sＮｘ)は、デ
ータバス２１０にとってデータ送出回路２０１の出力容
量が実質的にゼロとなる状態にする。容量シールド手段
(s１、s１ｘ、....、sｉ、sｉｘ、...、sＮ、sＮｘ)
は、ブロック制御部２０８からの信号によって、上記接
続／非接続を切り替える。

【０１０６】図２２は、容量シールド手段としてＭＯＳ
トランジスタ２０９を用いた場合を示している。ＭＯＳ
ＦＥＴのゲートの電位が、ブロック制御部２０８によ
って制御される。データ送出回路２０１の出力回路より
もサイズの小さな（容量の小さな）ＭＯＳＦＥＴを用
いてデータバス２１０との接続を行う。その結果、出力
回路の持つ大きな負荷容量をデータバス２１０から遮蔽
することができる。

【０１０７】クロック伝送線２０５と各データ転送制御
回路２０４との間にも、同様の容量シールド手段（ｃ
１...ｃＮ）を設けることが好ましい。そのような容量
シールド手段（ｃ１...ｃＮ）も、ブロック制御部２０
８からの信号によって、接続／非接続を切り替える。

【０１０８】このような構成を採用することによって、
データバス２１０およびクロック伝送線２０５のもつ寄
生容量を全体として最少にすることができ、これによっ
て動作をより安定なものにすることができる。

【０１０９】（第６実施形態）次に、図２３を参照しな
がら、本発明によるタイミング信号発生回路の更に他の
実施例を説明する。

【０１１０】本実施例は、入力された信号に対して擬似
的に負の遅延時間を持つ信号を生成することのできる第
１信号発生回路３０１、および、正の遅延時間を持つ信
号を生成することができる第２信号発生回路３０２、第
１及び第２信号発生回路間３０１及び３０２を接続する
スイッチ回路（ＳＷ１）３０３、並びに第１信号発生回
路３０１または第２信号発生回路３０２からの出力信号
をスイッチ回路（ＳＷ２）３０３を介して選択的に出力
する出力回路３０５を備えている。第１信号発生回路３
０１は、前述の本発明によるタイミング信号発生回路に
より形成される。

【０１１１】本実施例によれば、入力されたクロック信
号に対して、擬似的に負の遅延時間を持つ信号でも、正
の遅延時間を持つ信号でも、任意に出力することができ
る。このため、各種のタイミング信号発生回路の設計を
柔軟におこなうことができる。

【０１１２】（第７実施形態）次に、図２４を参照しな
がら、本発明によるタイミング信号発生回路の更に他の
実施例を説明する。この実施例は、入力された単一のク
ロック信号に対して、擬似的に負の遅延時間を有する信
号を生成する複数のタイミング信号発生回路（タイミン
グ１、２、３、４）４０１を備えている。複数のタイミ
ング信号発生回路４０１は、前述した擬似的に負の遅延
時間を有する信号を生成することのできる回路であれば
良い。図２４の回路には、複数のタイミング信号発生回
路４０１のうち選択されたタイミング信号発生回路にク
ロックを入力するために、スイッチ回路群（ＳＷＳ）４
０２が設けられている。本実施例は、このスイッチ回路
群４０２に基本クロックを供給する基本クロック供給回
路４０３と、基本クロック供給回路４０３に外部クロッ
クを入力する外部クロック入力回路４０４とを更に備え
ている。

【０１１３】回路ブロック（１、２、３、４）４０５の
なかから動作をさせたい回路ブロックにのみ、選択的
に、外部クロックに対して擬似的に負の遅延時間を有す
るクロック信号を送ることができる。これによって必要
最小限の回路のみを動作させ、システム全体として低電
力化を実現することができる。

【０１１４】本実施例では、前述の、擬似的に負の遅延
時間を有する信号を生成する複数のタイミング信号発生
回路を用いているため、選択された回路に対してきわめ
て短いセットアップ時間で所望のクロック信号を生成し
供給できる。これは、従来のＰＬＬ方式では不可能なこ
とであった。

【０１１５】（第８実施形態）次に、図２５及び図２６
を参照しながら、本発明によるタイミング信号発生回路
を備えた半導体記憶装置の例を説明する。図２５は、本
発明によるタイミング信号発生回路（不図示）を搭載し
た半導体記憶装置のメモリ空間を模式的に示している。
このメモリ空間は、画像出力手段に出力しうる圧縮され
た記憶領域と、画像出力手段以外のマイクロプロセッサ
(ＭＰＵ)などに出力しうる記憶領域とに、論理的に分か
れている。この半導体記憶装置は、画像出力装置及びマ
イクロプロセッサとの間でデータの送受信を行う。ここ
で、画像出力装置は、圧縮されたデータの伸張機能を有
しているものとする。

【０１１６】本実施例の半導体記憶装置は、例えば、図
２４に示すように、複数のタイミング信号発生回路を備
えている。出力相手のデバイスに応じて、速やかに、複
数のタイミング信号発生回路を選択する。この結果、本
半導体記憶装置は、画像出力装置へ内部データを出力す
る際は、画像出力装置の受け取ることのできる周波数の
制御クロックに従って動作し、他方、マイクロプロセッ
サなどとデータを送受信する場合は、それに応じた周波
数の制御クロックに従って動作することができる。図２
６は、制御クロックの周波数が変化する様子を示してい
る。本発明のタイミング信号発生回路によれば、周波数
を速やかに変化させることができる。

【０１１７】このような構成をとることによって、記憶
装置を画像メモリと主記憶メモリを兼用にすることがで
き、システムの低コスト化を実現することができる。ま
た、このような、いわゆるオンザフライのクロックの周
波数の切り替えをおこなおうとする場合、従来のＰＬＬ
回路などでは、先に述べたようにセットアップ時間の関
係で不可能であり、本発明で述べている、擬似的に負の
遅延時間を有するタイミング制御回路があってはじめて
実現出来るものである。

【０１１８】（第９実施形態）図２７を参照しながら、
本発明によるスイッチ回路の実施例を説明する。図２７
のスイッチ回路においては、入力端子にゲートが接続さ
れ、ソースが電源電位を有する配線に接続され、ドレイ
ンが中間端子に接続された第１Ｐ型ＭＯＳトランジスタ
と、ソースが中間端子に接続され、ゲートが制御端子に
接続された第１Ｎ型ＭＯＳトランジスタと、ゲートが入
力端子に接続され、ソースが第１Ｎ型ＭＯＳトランジス
タのドレインに接続され、ドレインが接地電位を有する
配線に接続された第２Ｎ型ＭＯＳトランジスタとをが順
次接続されている。

【０１１９】他方、中間端子にゲートが接続され、ソー
スが電源電位を有する配線に接続され、ドレインが保持
端子に接続された第２Ｐ型ＭＯＳトランジスタと、ソー
スが保持端子に接続され、ゲートが制御端子に接続され
た第３Ｎ型ＭＯＳトランジスタと、ゲートが中間端子に
接続され、ソースが第３Ｎ型ＭＯＳトランジスタのドレ
インに接続され、ドレインが接地電位を有する配線に接
続された第４Ｎ型ＭＯＳトランジスタとをが順次接続さ
れている。

【０１２０】また、保持端子は、スタティクラッチなど
から構成される状態保持回路に接続されている。

【０１２１】このような回路によれば、制御端子に供給
されるクロック信号（ＣＬＫ）がハイレベルにあると
き、入力端子上の信号が出力端子に出力され、クロック
信号（ＣＬＫ）がロウレベルになった後も、その信号を
出力端子に出力し続けられる。

【０１２２】図２７の回路を更に改良したスイッチ回路
を図２８に示す。図２８の回路は、図２７の回路の入力
端子を二つに増加し、それに対応する第１Ｐ型ＭＯＳト
ランジスタを２つに増加した点で、図２７の回路とは異
なる。２つの第１Ｐ型ＭＯＳトランジスタは、並列的に
第１Ｎ型ＭＯＳトランジスタに接続されている。このよ
うな構成を採用することにより、クロック（ＣＬＫ）が
ハイレベルのとき、２つの入力端子上の信号の論理和の
信号が出力端子上に出力され、クロック（ＣＬＫ）がロ
ウレベルのとき、その論理和の信号が出力端子上に出力
され続ける。

【０１２３】図２９（ａ）は、入力端子（ＩＮ）と出力
端子（ＯＵＴ）との間に、図２７のスイッチ回路と同様
のスイッチ回路Ｓ１０、Ｓ２０、及びＳ３０を介して、
回路Ａと回路Ｂを接続した回路を示している。スイッチ
回路Ｓ１０及びＳ３０の制御端子には、第１制御線（Ｃ
ＬＫ１）が接続され、スイッチ回路Ｓ２０の制御端子に
は、第２制御線（ＣＬＫ２）が接続されている。

【０１２４】第１制御線上のクロック信号（ＣＬＫ１）
及び第２制御線上のクロック信号（ＣＬＫ２）に応じ
て、入力端子上のデータに対して、図２９（ｂ）に示さ
れるように、パイブライン処理が施される。このとき、
第１制御線（ＣＬＫ１）及び第２制御線（ＣＬＫ２）の
負荷容量は、各スイッチ回路のＮ型ＭＯＳトランジスタ
のゲート容量で実質的に決定される。また、動作の開始
は、スイッチ回路中のＮ型ＭＯＳトランジスタの閾値で
決定される。

【０１２５】（第１０実施形態）図３０は、本発明によ
るデータ転送回路の更に他の実施例を示している。

【０１２６】このデータ転送回路は、データを伝達する
複数のデータバス５００と、トリガ信号を伝達するトリ
ガ信号伝送路５０１と、データバス５００に容量５０２
及びスイッチ回路５０３を介して接続された複数のデー
タ送出回路５０４と、トリガ信号伝送路５０１にスイッ
チ回路５０３を介して接続されたトリガ信号送出回路５
０５と、データバス５００に接続されたデータ受信回路
（受信アンプ）５０６とを備えている。複数のデータ送
信回路５０４のうち、選択されたデータ送出回路５０４
は、前記容量５０２及びスイッチ回路５０３を介して、
データバス５００に接続されることになる。以下、この
データ転送回路の動作を説明する。

【０１２７】まず、データバス５００及び容量５０２の
両端を一定電位に、例えば、約１／２ＶＣＣにプリチャ
ージする。次に、スイッチ回路５０３を選択的に導通さ
せ、容量５０２に接続されたデータ送出回路５０４を活
性化する。すると、図３１（ａ）に示すようなデータが
データバス５００上に現れる。また、トリガ信号送出回
路５０５は、トリガ信号をトリガ信号伝送路５０１に送
出する。データ受信回路５０６は、トリガ信号伝送路５
０１を介してトリガ信号を受けとり、トリガ信号に応答
して、データバス５００の受信端の電圧の検出動作を開
始する。ここで、前述の負の遅延時間を有する信号をト
リガ信号とし、データ送出回路５０４がデータバス５０
０へデータを送出するよりも早くに送出することが好ま
しい。その結果、図３１（ｂ）に示すように、データ受
信回路５０６の近傍におけるトリガ信号が所定のレベル
に達するタイミングが、データバス５００の受信端でデ
ータが確定するタイミングに実質的に一致するように設
定される。この結果、最適なタイミングで安定なデータ
送受信が実行されるようになる。

【０１２８】なお、本データ転送回路では、データバス
５００上の信号の振幅は、図３１（ａ）に示されるよう
に、電源レベル（３．３ボルト）と接地レベル（０ボル
ト）との差よりも十分に小さく調整される。これは、信
号振幅の大きさが、容量５０２の容量値と負荷容量ＣＬ
の容量値によって決定されるためである。もし、データ
送信回路５０４とデータバス５００とが容量５０２を介
さずに接続されていたならば、データバス５００上の信
号振幅は、電源レベルと接地レベルとの間をフルスイン
グすることになる。そのようなフルスイングは、消費電
力の無用な増加を招くが、本実施例のように容量結合を
採用すれば、消費電力の著しく低減できる。

【０１２９】図３２は、図３０の実施例の改良例を示
す。この改良例では、データバス５００及び容量５０２
の一端を一定電位に、例えば、約１／２ＶＣＣにプリチ
ャージするために、一対のデータバス５００のうちの一
方の容量５０２の両端を、他方の容量５０２の両端とそ
れぞれ導通させる。そうすることによって、一対のデー
タバス５００の内、電位の高い方から電位の低いほうに
電流が流れ、双方の電位が等しくなる。このため、プリ
チャージに必要な電荷を無駄に使用することがなくな
り、消費電力が低減される。

【０１３０】図３３は、従来の方式になるデータ転送
と、本発明によるデータ転送について、消費電力の大き
さを模式的に示した図である。図３３からわかるよう
に、図３０のデータ転送回路によれば、１００メガヘル
ツのクロック周波数で動作させたとき消費電力は７０％
低減される。図３２のデータ転送回路によれば、消費電
力は７９％低減される。

【０１３１】図３４（ａ）は、図１５に示すタイミング
信号発生回路（負遅延回路）における、負の遅延時間と
電源電圧（Ｖ_DD）との関係を示している。図３４（ａ）
から明らかなように、電源電圧（Ｖ_DD）が大きくなるほ
ど、遅延時間の絶対値は小さくなっている。このような
負遅延回路を用いて図３２のデータ転送回路構成する
と、データ転送に要する時間は、図３４（ｂ）に示すよ
うに低減される。電源電圧が約２．７から４．０ボルト
の範囲において、データ転送時間は約半分に短縮され
る。しかも、データ転送時間は電源電圧にほとんど依存
しなくなっている。

【０１３２】図３５は、データ転送レートと消費電力と
の関係を示している。図から明らかなように、消費電力
はデータ転送レートの増加に伴って増加する。本発明に
よれば、５００ｍＷ以下の消費電力で１０ＧＢ／秒のデ
ータ転送レートを達成することができる。消費電力を５
００ｍＷ以下にすることは実用上重要である。

【０１３３】図４９は、図３０の実施例の他の改良例を
示す。この改良例では、図３０の実施例のデータバス５
００に代えてデータバス５００ａ及び５００ｂを用いて
いる。データバス５００ａ及び５００ｂは、５本のライ
ンからなり、４ビットのデータを転送することができ
る。データバス５００ｂは、４本のデータバス５００ａ
の各々と組み合わされて差動信号を伝達するのに使用さ
れる。データバス５００ａの一端は、スイッチを介し
て、キャパシタンスが大きさＣを持つ容量５０２ａに接
続されている。これに対して、データバス５００ｂは、
スイッチを介して、キャパシタンスが大きさＣ／２を持
つ容量５０２ｂに接続され、参照電位を与えるように機
能する。

【０１３４】以下に、本実施例の動作を説明する。

【０１３５】まず、容量５０２ａ及び５０２ｂの両端、
ならびにデータバス５００ａ及び５００ｂの電位がＶ_CC
にプリチャージされる。

【０１３６】次に、データ送信回路５０４の働きによっ
て、ＮチャネルＭＯＳトランジスタが導通する。「０」
のデータを転送する場合、そのデータが転送されるべき
データデータバス５００ａの電位は、図５０に示される
ように低下する。他方、「１」のデータを転送する場合
は、そのデータが転送されるべきデータデータバス５０
０ａの電位は、低下することなく、一定値に保持され
る。

【０１３７】このとき、データバス５００ｂの電位も低
下するが、データバス５００ｂにはキャパシタンスが大
きさＣ／２を持つ容量５０２ｂが接続されているため、
図５０に示されるように、電位低下の割合は小さい。よ
り詳細に述べれば、データバス５００ｂの電位低下の割
合は、データバス５００ａが「０」のデータを転送する
場合にデータバス５００ａの電位が低下する割合の約半
分である。このため、データバス５００ｂの電位は、差
動信号を転送するうえで必要となる参照電位を供給する
ことができる。このようなデータバス５００ｂが設けら
れたために、Ｎビットのデータを転送するために必要な
データバスの数は、（２×Ｎ）本ではなく、（Ｎ＋１）
本である。

【０１３８】（第１１実施形態）次に、図３６を参照し
ながら、負遅延回路を用いたチップ間伝送システムを説
明する。

【０１３９】図３６に示すように、複数の半導体チップ
ＣＨＩＰＡ、ＣＨＩＰＢ及びＣＨＩＰＣが容量結合バス
ライン（データ転送用配線）及びストローブ信号線に接
続されている。各半導体チップＣＨＩＰＡ、ＣＨＩＰＢ
及びＣＨＩＰＣ容量結合バスライン及びストローブ信号
線の端部は、終端抵抗Ｒｔを介して終端電圧（Ｖ_TT）の
供給源に接続されている。各半導体チップＣＨＩＰＡ、
ＣＨＩＰＢ及びＣＨＩＰＣと容量結合バスラインとは抵
抗Ｒ_Sを介して接続されており、また、各半導体チップ
ＣＨＩＰＡ、ＣＨＩＰＢ及びＣＨＩＰＣとストローブ信
号線とは抵抗Ｒ_Sを介して接続されている。抵抗Ｒ_Sは、
反射防止用ダンピング抵抗として機能するものである。
配線長が充分に短く、信号の反射が問題にならない場
合、抵抗Ｒ_Sは必要ない。

【０１４０】今、半導体チップＣＨＩＰＡから他の半導
体チップＣＨＩＰＢ又はＣＨＩＰＣにデータが伝送され
る場合を考える。データ伝送を開始するとき、まず、半
導体チップＣＨＩＰＡ内のトランシーバが活性化され、
結合用キャパシタＣ_Bを反射防止用ダンピング抵抗Ｒ
_Sは、容量結合バスラインの電位を変化させる。電位の
変化は、伝送すべきデータの内容に応じて異なる。この
電位変化に先行して、負遅延回路（ＮＤＣ）によってス
トローブ信号が半導体チップＣＨＩＰＢ及びＣＨＩＰＣ
に伝送される。このストローブ信号に応答して、半導体
チップＣＨＩＰＢ及びＣＨＩＰＣは、容量結合バスライ
ン上のデータを取り込むように動作する。

【０１４１】このように負遅延回路を用いてストローブ
信号を生成することによって、ＰＣＢ（プリンティド・
サーキット・ボード）やＭＣＭ（マルチ・チップ・モジ
ュール）において、チップ間の高速データ伝送が可能と
なる。

【０１４２】（第１２実施形態）図３７（ａ）は、図３
０、図３２及び図３６の装置に用いられるデータ受信回
路（レシーバ）５０６の内部構造の一例を示している。

【０１４３】本実施例のデータ受信回路５０６は、差動
増幅器を含んでおり、一対のデータ線間の微少な電位差
をセンシングし、検知した電位差の正負に応じて、Ｈｉ
ｇｈかＬｏｗのレベルにある相補的な信号を一対の出力
端子（ＯＵＴ及びＸＯＵＴ）に出力する。図において、
一対のデータ線上の相補的な信号は、それぞれ、信号Ｃ
ｂｕｓ及びＸＣｂｕｓで表される。

【０１４４】データ受信回路５０６内の差動増幅器は、
Ｐ型トランジスタＰ１及びＰ２とＮ型トランジスタＮ５
及びＮ６とから構成されたラッチ型センス回路である。

【０１４５】信号ＸＣｂｕｓ及びＣｂｕｓは、それぞ
れ、Ｎ型トランジスタのＮ３及びＮ４のゲートに入力さ
れる。Ｎ型トランジスタのＮ３及びＮ４の各ソースは、
共通電位線（例えば電位Ｖｓｓを与える配線）に接続さ
れ、各ドレインは差動増幅器のセンスノード（出力端子
ＯＵＴ及びＸＯＵＴ）に接続されている。

【０１４６】一対のセンスノードは、プリチャージトラ
ンジスタＮ１及びＮ２を介して、共通電位線（例えば電
位Ｖｓｓを与える配線）に接続され、トランジスタＮ１
及びＮ２の導通によって、初期電圧レベル（本実施例で
は電位Ｖｓｓ）にプリチャージされる。つまり、トラン
ジスタＮ１及びＮ２は、初期電圧設定手段として機能す
る。

【０１４７】差動増幅器におけるＰ型トランジスタＰ１
及びＰ２のソースに接続されたノードＶＳＰは、２段の
インバータ（Ｉ１及びＩ２）を介して、ストローブ信号
線に接続されている。ストローブ信号線は、１段目のイ
ンバータ（Ｉ１）を介して、トランジスタＮ１及びＮ２
のゲートに接続されている。ストローブ信号線上の電位
がローレベルのとき、トランジスタＮ１及びＮ２は導通
し、プリチャージが実行される。

【０１４８】以下に、図３７（ａ）及び（ｂ）を参照し
ながら、上記データ受信回路の動作を説明する。

【０１４９】まず、差動増幅器のセンスノード（出力端
子ＯＵＴ及びＸＯＵＴ）の電位は、プリチャージによっ
て、初期電圧（電位Ｖｓｓ）にセットされているとす
る。インバータ回路（Ｉ１及びＩ２）にはストローブ信
号が入力されており、ストローブ信号のレベルがローレ
ベルが上昇して、インバータ回路（Ｉ１及びＩ２）の入
力レベルを越えたとき（図３７（ｂ）中のＡ点）、デー
タ受信回路は活性化される。その後、Ｐ型トランジスタ
Ｐ１及びＰ２のソースに接続されたノードＶＳＰの電位
も上昇を開始し、その結果、出力端子ＯＵＴ及びＸＯＵ
Ｔの電位も上昇を開始する。Ｎ型トランジスタＮ３及び
Ｎ４を流れる電流の大きさは、Ｎ型トランジスタＮ３及
びＮ４のゲートに印加される信号ＸＣｂｕｓ及びＣｂｕ
ｓの大きさによって異なる。このため、信号ＸＣｂｕｓ
及びＣｂｕｓに応じて、出力端子ＯＵＴ及びＸＯＵＴに
は電位差が生じる。この電位差は差動増幅器で増幅さ
れ、出力信号となる。

【０１５０】（第１３実施形態）図３８（ａ）は、１相
クロックの信号波形と２相クロックの信号波形を示して
いる。２相クロック方式は、第１のクロック信号ＣＬＫ
と、それを反転した第２のクロック信号ＸＣＬＫを用い
てシステムを動作させる。このため、２相クロック方式
によれば、１相クロック方式よりも高い信頼性で高速な
動作が可能である。

【０１５１】図３８（ｂ）に示されるように、１相クロ
ック方式の場合でも２相クロック方式の場合でも、クロ
ック信号がリピータを通るごとにクロック信号の位相が
遅れる。これは、クロック信号がリピータ内の２段のイ
ンバータからなるバッファを通ることによって、バッフ
ァの遅延時間（△ｔ）だけクロック信号の位相が遅れる
からである。この位相の遅れは、図３８（ｃ）に示すよ
うに、前述の負遅延回路（ＮＤＣ）を例えば２つのイン
バータの間に配置することによって抑制することができ
る。

【０１５２】２相クロックの場合は、図３８（ｃ）に示
すように、同じ負遅延回路（ＮＤＣ）を、各クロック信
号線上の２つのインバータ間に配置するだけでは、位相
の遅れか完全に解消されない。それは、２つのクロック
信号がリピータに入力されるまでに異なる長さの信号線
経路を通ってくることがあるためである。このため、リ
ピータに入力される時点で、２つのクロック信号に位相
のズレが生じていることが多い。この位相のズレが解消
されないままであると、回路誤動作が生じるおそれがあ
る。このような位相のズレを解消するために、本実施例
では、図３８（ｄ）に示されるように、２つのクロック
信号線間に位相調整回路を配置している。なお、負遅延
回路を各クロック信号線毎に設ける必要はなく、複数の
クロック信号線が一つの負遅延回路を共有してもよい。

【０１５３】図３９（ａ）は、位相調整回路を含むリピ
ータのより詳細な構成例を示している。この位相調整回
路は、図に示されるように接続された４つのＮ型ＭＯＳ
トランジスタＮ１〜Ｎ４と、両信号線のノードｍ１及び
ｍ２に接続されたラッチ回路とを含んでいる。第１のク
ロック信号ＣＬＫは、Ｎ型ＭＯＳトランジスタＮ１及び
Ｎ４のゲートに入力され、第２のクロック信号ＸＣＬＫ
は、Ｎ型ＭＯＳトランジスタＮ２及びＮ３のゲートに入
力されている。Ｎ型ＭＯＳトランジスタＮ１及びＮ２
は、電源ラインとグランドラインとの間に直列に接続さ
れており、Ｎ型ＭＯＳトランジスタＮ３及びＮ４も、電
源ラインとグランドラインとの間に直列に接続されてい
る。Ｎ型ＭＯＳトランジスタＮ１及びＮ２の中間接続点
は、ノードｍ１に接続されており、Ｎ型ＭＯＳトランジ
スタＮ３及びＮ４の中間接続点は、ノードｍ２に接続さ
れている、本実施例のラッチ回路は、逆並列的に接続さ
れた２つのインバータから構成されている。

【０１５４】以下に、図３９（ｂ）を参照しながら、こ
の回路の動作を説明する。

【０１５５】第１のクロック信号ＣＬＫ及び第２のクロ
ック信号ＸＣＬＫがリピータ内の、４つのＮ型ＭＯＳト
ランジスタＮ１〜Ｎ４の各ゲートに入力される。図３９
（ｂ）に示されるように、第１のクロック信号ＣＬＫ及
び第２のクロック信号ＸＣＬＫは、何れも、小振幅の信
号であり、電位Ｖｃｃと電位Ｖｓｓ（０）との間をフル
スイングしない。

【０１５６】まず、第１のクロック信号ＣＬＫがＨｉｇ
ｈになり、位相ズレ（ｄ）の分だけ遅れて、第２のクロ
ック信号ＸＣＬＫがＬｏｗになった場合を考える。第２
のクロック信号ＸＣＬＫがＬｏｗになった時点で、ノー
ドｍ１の電位は電位Ｖｃｃに上昇し、ノードｍ２の電位
は電位Ｖｓｓに低下する。このとき、第１のクロック信
号ＣＬＫ及び第２のクロック信号ＸＣＬＫの間にある僅
かな位相差ｄは、ラッチ回路の反転動作によって消失す
る。ノードｍ１及びｍ２に現れる信号波形は、電位Ｖｃ
ｃと電位Ｖｓｓ（０）との間をフルスイングする。位相
のズレがなくなった後、２つのクロック信号ＣＬＫ及び
ＸＣＬＫは、それぞれ、負遅延回路を透過することによ
ってマイナス方向にその位相を変化させる。このとき、
２つのクロック信号ＣＬＫ及びＸＣＬＫの振幅は大きい
ため、２つのクロック信号ＣＬＫ及びＸＣＬＫの振幅
は、その後、Ｎ型ＭＯＳトランジスタＮ５及びＮ６によ
って小さくなる。このように、図示されている２相信号
用リピータによれば、相互に位相が一致し、しかも位相
の遅れが抑制された小振幅２相クロック信号が提供され
る。この２相信号用リピータによれば、負遅延回路に入
力されるクロック信号は、ラッチ回路の働きによって、
その振幅が大きくなっている。このため、負遅延回路内
の遅延動作が信頼性良く安定に実行される。

【０１５７】（第１４実施形態）データを転送しなが
ら、順次、各回路部で処理を行う場合、クリティカルパ
スが問題となる。図４０（ａ）は、データの処理流れを
模式的に示している。ここで、回路Ａで処理されたデー
タは、２つのパスをたどる。第１のパスは、回路Ｂ及び
回路Ｃを経て回路Ｄに至る。第２のパスは、回路Ｅを経
て回路Ｄに至る。回路Ｄでの処理には、２つのパスを通
るデータの到着が必要である。ここで、回路Ａから回路
Ｄの各々の回路での処理に必要な時間が等しいとした場
合、第１のバスを通る時間の方が第２のパスを通る時間
よりも長くなる。第１のパスを通る時間が回路ＡからＤ
の全体の処理時間を律速するため、第１のパスはクリテ
ィカルパスと呼ばれる。クリティカルパスにおける処理
を速めることが重要となる。

【０１５８】各回路Ａ〜Ｄの処理時間を短くするには、
動作速度を大きくすればよい。しかし、動作速度を大き
くすると、待機時や動作時の消費電流が大きくなる。

【０１５９】本実施例では、負遅延回路を用いて、各回
路にデータが入力される直前に各回路を動作の準備状態
にする。ここで、動作の準備状態とは、消費電流は相対
的に大きくなるが、高速動作の可能な状態をいう。

【０１６０】次に、図４０（ａ）及び（ｂ）を参照しな
がら、本実施例の動作を説明する。

【０１６１】回路Ａ〜Ｄにはクロック信号ＣＬＫＡ〜Ｃ
ＬＫＤが供給され、そのクロック信号ＣＬＫＡ〜ＣＬＫ
Ｄの特定エッジに応答して各回路は動作する。例えば、
回路Ａには、クロック信号ＣＬＫＡが入力される。

【０１６２】クロック信号ＣＬＫＡは、クロック信号Ｃ
ＬＫを負遅延回路によってマイナス方向に遅延させた信
号である。回路Ａには、クロック信号ＣＬＫＡがＨｉｇ
ｈレベルに上昇したとき、電流がながれはじめ、それに
よって回路Ａは高速動作が可能な準備状態に入る。クロ
ック信号ＣＬＫＡがＬｏｗレベルに下降したとき、回路
Ａには電流が流れなくなる。データは、クロック信号Ｃ
ＬＫのエッジに応答して回路Ａに入力される。

【０１６３】このような構成によれば、データが回路Ａ
に入力される時点においては、回路Ａはもう「準備状
態」にある。回路Ｂ〜Ｄに対しても、同様に、マイナス
方向に遅延したクロック信号ＣＬＫＢ〜ＣＬＫＤを入力
する。各クロック信号ＣＬＫＡ〜ＣＬＫＤの遅延時間
は、各回路Ａ〜Ｄ毎に調整される。

【０１６４】本実施例によれば、クロック信号の立ち上
がりエッジに応答して各回路の準備状態を開始させてい
る。従来、選択されたブロック内に含まれるすべての回
路の準備状態を一斉に開始したり、停止したりする技術
はあった。しかし、本発明のように、クロック信号に応
答させて、短いサイクルで準備状態を開始・停止を制御
する技術はなかった。これが可能となったのは、負遅延
回路によってクロック信号ＣＬＫＡよりもマイナス方向
に遅延させたクロック信号を生成できるようになったか
らである。このような構成により、高速動作を達成しな
がら消費電流を低減することができる。

【０１６５】次に、図４１（ａ）、（ｂ）及び（ｃ）を
参照しながら、クロック信号の立ち上がりエッジに応答
して回路を「高速動作可能状態」にする構成を説明す
る。

【０１６６】図４１（ａ）に示されるように、回路Ａ
は、相対的に高い電源電位（Ｖｃｃ）を供給する第１の
ローカル電源ラインと、相対的に低い電源電位（Ｖｓ
ｓ）を供給する第２のローカル電源ラインとの間に接続
されている。第１のローカル電源ラインは、２種類のス
イッチング用トランジスタＰ１及びＰ２を介して第１の
グローバル電源ラインに接続されている。第２のローカ
ル電源ライン（Ｖｓｓ）は、２種類のトランジスタＮ１
及びＮ２を介して第２のグローバル電源ライン（Ｖｃ
ｃ）に接続されている。

【０１６７】スイッチング用トランジスタＰ１及びトラ
ンジスタＮ１は、サイズの大きな（チャネル幅の大き
な）トランジスタであって、トランジスタＰ１は制御信
号ＣＮＴＰ１によって導通し、トランジスタＮ１は制御
信号ＣＮＴＮ１によって導通する。これに対して、トラ
ンジスタＰ２及びトランジスタＮ２は、サイズの小さな
（チャネル幅の小さな）トランジスタであって、常に導
通状態にある。

【０１６８】回路Ａにデータが入力されるまでは、トラ
ンジスタＰ２及びトランジスタＮ２のみが導通している
が、回路Ａの内部状態は変化しないので、大きな電流は
流れず、消費電流は低く抑えられる。また、このとき、
第１及び第２のローカル電源ラインの電位も変動しない
ので、誤動作が生じにくくなる。

【０１６９】図４１（ｂ）に示されるように、制御信号
ＣＮＴＮ１及びＣＮＴＰ１は、制御回路によって形成さ
れる。制御回路は、データが来ることを示す信号ＴＡＳ
ＫＡとクロック信号ＣＬＫとを受け取って、制御信号Ｃ
ＮＴＮ１及びＣＮＴＰ１を出力する。クロック信号ＣＬ
Ｋは、負遅延回路（ＮＤＣ）によってマイナス方向に遅
延されてから制御回路に入力される。

【０１７０】図４１（ｃ）を参照しながら、動作を説明
する。

【０１７１】制御回路は、データが来ることを示す信号
ＴＡＳＫＡを受け取った後、クロック信号ＣＬＫの最初
の立ち上がりエッジに応答して、サイズの大きなトラン
ジスタＰ１及びＮ１を導通させるレベルを持った制御信
号ＣＮＴＮ１及びＣＮＴＰ１を出力する。制御信号ＣＮ
ＴＮ１及びＣＮＴＰ１は、クロック信号の立ち上がりエ
ッジに応答してデータが回路に入力される時よりも、例
えば０．５〜１ナノ秒程先行して、トランジスタＰ１及
びＮ１が導通させる。トランジスタＰ１及びＮ１が導通
している間、回路Ａには待機電流が流れ、このときの回
路Ａの動作速度は、実際に回路Ａを流れる動作電流は、
図４１（ｃ）に示されるようになる。

【０１７２】このように、半導体チップ全体あるいはブ
ロック全体は動作状態にあるとき、必要な期間だけ、特
定の回路を選択的に高速動作可能な状態に遷移させ、そ
れ以外の期間は、各回路を流れる電流を低く維持してお
くことができる。その「必要な期間」は、クロック信号
のエッジの位置に基づいて制御される。このため、半導
体チップ全体を流れる待機時電流を低減するのみなら
ず、動作時電流も低減することができる。なお、回路Ａ
内のトランジスタの閾値をスイッチング用トランジスタ
の閾値よりも小さくしておくことによって、回路Ａの動
作速度は更に速くなる。

【０１７３】上記実施例では回路を流れる電流の大きさ
を、スイッチング用トランジスタのサイズを用いて調整
している。次に、トランジスタの閾値を変化させること
によって、トランジスタの駆動力を制御する例を説明す
る。

【０１７４】図４２（ａ）は、Ｐ型シリコン基板中にＮ
型ウェルが形成され、そのＮ型ウェル内にＰ型ＭＯＳト
ランジスタＰ１とそれを取り囲むキャパシタＣＰ１が形
成されている。Ｐ型シリコン基板のＰ型部分にはＮ型Ｍ
ＯＳトランジスタＮ１とそれを取り囲むキャパシタＣＮ
１が形成されている。

【０１７５】図４２（ｂ）に示す等価回路図では、制御
用キャパシタＣＰ２及びＣＮ２が追加されている。

【０１７６】クロック信号ＣＬＫとデータが来ることを
示す信号ＴＡＳＫＡとによって、制御信号ＣＯＮＴＮ２
及びＣＯＮＴＰ２が図に示されるように制御される。

【０１７７】このとき、トランジスタＰ１の直下に位置
する部分の基板電位と、トランジスタＮ１の直下に位置
する部分の基板電位は、図４２（ｃ）に示すように、活
性化されるクロックエッジの前後で僅かな時間だけ変化
する。基板電位はトランジスタのドレイン電位に近づく
方向に変化する。トランジスタＰ１の直下に位置する部
分の基板電位はＶＰ１だけ低下し、トランジスタＮ１の
直下に位置する部分の基板電位は、ＶＮ１だけ増加す
る。基板電位の変化の大きさＶＰ１は、キャパシタＣＰ
１の容量とキャパシタＣＰ２の容量の比で決まる。基板
電位の変化の大きさＶＮ１は、キャパシタＣＮ１の容量
とキャパシタＣＮ２の容量の比で決まる。

【０１７８】基板バイアス効果によってトランジスタの
閾値Ｖ_tの絶対値が減少すると、トランジスタの電流駆
動能力は一時的に増大する。その結果、高速動作が可能
となる。

【０１７９】本実施例では、キャパシタの結合によっ
て、瞬間的にトランジスタの基板電位を変化させるとい
う構成を採用しているが、他の構成を採用しても良い。

【０１８０】例えば、キャパシタＣＰ１及びＣＮ１の代
わりに、ｐｎ接合を用いても良い。図４３は、キャパシ
タＣＰ１及びＣＮ１の代わりに、ｐｎ接合による容量Ｃ
Ｐ１’及びＣＮ１’を形成した半導体集積回路の主要部
を示している。この例では、各ＭＯＳトランジスタの回
りを、そのＭＯＳトランジスタのソース／ドレイン領域
と同じ導電型の不純物拡散領域が取り囲んでいる。この
不純物拡散領域に制御信号ＣＮＴＣＰ及びＣＮＴＣＮが
印加されると、各ＭＯＳトランジスタの基板バイアスが
変化し、それによって前述のようにトランジスタの閾値
が変化する。

【０１８１】（第１５実施形態）以上、本発明によるタ
イミング信号（内部クロック）を生成回路／方法を利用
した種々の回路や装置を説明してきた。最後に、複数の
回路ブロックの規模（負荷容量）に応じて、適切に遅延
時間が調整された本発明の回路を説明する。

【０１８２】従来、このような回路としては、一つのＰ
ＬＬ回路等から出力されたクロック信号をツリー状に分
離し、複数の回路ブロックに供給する回路があった。こ
の回路では、回路ブロックの大きさ（負荷容量）に応じ
て枝分かれした各クロック信号伝達線の容量が異なるの
で、各負荷容量に応じた数（サイズ）のバッファを設け
ていた。これによって、回路ブロック間の動作のタイミ
ングが調整された。

【０１８３】これに対して、本実施例では、図４５
（ａ）に示すように、各クロック信号伝達線の負荷容量
が異なっても、バッファの数（サイズ）は実質的に一定
している。このままでは、負荷容量の大きいクロック伝
達線では、クロック信号の波形が大きく鈍るので、スキ
ューの問題が発生することがある。このクロック信号の
「鈍り」に起因する問題を克服するため、鈍りのぶんだ
けタイミングの早くなるタイミング信号を各ブロックに
送出する。このようなタイミング信号として、負の遅延
時間を持つクロック信号（ＮＤＣ）を使用する。この信
号は、前述した、本発明によるタイミング発生回路（例
えば、図８のタイミンク信号発生回路）により生成する
ことができる。なお、クロック信号のエッジをどれくら
い早くするか、言い換えると、負の遅延時間を幾らに設
定するかは、各回路ブロックにクロック信号を送出する
タイミング信号発生回路（ＮＤＣ）に接続されたスケー
ルドロード（Scaled Load）によって調整することがで
きる。

【０１８４】図４６（ｂ）は、このスケールドロードの
構成を示している。スケールドロードは、ドライバと、
ドライバの出力部に接続された容量とを含んでおり、基
準クロッ信号Ｐ１を受け取り、遅延させた信号Ｐ２をタ
イミング信号発生回路（ＮＤＣ）に与える。

【０１８５】ここで、各ブロックへのクロック信号伝達
線上に設けられたドライバのサイズをＷＬとし、負荷容
量がＣＬとした場合、対応するスケールドロード内のド
ライバのサイズはＷＬ／Ｎとし、容量ＣＳはＣＬ／Ｎと
する。そうすることによって、負荷容量ＣＬに応じた適
切な時間だけ早いクロック信号を各回路ブロックに供給
できる。

【０１８６】最後に、図４４を参照しながら、負遅延回
路を含む半導体集積回路システムのレイアウト設計方法
を説明する。

【０１８７】まず、ステップ１では、従来の同期設計の
場合と同じようにして、ＲＴＬ（Register Transfer Le
vel）等の手法による機能設計を行う（ＲＴＬ記述）。
ステップ２では、このＲＴＬ記述の結果を論理合成ツー
ルに入力して、通常の同期設計の場合のようにネットリ
ストを生成する。ステップ３では、これらのネットリス
トを処理することによって、負遅延回路によるクロック
伝送回路や容量接続バスによるデータ転送回路をネット
リストに挿入する。ステップ４では、そうして得られた
ネットリストを用いて自動配線処理を行い、マスクデー
タを作成する。

【０１８８】ステップ５では、自動配線処理によって得
られたマスクデータから容量や配線抵抗の抽出を行う。
ステップ６では、その結果に基づいて、負遅延回路にお
ける負遅延の大きさを決定する。そして、この遅延の大
きさを負遅延回路部分に入力する。遅延の大きさを決定
するに際しては、コンタクトホールの位置等によるマス
クオプションを使用する。

【０１８９】ステップ７では、こうして得られたレイア
ウトデータからパラメータを再度抽出してシュミレーシ
ョン等の全体検証を行う。検証の結果、問題がなけれ
ば、レイアウトデータは完成する。

【０１９０】

【発明の効果】本発明によれば、基準クロック信号（シ
ステムクロック）に対して疑似的にマイナス遅延時間を
有するタイミング信号（内部クロック信号）を生成し提
供することができる。これによって、極めて短いセット
アップ時間で、所望のタイミング信号を生成することが
きる。また、これによって、データ転送時間を最小限に
したり、オンザフライのクロック周波数の切り替えも実
現することができる。

【図面の簡単な説明】

【図１】（ａ）は、本発明によるタイミング信号発生回
路の動作原理を模式的に示す図、（ｂ）は、入力される
外部クロック信号の波形図、（ｃ）は、出力されたタイ
ミング信号の波形図。

【図２】本発明によるタイミング信号発生回路の実施例
を示す図。

【図３】図２の遅延回路の中間タップから出力される信
号の波形図。

【図４】図２のサンプルホールド回路から出力される信
号波形図。

【図５】本発明によるタイミング信号発生回路の他の動
作原理を模式的に示す図。

【図６】本発明によるタイミング信号発生回路の他の実
施例を示す図。

【図７】図６のタイミング信号発生回路の各ユニットの
内部回路を示す図。

【図８】本発明によるタイミング信号発生回路の更に他
の構成を模式的に示す図。

【図９】図８のタイミング信号発生回路の動作を示すタ
イミングチャート。

【図１０】図８のタイミング信号発生回路に用いられる
クロック制御回路を示す図。

【図１１】図１０のクロック制御回路の動作を示すタイ
ミングチャート。

【図１２】図８のタイミング信号発生回路の実施例を示
す図。

【図１３】図８のタイミング信号発生回路の動作を示す
タイミングチャート。

【図１４】図８のタイミング信号発生回路の他の実施例
を示す図。

【図１５】本発明によるタイミング信号発生回路の更に
他の構成を模式的に示す図。

【図１６】図１５のタイミング発生回路の動作を示すタ
イミングチャート。

【図１７】図１５のタイミング発生回路の状態示すテー
ブル。

【図１８】図１５のタイミング発生回路を改良した実施
例を示す図。

【図１９】本発明によるタイミング信号発生回路を用い
たデータ転送回路を示す図。

【図２０】図１９の回路の動作を示すタイミングチャー
ト。

【図２１】本発明によるタイミング信号発生回路を用い
た他のデータ転送回路を示す図

【図２２】図２１のデータ転送回路の改良例を示す図。

【図２３】本発明によるタイミング信号発生回路の更に
他の実施例を示す図。

【図２４】本発明によるタイミング信号発生回路を複数
個含む装置の実施例を示す図。

【図２５】本発明によるタイミング信号発生回路を有す
る半導体記憶装置を示す図。

【図２６】図２５の半導体記憶装置で使用するクロック
信号を示す波形図。

【図２７】本発明によるタイミング信号に応答して開閉
するスイッチ回路の実施例を示す図。

【図２８】本発明によるタイミング信号に応答して開閉
するスイッチ回路の他の実施例を示す図。

【図２９】（ａ）は、図２７のスイッチ回路を用いた回
路の実施例を示す図、（ｂ）は、その回路のパイプライ
ン動作を示すタイミングチャート。

【図３０】本発明によるデータ転送回路の更に他の実施
例を示す図。

【図３１】（ａ）及び（ｂ）は、図３０のデータ転送回
路の動作を示す図。

【図３２】図３０のデータ転送回路の改良例を示す図。

【図３３】消費電力について本発明のデータ転送回路と
従来のデータ転送回路との比較を示す図。

【図３４】（ａ）は、図１５に示すタイミング信号発生
回路（負遅延回路）における、負の遅延時間と電源電圧
（Ｖ_DD）との関係を示す図、（ｂ）は、データ転送時間
と電源電圧（Ｖ_DD）との関係を示す図。

【図３５】データ転送レートと消費電力との関係を示す
図。

【図３６】本発明による半導体集積回路システムを示す
図。

【図３７】（ａ）は、本発明によるデータ受信回路の構
成例を示す図であり、（ｂ）は、その回路の動作を説明
するための図。

【図３８】（ａ）は、２相クロック信号の波形を示す
図、（ｂ）は、クロック中継伝送装置（リピータ）にお
けるクロック信号の遅延を示す図、（ｃ）は、負遅延回
路を設けた単相クロック中継伝送装置を示す図、（ｄ）
は、負遅延回路及び位相調整器を設けた多相クロック中
継伝送装置を示す図。

【図３９】（ａ）は、図３８（ｄ）の多相クロック中継
伝送装置の詳細を示す図、（ｂ）は、その多相クロック
中継伝送装置の動作を説明するための信号波形図。

【図４０】（ａ）は、クリティカルパスを説明するため
のブロック図、（ｂ）は、信号波形図。

【図４１】（ａ）は、準備状態と高速動作可能状態の両
方の状態を取り得る回路の構成を示す図、（ｂ）は、上
記回路の状態を変化させる制御回路を示す図、（ｃ）
は、信号波形図。

【図４２】（ａ）は、電流供給能力の変化するトランジ
スタの構成例を示す図、（ｂ）は、その等価回路図、
（ｃ）は、信号波形図。

【図４３】電流供給能力の変化するトランジスタの構成
例を示す図。

【図４４】本発明によるレイアウト設計方法のフローチ
ャート。

【図４５】（ａ）は、本発明によるタイミング発生回路
を複数個用いて複数の回路ブロックにタイミグ信号を供
給するシステムを示す図、（ｂ）は、スケールドロード
の構成を示す図。

【図４６】従来のクロック信号発生回路を使用した半導
体装置の構成を示す図。

【図４７】（ａ）は、ボード上のタイミグ発生回路が形
成する外部クロックの波形図、（ｂ）は、内部遅延の少
ない場合における出力回路のクロック端子上の信号波形
図、（ｃ）は、内部遅延の少ない場合における半導体チ
ップからの出力波形図、（ｄ）は、内部遅延の大きい場
合における出力回路のクロック端子上の信号波形図、
（ｅ）は、内部遅延の大きい場合における半導体チップ
からの出力波形図。

【図４８】ＰＬＬ回路の構成を示す図。

【図４９】図３０のデータ転送回路の他の改良例を示す
図。

【図５０】データバスの電位変化を模式的に示す図。

【符号の説明】

１外部クロック入力端子２オフセット遅延回路３検出遅延回路４サンプルホールド回路５境界検出回路６出力選択回路７タイミング信号出力端子２０第１遅延回路２１時間差測定回路２２記憶手段２３第２遅延回路２４出力手段３０タイミング部３１基準部３２比較部１０１分周回路１０２サンプリング回路１０３サンプリング回路１０４タイミング信号発生回路１０５タイミング信号発生回路１０６クロック選択回路１０７クロック加工回路１０８出力回路２０１データ送出回路（データ送出手段）２０２データ受信回路（データ受信手段）２０３データ転送路２０５クロック遅延線２０６タイミング信号発生回路（負遅延回路）２０８ブロック制御部２０９ＭＯＳトランジスタ２１０データバス３０１第１信号発生回路３０２第２信号発生回路３０３スイッチ回路ＳＷ１３０４スイッチ回路ＳＷ２３０５出力回路（出力手段）４０１タイミング信号発生回路４０２スイッチ回路群（ＳＷＳ）４０３基本クロック供給回路４０４基本クロック（外部クロック）入力回路４０５回路ブロック５００データバス５０１トリガ信号伝送路５０２容量５０３スイッチ回路５０４データ送信回路５０５トリガ信号送出回路５０６データ受信回路

Claims

【特許請求の範囲】

【請求項１】入力されたクロック信号を遅延させなが
ら伝達し、該クロック信号を途中で出力し得る複数の中
間タップを有する遅延回路と、該クロック信号を遅延させながら伝達し、該クロック信
号を途中で出力し得る複数の中間タップを有する検出用
遅延回路と、該検出用遅延回路の該複数の中間タップに、それぞれ、
サンプリング信号端子が接続された複数のサンプルホー
ルド回路と、該複数のサンプルホールド回路の出力端子に接続され、
該クロック信号のエッジを検出する境界検出回路と、該境界検出回路によって検出された該クロックのエッジ
の位置に基づいて選択される少なくとも一つの中間タッ
プからクロック信号を取り出し、タイミング信号として
出力する出力選択回路と、を備えたタイミング信号発生回路。
【請求項２】クロック信号を遅延させながら伝達する
第１及び第２遅延線と、該第１及び第２遅延線に該クロック信号を入力する入力
手段と、該クロック信号のエッジに応答して、該第１遅延線内に
おけるクロック信号のエッジの位置を検出する検出手
段、該検出されたエッジの位置から一定の遅延時間に相当す
る距離だけシフトしたクロック信号を該第２遅延線から
抜き出す手段と、を備えたタイミング信号発生回路。
【請求項３】クロック信号を遅延させながら伝達する
ベース遅延線と、負の遅延時間に相当する遅延を引き起こす遅延時間決定
用遅延回路と、該べース遅延線および該遅延時間決定用遅延回路にクロ
ック信号を入力する入力手段と、該遅延時間決定用遅延回路の出力を受け取る遅延後遅延
線と、該クロック信号のエッジに応答して、該遅延後遅延線内
のクロック信号のエッジの位置を検出する手段と、該検出されたエッジの位置に対応する位置から、該ベー
ス遅延線内のクロック信号を抜き出す手段と、を備えたタイミング信号発生回路。
【請求項４】直列に多段に接続されることによってタ
イミング信号発生回路を構成するタイミング信号発生回
路基本ユニットであって、一定の時間だけ遅延されたクロック信号を遅延されなが
ら伝達する遅延後遅延線を構成する単位遅延回路と、該遅延後遅延線上の該クロック信号の状態をサンプリン
グするサンプルホールド手段と、該サンプルホールド手段の出力を出力するタップ出力手
段と、該サンプルホールド手段の出力及び前段のタップ出力手
段から受け取る出力に基づいて、該クロック信号の状態
の境界を検出する境界検出回路と、該境界検出回路の出力により制御されたクロック出力回
路と、該境界検出回路の出力によって制御されたクロック停止
制御出力回路と、該クロック出力回路に出力が接続され、ベース遅延出力
手段に出力が接続され、入力がベース遅延入力手段に接
続されたベース遅延用単位遅延回路と、を備えたタイミング信号発生回路基本ユニット。
【請求項５】請求項４に記載のタイミング信号発生回
路基本ユニットがＮ段（Ｎは３以上の整数）直列的に接
続されたタイミング信号発生回路であって、外部クロック信号から生成されクロック信号を受け取
り、所定時間だけ遅延させた後、第１段目の基本ユニッ
トの遅延後遅延線入力手段に入力するマイナス遅延時間
決定用遅延回路と、該クロック信号からサンプルホールド起動信号を生成
し、各基本ユニットのサンプルールド回路に供給する手
段と、各基本ユニットからのクロック出力を受け取り、タイミ
ング信号として出力するクロック信号出力手段と、を更に備えており、第ｉ段（１＜ｉ＜Ｎ）目の基本ユニットのベース遅延入
力手段は、第（ｉ−１）段目の基本ユニットのベース遅
延出力手段に接続されており、第１段目の基本ユニット
のベース遅延入力手段は、外部クロックから生成された
クロック信号を受け取り、次段の基本ユニットのベース
遅延入力手段に伝達し、第ｉ段目の基本ユニットの遅延後遅延入力手段は、第
（ｉ−１）段目の基本ユニットの遅延後遅延出力手段に
接続されており、第１段目の基本ユニットの遅延後遅延
入力手段は、マイナス遅延時間決定用遅延回路から出力
されたクロック信号を受け取り、次段の基本ユニットの
遅延後遅延入力手段に伝達し、第ｉ段目の基本ユニットのタップ出力手段は、第（ｉ−
１）段目の基本ユニットのタップ入力手段に接続されて
おり、該第ｉ段目の基本ユニットのクロック停止制御出力手段
は、第（ｉ−１）段以降の基本ユニットのクロック停止
手段に接続されている、タイミング信号発生回路。
【請求項６】クロック信号を受けとり、所定時間だけ
遅延させ、出力する第１遅延手段と、該クロック信号と該第１遅延手段からの出力信号との間
の時間差を測定する時間差測定手段と、該測定された時間差を記憶する記憶手段と、該クロック信号を受け取り、該記憶手段に記憶された該
時間差に応じた時間だけ遅延を引き起こし、出力する第
２遅延手段と、該第２遅延手段の出力をタイミング信号として出力する
出力手段と、を備えたタイミング信号発生回路。
【請求項７】前記記憶手段の記憶している時間差を更
新する更新手段を備えており、前記時間差測定手段が時間差を測定する時刻を含む該ク
ロック信号の周期期間とは異なる周期期間に該時間差を
更新する請求項６に記載のタイミング信号発生回路。
【請求項８】前記時間差測定手段による時間差の測
定、及び、前記第２遅延手段の動作がパイプライン的に
実行される、請求項６に記載のタイミング信号発生回
路。
【請求項９】クロック信号を受けとり、該クロック信
号を分周することにより第１タイミング信号群を生成す
る手段と、該第１タイミング信号群を受け取り、所定時間だけ遅延
させ、出力する複数の第１遅延手段と、該第１タイミング信号群と該第１遅延手段からの出力と
の間の時間差を測定する時間差測定手段と、該測定された時間差を記憶する記憶手段と、該第１タイミング信号群を受け取り、該記憶手段に記憶
された該時間差に応じた時間だけ遅延を引き起こし、出
力する複数の第２遅延手段と、該複数の第２遅延手段の出力を切り替え、選択的に、タ
イミング信号として出力する出力手段と、を備えたタイミング信号発生回路。
【請求項１０】前記記憶手段は、前記時間差を電位差
として記憶する請求項９に記載のタイミング信号発生回
路。
【請求項１１】入力されたクロック信号に対して擬似
的に負の遅延時間を持つタイミング信号を生成すること
のできるタイミング信号発生手段と、該タイミング信号発生手段から出力された該タイミング
信号と該クロック信号とを受け取り、受け取った信号の
うち入力タイミングの早い信号を出力クロックエッジと
するクロック調整手段と、を備えたことタイミング信号
発生回路。
【請求項１２】２つの状態を取りうる複数の第１遅延
素子が直列的に接続され、所定期間の間、該状態の変化
を遅延させながら伝達する第１遅延線と、２つの状態を取りうる複数の第２遅延素子が直列的に接
続され、該状態の変化を遅延させながら伝達する第２遅
延線と、該第１及び第２遅延線中の対応する各遅延素子に各々の
制御端子が接続された複数のワイヤードオア回路であっ
て、該第１及び第２遅延線の対応する遅延素子の状態が
一致する場合に、出力部を第１電位を持つ配線に接続す
るワイヤードオア回路と、該複数のワイヤードオア回路の出力部に接続された出力
回路と、該第１および第２遅延線の該状態変化を起動する起動回
路と、を備え、該出力回路は、その出力をタイミング信
号して出力するタイミング信号発生回路。
【請求項１３】前記第１及び第２遅延線の各々は、複
数の直列的に接続されたユニットを含んでおり、該複数
のユニットの各々は、クロックドインバータ回路と、該
クロックドインバータ回路の出力に接続されたインバー
タ回路と、該インバータ回路の出力を該インバータ回路
の入力にフィードバックする手段とを備えており、それ
によって、該クロックドインバータ回路が活性化されて
いる間に、入力信号を遅延させながら、次のユニットに
伝達するユニットであり、該クロックドインバータ回路の出力状態をリセットする
手段を更に備えている、請求項１２に記載のタイミング
信号発生回路。
【請求項１４】基準クロック信号から規定時間だけ遅
らせた遅延クロック信号を生成する手段と、該基準クロック信号の前半周期中に、該基準クロックと
該遅延クロックの時間差を測定し、該基準クロック信号
の後半周期中に、該測定された時間差に基づいて該基準
クロック信号から該規定時間に実質的に等しい時間だけ
早いクロック信号を出力するクロック信号生成装置。
【請求項１５】前記基準クロックのデューティー比を
実質的に５０％とする請求項１４に記載のクロック信号
生成装置。
【請求項１６】基準クロック信号から規定時間だけ遅
延させた遅延クロック信号を分周し、分周クロック信号
を生成する分周手段と、該分周クロック信号を受け取り、該基準クロック信号に
よって制御される第１サンプリング手段と、該分周クロック信号を受け取り、該遅延クロック信号に
よって制御される第２サンプリング手段、該第１サンプリング手段から出力される第１出力クロッ
クを受け取り、第１タイミング信号を生成する第１タイ
ミング信号生成手段と、該第２サンプリング手段から出力される第２出力クロッ
クを受け取り、第２タイミング信号を生成する第２タイ
ミング信号生成手段と、該第１及び第２タイミング信号を受けとり、選択的に出
力するインターリーブ手段と、該インターリーブ手段からの出力信号と該基準クロック
信号のうち早い方の信号を出力するクロック加工手段
と、該クロック加工手段からの出力信号を伝送するためのバ
ッファー手段と、を備えたクロック信号生成装置。
【請求項１７】前記第１および第２タイミング生成手
段は、前記第１もしくは第２出力クロックの前半周期中に、該
第１出力クロックと第２出力クロック間との時間差を測
定し、前記第１もしくは第２出力クロックの後半周期中に、該
測定された時間差に基づいて、該第１もしくは第２出力
クロックに対して該規定時間に実質的に等しい時間だけ
早いクロック信号を出力する請求項１６に記載のクロッ
ク信号生成装置。
【請求項１８】第１クロック信号に同期してデータを
出力する少なくとも一つのデータ送出手段と、該データ送出手段に接続されたデータ転送路と、第２クロック信号に同期して該データ転送路上のデータ
を検出するデータ受信手段と、を備えたデータ転送回路であって、更に、該データ送出手段及び該データ受信手段の動作タ
イミングを制御するデータ転送制御手段を備えており、該データ転送制御手段は、該第１クロックを該データ送
出手段に送出し、かつ、該第２クロック信号を、第１
クロック信号に対して負の遅延を持つ信号として、該デ
ータ受信手段に送出する、データ転送回路。
【請求項１９】データ送出手段から、該データ送出手
段に接続されたデータ転送路を介して、データ受信手段
にデータを伝送する方法であって、データ転送制御手段によって、該データ送出手段のデー
タ送出タイミングを制御する送信制御信号を該データ送
出手段に送出し、かつ、該データ受信手段のデータ読出
タイミングを制御する受信制御信号を、該送信制御信号
の送出よりも前に該データ受信手段に送出する、データ
転送方法。
【請求項２０】前記データ転送路は差動信号を転送す
る請求項１９に記載のデータ転送方法。
【請求項２１】前記データ転送路上のデータの信号振
幅を、前記受信制御信号の振幅の半分以下にする請求項
２０に記載のデータ転送方法。
【請求項２２】前記受信制御信号の送出時刻と前記送
信制御信号の送出時刻との間隔は、前記データ送出手段
と前記データ受信手段と間の電気的な距離が長いほど長
い、請求項１９から２２の何れかに記載のデータ転送方
法。
【請求項２３】前記データ送出回路と前記データ転送
路との間に更に容量シールド手段を備えており、該容量
シールド手段は、選択されたデータ送出回路を該データ
転送路に電気的に接続し、非選択のデータ送出回路は該
データ転送路に電気的に接続しない請求項１８に記載の
データ転送回路。
【請求項２４】入力信号に対して擬似的に負の遅延時
間をもつ信号を生成する第１信号発生手段と、該入力信号に対して正の遅延時間をもつ信号を生成する
第２信号発生手段と、該第１および第２信号発生手段の間を接続する信号伝達
手段と、該第１信号発生手段または該第２信号発生手段からの出
力信号を選択的に出力する出力手段と、を備えた信号生成回路。
【請求項２５】入力されたクロック信号に対して、擬
似的に負の遅延時間を持つ信号を生成することのできる
複数のタイミング信号発生回路と、該複数のタイミング信号発生回路に対して、選択的にク
ロックを入力するスイッチ手段と、該スイッチ手段に対して、基本クロックを供給する基本
クロック供給手段と、該基本クロック供給手段に外部クロックを入力する外部
クロック入力手段と、を備えたクロック制御回路。
【請求項２６】メモリ空間内に、画像出力手段に出力
しうる圧縮された記憶情報と、画像出力手段以外に出力
しうる記憶情報と含み、該圧縮された記憶情報域をアク
セスする際に該メモリ空間を有するメモリデバイスに対
して送られる制御クロック信号の第１周期と、該画像出
力手段以外に出力しうる記憶情報域をアクセスする際に
該メモリ空間を有するメモリデバイスに対して送られる
制御クロック信号の第２周期が異なるメモリ制御方法。
【請求項２７】前記第１周期、前記第２周期がほぼ同
じであることを特徴とする請求項２６に記載のメモリ制
御方法。
【請求項２８】少なくとも一つのサンプリング入力端
子と、タイミング信号を受け取る制御端子と、該タイミング信号に応じて、所定期間、一定の信号を出
力される保持端子と、該保持端子に接続された保持手段と、を備えた状態記憶
回路であって、更に、該サンプリング入力端子にゲートが接続され、第１電位
線にソースが接続された第１導電型の第１ＭＯＳトラン
ジスタ手段と、該第１ＭＯＳトランジスタ群の各ドレインに接続された
中間端子と、該中間端子にソースが接続され、第２電位配線にドレイ
ンが接続され、制御端子にゲートが接続された第２導電
型の第２トランジスタ手段と、該第１電位配線にソースが接続され、該中間端子にゲー
トが接続され、該保持端子にドレインが接続された第１
導電型の第３ＭＯＳトランジスタ手段と、該中間端子にゲートが接続された第２導電型の第４ＭＯ
Ｓトランジスタ手段と、該制御端子にゲートが接続された第２導電型の第５ＭＯ
Ｓトランジスタ手段と、を備えており、該第４及び第５ＭＯＳトランジスタ手段が、該保持端子
と該第２電位配線間に直列に接続されている状態記憶回
路。
【請求項２９】請求項２８に記載の状態記憶回路をク
ロック信号受信手段として備えた半導体集積回路。
【請求項３０】複数のデータバスと、少なくとも一つのトリガ信号伝送路と、該複数のデータバスに容量手段及び接続手段を介して接
続された少なくとも一つのデータ送出手段と、該トリガ信号伝送路に接続手段を介して接続され、擬似
的に負の遅延を持つタイミング信号に応答してトリガ信
号を該トリガ信号伝送路に送出することができるトリガ
信号送出手段と、該トリガ信号をに応答して、該データバス上のデータを
受け取るアンプ手段と、を備えたデータ転送回路。
【請求項３１】前記トリガ信号送出手段からのトリガ
信号の送出が、前記データバスへのデータ送出手段から
のデータ送出以前に行われる請求項３０に記載のデータ
転送回路。
【請求項３２】第１クロック信号に同期してデータを
出力するデータ送出手段であって、第１データ信号を出
力するデータ転送用ドライバと、該第１データ信号を反
転させた第２データ信号を出力する反転データ転送用ド
ライバとを有するデータ送出手段と、該データ転送用ドライバから該第１データを受け取る第
１データ転送路と、該反転データ転送用ドライバ該反転データを受け取る第
２データ転送路と、第２クロック信号に同期して該第１及び第２のデータ転
送路上のデータを検出するデータ受信手段と、を備えたデータ転送回路であって、更に、該データ送出手段及び該データ受信手段の動作タ
イミングを制御するデータ転送制御手段と、該データ転送ドライバと該第１データ転送路との間に設
けられた第１データ転送用容量結合手段と、該反転データ転送ドライバと該第２データ転送路との間
に設けられた第２データ転送用容量結合手段と、該第１データ転送路と該第２データ転送路とを選択的に
導通させるスイッチ手段とを備えたデータ転送回路。
【請求項３３】前記データ転送用ドライバの出力部と
前記反転データ転送用ドライバの出力部とを選択的に導
通させる他のスイッチ手段を更に備えている３２に記載
のデータ転送回路。
【請求項３４】前記データ転送制御手段は、前記第２
データ信号を前記データ受信手段に接続された配線に送
出する、請求項３２記載のデータ転送回路。
【請求項３５】前記データ転送制御手段は、前記第１
クロックを該データ送出手段に送出し、かつ、前記第２
クロック信号を、該第１クロック信号に対して負の遅延
を持つ信号として、前記データ受信手段に送出する、請
求項３４に記載のデータ転送回路。
【請求項３６】データを伝送する一対の差動信号線に
各々のゲートが接続され、かつ、電位供給手段にソース
が接続された一対のＭＯＳトランジスタと、該一対のＭＯＳトランジスタのドレインにセンスノード
が接続されたラッチ型センス回路と、初期電圧を供給する線及び該ラッチ型センス回路のセン
スノードに接続され、該センスノードの電位を該初期電
圧に設定するためのプリチャージ動作を行う初期電圧設
定手段と、を備え、ストローブ信号に応答して、プリチャージ動作を停止
し、該ラッチ型センス回路を活性化するデータ受信回
路。
【請求項３７】多相クロック信号を受け取る入力部
と、該多相クロック信号を出力する出力部と、該多相クロック信号の間にある位相差を減少させる位相
調整手段と、該入力部と該出力部との間に挿入された回路素子と、該回路素子により生じる多相クロック信号の遅延を補償
する負遅延回路と、を備えた多相クロック中継伝送装
置。
【請求項３８】前記位相調整手段は、入出力端子を有
するラッチ手段と、前記多相クロック信号に応答して、
該ラッチ手段の該入出力端子に所定の電位差を与えるス
イッチ手段と、を備えている請求項３７に記載の多相ク
ロック中継伝送装置。
【請求項３９】クロックエッジに応答して、処理動作
を開始する回路ブロックであって、第１の消費電力で第
１の速度で動作し得る待機状態、及び該第１の消費電力
より大きな第２の消費電力で該第１の速度よりも速い第
２の速度で動作し得る高速動作状態の二つの状態を選択
的に取り得る回路ブロックと、該回路ブロックで処理されるデータが該回路ブロックに
入力されるクロックエッジよりも、１クロック以下の短
い時間だけ早くに、該回路ブロックの状態を該待機状態
から該高速動作状態に遷移させ、該回路ブロックの処理
が終了した時点で該回路ブロックの状態を該高速動作状
態から該待機状態に復帰させる、回路制御装置。
【請求項４０】複数の回路ブロックを備えた回路シス
テムであって、該複数の回路ブロックの少なくとも一つの特定回路ブロ
ックに供給する電流量を変化させることのできる可変電
源電流供給手段と、該可変電源電流供給手段が該特定回路ブロックに供給す
る電流量を増減させるための制御信号を、クロック信号
のエッジに応答して、該特定回路ブロックに送出する制
御手段と、外部からのグローバルクロック信号を受けて、該グロー
バルクロック信号のエッジに対し負方向に遅延したクロ
ック信号を生成し、該クロック信号を該制御手段に供給
する負遅延回路と、を備えた回路システム。
【請求項４１】前記制御手段は、前記特定回路ブロッ
クで処理すべきデータが該特定回路ブロックに入力され
るタイミングを示す信号に応答して、前記制御信号を前
記回路ブロックに送出する請求項４０に記載の回路シス
テム。
【請求項４２】前記電源電流供給手段は、第１の電位
を持つ第１電源供給ラインと前記特定回路ブロックとの
間に接続された第１スイッチング手段と、該第１の電位
よりも低い第２の電位を持つ第２電源供給ラインと該特
定回路ブロックとの間に接続された第２スイッチング手
段とを備えており、該第１スイッチング手段及び該第２スイッチング手段
は、前記制御信号に応答して、該第１電源ラインから該
回路ブロックを介して該第２電源ラインに流れる電流の
大きさを増減させる、請求項４１に記載の回路システ
ム。
【請求項４３】半導体基板に形成されたＭＯＳトラン
ジスタと、該ＭＯＳトランジスタの基板バイアスを変化させる容量
手段と、前記容量手段に印加する電圧を制御することによって、
該ＭＯＳトランジスタの閾値を変化させる制御手段と、
を備えた半導体集積回路装置。
【請求項４４】前記容量手段は、ＭＯＳ型キャパシタ
である、請求項４３に記載の半導体集積回路。
【請求項４５】前記容量手段は、または前記半導体基
板中に形成された接合容量である、請求項４３に記載の
半導体集積回路。
【請求項４６】前記制御手段は、前記容量手段に接続
された他の容量手段を介して、前記容量手段に印加する
電圧を制御する、請求項４３に記載の半導体集積回路。
【請求項４７】ストローブ信号に応答してデータを読
み出すデータ受信手段を含む複数の半導体集積回路チッ
プと、該複数の半導体集積回路チップ間でデータ転送を行うた
めのデータ転送路と、を備えた半導体集積回路システム
であって、該半導体集積回路チップの各々は、容量手段を介して、
該データ転送路に接続されている半導体集積回路システ
ム。
【請求項４８】前記ストローブ信号は、ストローブ信
号発生手段によって生成され、ストローブ信号線を介し
て前記半導体集積回路チップに伝達され、該ストローブ信号発生手段は、負遅延回路を有ししてい
る請求項４７に記載の半導体集積回路システム。
【請求項４９】前記データ転送路及び前記ストローブ
信号線には、反射低減用素子が接続されている、請求項
４７に記載の半導体集積回路システム。
【請求項５０】前記半導体集積回路チップと前記デー
タ転送路との間、及び該半導体集積回路チップと前記ス
トローブ信号線との間に、反射緩和用素子が接続されて
いる、請求項４７に記載の半導体集積回路システム。
【請求項５１】前記第１及び第２遅延線は、直列に接
続された複数の遅延素子を含んでおり、該第１及び第２遅延線の少なくとも一方の遅延線に含ま
れる該複数の遅延素子の遅延時間は、該遅延線の入力部
よりも出力部に近い位置の遅延素子ほど、長くなるよう
に設定されている請求項２に記載のタイミング信号発生
回路。
【請求項５２】ＲＴＬ（Registor Transfer Level）
等の手法による機能設計を行う工程と、機能設計の結果を論理合成ツールに入力してネットリス
トを生成する工程と、負遅延回路によるクロック伝送回路を含むデータ転送回
路をネットリストに挿入する工程と、該ネットリストを用いて自動配線処理を行い、マスクデ
ータを作成する工程と、自動配線処理によって得られたマスクデータから容量及
び配線抵抗の抽出を行う工程と、負遅延回路における負遅延の大きさを決定し、レイアウ
トデータを形成する工程と、該レイアウトデータからパラメータを再度抽出し、検証
を行う工程と、を包含するレイアウトデータ作成方法。