JPH08330918A - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JPH08330918A JPH08330918A JP7139122A JP13912295A JPH08330918A JP H08330918 A JPH08330918 A JP H08330918A JP 7139122 A JP7139122 A JP 7139122A JP 13912295 A JP13912295 A JP 13912295A JP H08330918 A JPH08330918 A JP H08330918A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 配線寄生容量に起因する分解能劣化を抑制す
ることのできる可変遅延回路を提供する。 【構成】 遅延すべき信号を入力する入力端子ＩＮと、
該入力信号を一定時間遅延させるためのｎ個の遅延ゲー
ト１1 ，…，１n と、該遅延ゲートを相互に直列接続す
るための，配線長がΔＬである遅延ゲート配線２と、上
記遅延ゲートの各接続点に入力が接続された分離ゲート
３1 ，…，３n と、該分離ゲート３1 ，…，３n の出力
を入力していずれか１つを選択出力するｎ：１セレクタ
１５０と、ｎ：１セレクタ１５０を制御するためのセレ
クト信号発生回路１５１と、分離ゲート３1 ，…，３n
とｎ：１セレクタ１５０とを接続するための分離ゲート
配線４1 ，…，４n とを備え、該分離ゲート配線４1 ，
…，４n の配線長を第１の側から第ｎの側に向かってΔ
Ｌずつ短くした。
ることのできる可変遅延回路を提供する。 【構成】 遅延すべき信号を入力する入力端子ＩＮと、
該入力信号を一定時間遅延させるためのｎ個の遅延ゲー
ト１1 ，…，１n と、該遅延ゲートを相互に直列接続す
るための，配線長がΔＬである遅延ゲート配線２と、上
記遅延ゲートの各接続点に入力が接続された分離ゲート
３1 ，…，３n と、該分離ゲート３1 ，…，３n の出力
を入力していずれか１つを選択出力するｎ：１セレクタ
１５０と、ｎ：１セレクタ１５０を制御するためのセレ
クト信号発生回路１５１と、分離ゲート３1 ，…，３n
とｎ：１セレクタ１５０とを接続するための分離ゲート
配線４1 ，…，４n とを備え、該分離ゲート配線４1 ，
…，４n の配線長を第１の側から第ｎの側に向かってΔ
Ｌずつ短くした。
Description
【０００１】
【産業上の利用分野】本発明はディジタル回路を用い
て、所望のタイミング信号を得るための可変遅延回路に
関し、特にゲートチェーンとセレクタとで構成される可
変遅延回路の性能向上を図ったものに関するものであ
る。
て、所望のタイミング信号を得るための可変遅延回路に
関し、特にゲートチェーンとセレクタとで構成される可
変遅延回路の性能向上を図ったものに関するものであ
る。
【０００２】
【従来の技術】図１８に従来の可変遅延回路の一例を示
す。図において、１1,…，１n は入力信号を一定時間遅
延させるためのｎ個の遅延ゲート、１００は該遅延ゲー
ト１1,…，１n が互いに直列接続されて構成されたゲー
トチェーン、１５０はゲートチェーン１００の各ゲート
１の接続点からの信号を入力してそのいずれか１つを選
択出力するためのｎ：１セレクタ、１５１はｎ：１セレ
クタ１５０を制御するための信号を発生するセレクト信
号発生回路である。
す。図において、１1,…，１n は入力信号を一定時間遅
延させるためのｎ個の遅延ゲート、１００は該遅延ゲー
ト１1,…，１n が互いに直列接続されて構成されたゲー
トチェーン、１５０はゲートチェーン１００の各ゲート
１の接続点からの信号を入力してそのいずれか１つを選
択出力するためのｎ：１セレクタ、１５１はｎ：１セレ
クタ１５０を制御するための信号を発生するセレクト信
号発生回路である。
【０００３】次に動作について説明する。ゲートチェー
ン１００の初段の遅延ゲート１1 の入力ＩＮに入力され
たパルス信号は、各遅延ゲート１1,…，１n で遅延を受
けながらゲートチェーン１００中を伝搬して行き、各遅
延ゲート１1,…，１n 同士の各接続点でのパルス信号が
ｎ：１セレクタ１５０に入力される。そして、ｎ：１セ
レクタ１５０に選択データを与えることにより、ｎ：１
セレクタ１５０の出力ＯＵＴには、セレクト信号発生回
路１５１の制御信号に応じて、上記ゲートチェーン１０
０の初段の遅延ゲート１1 の入力ＩＮに入力したパルス
信号に対して、所望の遅延を持ったパルス信号が出力さ
れる。
ン１００の初段の遅延ゲート１1 の入力ＩＮに入力され
たパルス信号は、各遅延ゲート１1,…，１n で遅延を受
けながらゲートチェーン１００中を伝搬して行き、各遅
延ゲート１1,…，１n 同士の各接続点でのパルス信号が
ｎ：１セレクタ１５０に入力される。そして、ｎ：１セ
レクタ１５０に選択データを与えることにより、ｎ：１
セレクタ１５０の出力ＯＵＴには、セレクト信号発生回
路１５１の制御信号に応じて、上記ゲートチェーン１０
０の初段の遅延ゲート１1 の入力ＩＮに入力したパルス
信号に対して、所望の遅延を持ったパルス信号が出力さ
れる。
【０００４】
【発明が解決しようとする課題】従来の可変遅延回路は
以上のように構成されているので、以下に述べる問題点
がある。つまり、このような可変遅延回路の可変できる
最小の遅延時間（遅延分解能）はゲートチェーン１００
を構成する各遅延ゲートの遅延時間（以下、tdiと表
す。）で規定されるが、実際には図１９に示すように配
線寄生容量のために、遅延分解能はtdi より大きくな
る。図１９において、１k ，１k+1 はゲートチェーン１
００のうち、それぞれｋ番目とｋ＋１番目の遅延ゲー
ト、ＣＬ2kは遅延ゲート１k の出力を遅延ゲート１k+1
へ接続するための配線による寄生容量、ＣＬ1kは遅延ゲ
ート１k の出力をｎ：１セレクタ１５０へ接続するため
の配線による寄生容量を示す。このためｋ番目の遅延ゲ
ート１k における遅延時間はゲート遅延tdi に加えて、
ＣＬ1KとＣＬ2Kとの寄生容量に起因する負荷遅延が加わ
るために可変遅延回路の分解能は低下する（遅延刻みは
大きくなる）という不具合が生じる。寄生容量に起因す
る遅延時間の増分はゲート遅延tdi の０．５倍〜１．５
倍に達するので、このような可変遅延回路の分解能はゲ
ート遅延tdi の１．５〜２．５倍となり、分解能の低下
は無視できないほど大きなものとなる。
以上のように構成されているので、以下に述べる問題点
がある。つまり、このような可変遅延回路の可変できる
最小の遅延時間（遅延分解能）はゲートチェーン１００
を構成する各遅延ゲートの遅延時間（以下、tdiと表
す。）で規定されるが、実際には図１９に示すように配
線寄生容量のために、遅延分解能はtdi より大きくな
る。図１９において、１k ，１k+1 はゲートチェーン１
００のうち、それぞれｋ番目とｋ＋１番目の遅延ゲー
ト、ＣＬ2kは遅延ゲート１k の出力を遅延ゲート１k+1
へ接続するための配線による寄生容量、ＣＬ1kは遅延ゲ
ート１k の出力をｎ：１セレクタ１５０へ接続するため
の配線による寄生容量を示す。このためｋ番目の遅延ゲ
ート１k における遅延時間はゲート遅延tdi に加えて、
ＣＬ1KとＣＬ2Kとの寄生容量に起因する負荷遅延が加わ
るために可変遅延回路の分解能は低下する（遅延刻みは
大きくなる）という不具合が生じる。寄生容量に起因す
る遅延時間の増分はゲート遅延tdi の０．５倍〜１．５
倍に達するので、このような可変遅延回路の分解能はゲ
ート遅延tdi の１．５〜２．５倍となり、分解能の低下
は無視できないほど大きなものとなる。
【０００５】この分解能低下に対処する手段の一つとし
て、遅延ゲートの遅延tdi を小さくすることにより分解
能低下を抑制することが考えられるが、遅延ゲートの遅
延tdi を小さくするには遅延ゲートを構成するトランジ
スタサイズを大きくしなければならず、そのため消費電
力が増大するという問題点がある。
て、遅延ゲートの遅延tdi を小さくすることにより分解
能低下を抑制することが考えられるが、遅延ゲートの遅
延tdi を小さくするには遅延ゲートを構成するトランジ
スタサイズを大きくしなければならず、そのため消費電
力が増大するという問題点がある。
【０００６】本発明は以上のような問題点を解消するた
めになされたもので、遅延ゲートの配線寄生容量に起因
する分解能低下のない，かつ消費電力が増大することの
ない可変遅延回路を提供することを目的とする。
めになされたもので、遅延ゲートの配線寄生容量に起因
する分解能低下のない，かつ消費電力が増大することの
ない可変遅延回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明（請求項１）に
かかる可変遅延回路は、第１ないし第ｎ（ｎは２以上の
整数）の遅延ゲートをそれぞれ配線長をもつ遅延ゲート
配線を介して相互に直列接続してなり、上記第１の遅延
ゲートに遅延すべき信号が入力されるゲートチェーン
と、該ゲートチェーンの第１ないし第ｎの遅延ゲートの
出力を入力とする第１ないし第ｎの分離ゲートと、一端
が該第１ないし第ｎの分離ゲートに接続され、第１の側
から第ｎの側に向かってそれぞれ配線長が順次短くなる
第１ないし第ｎの分離ゲート配線と、ｎ個の入力に上記
第１ないし第ｎの分離ゲート配線の他端が接続され、上
記第１ないし第ｎの分離ゲートの出力のうちのいずれか
１つを、セレクト信号に応じて選択出力するｎ：１セレ
クタとを備えたものである。
かかる可変遅延回路は、第１ないし第ｎ（ｎは２以上の
整数）の遅延ゲートをそれぞれ配線長をもつ遅延ゲート
配線を介して相互に直列接続してなり、上記第１の遅延
ゲートに遅延すべき信号が入力されるゲートチェーン
と、該ゲートチェーンの第１ないし第ｎの遅延ゲートの
出力を入力とする第１ないし第ｎの分離ゲートと、一端
が該第１ないし第ｎの分離ゲートに接続され、第１の側
から第ｎの側に向かってそれぞれ配線長が順次短くなる
第１ないし第ｎの分離ゲート配線と、ｎ個の入力に上記
第１ないし第ｎの分離ゲート配線の他端が接続され、上
記第１ないし第ｎの分離ゲートの出力のうちのいずれか
１つを、セレクト信号に応じて選択出力するｎ：１セレ
クタとを備えたものである。
【０００８】またこの発明（請求項２）にかかる可変遅
延回路は、第１ないし第ｎ（ｎは２以上の整数）の遅延
ゲートをそれぞれ配線長をもつ遅延ゲート配線を介して
相互に直列接続してなり、上記第１の遅延ゲートに遅延
すべき信号が入力されるゲートチェーンと、ｎ個の入力
に上記第１ないし第ｎの遅延ゲートの出力が接続され、
該入力のうちのいずれか１つを、セレクト信号に応じて
選択出力するｎ：１分離セレクタとを備え、該ｎ：１分
離セレクタは、上記第１ないし第ｎの遅延ゲートの出力
をそれぞれ入力する第１ないし第ｎのセレクタ内の分離
ゲートと、該第１ないし第ｎのセレクタ内の分離ゲート
の出力を入力して、該入力のうちのいずれか１つを出力
する選択ゲートと、一端が上記第１ないし第ｎのセレク
タ内の分離ゲートに接続され、他端が該選択ゲートに接
続される，第１の側から第ｎの側に向かって配線長が順
次短くなる第１ないし第ｎのセレクタ内の分離ゲート配
線とを備えたものである。
延回路は、第１ないし第ｎ（ｎは２以上の整数）の遅延
ゲートをそれぞれ配線長をもつ遅延ゲート配線を介して
相互に直列接続してなり、上記第１の遅延ゲートに遅延
すべき信号が入力されるゲートチェーンと、ｎ個の入力
に上記第１ないし第ｎの遅延ゲートの出力が接続され、
該入力のうちのいずれか１つを、セレクト信号に応じて
選択出力するｎ：１分離セレクタとを備え、該ｎ：１分
離セレクタは、上記第１ないし第ｎの遅延ゲートの出力
をそれぞれ入力する第１ないし第ｎのセレクタ内の分離
ゲートと、該第１ないし第ｎのセレクタ内の分離ゲート
の出力を入力して、該入力のうちのいずれか１つを出力
する選択ゲートと、一端が上記第１ないし第ｎのセレク
タ内の分離ゲートに接続され、他端が該選択ゲートに接
続される，第１の側から第ｎの側に向かって配線長が順
次短くなる第１ないし第ｎのセレクタ内の分離ゲート配
線とを備えたものである。
【０００９】またこの発明（請求項３）にかかる可変遅
延回路は、請求項１または２に記載の可変遅延回路にお
いて、上記第１の側から第ｎの側に向かって順次短くな
る分離ゲート配線の配線長の差分が、上記ゲートチェー
ンの各遅延ゲート配線の配線長と等しいものである。
延回路は、請求項１または２に記載の可変遅延回路にお
いて、上記第１の側から第ｎの側に向かって順次短くな
る分離ゲート配線の配線長の差分が、上記ゲートチェー
ンの各遅延ゲート配線の配線長と等しいものである。
【００１０】またこの発明（請求項４）にかかる可変遅
延回路は、請求項１または２に記載の可変遅延回路にお
いて、上記第１の側から第ｎの側に向かって順次短くな
る分離ゲート配線の配線長の差分が、上記ゲートチェー
ンの各遅延ゲート配線の配線長よりも大きいものであ
る。
延回路は、請求項１または２に記載の可変遅延回路にお
いて、上記第１の側から第ｎの側に向かって順次短くな
る分離ゲート配線の配線長の差分が、上記ゲートチェー
ンの各遅延ゲート配線の配線長よりも大きいものであ
る。
【００１１】またこの発明（請求項５）にかかる可変遅
延回路は、請求項１ないし４のいずれかに記載の可変遅
延回路において、上記第１ないし第ｎの分離ゲート配線
は、上記第１ないし第ｎの遅延ゲートのゲート遅延時間
変動を除去するための配線長を付加した配線長を持つも
のである。
延回路は、請求項１ないし４のいずれかに記載の可変遅
延回路において、上記第１ないし第ｎの分離ゲート配線
は、上記第１ないし第ｎの遅延ゲートのゲート遅延時間
変動を除去するための配線長を付加した配線長を持つも
のである。
【００１２】またこの発明（請求項６）にかかる可変遅
延回路は、請求項１または２に記載の可変遅延回路にお
いて、上記第１ないし第ｎの分離ゲートを反転ゲートと
したものである。
延回路は、請求項１または２に記載の可変遅延回路にお
いて、上記第１ないし第ｎの分離ゲートを反転ゲートと
したものである。
【００１３】またこの発明（請求項７）にかかる可変遅
延回路は、請求項１または２に記載の可変遅延回路にお
いて、上記第１ないし第ｎの分離ゲートを構成するトラ
ンジスタのサイズが、上記第１ないし第ｎの遅延ゲート
を構成するトランジスタのサイズよりも小さいものであ
る。
延回路は、請求項１または２に記載の可変遅延回路にお
いて、上記第１ないし第ｎの分離ゲートを構成するトラ
ンジスタのサイズが、上記第１ないし第ｎの遅延ゲート
を構成するトランジスタのサイズよりも小さいものであ
る。
【００１４】またこの発明（請求項８）にかかる可変遅
延回路は、第１ないし第ｎ（ｎは２以上の整数）の遅延
ゲートをそれぞれ配線長をもつ遅延ゲート配線を介して
相互に直列接続してなり、上記第１の遅延ゲートに遅延
すべき信号が入力されるゲートチェーンと、該ゲートチ
ェーンの第１ないし第ｎの遅延ゲートの出力を入力と
し、それぞれ、第１ないし第ｍの分離系統を有する第１
ないし第ｎの分離回路と、ｍ×ｎ個の入力に該第１ない
し第ｎの分離回路の出力を入力し、該入力のうちのいず
れか１つを、セレクト信号に応じて選択出力する（ｍ×
ｎ）：１セレクタとを備え、上記第１ないし第ｎの分離
回路の各々の，上記第１ないし第ｍの分離系統の各々
は、入力側が共通に接続された分離ゲートと、一端が該
分離ゲートの出力に接続され他端が上記（ｍ×ｎ）：１
セレクタの入力に接続される分離ゲート配線とを有して
なるものであり、該ｍ×ｎ個の分離ゲート配線の配線長
は、上記第１の分離回路の第１の分離系統の側から上記
第ｎの分離回路の第ｍの分離系統の側に向かって順次短
くなっているものである。
延回路は、第１ないし第ｎ（ｎは２以上の整数）の遅延
ゲートをそれぞれ配線長をもつ遅延ゲート配線を介して
相互に直列接続してなり、上記第１の遅延ゲートに遅延
すべき信号が入力されるゲートチェーンと、該ゲートチ
ェーンの第１ないし第ｎの遅延ゲートの出力を入力と
し、それぞれ、第１ないし第ｍの分離系統を有する第１
ないし第ｎの分離回路と、ｍ×ｎ個の入力に該第１ない
し第ｎの分離回路の出力を入力し、該入力のうちのいず
れか１つを、セレクト信号に応じて選択出力する（ｍ×
ｎ）：１セレクタとを備え、上記第１ないし第ｎの分離
回路の各々の，上記第１ないし第ｍの分離系統の各々
は、入力側が共通に接続された分離ゲートと、一端が該
分離ゲートの出力に接続され他端が上記（ｍ×ｎ）：１
セレクタの入力に接続される分離ゲート配線とを有して
なるものであり、該ｍ×ｎ個の分離ゲート配線の配線長
は、上記第１の分離回路の第１の分離系統の側から上記
第ｎの分離回路の第ｍの分離系統の側に向かって順次短
くなっているものである。
【００１５】またこの発明（請求項９）にかかる可変遅
延回路は、第１ないし第ｎ（ｎは２以上の整数）の遅延
ゲートを遅延ゲート配線を介して相互に直列接続してな
り、上記第１の遅延ゲートに遅延すべき信号が入力され
るゲートチェーンと、該ゲートチェーンの第１ないし第
ｎの遅延ゲートの出力を入力とし、それぞれ、第１ない
し第ｍの分離系統を有する第１ないし第ｎの分離回路
と、ｎ個の入力に上記第１ないし第ｎの分離回路におけ
る第１ないし第ｍの同一分離系統の出力をそれぞれ入力
し、該入力のうちのいずれか１つを、それぞれのセレク
ト信号に応じて選択出力する第１ないし第ｍのｎ：１セ
レクタとを備え、上記第１ないし第ｎの分離回路の各々
の，上記第１ないし第ｍの分離系統の各々は、入力側が
共通に接続された分離ゲートと、一端が該分離ゲートの
出力に接続され他端が上記第１ないし第ｍのいずれかの
ｎ：１セレクタの入力に接続される分離ゲート配線とを
有してなるものであり、上記第１ないし第ｎの各分離回
路間における，同一分離系統同士の分離ゲート配線の配
線長は、第１の分離回路の側から第ｎの分離回路の側に
向かって順次短くなっており、かつそれぞれの分離系統
間でその配線長の差分がそれぞれ異なっているものであ
る。
延回路は、第１ないし第ｎ（ｎは２以上の整数）の遅延
ゲートを遅延ゲート配線を介して相互に直列接続してな
り、上記第１の遅延ゲートに遅延すべき信号が入力され
るゲートチェーンと、該ゲートチェーンの第１ないし第
ｎの遅延ゲートの出力を入力とし、それぞれ、第１ない
し第ｍの分離系統を有する第１ないし第ｎの分離回路
と、ｎ個の入力に上記第１ないし第ｎの分離回路におけ
る第１ないし第ｍの同一分離系統の出力をそれぞれ入力
し、該入力のうちのいずれか１つを、それぞれのセレク
ト信号に応じて選択出力する第１ないし第ｍのｎ：１セ
レクタとを備え、上記第１ないし第ｎの分離回路の各々
の，上記第１ないし第ｍの分離系統の各々は、入力側が
共通に接続された分離ゲートと、一端が該分離ゲートの
出力に接続され他端が上記第１ないし第ｍのいずれかの
ｎ：１セレクタの入力に接続される分離ゲート配線とを
有してなるものであり、上記第１ないし第ｎの各分離回
路間における，同一分離系統同士の分離ゲート配線の配
線長は、第１の分離回路の側から第ｎの分離回路の側に
向かって順次短くなっており、かつそれぞれの分離系統
間でその配線長の差分がそれぞれ異なっているものであ
る。
【００１６】またこの発明（請求項１０）にかかる可変
遅延回路は、請求項８または９に記載の可変遅延回路に
おいて、上記第１ないし第ｎの各分離回路間における，
それぞれの第１の分離ゲート配線の配線長の差分は、上
記ゲートチェーンの各遅延ゲート配線の配線長と等しい
ものである。
遅延回路は、請求項８または９に記載の可変遅延回路に
おいて、上記第１ないし第ｎの各分離回路間における，
それぞれの第１の分離ゲート配線の配線長の差分は、上
記ゲートチェーンの各遅延ゲート配線の配線長と等しい
ものである。
【００１７】またこの発明（請求項１１）にかかる可変
遅延回路は、請求項８または９に記載の可変遅延回路に
おいて、上記第１ないし第ｎの各分離回路間における，
それぞれの第１の分離ゲート配線の配線長の差分は、上
記ゲートチェーンの各遅延ゲート配線の配線長よりも大
きいものである。
遅延回路は、請求項８または９に記載の可変遅延回路に
おいて、上記第１ないし第ｎの各分離回路間における，
それぞれの第１の分離ゲート配線の配線長の差分は、上
記ゲートチェーンの各遅延ゲート配線の配線長よりも大
きいものである。
【００１８】またこの発明（請求項１２）にかかる可変
遅延回路は、請求項８ないし１１のいずれかに記載の可
変遅延回路において、上記第１ないし第ｎの分離回路に
おける各分離ゲート配線は、上記第１ないし第ｎの遅延
ゲートのゲート遅延時間変動を除去するための配線長を
付加した配線長を持つものである。
遅延回路は、請求項８ないし１１のいずれかに記載の可
変遅延回路において、上記第１ないし第ｎの分離回路に
おける各分離ゲート配線は、上記第１ないし第ｎの遅延
ゲートのゲート遅延時間変動を除去するための配線長を
付加した配線長を持つものである。
【００１９】またこの発明（請求項１３）にかかる可変
遅延回路は、請求項８または９に記載の可変遅延回路に
おいて、上記第１ないし第ｎの分離回路における分離ゲ
ートは反転ゲートであるものである。
遅延回路は、請求項８または９に記載の可変遅延回路に
おいて、上記第１ないし第ｎの分離回路における分離ゲ
ートは反転ゲートであるものである。
【００２０】またこの発明（請求項１４）にかかる可変
遅延回路は、請求項８または９に記載の可変遅延回路に
おいて、上記第１ないし第ｎの分離回路における分離ゲ
ートを構成するトランジスタのサイズが、上記第１ない
し第ｎの遅延ゲートを構成するトランジスタのサイズよ
りも小さいものである。
遅延回路は、請求項８または９に記載の可変遅延回路に
おいて、上記第１ないし第ｎの分離回路における分離ゲ
ートを構成するトランジスタのサイズが、上記第１ない
し第ｎの遅延ゲートを構成するトランジスタのサイズよ
りも小さいものである。
【００２１】
【作用】この発明（請求項１）にかかる可変遅延回路に
おいては、第１ないし第ｎ（ｎは２以上の整数）の遅延
ゲートをそれぞれ配線長をもつ遅延ゲート配線を介して
相互に直列接続してなり、上記第１の遅延ゲートに遅延
すべき信号が入力されるゲートチェーンと、該ゲートチ
ェーンの第１ないし第ｎの遅延ゲートの出力を入力とす
る第１ないし第ｎの分離ゲートと、一端が該第１ないし
第ｎの分離ゲートに接続され、第１の側から第ｎの側に
向かってそれぞれ配線長が順次短くなる第１ないし第ｎ
の分離ゲート配線と、ｎ個の入力に上記第１ないし第ｎ
の分離ゲート配線の他端が接続され、上記第１ないし第
ｎの分離ゲートの出力のうちのいずれか１つを、セレク
ト信号に応じて選択出力するｎ：１セレクタとを備えた
ので、上記遅延ゲート配線の寄生配線容量に起因する可
変遅延回路の分解能の劣化を抑制させることができる。
おいては、第１ないし第ｎ（ｎは２以上の整数）の遅延
ゲートをそれぞれ配線長をもつ遅延ゲート配線を介して
相互に直列接続してなり、上記第１の遅延ゲートに遅延
すべき信号が入力されるゲートチェーンと、該ゲートチ
ェーンの第１ないし第ｎの遅延ゲートの出力を入力とす
る第１ないし第ｎの分離ゲートと、一端が該第１ないし
第ｎの分離ゲートに接続され、第１の側から第ｎの側に
向かってそれぞれ配線長が順次短くなる第１ないし第ｎ
の分離ゲート配線と、ｎ個の入力に上記第１ないし第ｎ
の分離ゲート配線の他端が接続され、上記第１ないし第
ｎの分離ゲートの出力のうちのいずれか１つを、セレク
ト信号に応じて選択出力するｎ：１セレクタとを備えた
ので、上記遅延ゲート配線の寄生配線容量に起因する可
変遅延回路の分解能の劣化を抑制させることができる。
【００２２】またこの発明（請求項２）にかかる可変遅
延回路においては、第１ないし第ｎ（ｎは２以上の整
数）の遅延ゲートをそれぞれ配線長をもつ遅延ゲート配
線を介して相互に直列接続してなり、上記第１の遅延ゲ
ートに遅延すべき信号が入力されるゲートチェーンと、
ｎ個の入力に上記第１ないし第ｎの遅延ゲートの出力が
接続され、該入力のうちのいずれか１つを、セレクト信
号に応じて選択出力するｎ：１分離セレクタとを備え、
該ｎ：１分離セレクタは、上記第１ないし第ｎの遅延ゲ
ートの出力をそれぞれ入力する第１ないし第ｎのセレク
タ内の分離ゲートと、該第１ないし第ｎのセレクタ内の
分離ゲートの出力を入力して、該入力のうちのいずれか
１つを出力する選択ゲートと、一端が上記第１ないし第
ｎのセレクタ内の分離ゲートに接続され、他端が該選択
ゲートに接続される，第１の側から第ｎの側に向かって
配線長が順次短くなる第１ないし第ｎのセレクタ内の分
離ゲート配線とを備えたので、上記遅延ゲート配線の寄
生配線容量に起因する分解能の劣化を抑制させることの
できる可変遅延回路をより簡易な構成で得ることができ
る。
延回路においては、第１ないし第ｎ（ｎは２以上の整
数）の遅延ゲートをそれぞれ配線長をもつ遅延ゲート配
線を介して相互に直列接続してなり、上記第１の遅延ゲ
ートに遅延すべき信号が入力されるゲートチェーンと、
ｎ個の入力に上記第１ないし第ｎの遅延ゲートの出力が
接続され、該入力のうちのいずれか１つを、セレクト信
号に応じて選択出力するｎ：１分離セレクタとを備え、
該ｎ：１分離セレクタは、上記第１ないし第ｎの遅延ゲ
ートの出力をそれぞれ入力する第１ないし第ｎのセレク
タ内の分離ゲートと、該第１ないし第ｎのセレクタ内の
分離ゲートの出力を入力して、該入力のうちのいずれか
１つを出力する選択ゲートと、一端が上記第１ないし第
ｎのセレクタ内の分離ゲートに接続され、他端が該選択
ゲートに接続される，第１の側から第ｎの側に向かって
配線長が順次短くなる第１ないし第ｎのセレクタ内の分
離ゲート配線とを備えたので、上記遅延ゲート配線の寄
生配線容量に起因する分解能の劣化を抑制させることの
できる可変遅延回路をより簡易な構成で得ることができ
る。
【００２３】またこの発明（請求項３）にかかる可変遅
延回路においては、請求項１または２に記載の可変遅延
回路において、上記第１の側から第ｎの側に向かって順
次短くなる分離ゲート配線の配線長の差分を、上記ゲー
トチェーンの各遅延ゲート配線の配線長と等しいものと
したので、可変遅延回路の分解能を上記遅延ゲートの遅
延時間と等しくすることができる。
延回路においては、請求項１または２に記載の可変遅延
回路において、上記第１の側から第ｎの側に向かって順
次短くなる分離ゲート配線の配線長の差分を、上記ゲー
トチェーンの各遅延ゲート配線の配線長と等しいものと
したので、可変遅延回路の分解能を上記遅延ゲートの遅
延時間と等しくすることができる。
【００２４】またこの発明（請求項４）にかかる可変遅
延回路においては、請求項１または２に記載の可変遅延
回路において、上記第１の側から第ｎの側に向かって順
次短くなる分離ゲート配線の配線長の差分を、上記ゲー
トチェーンの各遅延ゲート配線の配線長よりも大きいも
のとしたので、可変遅延回路の分解能を上記遅延ゲート
の遅延時間よりも小さくすることができる。
延回路においては、請求項１または２に記載の可変遅延
回路において、上記第１の側から第ｎの側に向かって順
次短くなる分離ゲート配線の配線長の差分を、上記ゲー
トチェーンの各遅延ゲート配線の配線長よりも大きいも
のとしたので、可変遅延回路の分解能を上記遅延ゲート
の遅延時間よりも小さくすることができる。
【００２５】またこの発明（請求項５）にかかる可変遅
延回路においては、請求項１ないし４のいずれかに記載
の可変遅延回路において、上記第１ないし第ｎの分離ゲ
ート配線は、上記第１ないし第ｎの遅延ゲートのゲート
遅延時間変動を除去するための配線長を付加した配線長
を持つものとしたので、プロセス変動，温度変動または
電源電圧変動等による可変遅延回路の分解能の変動を抑
制させることができる。
延回路においては、請求項１ないし４のいずれかに記載
の可変遅延回路において、上記第１ないし第ｎの分離ゲ
ート配線は、上記第１ないし第ｎの遅延ゲートのゲート
遅延時間変動を除去するための配線長を付加した配線長
を持つものとしたので、プロセス変動，温度変動または
電源電圧変動等による可変遅延回路の分解能の変動を抑
制させることができる。
【００２６】またこの発明（請求項６）にかかる可変遅
延回路においては、請求項１または２に記載の可変遅延
回路において、上記第１ないし第ｎの分離ゲートを反転
ゲートとしたので、可変遅延回路の分解能を同じとした
場合、分離ゲート配線の配線長を短くすることができ
る。
延回路においては、請求項１または２に記載の可変遅延
回路において、上記第１ないし第ｎの分離ゲートを反転
ゲートとしたので、可変遅延回路の分解能を同じとした
場合、分離ゲート配線の配線長を短くすることができ
る。
【００２７】またこの発明（請求項７）にかかる可変遅
延回路においては、請求項１または２に記載の可変遅延
回路において、上記第１ないし第ｎの分離ゲートを構成
するトランジスタのサイズを、上記第１ないし第ｎの遅
延ゲートを構成するトランジスタのサイズよりも小さい
ものとしたので、可変遅延回路の分解能を同じとした場
合、分離ゲート配線の配線長を短くすることができる。
延回路においては、請求項１または２に記載の可変遅延
回路において、上記第１ないし第ｎの分離ゲートを構成
するトランジスタのサイズを、上記第１ないし第ｎの遅
延ゲートを構成するトランジスタのサイズよりも小さい
ものとしたので、可変遅延回路の分解能を同じとした場
合、分離ゲート配線の配線長を短くすることができる。
【００２８】またこの発明（請求項８）にかかる可変遅
延回路においては、第１ないし第ｎ（ｎは２以上の整
数）の遅延ゲートをそれぞれ配線長をもつ遅延ゲート配
線を介して相互に直列接続してなり、上記第１の遅延ゲ
ートに遅延すべき信号が入力されるゲートチェーンと、
該ゲートチェーンの第１ないし第ｎの遅延ゲートの出力
を入力とし、それぞれ、第１ないし第ｍの分離系統を有
する第１ないし第ｎの分離回路と、ｍ×ｎ個の入力に該
第１ないし第ｎの分離回路の出力を入力し、該入力のう
ちのいずれか１つを、セレクト信号に応じて選択出力す
る（ｍ×ｎ）：１セレクタとを備え、上記第１ないし第
ｎの分離回路の各々の，上記第１ないし第ｍの分離系統
の各々は、入力側が共通に接続された分離ゲートと、一
端が該分離ゲートの出力に接続され他端が上記（ｍ×
ｎ）：１セレクタの入力に接続される分離ゲート配線と
を有してなるものであり、該ｍ×ｎ個の分離ゲート配線
の配線長は、上記第１の分離回路の第１の分離系統の側
から上記第ｎの分離回路の第ｍの分離系統の側に向かっ
て順次短くなっているものとしたので、上記遅延ゲート
配線の寄生配線容量に起因する分解能の劣化を抑制させ
ることができる可変遅延回路において、遅延ゲートの段
数を増やすことなく、より分解能を向上させることがで
きる。
延回路においては、第１ないし第ｎ（ｎは２以上の整
数）の遅延ゲートをそれぞれ配線長をもつ遅延ゲート配
線を介して相互に直列接続してなり、上記第１の遅延ゲ
ートに遅延すべき信号が入力されるゲートチェーンと、
該ゲートチェーンの第１ないし第ｎの遅延ゲートの出力
を入力とし、それぞれ、第１ないし第ｍの分離系統を有
する第１ないし第ｎの分離回路と、ｍ×ｎ個の入力に該
第１ないし第ｎの分離回路の出力を入力し、該入力のう
ちのいずれか１つを、セレクト信号に応じて選択出力す
る（ｍ×ｎ）：１セレクタとを備え、上記第１ないし第
ｎの分離回路の各々の，上記第１ないし第ｍの分離系統
の各々は、入力側が共通に接続された分離ゲートと、一
端が該分離ゲートの出力に接続され他端が上記（ｍ×
ｎ）：１セレクタの入力に接続される分離ゲート配線と
を有してなるものであり、該ｍ×ｎ個の分離ゲート配線
の配線長は、上記第１の分離回路の第１の分離系統の側
から上記第ｎの分離回路の第ｍの分離系統の側に向かっ
て順次短くなっているものとしたので、上記遅延ゲート
配線の寄生配線容量に起因する分解能の劣化を抑制させ
ることができる可変遅延回路において、遅延ゲートの段
数を増やすことなく、より分解能を向上させることがで
きる。
【００２９】またこの発明（請求項９）にかかる可変遅
延回路においては、第１ないし第ｎ（ｎは２以上の整
数）の遅延ゲートを遅延ゲート配線を介して相互に直列
接続してなり、上記第１の遅延ゲートに遅延すべき信号
が入力されるゲートチェーンと、該ゲートチェーンの第
１ないし第ｎの遅延ゲートの出力を入力とし、それぞ
れ、第１ないし第ｍの分離系統を有する第１ないし第ｎ
の分離回路と、ｎ個の入力に上記第１ないし第ｎの分離
回路における第１ないし第ｍの同一分離系統の出力をそ
れぞれ入力し、該入力のうちのいずれか１つを、それぞ
れのセレクト信号に応じて選択出力する第１ないし第ｍ
のｎ：１セレクタとを備え、上記第１ないし第ｎの分離
回路の各々の，上記第１ないし第ｍの分離系統の各々
は、入力側が共通に接続された分離ゲートと、一端が該
分離ゲートの出力に接続され他端が上記第１ないし第ｍ
のいずれかのｎ：１セレクタの入力に接続される分離ゲ
ート配線とを有してなるものであり、上記第１ないし第
ｎの各分離回路間における，同一分離系統同士の分離ゲ
ート配線の配線長は、第１の分離回路の側から第ｎの分
離回路の側に向かって順次短くなっており、かつそれぞ
れの分離系統間でその配線長の差分がそれぞれ異なって
いるものとしたので、上記遅延ゲート配線の寄生配線容
量に起因する分解能の劣化を抑制させることができる可
変遅延回路において、可変遅延回路の分解能を複数設定
することができ、かつ該複数設定した分解能を任意に選
択することができる。
延回路においては、第１ないし第ｎ（ｎは２以上の整
数）の遅延ゲートを遅延ゲート配線を介して相互に直列
接続してなり、上記第１の遅延ゲートに遅延すべき信号
が入力されるゲートチェーンと、該ゲートチェーンの第
１ないし第ｎの遅延ゲートの出力を入力とし、それぞ
れ、第１ないし第ｍの分離系統を有する第１ないし第ｎ
の分離回路と、ｎ個の入力に上記第１ないし第ｎの分離
回路における第１ないし第ｍの同一分離系統の出力をそ
れぞれ入力し、該入力のうちのいずれか１つを、それぞ
れのセレクト信号に応じて選択出力する第１ないし第ｍ
のｎ：１セレクタとを備え、上記第１ないし第ｎの分離
回路の各々の，上記第１ないし第ｍの分離系統の各々
は、入力側が共通に接続された分離ゲートと、一端が該
分離ゲートの出力に接続され他端が上記第１ないし第ｍ
のいずれかのｎ：１セレクタの入力に接続される分離ゲ
ート配線とを有してなるものであり、上記第１ないし第
ｎの各分離回路間における，同一分離系統同士の分離ゲ
ート配線の配線長は、第１の分離回路の側から第ｎの分
離回路の側に向かって順次短くなっており、かつそれぞ
れの分離系統間でその配線長の差分がそれぞれ異なって
いるものとしたので、上記遅延ゲート配線の寄生配線容
量に起因する分解能の劣化を抑制させることができる可
変遅延回路において、可変遅延回路の分解能を複数設定
することができ、かつ該複数設定した分解能を任意に選
択することができる。
【００３０】またこの発明（請求項１０）にかかる可変
遅延回路においては、請求項８または９に記載の可変遅
延回路において、上記第１ないし第ｎの各分離回路間に
おける，それぞれの第１の分離ゲート配線の配線長の差
分を、上記ゲートチェーンの各遅延ゲート配線の配線長
と等しいものとしたので、第１分離系統における可変遅
延回路の分解能を上記遅延ゲートの遅延時間と等しくす
ることができる。
遅延回路においては、請求項８または９に記載の可変遅
延回路において、上記第１ないし第ｎの各分離回路間に
おける，それぞれの第１の分離ゲート配線の配線長の差
分を、上記ゲートチェーンの各遅延ゲート配線の配線長
と等しいものとしたので、第１分離系統における可変遅
延回路の分解能を上記遅延ゲートの遅延時間と等しくす
ることができる。
【００３１】またこの発明（請求項１１）にかかる可変
遅延回路においては、請求項８または９に記載の可変遅
延回路において、上記第１ないし第ｎの各分離回路間に
おける，それぞれの第１の分離ゲート配線の配線長の差
分を、上記ゲートチェーンの各遅延ゲート配線の配線長
よりも大きいものとしたので、第１分離系統における可
変遅延回路の分解能を上記遅延ゲートの遅延時間よりも
小さくすることができる。
遅延回路においては、請求項８または９に記載の可変遅
延回路において、上記第１ないし第ｎの各分離回路間に
おける，それぞれの第１の分離ゲート配線の配線長の差
分を、上記ゲートチェーンの各遅延ゲート配線の配線長
よりも大きいものとしたので、第１分離系統における可
変遅延回路の分解能を上記遅延ゲートの遅延時間よりも
小さくすることができる。
【００３２】またこの発明（請求項１２）にかかる可変
遅延回路においては、請求項８ないし１１のいずれかに
記載の可変遅延回路において、上記第１ないし第ｎの分
離回路における各分離ゲート配線は、上記第１ないし第
ｎの遅延ゲートのゲート遅延時間変動を除去するための
配線長を付加した配線長を持つものとしたので、プロセ
ス変動，温度変動または電源電圧変動等による可変遅延
回路の分解能の変動を抑制させることができる。
遅延回路においては、請求項８ないし１１のいずれかに
記載の可変遅延回路において、上記第１ないし第ｎの分
離回路における各分離ゲート配線は、上記第１ないし第
ｎの遅延ゲートのゲート遅延時間変動を除去するための
配線長を付加した配線長を持つものとしたので、プロセ
ス変動，温度変動または電源電圧変動等による可変遅延
回路の分解能の変動を抑制させることができる。
【００３３】またこの発明（請求項１３）にかかる可変
遅延回路においては、請求項８または９に記載の可変遅
延回路において、上記第１ないし第ｎの分離回路におけ
る分離ゲートは反転ゲートであるものとしたので、可変
遅延回路の分解能を同じとした場合、分離ゲート配線の
配線長を短くすることができる。
遅延回路においては、請求項８または９に記載の可変遅
延回路において、上記第１ないし第ｎの分離回路におけ
る分離ゲートは反転ゲートであるものとしたので、可変
遅延回路の分解能を同じとした場合、分離ゲート配線の
配線長を短くすることができる。
【００３４】またこの発明（請求項１４）にかかる可変
遅延回路においては、請求項８または９に記載の可変遅
延回路において、上記第１ないし第ｎの分離回路におけ
る分離ゲートを構成するトランジスタのサイズを、上記
第１ないし第ｎの遅延ゲートを構成するトランジスタの
サイズよりも小さいものとしたので、可変遅延回路の分
解能を同じとした場合、分離ゲート配線の配線長を短く
することができる。
遅延回路においては、請求項８または９に記載の可変遅
延回路において、上記第１ないし第ｎの分離回路におけ
る分離ゲートを構成するトランジスタのサイズを、上記
第１ないし第ｎの遅延ゲートを構成するトランジスタの
サイズよりも小さいものとしたので、可変遅延回路の分
解能を同じとした場合、分離ゲート配線の配線長を短く
することができる。
【００３５】
実施例１．本発明の第１の実施例による可変遅延回路を
図１に示す。本実施例１は、遅延すべき信号を入力する
入力端子ＩＮと、該入力信号を一定時間遅延させるため
のｎ個の遅延ゲート１1 ，…，１n がそれぞれ遅延ゲー
ト配線２を介して相互に直列接続されてなるゲートチェ
ーン１００と、該ゲートチェーン１００の各接続点に入
力が接続されたｎ個の分離ゲート３1 ，…，３n と、該
分離ゲート３1 ，…，３n のｎ個の出力を入力して、い
ずれか１つを選択出力するｎ：１セレクタ１５０と、
ｎ：１セレクタ１５０を制御するためのセレクト信号発
生回路１５１と、分離ゲート３1 ，…，３n とｎ：１セ
レクタ１５０とを接続するための分離ゲート配線４1 ，
…，４n とにより構成されている。
図１に示す。本実施例１は、遅延すべき信号を入力する
入力端子ＩＮと、該入力信号を一定時間遅延させるため
のｎ個の遅延ゲート１1 ，…，１n がそれぞれ遅延ゲー
ト配線２を介して相互に直列接続されてなるゲートチェ
ーン１００と、該ゲートチェーン１００の各接続点に入
力が接続されたｎ個の分離ゲート３1 ，…，３n と、該
分離ゲート３1 ，…，３n のｎ個の出力を入力して、い
ずれか１つを選択出力するｎ：１セレクタ１５０と、
ｎ：１セレクタ１５０を制御するためのセレクト信号発
生回路１５１と、分離ゲート３1 ，…，３n とｎ：１セ
レクタ１５０とを接続するための分離ゲート配線４1 ，
…，４n とにより構成されている。
【００３６】ここで、上記遅延ゲート１1 ，…，１n の
各遅延時間をtdi 、上記分離ゲート３1 ，…，３n の各
遅延時間をtp、及び上記遅延ゲート配線２の配線長をΔ
Ｌとする。
各遅延時間をtdi 、上記分離ゲート３1 ，…，３n の各
遅延時間をtp、及び上記遅延ゲート配線２の配線長をΔ
Ｌとする。
【００３７】また、上記分離ゲート配線４1 ，…，４n
の配線長は信号入力側から順に、 １段目：（ｎ−１）ΔＬ＋Δｌ ２段目：（ｎ−２）ΔＬ＋Δｌ ３段目：（ｎ−３）ΔＬ＋Δｌ と順にΔＬだけ短くなり、最後は ｎ段目：Δｌ となるように設定されている。
の配線長は信号入力側から順に、 １段目：（ｎ−１）ΔＬ＋Δｌ ２段目：（ｎ−２）ΔＬ＋Δｌ ３段目：（ｎ−３）ΔＬ＋Δｌ と順にΔＬだけ短くなり、最後は ｎ段目：Δｌ となるように設定されている。
【００３８】次に、本実施例の動作を遅延ゲート数が４
個（ｎ＝４）の場合を例にとって説明する。図２は本実
施例の分解能を示すためのタイミングチャート図であ
り、ｎ＝４の場合のタイミングチャートを示している。
また図において、Ｋはゲートを構成するトランジスタサ
イズ及びゲートに接続される配線による寄生容量等で決
まる，ゲート遅延時間の配線長依存性、つまり配線長１
ｍｍあたりの遅延時間の増分を表すものであり、Ｋ・Δ
Ｌは遅延ゲート配線２の配線長がΔＬの場合のゲート遅
延時間の増分を示すものである。但し、ゲート遅延時間
の配線長依存性Ｋは、全ての遅延ゲート及び分離ゲート
において同じであるとする。
個（ｎ＝４）の場合を例にとって説明する。図２は本実
施例の分解能を示すためのタイミングチャート図であ
り、ｎ＝４の場合のタイミングチャートを示している。
また図において、Ｋはゲートを構成するトランジスタサ
イズ及びゲートに接続される配線による寄生容量等で決
まる，ゲート遅延時間の配線長依存性、つまり配線長１
ｍｍあたりの遅延時間の増分を表すものであり、Ｋ・Δ
Ｌは遅延ゲート配線２の配線長がΔＬの場合のゲート遅
延時間の増分を示すものである。但し、ゲート遅延時間
の配線長依存性Ｋは、全ての遅延ゲート及び分離ゲート
において同じであるとする。
【００３９】ゲートチェーン１００に遅延すべき信号を
入力すると、該入力信号はゲートチェーン１００を構成
する各遅延ゲートにより、tdi ＋Ｋ・ΔＬずつ遅延され
る。一方、各遅延ゲート１1 ，…，１4 の出力は分離ゲ
ート３1 ，…，３4 を介してｎ：１セレクタ１５０に与
えられるが、分離ゲート配線４1 ，…，４4 の配線長
は、前述のように順次ΔＬずつ短くなるように設定され
るので、 １段目の分離ゲート配線４1 ：３ΔＬ＋Δｌ ２段目の分離ゲート配線４2 ：２ΔＬ＋Δｌ ３段目の分離ゲート配線４3 ：ΔＬ＋Δｌ ４段目の分離ゲート配線４4 ：Δｌ となり、各段の分離ゲート３1,…，３4 と分離ゲート配
線４1,…，４4 とによる遅延時間は入力側から順に、 １段目：３Ｋ・ΔＬ＋（tp＋Ｋ・Δｌ） ２段目：２Ｋ・ΔＬ＋（tp＋Ｋ・Δｌ） ３段目：Ｋ・ΔＬ＋（tp＋Ｋ・Δｌ） ４段目：tp＋Ｋ・Δｌ と、Ｋ・ΔＬずつ小さくなる。このため図２の最下段に
示すように、ｎ：１セレクタ１５０の入力点での遅延時
間の増分ΔＴは、 ΔＴ＝tdi となり、負荷がないときの遅延ゲートの遅延時間tdi と
等しくなり、その結果可変遅延回路の分解能は劣化しな
いことになる。
入力すると、該入力信号はゲートチェーン１００を構成
する各遅延ゲートにより、tdi ＋Ｋ・ΔＬずつ遅延され
る。一方、各遅延ゲート１1 ，…，１4 の出力は分離ゲ
ート３1 ，…，３4 を介してｎ：１セレクタ１５０に与
えられるが、分離ゲート配線４1 ，…，４4 の配線長
は、前述のように順次ΔＬずつ短くなるように設定され
るので、 １段目の分離ゲート配線４1 ：３ΔＬ＋Δｌ ２段目の分離ゲート配線４2 ：２ΔＬ＋Δｌ ３段目の分離ゲート配線４3 ：ΔＬ＋Δｌ ４段目の分離ゲート配線４4 ：Δｌ となり、各段の分離ゲート３1,…，３4 と分離ゲート配
線４1,…，４4 とによる遅延時間は入力側から順に、 １段目：３Ｋ・ΔＬ＋（tp＋Ｋ・Δｌ） ２段目：２Ｋ・ΔＬ＋（tp＋Ｋ・Δｌ） ３段目：Ｋ・ΔＬ＋（tp＋Ｋ・Δｌ） ４段目：tp＋Ｋ・Δｌ と、Ｋ・ΔＬずつ小さくなる。このため図２の最下段に
示すように、ｎ：１セレクタ１５０の入力点での遅延時
間の増分ΔＴは、 ΔＴ＝tdi となり、負荷がないときの遅延ゲートの遅延時間tdi と
等しくなり、その結果可変遅延回路の分解能は劣化しな
いことになる。
【００４０】このような本実施例１では、各遅延ゲート
１1,…, １n がそれぞれ配線長ΔＬの遅延ゲート配線２
を介して相互に直列接続してなり、その初段に遅延すべ
き信号が入力されるゲートチェーン１００と、上記各遅
延ゲート１1,…, １n の出力を入力していずれか１つを
選択出力するｎ：１セレクタ１５０と、ｎ：１セレクタ
１５０を制御するためのセレクト信号発生回路１５１と
を有してなる可変遅延回路において、上記各遅延ゲート
１1,…, １n の出力とｎ：１セレクタ１５０の入力との
間に、それぞれ分離ゲート３1,…, ３n を挿入し、該各
分離ゲート３1,…, ３n の出力と上記ｎ：１セレクタの
入力との間を、第１の側から第ｎの側に向かって順次Δ
Ｌずつ短くなる配線長を有する分離ゲート出力配線４1,
…, ４nでそれぞれ接続するようにしたので、上記ゲー
トチェーン１００における遅延ゲート配線２による配線
遅延を、上記各分離ゲート出力配線４1,…, ４n の配線
長の差分により打ち消すことができ、配線遅延により分
解能が劣化することのない可変遅延回路を得ることがで
きる。
１1,…, １n がそれぞれ配線長ΔＬの遅延ゲート配線２
を介して相互に直列接続してなり、その初段に遅延すべ
き信号が入力されるゲートチェーン１００と、上記各遅
延ゲート１1,…, １n の出力を入力していずれか１つを
選択出力するｎ：１セレクタ１５０と、ｎ：１セレクタ
１５０を制御するためのセレクト信号発生回路１５１と
を有してなる可変遅延回路において、上記各遅延ゲート
１1,…, １n の出力とｎ：１セレクタ１５０の入力との
間に、それぞれ分離ゲート３1,…, ３n を挿入し、該各
分離ゲート３1,…, ３n の出力と上記ｎ：１セレクタの
入力との間を、第１の側から第ｎの側に向かって順次Δ
Ｌずつ短くなる配線長を有する分離ゲート出力配線４1,
…, ４nでそれぞれ接続するようにしたので、上記ゲー
トチェーン１００における遅延ゲート配線２による配線
遅延を、上記各分離ゲート出力配線４1,…, ４n の配線
長の差分により打ち消すことができ、配線遅延により分
解能が劣化することのない可変遅延回路を得ることがで
きる。
【００４１】実施例２．本発明の第２の実施例による可
変遅延回路を図３に示す。本実施例２は、遅延すべき信
号を入力する入力端子ＩＮと、該入力信号を一定時間遅
延させるためのｎ個の遅延ゲート１1 ，…，１n がそれ
ぞれ遅延ゲート配線２を介して相互に直列接続されてな
るゲートチェーン１００と、該ゲートチェーン１００の
各接続点に入力が接続されたｎ個の分離ゲート３1 ，
…，３n と、該分離ゲート３1 ，…，３n のｎ個の出力
を入力していずれか１つを選択出力するｎ：１セレクタ
１５０と、ｎ：１セレクタ１５０を制御するためのセレ
クト信号発生回路１５１と、分離ゲート３1 ，…，３n
とｎ：１セレクタ１５０とを接続するための分離ゲート
配線５1 …，５n とにより構成されている。
変遅延回路を図３に示す。本実施例２は、遅延すべき信
号を入力する入力端子ＩＮと、該入力信号を一定時間遅
延させるためのｎ個の遅延ゲート１1 ，…，１n がそれ
ぞれ遅延ゲート配線２を介して相互に直列接続されてな
るゲートチェーン１００と、該ゲートチェーン１００の
各接続点に入力が接続されたｎ個の分離ゲート３1 ，
…，３n と、該分離ゲート３1 ，…，３n のｎ個の出力
を入力していずれか１つを選択出力するｎ：１セレクタ
１５０と、ｎ：１セレクタ１５０を制御するためのセレ
クト信号発生回路１５１と、分離ゲート３1 ，…，３n
とｎ：１セレクタ１５０とを接続するための分離ゲート
配線５1 …，５n とにより構成されている。
【００４２】ここで、上記遅延ゲート１1 ，…，１n の
各遅延時間をtdi 、上記分離ゲート３1 ，…，３n の各
遅延時間をtp、及び上記遅延ゲート配線２の配線長をΔ
Ｌとする。
各遅延時間をtdi 、上記分離ゲート３1 ，…，３n の各
遅延時間をtp、及び上記遅延ゲート配線２の配線長をΔ
Ｌとする。
【００４３】また、分離ゲート配線５1 ，…，５n の配
線長は信号入力側から順に、 １段目：（ｎ−１）・（ΔＬ＋ａ）＋Δｌ （但しａは
正の数） ２段目：（ｎ−２）・（ΔＬ＋ａ）＋Δｌ ３段目：（ｎ−３）・（ΔＬ＋ａ）＋Δｌ と順に（ΔＬ＋ａ）だけ短くなり、最後は ｎ段目：Δｌ となるように設定されている。つまり、本実施例２の可
変遅延回路は、上記実施例１の可変遅延回路において、
各分離ゲート配線の配線長差分を（ΔＬ＋ａ）にしたも
のである。
線長は信号入力側から順に、 １段目：（ｎ−１）・（ΔＬ＋ａ）＋Δｌ （但しａは
正の数） ２段目：（ｎ−２）・（ΔＬ＋ａ）＋Δｌ ３段目：（ｎ−３）・（ΔＬ＋ａ）＋Δｌ と順に（ΔＬ＋ａ）だけ短くなり、最後は ｎ段目：Δｌ となるように設定されている。つまり、本実施例２の可
変遅延回路は、上記実施例１の可変遅延回路において、
各分離ゲート配線の配線長差分を（ΔＬ＋ａ）にしたも
のである。
【００４４】次に、本実施例の動作を遅延ゲート数が４
個（ｎ＝４）の場合を例にとって説明する。図４は本実
施例の分解能を示すためのタイミングチャート図であ
り、ｎ＝４の場合のタイミングチャートを示している。
また図において、Ｋはゲートを構成するトランジスタサ
イズ及びゲートに接続される配線による寄生容量等で決
まる，ゲート遅延時間の配線長依存性、つまり配線長１
ｍｍあたりの遅延時間の増分を表すものであり、Ｋ・Δ
Ｌは遅延ゲート配線２の配線長がΔＬの場合のゲート遅
延時間の増分を示すものである。但し、ゲート遅延時間
の配線長依存性Ｋは、全ての遅延ゲート及び分離ゲート
において同じであるとする。
個（ｎ＝４）の場合を例にとって説明する。図４は本実
施例の分解能を示すためのタイミングチャート図であ
り、ｎ＝４の場合のタイミングチャートを示している。
また図において、Ｋはゲートを構成するトランジスタサ
イズ及びゲートに接続される配線による寄生容量等で決
まる，ゲート遅延時間の配線長依存性、つまり配線長１
ｍｍあたりの遅延時間の増分を表すものであり、Ｋ・Δ
Ｌは遅延ゲート配線２の配線長がΔＬの場合のゲート遅
延時間の増分を示すものである。但し、ゲート遅延時間
の配線長依存性Ｋは、全ての遅延ゲート及び分離ゲート
において同じであるとする。
【００４５】ゲートチェーン１００に遅延すべき信号を
入力すると、該入力信号はゲートチェーン１００を構成
する各遅延ゲート１1 ，…，１4 により、tdi ＋Ｋ・Δ
Ｌずつ遅延される。一方、各遅延ゲート１1 ，…，１4
の出力は分離ゲート３1 ，…，３4 を介してｎ：１セレ
クタ１５０に与えられるが、分離ゲート配線５1 ，…，
５4 の出力配線長は前述のように順次ΔＬずつ短くなる
ように設定されるので、 １段目の分離ゲート配線５1 ：３（ΔＬ＋ａ）＋Δｌ ２段目の分離ゲート配線５2 ：２（ΔＬ＋ａ）＋Δｌ ３段目の分離ゲート配線５3 ：（ΔＬ＋ａ）＋Δｌ ４段目の分離ゲート配線５4 ：Δｌ となっており、各段の分離ゲート３1,…，３4 と分離ゲ
ート配線５1,…，５4 とによる遅延時間は入力側から順
に、 １段目：３Ｋ（ΔＬ＋ａ）＋（ｔｐ＋Ｋ・Δｌ） ２段目：２Ｋ（ΔＬ＋ａ）＋（ｔｐ＋Ｋ・Δｌ） ３段目：Ｋ（ΔＬ＋ａ）＋（ｔｐ＋Ｋ・Δｌ） ４段目：ｔｐ＋Ｋ・Δｌ と、Ｋ（ΔＬ＋ａ）ずつ小さくなる。このため、図４の
最下段に示すようにｎ：１セレクタ１５０の入力点では
遅延時間の増分ΔＴは、 ΔＴ＝tdi −Ｋ・ａ となる。
入力すると、該入力信号はゲートチェーン１００を構成
する各遅延ゲート１1 ，…，１4 により、tdi ＋Ｋ・Δ
Ｌずつ遅延される。一方、各遅延ゲート１1 ，…，１4
の出力は分離ゲート３1 ，…，３4 を介してｎ：１セレ
クタ１５０に与えられるが、分離ゲート配線５1 ，…，
５4 の出力配線長は前述のように順次ΔＬずつ短くなる
ように設定されるので、 １段目の分離ゲート配線５1 ：３（ΔＬ＋ａ）＋Δｌ ２段目の分離ゲート配線５2 ：２（ΔＬ＋ａ）＋Δｌ ３段目の分離ゲート配線５3 ：（ΔＬ＋ａ）＋Δｌ ４段目の分離ゲート配線５4 ：Δｌ となっており、各段の分離ゲート３1,…，３4 と分離ゲ
ート配線５1,…，５4 とによる遅延時間は入力側から順
に、 １段目：３Ｋ（ΔＬ＋ａ）＋（ｔｐ＋Ｋ・Δｌ） ２段目：２Ｋ（ΔＬ＋ａ）＋（ｔｐ＋Ｋ・Δｌ） ３段目：Ｋ（ΔＬ＋ａ）＋（ｔｐ＋Ｋ・Δｌ） ４段目：ｔｐ＋Ｋ・Δｌ と、Ｋ（ΔＬ＋ａ）ずつ小さくなる。このため、図４の
最下段に示すようにｎ：１セレクタ１５０の入力点では
遅延時間の増分ΔＴは、 ΔＴ＝tdi −Ｋ・ａ となる。
【００４６】本実施例２においては、このような構成と
したので、上記実施例１よりもさらに分解能を向上させ
ることのできる可変遅延回路を得ることができる。
したので、上記実施例１よりもさらに分解能を向上させ
ることのできる可変遅延回路を得ることができる。
【００４７】なお、本実施例２ではａを正の数とした
が、ａを負の数にすることにより遅延ゲートの分解能を
遅延ゲート１段分の遅延時間tdi よりも大きくすること
もできる。
が、ａを負の数にすることにより遅延ゲートの分解能を
遅延ゲート１段分の遅延時間tdi よりも大きくすること
もできる。
【００４８】実施例３．本発明の第３の実施例による可
変遅延回路を図５に示す。上記実施例１及び２は、分解
能を劣化させることのない可変遅延回路を得ることがで
きるものではあるが、分離ゲート出力配線の配線長，特
に入力側初段の分離ゲート出力配線の配線長が長くなる
という問題がある。
変遅延回路を図５に示す。上記実施例１及び２は、分解
能を劣化させることのない可変遅延回路を得ることがで
きるものではあるが、分離ゲート出力配線の配線長，特
に入力側初段の分離ゲート出力配線の配線長が長くなる
という問題がある。
【００４９】本実施例３はこの問題に対処するためのも
のであり、遅延すべき信号を入力する入力端子ＩＮと、
該入力信号を一定時間遅延させるためのｎ個の遅延ゲー
ト１1 ，…，１n がそれぞれ遅延ゲート配線２を介して
相互に直列接続されてなるゲートチェーン１００と、該
ゲートチェーン１００の各接続点に入力が接続されたｎ
個の反転分離ゲート６1 ，…，６n と、該反転分離ゲー
ト６1 ，…，６n のｎ個の出力を入力して、いずれか１
つを選択出力するｎ：１セレクタ１５０と、ｎ：１セレ
クタ１５０を制御するためのセレクト信号発生回路１５
１と、反転分離ゲート６1 ，…，６n とｎ：１セレクタ
１５０とを接続するための反転分離ゲート配線７1 ，
…，７n と、ｎ：１セレクタ５の出力を反転出力するた
めのインバータ８とにより構成されている。
のであり、遅延すべき信号を入力する入力端子ＩＮと、
該入力信号を一定時間遅延させるためのｎ個の遅延ゲー
ト１1 ，…，１n がそれぞれ遅延ゲート配線２を介して
相互に直列接続されてなるゲートチェーン１００と、該
ゲートチェーン１００の各接続点に入力が接続されたｎ
個の反転分離ゲート６1 ，…，６n と、該反転分離ゲー
ト６1 ，…，６n のｎ個の出力を入力して、いずれか１
つを選択出力するｎ：１セレクタ１５０と、ｎ：１セレ
クタ１５０を制御するためのセレクト信号発生回路１５
１と、反転分離ゲート６1 ，…，６n とｎ：１セレクタ
１５０とを接続するための反転分離ゲート配線７1 ，
…，７n と、ｎ：１セレクタ５の出力を反転出力するた
めのインバータ８とにより構成されている。
【００５０】ここで、上記遅延ゲート１1 ，…，１n の
各遅延時間をtdi 、上記反転分離ゲート６1 ，…，６n
の各遅延時間をtp、及び上記遅延ゲート配線２の配線長
をΔＬとする。
各遅延時間をtdi 、上記反転分離ゲート６1 ，…，６n
の各遅延時間をtp、及び上記遅延ゲート配線２の配線長
をΔＬとする。
【００５１】また、上記反転分離ゲート配線７1 ，…，
７n の配線長は信号入力側から順に、 １段目：（ｎ−１）ΔＬ1 ＋Δｌ ２段目：（ｎ−２）ΔＬ1 ＋Δｌ ３段目：（ｎ−３）ΔＬ1 ＋Δｌ と順にΔＬ1 だけ短くなり、最後は ｎ段目：Δｌ となるように設定されている。
７n の配線長は信号入力側から順に、 １段目：（ｎ−１）ΔＬ1 ＋Δｌ ２段目：（ｎ−２）ΔＬ1 ＋Δｌ ３段目：（ｎ−３）ΔＬ1 ＋Δｌ と順にΔＬ1 だけ短くなり、最後は ｎ段目：Δｌ となるように設定されている。
【００５２】つまり、本実施例３の可変遅延回路は、上
記実施例１の可変遅延回路の分離ゲートを、反転動作を
行なう反転分離ゲート（インバータ）に置き換えて構成
したものである。
記実施例１の可変遅延回路の分離ゲートを、反転動作を
行なう反転分離ゲート（インバータ）に置き換えて構成
したものである。
【００５３】次に、本実施例の動作を遅延ゲート数が４
個（ｎ＝４）の場合を例にとって説明する。図６は本実
施例の分解能を示すためのタイミングチャート図であ
り、ｎ＝４のゲートチェーン１００に負極性パルスが入
力した場合のタイミングチャートを示している。図にお
いてＫHL及びＫLHはそれぞれ負極性パルス入力時，正極
性パルス入力時のゲート遅延時間の配線長依存性，つま
り配線長１ｍｍあたりの遅延時間の増分を表すものであ
り、ＫHL・ΔＬは遅延ゲート配線２の配線長がΔＬの場
合のゲート遅延時間の増分を、またＫLH・ΔＬ1 は反転
分離ゲート配線７の増分がΔＬ1 の場合のゲート遅延時
間の増分をそれぞれ示すものである。但し、ゲートを構
成するトランジスタサイズ及びゲートに接続される配線
による寄生容量等で決まる，上記ゲート遅延時間の配線
長依存性ＫHL及びＫLHは、全ての遅延ゲート及び反転分
離ゲートにおいて同じであるとする。
個（ｎ＝４）の場合を例にとって説明する。図６は本実
施例の分解能を示すためのタイミングチャート図であ
り、ｎ＝４のゲートチェーン１００に負極性パルスが入
力した場合のタイミングチャートを示している。図にお
いてＫHL及びＫLHはそれぞれ負極性パルス入力時，正極
性パルス入力時のゲート遅延時間の配線長依存性，つま
り配線長１ｍｍあたりの遅延時間の増分を表すものであ
り、ＫHL・ΔＬは遅延ゲート配線２の配線長がΔＬの場
合のゲート遅延時間の増分を、またＫLH・ΔＬ1 は反転
分離ゲート配線７の増分がΔＬ1 の場合のゲート遅延時
間の増分をそれぞれ示すものである。但し、ゲートを構
成するトランジスタサイズ及びゲートに接続される配線
による寄生容量等で決まる，上記ゲート遅延時間の配線
長依存性ＫHL及びＫLHは、全ての遅延ゲート及び反転分
離ゲートにおいて同じであるとする。
【００５４】ゲートチェーン１００に遅延すべき負極性
パルスを入力すると、該入力信号はゲートチェーン１０
０を構成する各遅延ゲート１1 ，…，１4 により、tdi
＋ＫHL・ΔＬずつ遅延される。一方、各遅延ゲート
１1 ，…，１4 の出力は反転分離ゲート６1 ，…，６4
を介してｎ：１セレクタ１５０に与えられるが、反転分
離ゲート配線７1 ，…，７4 の配線長は前述のように順
次ΔＬ1 ずつ短くなるように設定されるので、 １段目の反転分離ゲート配線７1 ：３ΔＬ1 ＋Δｌ ２段目の反転分離ゲート配線７2 ：２ΔＬ1 ＋Δｌ ３段目の反転分離ゲート配線７3 ：ΔＬ1 ＋Δｌ ４段目の反転分離ゲート配線７4 ：Δｌ となり、各段の反転分離ゲート６1,…，６4 と反転分離
ゲート配線７1,…，７4とによる遅延時間は入力側から
順に、 １段目：３ＫLH・ΔＬ1 ＋（tp＋ＫLH・Δｌ） ２段目：２ＫLH・ΔＬ1 ＋（tp＋ＫLH・Δｌ） ３段目：ＫLH・ΔＬ1 ＋（tp＋ＫLH・Δｌ） ４段目：tp＋ＫLH・Δｌ と、ＫLH・ΔＬ1 ずつ小さくなる。このため図６の最下
段に示すようにｎ：１セレクタ１５０の入力点では遅延
時間の増分ΔＴは、 ΔＴ＝tdi ＋ＫHL・ΔＬ−ＫLH・ΔＬ1 となる。つまり、該遅延時間の増分ΔＴを負荷がないと
きの遅延ゲートの遅延時間tdi と等しくするためには、 ＫHL・ΔＬ＝ＫLH・ΔＬ1 とすれば良いことになる。ここで、ＫHL＝αＫLHとする
と、 ΔＬ1 ＝αΔＬ と表すことができる。
パルスを入力すると、該入力信号はゲートチェーン１０
０を構成する各遅延ゲート１1 ，…，１4 により、tdi
＋ＫHL・ΔＬずつ遅延される。一方、各遅延ゲート
１1 ，…，１4 の出力は反転分離ゲート６1 ，…，６4
を介してｎ：１セレクタ１５０に与えられるが、反転分
離ゲート配線７1 ，…，７4 の配線長は前述のように順
次ΔＬ1 ずつ短くなるように設定されるので、 １段目の反転分離ゲート配線７1 ：３ΔＬ1 ＋Δｌ ２段目の反転分離ゲート配線７2 ：２ΔＬ1 ＋Δｌ ３段目の反転分離ゲート配線７3 ：ΔＬ1 ＋Δｌ ４段目の反転分離ゲート配線７4 ：Δｌ となり、各段の反転分離ゲート６1,…，６4 と反転分離
ゲート配線７1,…，７4とによる遅延時間は入力側から
順に、 １段目：３ＫLH・ΔＬ1 ＋（tp＋ＫLH・Δｌ） ２段目：２ＫLH・ΔＬ1 ＋（tp＋ＫLH・Δｌ） ３段目：ＫLH・ΔＬ1 ＋（tp＋ＫLH・Δｌ） ４段目：tp＋ＫLH・Δｌ と、ＫLH・ΔＬ1 ずつ小さくなる。このため図６の最下
段に示すようにｎ：１セレクタ１５０の入力点では遅延
時間の増分ΔＴは、 ΔＴ＝tdi ＋ＫHL・ΔＬ−ＫLH・ΔＬ1 となる。つまり、該遅延時間の増分ΔＴを負荷がないと
きの遅延ゲートの遅延時間tdi と等しくするためには、 ＫHL・ΔＬ＝ＫLH・ΔＬ1 とすれば良いことになる。ここで、ＫHL＝αＫLHとする
と、 ΔＬ1 ＝αΔＬ と表すことができる。
【００５５】一般に、負極性パルス入力時のゲート遅延
時間の配線長依存性ＫHLは、正極性パルス入力時のゲー
ト遅延時間の配線長依存性ＫLHの０．５〜０．２倍の値
をとるため、上記αはα＝０．５〜０．２となり、反転
分離ゲート配線７1,…，７nの配線長の増分ΔＬ1 を遅
延ゲート配線１1,…，１n の配線長ΔＬよりも短縮する
ことができる。
時間の配線長依存性ＫHLは、正極性パルス入力時のゲー
ト遅延時間の配線長依存性ＫLHの０．５〜０．２倍の値
をとるため、上記αはα＝０．５〜０．２となり、反転
分離ゲート配線７1,…，７nの配線長の増分ΔＬ1 を遅
延ゲート配線１1,…，１n の配線長ΔＬよりも短縮する
ことができる。
【００５６】本実施例３においては、このような構成と
したので、上記実施例１と同等の効果，つまり配線遅延
により分解能が劣化することのない可変遅延回路が得ら
れるとともに、その反転分離ゲート配線７1,…，７n の
配線長を短くすることができ、その結果、チップ面積の
縮小により製品コストの低減を図ることができる。
したので、上記実施例１と同等の効果，つまり配線遅延
により分解能が劣化することのない可変遅延回路が得ら
れるとともに、その反転分離ゲート配線７1,…，７n の
配線長を短くすることができ、その結果、チップ面積の
縮小により製品コストの低減を図ることができる。
【００５７】なお、本実施例ではゲートチェーン１００
に負極性パルスを入力する場合を例にとって説明した
が、正極性パルスを入力する場合であっても、例えば反
転分離ゲート６1,…，６n を構成するトランジスタの，
デプレッション側のサイズをエンハンスメント側のサイ
ズよりも大きくすることにより、あるいはＳｉトランジ
スタで構成することにより、上記αをα＞１とすれば本
実施例３と同様の効果を得ることができる。
に負極性パルスを入力する場合を例にとって説明した
が、正極性パルスを入力する場合であっても、例えば反
転分離ゲート６1,…，６n を構成するトランジスタの，
デプレッション側のサイズをエンハンスメント側のサイ
ズよりも大きくすることにより、あるいはＳｉトランジ
スタで構成することにより、上記αをα＞１とすれば本
実施例３と同様の効果を得ることができる。
【００５８】実施例４．本発明の第４の実施例による可
変遅延回路を図７に示す。本実施例も、上記実施例３と
同様、分解能を劣化させることのない可変遅延回路の分
離ゲートの出力に付加する配線長を短縮することを目的
とするものであり、遅延すべき信号を入力する入力端子
ＩＮと、該入力信号を一定時間遅延させるためのｎ個の
遅延ゲート１1 ，…，１n がそれぞれ遅延ゲート配線２
を介して相互に直列接続されてなるゲートチェーン１０
０と、該ゲートチェーン１００の各接続点に入力が接続
されたｎ個の分離ゲート９1 ，…，９n と、該分離ゲー
ト９1 ，…，９n のｎ個の出力を入力して、いずれか１
つを選択出力するｎ：１セレクタ１５０と、ｎ：１セレ
クタ１５０を制御するためのセレクト信号発生回路１５
１と、分離ゲート９1 ，…，９n とｎ：１セレクタ１５
０とを接続するための分離ゲート配線１０1 ，…，１０
n と、ｎ：１セレクタ１５０の出力を反転出力するため
のインバータ８とにより構成されている。
変遅延回路を図７に示す。本実施例も、上記実施例３と
同様、分解能を劣化させることのない可変遅延回路の分
離ゲートの出力に付加する配線長を短縮することを目的
とするものであり、遅延すべき信号を入力する入力端子
ＩＮと、該入力信号を一定時間遅延させるためのｎ個の
遅延ゲート１1 ，…，１n がそれぞれ遅延ゲート配線２
を介して相互に直列接続されてなるゲートチェーン１０
０と、該ゲートチェーン１００の各接続点に入力が接続
されたｎ個の分離ゲート９1 ，…，９n と、該分離ゲー
ト９1 ，…，９n のｎ個の出力を入力して、いずれか１
つを選択出力するｎ：１セレクタ１５０と、ｎ：１セレ
クタ１５０を制御するためのセレクト信号発生回路１５
１と、分離ゲート９1 ，…，９n とｎ：１セレクタ１５
０とを接続するための分離ゲート配線１０1 ，…，１０
n と、ｎ：１セレクタ１５０の出力を反転出力するため
のインバータ８とにより構成されている。
【００５９】ここで、上記遅延ゲート１1 ，…，１n の
各遅延時間をtdi 、上記分離ゲート９1 ，…，９n の各
遅延時間をtp、及び上記遅延ゲート配線２の配線長をΔ
Ｌとする。
各遅延時間をtdi 、上記分離ゲート９1 ，…，９n の各
遅延時間をtp、及び上記遅延ゲート配線２の配線長をΔ
Ｌとする。
【００６０】また、上記分離ゲート配線１０1 ，…，１
０n の配線長は信号入力側から順に、 １段目：（ｎ−１）ΔＬ2 ＋Δｌ ２段目：（ｎ−２）ΔＬ2 ＋Δｌ ３段目：（ｎ−３）ΔＬ2 ＋Δｌ と順にΔＬ2 だけ短くなり、最後は ｎ段目：Δｌ となるように設定されている。
０n の配線長は信号入力側から順に、 １段目：（ｎ−１）ΔＬ2 ＋Δｌ ２段目：（ｎ−２）ΔＬ2 ＋Δｌ ３段目：（ｎ−３）ΔＬ2 ＋Δｌ と順にΔＬ2 だけ短くなり、最後は ｎ段目：Δｌ となるように設定されている。
【００６１】つまり、本実施例４の可変遅延回路は、上
記実施例１の可変遅延回路において、分離ゲートを構成
するトランジスタサイズを遅延ゲートを構成するトラン
ジスタよりも小さくしたものである。
記実施例１の可変遅延回路において、分離ゲートを構成
するトランジスタサイズを遅延ゲートを構成するトラン
ジスタよりも小さくしたものである。
【００６２】次に、本実施例の動作を遅延ゲート数が４
個（ｎ＝４）の場合を例にとって説明する。図８は本実
施例の分解能を示すためのタイミングチャート図であ
り、ｎ＝４の場合のタイミングチャートを示している。
図において、Ｋはゲートを構成するトランジスタサイズ
及びゲートに接続される配線による寄生容量等で決ま
る，遅延ゲート１のゲート遅延時間配線長依存性、Ｋ2
は同じく分離ゲート９のゲート遅延時間配線長依存性を
それぞれ表すものであり、Ｋ・ΔＬは遅延ゲート配線２
の配線長がΔＬの場合の遅延ゲート遅延時間の増分を、
またＫ2 ・ΔＬ2 は分離ゲート配線１０の配線長の増分
がΔＬ2 の場合の分離ゲート遅延時間の増分をそれぞれ
示すものである。
個（ｎ＝４）の場合を例にとって説明する。図８は本実
施例の分解能を示すためのタイミングチャート図であ
り、ｎ＝４の場合のタイミングチャートを示している。
図において、Ｋはゲートを構成するトランジスタサイズ
及びゲートに接続される配線による寄生容量等で決ま
る，遅延ゲート１のゲート遅延時間配線長依存性、Ｋ2
は同じく分離ゲート９のゲート遅延時間配線長依存性を
それぞれ表すものであり、Ｋ・ΔＬは遅延ゲート配線２
の配線長がΔＬの場合の遅延ゲート遅延時間の増分を、
またＫ2 ・ΔＬ2 は分離ゲート配線１０の配線長の増分
がΔＬ2 の場合の分離ゲート遅延時間の増分をそれぞれ
示すものである。
【００６３】ゲートチェーン１００に遅延すべき信号を
入力すると、該入力信号はゲートチェーン１００を構成
する各遅延ゲート１1 ，…，１4 により、tdi ＋Ｋ・Δ
Ｌずつ遅延される。一方、各遅延ゲート１1 ，…，１4
の出力は分離ゲート９1 ，…，９4 を介してｎ：１セレ
クタ１５０に与えられるが、分離ゲート配線１０1 ，
…，１０4 の配線長は前述のように順次ΔＬ2 ずつ短く
なるように設定されるので、 １段目の分離ゲート配線１０1 ：３ΔＬ2 ＋Δｌ ２段目の分離ゲート配線１０2 ：２ΔＬ2 ＋Δｌ ３段目の分離ゲート配線１０3 ：ΔＬ2 ＋Δｌ ４段目の分離ゲート配線１０4 ：Δｌ となり、各段の分離ゲート９1,…，９4 と分離ゲート配
線１０1,…，１０4 とによる遅延時間は入力側から順
に、 １段目：３Ｋ2 ・ΔＬ2 ＋（tp＋Ｋ2 ・Δｌ） ２段目：２Ｋ2 ・ΔＬ2 ＋（tp＋Ｋ2 ・Δｌ） ３段目：Ｋ2 ・ΔＬ2 ＋（tp＋Ｋ2 ・Δｌ） ４段目：tp＋Ｋ2 ・Δｌ と、Ｋ2 ・ΔＬ2 ずつ小さくなる。このため図８の最下
段に示すようにｎ：１セレクタ１５０の入力点では遅延
時間の増分ΔＴは、 ΔＴ＝tdi ＋Ｋ・ΔＬ−Ｋ2 ・ΔＬ2 となる。つまり、該遅延時間の増分ΔＴを負荷がないと
きの遅延ゲートの遅延時間tdi と等しくするためには、 Ｋ・ΔＬ＝Ｋ2 ・ΔＬ2 とすれば良いことになる。ここで、Ｋ＝βＫ2 とする
と、 ΔＬ2 ＝βΔＬ と表すことができる。
入力すると、該入力信号はゲートチェーン１００を構成
する各遅延ゲート１1 ，…，１4 により、tdi ＋Ｋ・Δ
Ｌずつ遅延される。一方、各遅延ゲート１1 ，…，１4
の出力は分離ゲート９1 ，…，９4 を介してｎ：１セレ
クタ１５０に与えられるが、分離ゲート配線１０1 ，
…，１０4 の配線長は前述のように順次ΔＬ2 ずつ短く
なるように設定されるので、 １段目の分離ゲート配線１０1 ：３ΔＬ2 ＋Δｌ ２段目の分離ゲート配線１０2 ：２ΔＬ2 ＋Δｌ ３段目の分離ゲート配線１０3 ：ΔＬ2 ＋Δｌ ４段目の分離ゲート配線１０4 ：Δｌ となり、各段の分離ゲート９1,…，９4 と分離ゲート配
線１０1,…，１０4 とによる遅延時間は入力側から順
に、 １段目：３Ｋ2 ・ΔＬ2 ＋（tp＋Ｋ2 ・Δｌ） ２段目：２Ｋ2 ・ΔＬ2 ＋（tp＋Ｋ2 ・Δｌ） ３段目：Ｋ2 ・ΔＬ2 ＋（tp＋Ｋ2 ・Δｌ） ４段目：tp＋Ｋ2 ・Δｌ と、Ｋ2 ・ΔＬ2 ずつ小さくなる。このため図８の最下
段に示すようにｎ：１セレクタ１５０の入力点では遅延
時間の増分ΔＴは、 ΔＴ＝tdi ＋Ｋ・ΔＬ−Ｋ2 ・ΔＬ2 となる。つまり、該遅延時間の増分ΔＴを負荷がないと
きの遅延ゲートの遅延時間tdi と等しくするためには、 Ｋ・ΔＬ＝Ｋ2 ・ΔＬ2 とすれば良いことになる。ここで、Ｋ＝βＫ2 とする
と、 ΔＬ2 ＝βΔＬ と表すことができる。
【００６４】ここで本実施例では分離ゲート９1 ，…，
９n を構成するトランジスタのサイズを遅延ゲート
１1 ，…，１n を構成するトランジスタよりも小さくし
ているのでＫ＜Ｋ2 ，つまりβ（＝Ｋ／Ｋ2 ）＜１とな
り、分離ゲート配線１０1,…，１０n の配線長の増分Δ
Ｌ2 を遅延ゲート配線１1,…，１n の配線長の増分ΔＬ
よりも短縮することができる。
９n を構成するトランジスタのサイズを遅延ゲート
１1 ，…，１n を構成するトランジスタよりも小さくし
ているのでＫ＜Ｋ2 ，つまりβ（＝Ｋ／Ｋ2 ）＜１とな
り、分離ゲート配線１０1,…，１０n の配線長の増分Δ
Ｌ2 を遅延ゲート配線１1,…，１n の配線長の増分ΔＬ
よりも短縮することができる。
【００６５】本実施例４においては、このような構成と
したので、上記実施例１と同等の効果，つまり配線遅延
により分解能が劣化することのない可変遅延回路が得ら
れるとともに、分離ゲート配線１０1,…，１０n の配線
長を短くすることができ、その結果、チップ面積の縮小
により製品コストの低減を図ることができる。
したので、上記実施例１と同等の効果，つまり配線遅延
により分解能が劣化することのない可変遅延回路が得ら
れるとともに、分離ゲート配線１０1,…，１０n の配線
長を短くすることができ、その結果、チップ面積の縮小
により製品コストの低減を図ることができる。
【００６６】実施例５．上記実施例１ないし４は、分解
能を劣化させることのない可変遅延回路を得ることがで
きるものではあるが、そのためには分離ゲート（又は反
転分離ゲート）をさらに備える必要があった。本実施例
５の可変遅延回路は、分解能を劣化させることのない可
変遅延回路であって、分離ゲートを必要としないもの，
つまり上記実施例１ないし４よりもさらに低い消費電力
で動作させることのできるものであり、図９に本発明の
第５の実施例による可変遅延回路図を示す。
能を劣化させることのない可変遅延回路を得ることがで
きるものではあるが、そのためには分離ゲート（又は反
転分離ゲート）をさらに備える必要があった。本実施例
５の可変遅延回路は、分解能を劣化させることのない可
変遅延回路であって、分離ゲートを必要としないもの，
つまり上記実施例１ないし４よりもさらに低い消費電力
で動作させることのできるものであり、図９に本発明の
第５の実施例による可変遅延回路図を示す。
【００６７】本実施例５は、遅延すべき信号を入力する
入力端子ＩＮと、該入力信号を一定時間遅延させるため
のｎ個の遅延ゲート１1 ，…，１n がそれぞれ遅延ゲー
ト配線２を介して相互に直列接続されてなるゲートチェ
ーン１００と、上記ｎ個の遅延ゲート１1 ，…，１n の
出力を入力して、そのうちのいずれか１つを選択出力す
るｎ：１セレクタ２００とにより構成されており、該
ｎ：１セレクタ２００は、ｊ個（ｊは２j-1 ≦ｎ≦２j
をみたす整数）のセレクト信号Ｓ1 ，…，Ｓj を入力す
るためのｊ個のセレクト信号入力端子ＩＮS1，…，ＩＮ
Sjと、上記ｊ個のセレクト信号Ｓ1 ，…，Ｓj をそれぞ
れ反転させてセレクト反転信号／Ｓ1 ，…，／Ｓj を生
成するためのｊ個の反転ゲート１５1，…，１５j と、
それぞれ、上記ｎ個の遅延ゲート１1 ，…，１n の出力
と、上記セレクト信号またはセレクト反転信号とを入力
とし、上記セレクト信号に応じていずれか１つだけアク
ティブ状態になる，ｎ個の（ｊ＋１）入力ＮＯＲ（以
降、分離ゲートと呼ぶ）１２1 ，…，１２n と、上記分
離ゲート１２1 ，…，１２n の出力を入力して、それら
の入力のＮＯＲを出力するｎ入力ＮＯＲ（以降選択ゲー
トと呼ぶ）１４と、上記分離ゲート１２1 ，…，１２n
と選択ゲート１４とを接続するための分離ゲート配線１
３1 ，…，１３n とにより構成されている。
入力端子ＩＮと、該入力信号を一定時間遅延させるため
のｎ個の遅延ゲート１1 ，…，１n がそれぞれ遅延ゲー
ト配線２を介して相互に直列接続されてなるゲートチェ
ーン１００と、上記ｎ個の遅延ゲート１1 ，…，１n の
出力を入力して、そのうちのいずれか１つを選択出力す
るｎ：１セレクタ２００とにより構成されており、該
ｎ：１セレクタ２００は、ｊ個（ｊは２j-1 ≦ｎ≦２j
をみたす整数）のセレクト信号Ｓ1 ，…，Ｓj を入力す
るためのｊ個のセレクト信号入力端子ＩＮS1，…，ＩＮ
Sjと、上記ｊ個のセレクト信号Ｓ1 ，…，Ｓj をそれぞ
れ反転させてセレクト反転信号／Ｓ1 ，…，／Ｓj を生
成するためのｊ個の反転ゲート１５1，…，１５j と、
それぞれ、上記ｎ個の遅延ゲート１1 ，…，１n の出力
と、上記セレクト信号またはセレクト反転信号とを入力
とし、上記セレクト信号に応じていずれか１つだけアク
ティブ状態になる，ｎ個の（ｊ＋１）入力ＮＯＲ（以
降、分離ゲートと呼ぶ）１２1 ，…，１２n と、上記分
離ゲート１２1 ，…，１２n の出力を入力して、それら
の入力のＮＯＲを出力するｎ入力ＮＯＲ（以降選択ゲー
トと呼ぶ）１４と、上記分離ゲート１２1 ，…，１２n
と選択ゲート１４とを接続するための分離ゲート配線１
３1 ，…，１３n とにより構成されている。
【００６８】ここで、上記遅延ゲート１1 ，…，１n の
各遅延時間をtdi 、上記ｎ：１セレクタ２００の分離ゲ
ート１２1 ，…，１２n の各遅延時間をtp、及び上記遅
延ゲート配線２の配線長をΔＬとする。
各遅延時間をtdi 、上記ｎ：１セレクタ２００の分離ゲ
ート１２1 ，…，１２n の各遅延時間をtp、及び上記遅
延ゲート配線２の配線長をΔＬとする。
【００６９】また、上記分離ゲート配線１３1 ，…，１
３n の配線長は信号入力側から順に、 １段目：（ｎ−１）・ΔＬ3 ＋Δｌ ２段目：（ｎ−２）・ΔＬ3 ＋Δｌ ３段目：（ｎ−３）・ΔＬ3 ＋Δｌ と順にΔＬ3 だけ短くなり、最後は ｎ段目：Δｌ となるように設定されている。
３n の配線長は信号入力側から順に、 １段目：（ｎ−１）・ΔＬ3 ＋Δｌ ２段目：（ｎ−２）・ΔＬ3 ＋Δｌ ３段目：（ｎ−３）・ΔＬ3 ＋Δｌ と順にΔＬ3 だけ短くなり、最後は ｎ段目：Δｌ となるように設定されている。
【００７０】以下、本実施例の動作を遅延ゲート数が４
個（ｎ＝４）の場合を例にとって説明する。図１０は本
実施例の分解能を示すためのタイミングチャート図であ
り、ｎ＝４の場合のタイミングチャートを示している。
図において、Ｋはゲートを構成するトランジスタサイズ
及びゲートに接続される配線による寄生容量等で決ま
る，遅延ゲート１のゲート遅延時間配線長依存性、Ｋ3
は同じく分離ゲート１２のゲート遅延時間配線長依存性
をそれぞれ表すものであり、Ｋ・ΔＬは遅延ゲート配線
２の配線長がΔＬの場合の遅延ゲートの遅延時間の増分
を、またＫ3 ・ΔＬ3 は分離ゲート配線１３の配線長の
増分がΔＬ3 の場合の分離ゲートの遅延時間の増分をそ
れぞれ示すものである。
個（ｎ＝４）の場合を例にとって説明する。図１０は本
実施例の分解能を示すためのタイミングチャート図であ
り、ｎ＝４の場合のタイミングチャートを示している。
図において、Ｋはゲートを構成するトランジスタサイズ
及びゲートに接続される配線による寄生容量等で決ま
る，遅延ゲート１のゲート遅延時間配線長依存性、Ｋ3
は同じく分離ゲート１２のゲート遅延時間配線長依存性
をそれぞれ表すものであり、Ｋ・ΔＬは遅延ゲート配線
２の配線長がΔＬの場合の遅延ゲートの遅延時間の増分
を、またＫ3 ・ΔＬ3 は分離ゲート配線１３の配線長の
増分がΔＬ3 の場合の分離ゲートの遅延時間の増分をそ
れぞれ示すものである。
【００７１】ゲートチェーン１００に遅延すべき信号を
入力すると、該入力信号はゲートチェーン１００を構成
する各遅延ゲート１1 ，…，１4 により、tdi ＋Ｋ・Δ
Ｌずつ遅延される。一方、各遅延ゲート１1 ，…，１4
の出力はｎ：１セレクタ２００の各分離ゲート１２1 ，
…，１２4 にそれぞれ与えられ、また該各分離ゲート１
２1 ，…，１２4 には、それぞれ、セレクト信号に応じ
ていずれか１つの分離ゲートがアクティブ状態になるよ
うにセレクト信号またはセレクト反転信号が入力されて
いる。そして、セレクト信号により選択された分離ゲー
トがアクティブ状態になると、該分離ゲートに入力して
いる遅延ゲート１の出力が反転されて出力されるが、分
離ゲート配線１３の配線長は前述のように順次ΔＬ3 ず
つ短くなるように設定されるので、 １段目の反転分離ゲート配線１３1 ：３ΔＬ3 ＋Δｌ ２段目の反転分離ゲート配線１３2 ：２ΔＬ3 ＋Δｌ ３段目の反転分離ゲート配線１３3 ：ΔＬ3 ＋Δｌ ４段目の反転分離ゲート配線１３4 ：Δｌ となり、各段の分離ゲート１２1,…，１２4 と分離ゲー
ト配線１３1,…，１３4とによる遅延時間は入力側から
順に、 １段目：３Ｋ3 ・ΔＬ3 ＋（tp＋Ｋ3 ・Δｌ） ２段目：２Ｋ3 ・ΔＬ3 ＋（tp＋Ｋ3 ・Δｌ） ３段目：Ｋ3 ・ΔＬ3 ＋（tp＋Ｋ3 ・Δｌ） ４段目：tp＋Ｋ3 ・Δｌ と、Ｋ3 ・ΔＬ3 ずつ小さくなる。このため図１０の最
下段に示すように選択ゲート１４の入力点では遅延時間
の増分ΔＴは、 ΔＴ＝tdi ＋Ｋ・ΔＬ−Ｋ3 ・ΔＬ3 となる。つまり、該遅延時間の増分ΔＴを負荷がないと
きの遅延ゲートの遅延時間tdi と等しくするためには、 Ｋ・ΔＬ＝Ｋ3 ・ΔＬ3 とすれば良いことになる。ここで、本実施例では分離ゲ
ート１２にＮＯＲ回路（上記実施例３の反転分離ゲート
に相当する。）を用いているので、ΔＬ3 は上記実施例
３で説明したように、ΔＬ＞ΔＬ3 である。
入力すると、該入力信号はゲートチェーン１００を構成
する各遅延ゲート１1 ，…，１4 により、tdi ＋Ｋ・Δ
Ｌずつ遅延される。一方、各遅延ゲート１1 ，…，１4
の出力はｎ：１セレクタ２００の各分離ゲート１２1 ，
…，１２4 にそれぞれ与えられ、また該各分離ゲート１
２1 ，…，１２4 には、それぞれ、セレクト信号に応じ
ていずれか１つの分離ゲートがアクティブ状態になるよ
うにセレクト信号またはセレクト反転信号が入力されて
いる。そして、セレクト信号により選択された分離ゲー
トがアクティブ状態になると、該分離ゲートに入力して
いる遅延ゲート１の出力が反転されて出力されるが、分
離ゲート配線１３の配線長は前述のように順次ΔＬ3 ず
つ短くなるように設定されるので、 １段目の反転分離ゲート配線１３1 ：３ΔＬ3 ＋Δｌ ２段目の反転分離ゲート配線１３2 ：２ΔＬ3 ＋Δｌ ３段目の反転分離ゲート配線１３3 ：ΔＬ3 ＋Δｌ ４段目の反転分離ゲート配線１３4 ：Δｌ となり、各段の分離ゲート１２1,…，１２4 と分離ゲー
ト配線１３1,…，１３4とによる遅延時間は入力側から
順に、 １段目：３Ｋ3 ・ΔＬ3 ＋（tp＋Ｋ3 ・Δｌ） ２段目：２Ｋ3 ・ΔＬ3 ＋（tp＋Ｋ3 ・Δｌ） ３段目：Ｋ3 ・ΔＬ3 ＋（tp＋Ｋ3 ・Δｌ） ４段目：tp＋Ｋ3 ・Δｌ と、Ｋ3 ・ΔＬ3 ずつ小さくなる。このため図１０の最
下段に示すように選択ゲート１４の入力点では遅延時間
の増分ΔＴは、 ΔＴ＝tdi ＋Ｋ・ΔＬ−Ｋ3 ・ΔＬ3 となる。つまり、該遅延時間の増分ΔＴを負荷がないと
きの遅延ゲートの遅延時間tdi と等しくするためには、 Ｋ・ΔＬ＝Ｋ3 ・ΔＬ3 とすれば良いことになる。ここで、本実施例では分離ゲ
ート１２にＮＯＲ回路（上記実施例３の反転分離ゲート
に相当する。）を用いているので、ΔＬ3 は上記実施例
３で説明したように、ΔＬ＞ΔＬ3 である。
【００７２】このような本実施例５では、ｎ：１セレク
タ２００を構成するＮＯＲ回路を、上記実施例１ないし
４で必要であった分離ゲート（または反転分離ゲート）
として共用するようにしたので、上記実施例１と同等の
効果を有する，つまり配線遅延により分解能が劣化する
ことのない，可変遅延回路が得られるとともに、回路の
構成部品点数を減らすことができ、その結果、製品コス
トの低減，消費電力の低減，及び集積度の向上を図るこ
とができる。
タ２００を構成するＮＯＲ回路を、上記実施例１ないし
４で必要であった分離ゲート（または反転分離ゲート）
として共用するようにしたので、上記実施例１と同等の
効果を有する，つまり配線遅延により分解能が劣化する
ことのない，可変遅延回路が得られるとともに、回路の
構成部品点数を減らすことができ、その結果、製品コス
トの低減，消費電力の低減，及び集積度の向上を図るこ
とができる。
【００７３】なお、本実施例５では、ｎ：１セレクタと
して分離ゲート及び選択ゲートともにＮＯＲ回路を用い
たものを示したが、本実施例はこの回路構成に限られる
ものではなく、その他のｎ：１セレクタ、例えば図１１
に示すように、上記分離ゲートをＯＲ回路，上記選択ゲ
ートをＡＮＤ回路で構成したものに適用してもよく、本
実施例と同様の効果を得ることができる。
して分離ゲート及び選択ゲートともにＮＯＲ回路を用い
たものを示したが、本実施例はこの回路構成に限られる
ものではなく、その他のｎ：１セレクタ、例えば図１１
に示すように、上記分離ゲートをＯＲ回路，上記選択ゲ
ートをＡＮＤ回路で構成したものに適用してもよく、本
実施例と同様の効果を得ることができる。
【００７４】実施例６．上記実施例１ないし５の可変遅
延回路は、分離ゲート配線の配線長を調節することによ
り、ゲートチェーンを構成する各遅延ゲートの配線遅延
による，可変遅延回路の分解能の劣化を防止するもので
あったが、配線遅延以外にも可変遅延回路の分解能を劣
化させる要因がある。例えば、ゲートを構成するトラン
ジスタのプロセス変動に起因するものである。つまり、
トランジスタのプロセスが変動すると、しきい値電圧Ｖ
th等が変化するのでゲートの遅延時間が変化することと
なり、可変遅延回路の分解能及び最大可変幅が変化して
しまう。本実施例６の可変遅延回路は、上記実施例１な
いし５の可変遅延回路において、さらにトランジスタの
プロセス変動に起因する遅延時間変化をも打ち消すこと
ができるものであり、図１２に本発明の第６の実施例に
よる可変遅延回路図を示す。
延回路は、分離ゲート配線の配線長を調節することによ
り、ゲートチェーンを構成する各遅延ゲートの配線遅延
による，可変遅延回路の分解能の劣化を防止するもので
あったが、配線遅延以外にも可変遅延回路の分解能を劣
化させる要因がある。例えば、ゲートを構成するトラン
ジスタのプロセス変動に起因するものである。つまり、
トランジスタのプロセスが変動すると、しきい値電圧Ｖ
th等が変化するのでゲートの遅延時間が変化することと
なり、可変遅延回路の分解能及び最大可変幅が変化して
しまう。本実施例６の可変遅延回路は、上記実施例１な
いし５の可変遅延回路において、さらにトランジスタの
プロセス変動に起因する遅延時間変化をも打ち消すこと
ができるものであり、図１２に本発明の第６の実施例に
よる可変遅延回路図を示す。
【００７５】本実施例６の可変遅延回路は、上記実施例
１の可変遅延回路（図１）における分離ゲート配線
４1 ，…，４n を、１６1 ，…，１６n に置き換えて構
成したものである。
１の可変遅延回路（図１）における分離ゲート配線
４1 ，…，４n を、１６1 ，…，１６n に置き換えて構
成したものである。
【００７６】次に、本実施例の動作を遅延ゲート数が４
個（ｎ＝４）の場合を例にとって説明する。図１３は本
実施例の分解能を示すためのタイミングチャート図であ
り、ｎ＝４の場合のタイミングチャートを示している。
図において、tdi は各遅延ゲート１1 ，…，１n の遅延
時間、tpは分離ゲート３1 ，…，３n の各遅延時間、Δ
Ｌは遅延ゲート配線２の配線長、Ｋはゲートを構成する
トランジスタサイズ及びゲートに接続される配線による
寄生容量等で決まる，ゲート遅延時間の配線長依存性、
つまり配線長１ｍｍあたりの遅延時間の増分を表すもの
であり、γはプロセス変動によるゲート遅延tdi の変化
の割合、εはゲート遅延時間の配線長依存性Ｋのプロセ
ス変動による変化の割合である。また、分離ゲート配線
の配線長の増分は、入力側から順に（ΔＬ＋ΔＬ4 ）ず
つ短くなっており、最後はΔｌとなっている。つまり、 １段目の分離ゲート配線１６1 ：３（ΔＬ＋ΔＬ4 ）＋Δｌ ２段目の分離ゲート配線１６2 ：２（ΔＬ＋ΔＬ4 ）＋Δｌ ３段目の分離ゲート配線１６3 ：（ΔＬ＋ΔＬ4 ）＋Δｌ ４段目の分離ゲート配線１６4 ：Δｌ となっている。
個（ｎ＝４）の場合を例にとって説明する。図１３は本
実施例の分解能を示すためのタイミングチャート図であ
り、ｎ＝４の場合のタイミングチャートを示している。
図において、tdi は各遅延ゲート１1 ，…，１n の遅延
時間、tpは分離ゲート３1 ，…，３n の各遅延時間、Δ
Ｌは遅延ゲート配線２の配線長、Ｋはゲートを構成する
トランジスタサイズ及びゲートに接続される配線による
寄生容量等で決まる，ゲート遅延時間の配線長依存性、
つまり配線長１ｍｍあたりの遅延時間の増分を表すもの
であり、γはプロセス変動によるゲート遅延tdi の変化
の割合、εはゲート遅延時間の配線長依存性Ｋのプロセ
ス変動による変化の割合である。また、分離ゲート配線
の配線長の増分は、入力側から順に（ΔＬ＋ΔＬ4 ）ず
つ短くなっており、最後はΔｌとなっている。つまり、 １段目の分離ゲート配線１６1 ：３（ΔＬ＋ΔＬ4 ）＋Δｌ ２段目の分離ゲート配線１６2 ：２（ΔＬ＋ΔＬ4 ）＋Δｌ ３段目の分離ゲート配線１６3 ：（ΔＬ＋ΔＬ4 ）＋Δｌ ４段目の分離ゲート配線１６4 ：Δｌ となっている。
【００７７】本実施例６の可変遅延回路の動作は上記実
施例１の可変遅延回路と同様であり、図１３最下段に示
すようにｎ：１セレクタ１５０の入力時点での遅延時間
の増分ΔＴは、 ΔＴ＝（１＋γ）tdi −（１＋ε）Ｋ・ΔＬ4 となる。ここで、該遅延時間の増分ΔＴを上記実施例１
と同様、負荷がないときの遅延ゲートの遅延時間tdi と
等しくするには、 ΔＬ4 ＝〔γ／（１＋ε）〕（tdi ／Ｋ） とすればよいことになる。つまり、分離ゲート配線の配
線長の増分を、上記実施例１の可変遅延回路における，
分離ゲート配線の配線長の増分にさらにΔＬ4 を加えた
ものとすることにより、プロセス変動による遅延変動を
も打ち消すことができる。
施例１の可変遅延回路と同様であり、図１３最下段に示
すようにｎ：１セレクタ１５０の入力時点での遅延時間
の増分ΔＴは、 ΔＴ＝（１＋γ）tdi −（１＋ε）Ｋ・ΔＬ4 となる。ここで、該遅延時間の増分ΔＴを上記実施例１
と同様、負荷がないときの遅延ゲートの遅延時間tdi と
等しくするには、 ΔＬ4 ＝〔γ／（１＋ε）〕（tdi ／Ｋ） とすればよいことになる。つまり、分離ゲート配線の配
線長の増分を、上記実施例１の可変遅延回路における，
分離ゲート配線の配線長の増分にさらにΔＬ4 を加えた
ものとすることにより、プロセス変動による遅延変動を
も打ち消すことができる。
【００７８】なお、本実施例６においては、上記実施例
１の可変遅延回路（図１）における分離ゲート配線
４1 ，…，４n を１６1 ，…，１６n に置き換えて構成
したものを示したが、分離ゲート配線としてトランジス
タのプロセス変動に起因する遅延時間変化を打ち消すた
めの配線長を付加した配線長を持つ配線を用いることは
上記実施例１ないし５のいずれの可変遅延回路に適用し
てもよく、本実施例と同様の効果を得ることができる。
１の可変遅延回路（図１）における分離ゲート配線
４1 ，…，４n を１６1 ，…，１６n に置き換えて構成
したものを示したが、分離ゲート配線としてトランジス
タのプロセス変動に起因する遅延時間変化を打ち消すた
めの配線長を付加した配線長を持つ配線を用いることは
上記実施例１ないし５のいずれの可変遅延回路に適用し
てもよく、本実施例と同様の効果を得ることができる。
【００７９】さらに、本実施例６では、プロセス変動に
よる遅延時間変動について説明したが、これは温度変動
あるいは電源電圧の変動等，他の要因による遅延時間変
動に適用してもよく、本実施例と同様の効果を得ること
ができる。
よる遅延時間変動について説明したが、これは温度変動
あるいは電源電圧の変動等，他の要因による遅延時間変
動に適用してもよく、本実施例と同様の効果を得ること
ができる。
【００８０】実施例７．本発明の第７の実施例による可
変遅延回路を図１４に示す。本実施例７は、遅延すべき
信号を入力する入力端子ＩＮと、該入力信号を一定時間
遅延させるためのｎ個の遅延ゲート１1 ，…，１n がそ
れぞれ遅延ゲート配線２を介して相互に直列接続されて
なるゲートチェーン１００と、該ゲートチェーン１００
の各接続点に入力が接続されたｎ個の分離回路２０
1 …，２０n と、該分離回路２０1 …，２０n の２ｎ個
の出力を入力して、いずれか１つを選択出力する２ｎ：
１セレクタ２５０と、２ｎ：１セレクタ２５０を制御す
るためのセレクト信号発生回路２５１とにより構成さ
れ、上記分離回路２０k （１≦ｋ≦ｎ）は、分離ゲート
２１k と一端が該分離ゲート２１k の出力に接続され他
端が上記２ｎ：１セレクタ２５０の入力に接続される分
離ゲート出力配線２３k とによりなる第１の分離系統
と、分離ゲート２２kと一端が該分離ゲート２２k の出
力に接続され他端が上記２ｎ：１セレクタ２５０の入力
に接続される分離ゲート出力配線２４k とによりなる第
２の分離系統とにより構成され、上記分離ゲート２
１k ，２２k の入力は共に上記遅延ゲート１k の出力に
接続されている。
変遅延回路を図１４に示す。本実施例７は、遅延すべき
信号を入力する入力端子ＩＮと、該入力信号を一定時間
遅延させるためのｎ個の遅延ゲート１1 ，…，１n がそ
れぞれ遅延ゲート配線２を介して相互に直列接続されて
なるゲートチェーン１００と、該ゲートチェーン１００
の各接続点に入力が接続されたｎ個の分離回路２０
1 …，２０n と、該分離回路２０1 …，２０n の２ｎ個
の出力を入力して、いずれか１つを選択出力する２ｎ：
１セレクタ２５０と、２ｎ：１セレクタ２５０を制御す
るためのセレクト信号発生回路２５１とにより構成さ
れ、上記分離回路２０k （１≦ｋ≦ｎ）は、分離ゲート
２１k と一端が該分離ゲート２１k の出力に接続され他
端が上記２ｎ：１セレクタ２５０の入力に接続される分
離ゲート出力配線２３k とによりなる第１の分離系統
と、分離ゲート２２kと一端が該分離ゲート２２k の出
力に接続され他端が上記２ｎ：１セレクタ２５０の入力
に接続される分離ゲート出力配線２４k とによりなる第
２の分離系統とにより構成され、上記分離ゲート２
１k ，２２k の入力は共に上記遅延ゲート１k の出力に
接続されている。
【００８１】ここで、上記遅延ゲート１1 ，…，１n の
各遅延時間をtdi 、上記分離ゲート２１1 ，…，２１n
及び２２1 ，…，２２n の各遅延時間をtp、及び上記遅
延ゲート配線２の配線長をΔＬとする。
各遅延時間をtdi 、上記分離ゲート２１1 ，…，２１n
及び２２1 ，…，２２n の各遅延時間をtp、及び上記遅
延ゲート配線２の配線長をΔＬとする。
【００８２】また、分離ゲート配線２３1 ，…，２３n
の配線長は信号入力側から順に、 １段目：（ｎ−１）ΔＬ＋Δｌ ２段目：（ｎ−２）ΔＬ＋Δｌ ３段目：（ｎ−３）ΔＬ＋Δｌ と順にΔＬだけ短くなり、最後は ｎ段目：Δｌ となるように設定されており、分離ゲート配線２４1 ，
…，２４n の配線長は信号入力側から順に、 １段目：（ｎ−１）ΔＬ＋Δｌ＋Ｄ （但しＤは正の
数） ２段目：（ｎ−２）ΔＬ＋Δｌ＋Ｄ ３段目：（ｎ−３）ΔＬ＋Δｌ＋Ｄ ・・・ ・・・ ｎ段目：Δｌ＋Ｄ と設定されている。
の配線長は信号入力側から順に、 １段目：（ｎ−１）ΔＬ＋Δｌ ２段目：（ｎ−２）ΔＬ＋Δｌ ３段目：（ｎ−３）ΔＬ＋Δｌ と順にΔＬだけ短くなり、最後は ｎ段目：Δｌ となるように設定されており、分離ゲート配線２４1 ，
…，２４n の配線長は信号入力側から順に、 １段目：（ｎ−１）ΔＬ＋Δｌ＋Ｄ （但しＤは正の
数） ２段目：（ｎ−２）ΔＬ＋Δｌ＋Ｄ ３段目：（ｎ−３）ΔＬ＋Δｌ＋Ｄ ・・・ ・・・ ｎ段目：Δｌ＋Ｄ と設定されている。
【００８３】つまり、本実施例７の可変遅延回路は、上
記実施例１の可変遅延回路において、各遅延ゲート
１1 ，…，１n の出力を入力する分離ゲートを並列に２
個設け、該分離ゲートとセレクタとの接続を、相互に配
線長の異なる分離ゲート配線で行なったものである。
記実施例１の可変遅延回路において、各遅延ゲート
１1 ，…，１n の出力を入力する分離ゲートを並列に２
個設け、該分離ゲートとセレクタとの接続を、相互に配
線長の異なる分離ゲート配線で行なったものである。
【００８４】次に、本実施例の動作を遅延ゲート数が４
個（ｎ＝４）の場合を例にとって説明する。図１５は本
実施例の分解能を示すためのタイミングチャート図であ
り、ｎ＝４の場合のタイミングチャートを示している。
図において、Ｋはゲートを構成するトランジスタサイズ
及びゲートに接続される配線による寄生容量等で決ま
る，ゲート遅延時間の配線長依存性、つまり配線長１ｍ
ｍあたりの遅延時間の増分を表すものであり、Ｋ・ΔＬ
は遅延ゲート配線の配線長がΔＬの場合のゲート遅延時
間の増分を示すものである。
個（ｎ＝４）の場合を例にとって説明する。図１５は本
実施例の分解能を示すためのタイミングチャート図であ
り、ｎ＝４の場合のタイミングチャートを示している。
図において、Ｋはゲートを構成するトランジスタサイズ
及びゲートに接続される配線による寄生容量等で決ま
る，ゲート遅延時間の配線長依存性、つまり配線長１ｍ
ｍあたりの遅延時間の増分を表すものであり、Ｋ・ΔＬ
は遅延ゲート配線の配線長がΔＬの場合のゲート遅延時
間の増分を示すものである。
【００８５】ゲートチェーン１００に遅延すべき信号を
入力すると、該入力信号はゲートチェーン１００を構成
する各遅延ゲート１1 ，…，１4 により、tdi ＋Ｋ・Δ
Ｌずつ遅延される。一方、各遅延ゲート１1 ，…，１4
の出力は分離回路２０1 …，２０4 を介して２ｎ：１セ
レクタ２５０に与えられるが、各分離回路２０1 …，２
０4 における分離ゲート配線２３1 ，…，２３4 及び２
４1 ，…，２４4 の出力配線長は前述のようにそれぞれ
順次ΔＬずつ短くなるように設定されるので、 １段目分離回路２０1 の分離ゲート配線２３1 ：３ΔＬ＋Δｌ ２４1 ：３ΔＬ＋Δｌ＋Ｄ ２段目分離回路２０2 の分離ゲート配線２３2 ：２ΔＬ＋Δｌ ２４2 ：２ΔＬ＋Δｌ＋Ｄ ３段目分離回路２０3 の分離ゲート配線２３3 ：ΔＬ＋Δｌ ２４3 ：ΔＬ＋Δｌ＋Ｄ ４段目分離回路２０4 の分離ゲート配線２３4 ：Δｌ ２４4 ：Δｌ＋Ｄ となっており、各段の分離回路２０1 ，…，２０4 の第
１，第２分離系統による遅延時間は入力側から順に、 １段目分離回路２０1 第１分離系統：３Ｋ・ΔＬ＋（tp＋Ｋ・Δｌ） 第２分離系統：３Ｋ・ΔＬ＋（tp＋Ｋ（Δｌ＋Ｄ）） ２段目分離回路２０2 第１分離系統：２Ｋ・ΔＬ＋（tp＋Ｋ・Δｌ） 第２分離系統：２Ｋ・ΔＬ＋（tp＋Ｋ（Δｌ＋Ｄ）） ３段目分離回路２０3 第１分離系統：Ｋ・ΔＬ＋（tp＋Ｋ・Δｌ） 第２分離系統：Ｋ・ΔＬ＋（tp＋Ｋ（Δｌ＋Ｄ）） ４段目分離回路２０4 第１分離系統：tp＋Ｋ・Δｌ 第２分離系統：tp＋Ｋ（Δｌ＋Ｄ） となる。このため図１４の最下段に示すように２ｎ：１
セレクタ２５０の入力点では遅延時間の増分ΔＴは、 ΔＴ＝Ｋ・Ｄ 又は、 ΔＴ＝tdi −Ｋ・Ｄ となる。
入力すると、該入力信号はゲートチェーン１００を構成
する各遅延ゲート１1 ，…，１4 により、tdi ＋Ｋ・Δ
Ｌずつ遅延される。一方、各遅延ゲート１1 ，…，１4
の出力は分離回路２０1 …，２０4 を介して２ｎ：１セ
レクタ２５０に与えられるが、各分離回路２０1 …，２
０4 における分離ゲート配線２３1 ，…，２３4 及び２
４1 ，…，２４4 の出力配線長は前述のようにそれぞれ
順次ΔＬずつ短くなるように設定されるので、 １段目分離回路２０1 の分離ゲート配線２３1 ：３ΔＬ＋Δｌ ２４1 ：３ΔＬ＋Δｌ＋Ｄ ２段目分離回路２０2 の分離ゲート配線２３2 ：２ΔＬ＋Δｌ ２４2 ：２ΔＬ＋Δｌ＋Ｄ ３段目分離回路２０3 の分離ゲート配線２３3 ：ΔＬ＋Δｌ ２４3 ：ΔＬ＋Δｌ＋Ｄ ４段目分離回路２０4 の分離ゲート配線２３4 ：Δｌ ２４4 ：Δｌ＋Ｄ となっており、各段の分離回路２０1 ，…，２０4 の第
１，第２分離系統による遅延時間は入力側から順に、 １段目分離回路２０1 第１分離系統：３Ｋ・ΔＬ＋（tp＋Ｋ・Δｌ） 第２分離系統：３Ｋ・ΔＬ＋（tp＋Ｋ（Δｌ＋Ｄ）） ２段目分離回路２０2 第１分離系統：２Ｋ・ΔＬ＋（tp＋Ｋ・Δｌ） 第２分離系統：２Ｋ・ΔＬ＋（tp＋Ｋ（Δｌ＋Ｄ）） ３段目分離回路２０3 第１分離系統：Ｋ・ΔＬ＋（tp＋Ｋ・Δｌ） 第２分離系統：Ｋ・ΔＬ＋（tp＋Ｋ（Δｌ＋Ｄ）） ４段目分離回路２０4 第１分離系統：tp＋Ｋ・Δｌ 第２分離系統：tp＋Ｋ（Δｌ＋Ｄ） となる。このため図１４の最下段に示すように２ｎ：１
セレクタ２５０の入力点では遅延時間の増分ΔＴは、 ΔＴ＝Ｋ・Ｄ 又は、 ΔＴ＝tdi −Ｋ・Ｄ となる。
【００８６】本実施例７においては、このような構成と
したので、可変遅延回路を構成する遅延ゲートの段数を
増やすことなく、その分解能をより向上させることがで
きる。
したので、可変遅延回路を構成する遅延ゲートの段数を
増やすことなく、その分解能をより向上させることがで
きる。
【００８７】なお、本実施例では各遅延ゲートの出力を
２個の分離系統を有する分離回路に入力するようにした
が、各遅延ゲートの出力をｍ個の分離系統を有する分離
回路に入力して（ｎ×ｍ）：１セレクタによって遅延デ
ータをセレクトすることも可能であり、かかる場合は遅
延時間の増分をtdi ／ｍにすることができ、可変遅延回
路の分解能をより向上させることができる。
２個の分離系統を有する分離回路に入力するようにした
が、各遅延ゲートの出力をｍ個の分離系統を有する分離
回路に入力して（ｎ×ｍ）：１セレクタによって遅延デ
ータをセレクトすることも可能であり、かかる場合は遅
延時間の増分をtdi ／ｍにすることができ、可変遅延回
路の分解能をより向上させることができる。
【００８８】実施例８．本発明の第８の実施例による可
変遅延回路を図１６に示す。本実施例８は、遅延すべき
信号を入力する入力端子ＩＮと、該入力信号を一定時間
遅延させるためのｎ個の遅延ゲート１1 ，…，１n がそ
れぞれ遅延ゲート配線２を介して相互に直列接続されて
なるゲートチェーン１００と、該ゲートチェーン１００
の各接続点に入力が接続され、それぞれ第１，第２の分
離系統をもつｎ個の分離回路３０1 ，…，３０n と、該
分離回路３０1 ，…，３０n の第１，第２の分離系統の
出力をそれぞれ入力してそのうちのいずれか１つを選択
出力するｎ：１セレクタ１５５，１６０と、ｎ：１セレ
クタ１５５，１６０をそれぞれ制御するためのセレクト
信号発生回路１５６，１６１と、ｎ：１セレクタ１５
５，１６０の出力を入力してそのいずれかを出力するス
イッチ回路１６５と、スイッチ回路１６５を制御するた
めのスイッチ信号発生回路１６６とにより構成され、外
部からの信号により遅延分解能を選択することができる
ようにしたものであり、上記分離回路３０k （１≦ｋ≦
ｎ）は、分離ゲート３１k と一端が該分離ゲート３１k
の出力に接続され他端が上記ｎ：１セレクタ１５５の入
力に接続される分離ゲート出力配線３３k とによりなる
第１の分離系統と、分離ゲート３２k と一端が該分離ゲ
ート３２k の出力に接続され他端が上記ｎ：１セレクタ
１６０の入力に接続される分離ゲート出力配線３４k と
によりなる第２の分離系統とにより構成され、上記分離
ゲート３１k ，３２k の入力は共に上記遅延ゲート１k
の出力に接続されている。
変遅延回路を図１６に示す。本実施例８は、遅延すべき
信号を入力する入力端子ＩＮと、該入力信号を一定時間
遅延させるためのｎ個の遅延ゲート１1 ，…，１n がそ
れぞれ遅延ゲート配線２を介して相互に直列接続されて
なるゲートチェーン１００と、該ゲートチェーン１００
の各接続点に入力が接続され、それぞれ第１，第２の分
離系統をもつｎ個の分離回路３０1 ，…，３０n と、該
分離回路３０1 ，…，３０n の第１，第２の分離系統の
出力をそれぞれ入力してそのうちのいずれか１つを選択
出力するｎ：１セレクタ１５５，１６０と、ｎ：１セレ
クタ１５５，１６０をそれぞれ制御するためのセレクト
信号発生回路１５６，１６１と、ｎ：１セレクタ１５
５，１６０の出力を入力してそのいずれかを出力するス
イッチ回路１６５と、スイッチ回路１６５を制御するた
めのスイッチ信号発生回路１６６とにより構成され、外
部からの信号により遅延分解能を選択することができる
ようにしたものであり、上記分離回路３０k （１≦ｋ≦
ｎ）は、分離ゲート３１k と一端が該分離ゲート３１k
の出力に接続され他端が上記ｎ：１セレクタ１５５の入
力に接続される分離ゲート出力配線３３k とによりなる
第１の分離系統と、分離ゲート３２k と一端が該分離ゲ
ート３２k の出力に接続され他端が上記ｎ：１セレクタ
１６０の入力に接続される分離ゲート出力配線３４k と
によりなる第２の分離系統とにより構成され、上記分離
ゲート３１k ，３２k の入力は共に上記遅延ゲート１k
の出力に接続されている。
【００８９】ここで、上記遅延ゲート１1 ，…，１n の
各遅延時間をtdi 、上記分離ゲート３１1 ，…，３１n
及び３２1 ，…，３２n の各遅延時間をtp、及び上記遅
延ゲート配線２の配線長をΔＬとする。
各遅延時間をtdi 、上記分離ゲート３１1 ，…，３１n
及び３２1 ，…，３２n の各遅延時間をtp、及び上記遅
延ゲート配線２の配線長をΔＬとする。
【００９０】また、分離ゲート配線３３1 ，…，３３n
の配線長は信号入力側から順に、 １段目：（ｎ−１）ΔＬ＋Δｌ ２段目：（ｎ−２）ΔＬ＋Δｌ ３段目：（ｎ−３）ΔＬ＋Δｌ と順にΔＬだけ短くなり、最後は ｎ段目：Δｌ となるように設定されており、分離ゲート配線３４1 ，
…，３４n の配線長は信号入力側から順に、 １段目：（ｎ−１）ΔＬ5 ＋Δｌ ２段目：（ｎ−２）ΔＬ5 ＋Δｌ ３段目：（ｎ−３）ΔＬ5 ＋Δｌ ・・・ ・・・ ｎ段目：Δｌ と順にΔＬ5 ずつ短くなるように設定されている。
の配線長は信号入力側から順に、 １段目：（ｎ−１）ΔＬ＋Δｌ ２段目：（ｎ−２）ΔＬ＋Δｌ ３段目：（ｎ−３）ΔＬ＋Δｌ と順にΔＬだけ短くなり、最後は ｎ段目：Δｌ となるように設定されており、分離ゲート配線３４1 ，
…，３４n の配線長は信号入力側から順に、 １段目：（ｎ−１）ΔＬ5 ＋Δｌ ２段目：（ｎ−２）ΔＬ5 ＋Δｌ ３段目：（ｎ−３）ΔＬ5 ＋Δｌ ・・・ ・・・ ｎ段目：Δｌ と順にΔＬ5 ずつ短くなるように設定されている。
【００９１】次に、本実施例の動作を遅延ゲート数が４
個（ｎ＝４）の場合を例にとって説明する。図１７は本
実施例の分解能を示すためのタイミングチャート図であ
り、ｎ＝４の場合のタイミングチャートを示している。
図において、Ｋはゲートを構成するトランジスタサイズ
及びゲートに接続される配線による寄生容量等で決ま
る，ゲート遅延時間の配線長依存性、つまり配線長１ｍ
ｍあたりの遅延時間の増分を表すものであり、Ｋ・ΔＬ
は遅延ゲート配線２の配線長がΔＬの場合のゲート遅延
時間の増分を示すものである。
個（ｎ＝４）の場合を例にとって説明する。図１７は本
実施例の分解能を示すためのタイミングチャート図であ
り、ｎ＝４の場合のタイミングチャートを示している。
図において、Ｋはゲートを構成するトランジスタサイズ
及びゲートに接続される配線による寄生容量等で決ま
る，ゲート遅延時間の配線長依存性、つまり配線長１ｍ
ｍあたりの遅延時間の増分を表すものであり、Ｋ・ΔＬ
は遅延ゲート配線２の配線長がΔＬの場合のゲート遅延
時間の増分を示すものである。
【００９２】ゲートチェーン１００に遅延すべき信号を
入力すると、該入力信号はゲートチェーン１００を構成
する各遅延ゲート１1 ，…，１4 により、tdi ＋Ｋ・Δ
Ｌずつ遅延される。一方、各遅延ゲート１1 ，…，１4
の出力は分離回路３０1 …，３０4 の第１分離系統を介
してｎ：１セレクタ１５５に、第２分離系統を介して
ｎ：１セレクタ１６０にそれぞれ与えられるが、各分離
回路３０1 …，３０4 における分離ゲート配線３３1 ，
…，３３4 及び３４1 ，…，３４4 の出力配線長は前述
のようにそれぞれΔＬまたはΔＬ5 ずつ短くなるように
設定されるので、 １段目分離回路３０1 の分離ゲート配線３３1 ：３ΔＬ＋Δｌ ３４1 ：３ΔＬ5 ＋Δｌ ２段目分離回路３０2 の分離ゲート配線３３2 ：２ΔＬ＋Δｌ ３４2 ：２ΔＬ5 ＋Δｌ ３段目分離回路３０3 の分離ゲート配線３３3 ：ΔＬ＋Δｌ ３４3 ：ΔＬ5 ＋Δｌ ４段目分離回路３０4 の分離ゲート配線３３4 ：Δｌ ３４4 ：Δｌ となっており、各段の分離回路３０1 ，…，３０4 の第
１，第２分離系統による遅延時間は入力側から順に、 第１分離系統 １段目分離回路３０1 ：３Ｋ・ΔＬ＋（tp＋Ｋ・Δｌ） ２段目分離回路３０2 ：２Ｋ・ΔＬ＋（tp＋Ｋ・Δｌ） ３段目分離回路３０3 ：Ｋ・ΔＬ＋（tp＋Ｋ・Δｌ） ４段目分離回路３０4 ：tp＋Ｋ・Δｌ 第２分離系統 １段目分離回路３０1 ：３Ｋ・ΔＬ5 ＋（tp＋Ｋ・Δｌ） ２段目分離回路３０2 ：２Ｋ・ΔＬ5 ＋（tp＋Ｋ・Δｌ） ３段目分離回路３０3 ：Ｋ・ΔＬ5 ＋（tp＋Ｋ・Δｌ） ４段目分離回路３０4 ：tp＋Ｋ・Δｌ となる。そのため図１６の最下段に示すようにｎ：１セ
レクタ１５５の入力点での遅延時間の増分ΔＴ1 （第１
分離系統）は、 ΔＴ1 ＝tdi となり、ｎ：１セレクタ１６０の入力点での遅延時間の
増分ΔＴ2 （第２分離系統）は、 ΔＴ2 ＝tdi −Ｋ（ΔＬ5 −ΔＬ） となり、スイッチ回路１６５により、第１分離系統また
は第２分離系統のいずれを選択するかによって遅延分解
能を変えることができる。
入力すると、該入力信号はゲートチェーン１００を構成
する各遅延ゲート１1 ，…，１4 により、tdi ＋Ｋ・Δ
Ｌずつ遅延される。一方、各遅延ゲート１1 ，…，１4
の出力は分離回路３０1 …，３０4 の第１分離系統を介
してｎ：１セレクタ１５５に、第２分離系統を介して
ｎ：１セレクタ１６０にそれぞれ与えられるが、各分離
回路３０1 …，３０4 における分離ゲート配線３３1 ，
…，３３4 及び３４1 ，…，３４4 の出力配線長は前述
のようにそれぞれΔＬまたはΔＬ5 ずつ短くなるように
設定されるので、 １段目分離回路３０1 の分離ゲート配線３３1 ：３ΔＬ＋Δｌ ３４1 ：３ΔＬ5 ＋Δｌ ２段目分離回路３０2 の分離ゲート配線３３2 ：２ΔＬ＋Δｌ ３４2 ：２ΔＬ5 ＋Δｌ ３段目分離回路３０3 の分離ゲート配線３３3 ：ΔＬ＋Δｌ ３４3 ：ΔＬ5 ＋Δｌ ４段目分離回路３０4 の分離ゲート配線３３4 ：Δｌ ３４4 ：Δｌ となっており、各段の分離回路３０1 ，…，３０4 の第
１，第２分離系統による遅延時間は入力側から順に、 第１分離系統 １段目分離回路３０1 ：３Ｋ・ΔＬ＋（tp＋Ｋ・Δｌ） ２段目分離回路３０2 ：２Ｋ・ΔＬ＋（tp＋Ｋ・Δｌ） ３段目分離回路３０3 ：Ｋ・ΔＬ＋（tp＋Ｋ・Δｌ） ４段目分離回路３０4 ：tp＋Ｋ・Δｌ 第２分離系統 １段目分離回路３０1 ：３Ｋ・ΔＬ5 ＋（tp＋Ｋ・Δｌ） ２段目分離回路３０2 ：２Ｋ・ΔＬ5 ＋（tp＋Ｋ・Δｌ） ３段目分離回路３０3 ：Ｋ・ΔＬ5 ＋（tp＋Ｋ・Δｌ） ４段目分離回路３０4 ：tp＋Ｋ・Δｌ となる。そのため図１６の最下段に示すようにｎ：１セ
レクタ１５５の入力点での遅延時間の増分ΔＴ1 （第１
分離系統）は、 ΔＴ1 ＝tdi となり、ｎ：１セレクタ１６０の入力点での遅延時間の
増分ΔＴ2 （第２分離系統）は、 ΔＴ2 ＝tdi −Ｋ（ΔＬ5 −ΔＬ） となり、スイッチ回路１６５により、第１分離系統また
は第２分離系統のいずれを選択するかによって遅延分解
能を変えることができる。
【００９３】本実施例８においては、このような構成と
したので、１つの可変遅延回路で異なる分解能を選択す
ることができる。
したので、１つの可変遅延回路で異なる分解能を選択す
ることができる。
【００９４】なお、本実施例８では各遅延ゲートの出力
を２個の分離系統を有する分離回路に入力するようにし
たが、各遅延ゲートの出力をｍ個の分離系統を有する分
離回路に入力して、各分離系統の出力をそれぞれｍ個の
ｎ：１セレクタに入力し、該ｍ個のｎ：１セレクタの出
力をスイッチ回路により選択することも可能であり、か
かる場合は遅延分解能をｍ種類設定することができる。
を２個の分離系統を有する分離回路に入力するようにし
たが、各遅延ゲートの出力をｍ個の分離系統を有する分
離回路に入力して、各分離系統の出力をそれぞれｍ個の
ｎ：１セレクタに入力し、該ｍ個のｎ：１セレクタの出
力をスイッチ回路により選択することも可能であり、か
かる場合は遅延分解能をｍ種類設定することができる。
【００９５】また、上記実施例１ないし８の説明に当た
っては簡便のため、ゲートチェーン１００の各遅延ゲー
トを接続する遅延ゲート配線２（各遅延ゲートを接続す
るための配線及び各遅延ゲートと分離ゲートとを接続す
るための配線）の配線長を全て一定として説明したが、
レイアウト等の回路構成の問題により各遅延ゲート配線
の配線長をそれぞれ異なるようにする必要がある場合で
も本発明の有効性が損なわれることはない。このような
場合には各遅延ゲート配線の配線長に応じた配線長をも
つ分離ゲート配線を、それぞれの分離ゲートに付加すれ
ばよい。
っては簡便のため、ゲートチェーン１００の各遅延ゲー
トを接続する遅延ゲート配線２（各遅延ゲートを接続す
るための配線及び各遅延ゲートと分離ゲートとを接続す
るための配線）の配線長を全て一定として説明したが、
レイアウト等の回路構成の問題により各遅延ゲート配線
の配線長をそれぞれ異なるようにする必要がある場合で
も本発明の有効性が損なわれることはない。このような
場合には各遅延ゲート配線の配線長に応じた配線長をも
つ分離ゲート配線を、それぞれの分離ゲートに付加すれ
ばよい。
【００９６】
【発明の効果】以上のように、この発明（請求項１）に
かかる可変遅延回路によれば、第１ないし第ｎ（ｎは２
以上の整数）の遅延ゲートをそれぞれ配線長をもつ遅延
ゲート配線を介して相互に直列接続してなり、上記第１
の遅延ゲートに遅延すべき信号が入力されるゲートチェ
ーンと、該ゲートチェーンの第１ないし第ｎの遅延ゲー
トの出力を入力とする第１ないし第ｎの分離ゲートと、
一端が該第１ないし第ｎの分離ゲートに接続され、第１
の側から第ｎの側に向かってそれぞれ配線長が順次短く
なる第１ないし第ｎの分離ゲート配線と、ｎ個の入力に
上記第１ないし第ｎの分離ゲート配線の他端が接続さ
れ、上記第１ないし第ｎの分離ゲートの出力のうちのい
ずれか１つを、セレクト信号に応じて選択出力するｎ：
１セレクタとを備えたので、上記遅延ゲート配線の寄生
配線容量に起因する可変遅延回路の分解能の劣化を抑制
させることができる効果がある。
かかる可変遅延回路によれば、第１ないし第ｎ（ｎは２
以上の整数）の遅延ゲートをそれぞれ配線長をもつ遅延
ゲート配線を介して相互に直列接続してなり、上記第１
の遅延ゲートに遅延すべき信号が入力されるゲートチェ
ーンと、該ゲートチェーンの第１ないし第ｎの遅延ゲー
トの出力を入力とする第１ないし第ｎの分離ゲートと、
一端が該第１ないし第ｎの分離ゲートに接続され、第１
の側から第ｎの側に向かってそれぞれ配線長が順次短く
なる第１ないし第ｎの分離ゲート配線と、ｎ個の入力に
上記第１ないし第ｎの分離ゲート配線の他端が接続さ
れ、上記第１ないし第ｎの分離ゲートの出力のうちのい
ずれか１つを、セレクト信号に応じて選択出力するｎ：
１セレクタとを備えたので、上記遅延ゲート配線の寄生
配線容量に起因する可変遅延回路の分解能の劣化を抑制
させることができる効果がある。
【００９７】またこの発明（請求項２）にかかる可変遅
延回路によれば、第１ないし第ｎ（ｎは２以上の整数）
の遅延ゲートをそれぞれ配線長をもつ遅延ゲート配線を
介して相互に直列接続してなり、上記第１の遅延ゲート
に遅延すべき信号が入力されるゲートチェーンと、ｎ個
の入力に上記第１ないし第ｎの遅延ゲートの出力が接続
され、該入力のうちのいずれか１つを、セレクト信号に
応じて選択出力するｎ：１分離セレクタとを備え、該
ｎ：１分離セレクタは、上記第１ないし第ｎの遅延ゲー
トの出力をそれぞれ入力する第１ないし第ｎのセレクタ
内の分離ゲートと、該第１ないし第ｎのセレクタ内の分
離ゲートの出力を入力して、該入力のうちのいずれか１
つを出力する選択ゲートと、一端が上記第１ないし第ｎ
のセレクタ内の分離ゲートに接続され、他端が該選択ゲ
ートに接続される，第１の側から第ｎの側に向かって配
線長が順次短くなる第１ないし第ｎのセレクタ内の分離
ゲート配線とを備えたので、上記遅延ゲート配線の寄生
配線容量に起因する分解能の劣化を抑制させることので
きる可変遅延回路をより簡易な構成で得ることができ、
その結果消費電力の低減及び回路の集積度向上を図るこ
とができる効果がある。
延回路によれば、第１ないし第ｎ（ｎは２以上の整数）
の遅延ゲートをそれぞれ配線長をもつ遅延ゲート配線を
介して相互に直列接続してなり、上記第１の遅延ゲート
に遅延すべき信号が入力されるゲートチェーンと、ｎ個
の入力に上記第１ないし第ｎの遅延ゲートの出力が接続
され、該入力のうちのいずれか１つを、セレクト信号に
応じて選択出力するｎ：１分離セレクタとを備え、該
ｎ：１分離セレクタは、上記第１ないし第ｎの遅延ゲー
トの出力をそれぞれ入力する第１ないし第ｎのセレクタ
内の分離ゲートと、該第１ないし第ｎのセレクタ内の分
離ゲートの出力を入力して、該入力のうちのいずれか１
つを出力する選択ゲートと、一端が上記第１ないし第ｎ
のセレクタ内の分離ゲートに接続され、他端が該選択ゲ
ートに接続される，第１の側から第ｎの側に向かって配
線長が順次短くなる第１ないし第ｎのセレクタ内の分離
ゲート配線とを備えたので、上記遅延ゲート配線の寄生
配線容量に起因する分解能の劣化を抑制させることので
きる可変遅延回路をより簡易な構成で得ることができ、
その結果消費電力の低減及び回路の集積度向上を図るこ
とができる効果がある。
【００９８】またこの発明（請求項３）にかかる可変遅
延回路によれば、請求項１または２に記載の可変遅延回
路において、上記第１の側から第ｎの側に向かって順次
短くなる分離ゲート配線の配線長の差分を、上記ゲート
チェーンの各遅延ゲート配線の配線長と等しいものとし
たので、可変遅延回路の分解能を上記遅延ゲートの遅延
時間と等しくすることができる効果がある。
延回路によれば、請求項１または２に記載の可変遅延回
路において、上記第１の側から第ｎの側に向かって順次
短くなる分離ゲート配線の配線長の差分を、上記ゲート
チェーンの各遅延ゲート配線の配線長と等しいものとし
たので、可変遅延回路の分解能を上記遅延ゲートの遅延
時間と等しくすることができる効果がある。
【００９９】またこの発明（請求項４）にかかる可変遅
延回路によれば、請求項１または２に記載の可変遅延回
路において、上記第１の側から第ｎの側に向かって順次
短くなる分離ゲート配線の配線長の差分を、上記ゲート
チェーンの各遅延ゲート配線の配線長よりも大きいもの
としたので、可変遅延回路の分解能を上記遅延ゲートの
遅延時間よりも小さくすることができる効果がある。
延回路によれば、請求項１または２に記載の可変遅延回
路において、上記第１の側から第ｎの側に向かって順次
短くなる分離ゲート配線の配線長の差分を、上記ゲート
チェーンの各遅延ゲート配線の配線長よりも大きいもの
としたので、可変遅延回路の分解能を上記遅延ゲートの
遅延時間よりも小さくすることができる効果がある。
【０１００】またこの発明（請求項５）にかかる可変遅
延回路によれば、請求項１ないし４のいずれかに記載の
可変遅延回路において、上記第１ないし第ｎの分離ゲー
ト配線は、上記第１ないし第ｎの遅延ゲートのゲート遅
延時間変動を除去するための配線長を付加した配線長を
持つものとしたので、プロセス変動，温度変動または電
源電圧変動等による可変遅延回路の分解能の変動を抑制
させることができ、回路の信頼性を向上させることがで
きる効果がある。
延回路によれば、請求項１ないし４のいずれかに記載の
可変遅延回路において、上記第１ないし第ｎの分離ゲー
ト配線は、上記第１ないし第ｎの遅延ゲートのゲート遅
延時間変動を除去するための配線長を付加した配線長を
持つものとしたので、プロセス変動，温度変動または電
源電圧変動等による可変遅延回路の分解能の変動を抑制
させることができ、回路の信頼性を向上させることがで
きる効果がある。
【０１０１】またこの発明（請求項６）にかかる可変遅
延回路によれば、請求項１または２に記載の可変遅延回
路において、上記第１ないし第ｎの分離ゲートを反転ゲ
ートとしたので、可変遅延回路の分解能を同じとした場
合、分離ゲート配線の配線長を短くすることができ、そ
の結果消費電力の低減及び回路の集積度向上を図ること
ができる効果がある。
延回路によれば、請求項１または２に記載の可変遅延回
路において、上記第１ないし第ｎの分離ゲートを反転ゲ
ートとしたので、可変遅延回路の分解能を同じとした場
合、分離ゲート配線の配線長を短くすることができ、そ
の結果消費電力の低減及び回路の集積度向上を図ること
ができる効果がある。
【０１０２】またこの発明（請求項７）にかかる可変遅
延回路によれば、請求項１または２に記載の可変遅延回
路において、上記第１ないし第ｎの分離ゲートを構成す
るトランジスタのサイズを、上記第１ないし第ｎの遅延
ゲートを構成するトランジスタのサイズよりも小さいも
のとしたので、可変遅延回路の分解能を同じとした場
合、分離ゲート配線の配線長を短くすることができ、そ
の結果消費電力の低減及び回路の集積度向上を図ること
ができる効果がある。
延回路によれば、請求項１または２に記載の可変遅延回
路において、上記第１ないし第ｎの分離ゲートを構成す
るトランジスタのサイズを、上記第１ないし第ｎの遅延
ゲートを構成するトランジスタのサイズよりも小さいも
のとしたので、可変遅延回路の分解能を同じとした場
合、分離ゲート配線の配線長を短くすることができ、そ
の結果消費電力の低減及び回路の集積度向上を図ること
ができる効果がある。
【０１０３】またこの発明（請求項８）にかかる可変遅
延回路によれば、第１ないし第ｎ（ｎは２以上の整数）
の遅延ゲートをそれぞれ配線長をもつ遅延ゲート配線を
介して相互に直列接続してなり、上記第１の遅延ゲート
に遅延すべき信号が入力されるゲートチェーンと、該ゲ
ートチェーンの第１ないし第ｎの遅延ゲートの出力を入
力とし、それぞれ、第１ないし第ｍの分離系統を有する
第１ないし第ｎの分離回路と、ｍ×ｎ個の入力に該第１
ないし第ｎの分離回路の出力を入力し、該入力のうちの
いずれか１つを、セレクト信号に応じて選択出力する
（ｍ×ｎ）：１セレクタとを備え、上記第１ないし第ｎ
の分離回路の各々の，上記第１ないし第ｍの分離系統の
各々は、入力側が共通に接続された分離ゲートと、一端
が該分離ゲートの出力に接続され他端が上記（ｍ×
ｎ）：１セレクタの入力に接続される分離ゲート配線と
を有してなるものであり、該ｍ×ｎ個の分離ゲート配線
の配線長は、上記第１の分離回路の第１の分離系統の側
から上記第ｎの分離回路の第ｍの分離系統の側に向かっ
て順次短くなっているものとしたので、上記遅延ゲート
配線の寄生配線容量に起因する分解能の劣化を抑制させ
ることができる可変遅延回路において、遅延ゲートの段
数を増やすことなく、より分解能を向上させることがで
きる効果がある。
延回路によれば、第１ないし第ｎ（ｎは２以上の整数）
の遅延ゲートをそれぞれ配線長をもつ遅延ゲート配線を
介して相互に直列接続してなり、上記第１の遅延ゲート
に遅延すべき信号が入力されるゲートチェーンと、該ゲ
ートチェーンの第１ないし第ｎの遅延ゲートの出力を入
力とし、それぞれ、第１ないし第ｍの分離系統を有する
第１ないし第ｎの分離回路と、ｍ×ｎ個の入力に該第１
ないし第ｎの分離回路の出力を入力し、該入力のうちの
いずれか１つを、セレクト信号に応じて選択出力する
（ｍ×ｎ）：１セレクタとを備え、上記第１ないし第ｎ
の分離回路の各々の，上記第１ないし第ｍの分離系統の
各々は、入力側が共通に接続された分離ゲートと、一端
が該分離ゲートの出力に接続され他端が上記（ｍ×
ｎ）：１セレクタの入力に接続される分離ゲート配線と
を有してなるものであり、該ｍ×ｎ個の分離ゲート配線
の配線長は、上記第１の分離回路の第１の分離系統の側
から上記第ｎの分離回路の第ｍの分離系統の側に向かっ
て順次短くなっているものとしたので、上記遅延ゲート
配線の寄生配線容量に起因する分解能の劣化を抑制させ
ることができる可変遅延回路において、遅延ゲートの段
数を増やすことなく、より分解能を向上させることがで
きる効果がある。
【０１０４】またこの発明（請求項９）にかかる可変遅
延回路によれば、第１ないし第ｎ（ｎは２以上の整数）
の遅延ゲートを遅延ゲート配線を介して相互に直列接続
してなり、上記第１の遅延ゲートに遅延すべき信号が入
力されるゲートチェーンと、該ゲートチェーンの第１な
いし第ｎの遅延ゲートの出力を入力とし、それぞれ、第
１ないし第ｍの分離系統を有する第１ないし第ｎの分離
回路と、ｎ個の入力に上記第１ないし第ｎの分離回路に
おける第１ないし第ｍの同一分離系統の出力をそれぞれ
入力し、該入力のうちのいずれか１つを、それぞれのセ
レクト信号に応じて選択出力する第１ないし第ｍのｎ：
１セレクタとを備え、上記第１ないし第ｎの分離回路の
各々の，上記第１ないし第ｍの分離系統の各々は、入力
側が共通に接続された分離ゲートと、一端が該分離ゲー
トの出力に接続され他端が上記第１ないし第ｍのいずれ
かのｎ：１セレクタの入力に接続される分離ゲート配線
とを有してなるものであり、上記第１ないし第ｎの各分
離回路間における，同一分離系統同士の分離ゲート配線
の配線長は、第１の分離回路の側から第ｎの分離回路の
側に向かって順次短くなっており、かつそれぞれの分離
系統間でその配線長の差分がそれぞれ異なっているもの
としたので、上記遅延ゲート配線の寄生配線容量に起因
する分解能の劣化を抑制させることができる可変遅延回
路において、可変遅延回路の分解能を複数設定すること
ができ、かつ該複数設定した分解能を任意に選択するこ
とができる効果がある。
延回路によれば、第１ないし第ｎ（ｎは２以上の整数）
の遅延ゲートを遅延ゲート配線を介して相互に直列接続
してなり、上記第１の遅延ゲートに遅延すべき信号が入
力されるゲートチェーンと、該ゲートチェーンの第１な
いし第ｎの遅延ゲートの出力を入力とし、それぞれ、第
１ないし第ｍの分離系統を有する第１ないし第ｎの分離
回路と、ｎ個の入力に上記第１ないし第ｎの分離回路に
おける第１ないし第ｍの同一分離系統の出力をそれぞれ
入力し、該入力のうちのいずれか１つを、それぞれのセ
レクト信号に応じて選択出力する第１ないし第ｍのｎ：
１セレクタとを備え、上記第１ないし第ｎの分離回路の
各々の，上記第１ないし第ｍの分離系統の各々は、入力
側が共通に接続された分離ゲートと、一端が該分離ゲー
トの出力に接続され他端が上記第１ないし第ｍのいずれ
かのｎ：１セレクタの入力に接続される分離ゲート配線
とを有してなるものであり、上記第１ないし第ｎの各分
離回路間における，同一分離系統同士の分離ゲート配線
の配線長は、第１の分離回路の側から第ｎの分離回路の
側に向かって順次短くなっており、かつそれぞれの分離
系統間でその配線長の差分がそれぞれ異なっているもの
としたので、上記遅延ゲート配線の寄生配線容量に起因
する分解能の劣化を抑制させることができる可変遅延回
路において、可変遅延回路の分解能を複数設定すること
ができ、かつ該複数設定した分解能を任意に選択するこ
とができる効果がある。
【０１０５】またこの発明（請求項１０）にかかる可変
遅延回路によれば、請求項８または９に記載の可変遅延
回路において、上記第１ないし第ｎの各分離回路間にお
ける，それぞれの第１の分離ゲート配線の配線長の差分
を、上記ゲートチェーンの各遅延ゲート配線の配線長と
等しいものとしたので、第１分離系統における可変遅延
回路の分解能を上記遅延ゲートの遅延時間と等しくする
ことができる効果がある。
遅延回路によれば、請求項８または９に記載の可変遅延
回路において、上記第１ないし第ｎの各分離回路間にお
ける，それぞれの第１の分離ゲート配線の配線長の差分
を、上記ゲートチェーンの各遅延ゲート配線の配線長と
等しいものとしたので、第１分離系統における可変遅延
回路の分解能を上記遅延ゲートの遅延時間と等しくする
ことができる効果がある。
【０１０６】またこの発明（請求項１１）にかかる可変
遅延回路によれば、請求項８または９に記載の可変遅延
回路において、上記第１ないし第ｎの各分離回路間にお
ける，それぞれの第１の分離ゲート配線の配線長の差分
を、上記ゲートチェーンの各遅延ゲート配線の配線長よ
りも大きいものとしたので、第１分離系統における可変
遅延回路の分解能を上記遅延ゲートの遅延時間よりも小
さくすることができる効果がある。
遅延回路によれば、請求項８または９に記載の可変遅延
回路において、上記第１ないし第ｎの各分離回路間にお
ける，それぞれの第１の分離ゲート配線の配線長の差分
を、上記ゲートチェーンの各遅延ゲート配線の配線長よ
りも大きいものとしたので、第１分離系統における可変
遅延回路の分解能を上記遅延ゲートの遅延時間よりも小
さくすることができる効果がある。
【０１０７】またこの発明（請求項１２）にかかる可変
遅延回路によれば、請求項８ないし１１のいずれかに記
載の可変遅延回路において、上記第１ないし第ｎの分離
回路における各分離ゲート配線は、上記第１ないし第ｎ
の遅延ゲートのゲート遅延時間変動を除去するための配
線長を付加した配線長を持つものとしたので、プロセス
変動，温度変動または電源電圧変動等による可変遅延回
路の分解能の変動を抑制させることができ、回路の信頼
性を向上させることができる効果がある。
遅延回路によれば、請求項８ないし１１のいずれかに記
載の可変遅延回路において、上記第１ないし第ｎの分離
回路における各分離ゲート配線は、上記第１ないし第ｎ
の遅延ゲートのゲート遅延時間変動を除去するための配
線長を付加した配線長を持つものとしたので、プロセス
変動，温度変動または電源電圧変動等による可変遅延回
路の分解能の変動を抑制させることができ、回路の信頼
性を向上させることができる効果がある。
【０１０８】またこの発明（請求項１３）にかかる可変
遅延回路によれば、請求項８または９に記載の可変遅延
回路において、上記第１ないし第ｎの分離回路における
分離ゲートは反転ゲートであるものとしたので、可変遅
延回路の分解能を同じとした場合、分離ゲート配線の配
線長を短くすることができ、その結果消費電力の低減及
び回路の集積度向上を図ることができる効果がある。
遅延回路によれば、請求項８または９に記載の可変遅延
回路において、上記第１ないし第ｎの分離回路における
分離ゲートは反転ゲートであるものとしたので、可変遅
延回路の分解能を同じとした場合、分離ゲート配線の配
線長を短くすることができ、その結果消費電力の低減及
び回路の集積度向上を図ることができる効果がある。
【０１０９】またこの発明（請求項１４）にかかる可変
遅延回路によれば、請求項８または９に記載の可変遅延
回路において、上記第１ないし第ｎの分離回路における
分離ゲートを構成するトランジスタのサイズを、上記第
１ないし第ｎの遅延ゲートを構成するトランジスタのサ
イズよりも小さいものとしたので、可変遅延回路の分解
能を同じとした場合、分離ゲート配線の配線長を短くす
ることができ、その結果消費電力の低減及び回路の集積
度向上を図ることができる効果がある。
遅延回路によれば、請求項８または９に記載の可変遅延
回路において、上記第１ないし第ｎの分離回路における
分離ゲートを構成するトランジスタのサイズを、上記第
１ないし第ｎの遅延ゲートを構成するトランジスタのサ
イズよりも小さいものとしたので、可変遅延回路の分解
能を同じとした場合、分離ゲート配線の配線長を短くす
ることができ、その結果消費電力の低減及び回路の集積
度向上を図ることができる効果がある。
【図１】 本発明の第１の実施例による可変遅延回路の
回路図。
回路図。
【図２】 上記実施例１による可変遅延回路のタイミン
グチャート図。
グチャート図。
【図３】 本発明の第２の実施例による可変遅延回路の
回路図。
回路図。
【図４】 上記実施例２による可変遅延回路のタイミン
グチャート図。
グチャート図。
【図５】 本発明の第３の実施例による可変遅延回路の
回路図。
回路図。
【図６】 上記実施例３による可変遅延回路のタイミン
グチャート図。
グチャート図。
【図７】 本発明の第４の実施例による可変遅延回路の
回路図。
回路図。
【図８】 上記実施例４による可変遅延回路のタイミン
グチャート図。
グチャート図。
【図９】 本発明の第５の実施例による可変遅延回路の
回路図。
回路図。
【図１０】 上記実施例５による可変遅延回路のタイミ
ングチャート図。
ングチャート図。
【図１１】 その他の構成によるｎ：１セレクタの回路
図。
図。
【図１２】 本発明の第６の実施例による可変遅延回路
の回路図。
の回路図。
【図１３】 上記実施例６による可変遅延回路のタイミ
ングチャート図。
ングチャート図。
【図１４】 本発明の第７の実施例による可変遅延回路
の回路図。
の回路図。
【図１５】 上記実施例７による可変遅延回路のタイミ
ングチャート図。
ングチャート図。
【図１６】 本発明の第８の実施例による可変遅延回路
の回路図。
の回路図。
【図１７】 上記実施例８による可変遅延回路のタイミ
ングチャート図。
ングチャート図。
【図１８】 従来の可変遅延回路の回路図。
【図１９】 従来の可変遅延回路の配線寄生容量を説明
するための図。
するための図。
１1,…，１n 遅延ゲート、２遅延ゲート配線、３1 ，
…，３n ・９1 ，…，９n ・１２1 ，…，１２n ・２１
1 ，…，２１n ・２２1 ，…，２２n ・３１1，…，３
１n ・３２1 ，…，３２n 分離ゲート、４1 ，…，４
n ・５1 …，５n ・１０1 ，…，１０n ・１３1 ，…，
１３n ・１６1 ，…，１６n ・２３1 ，…，２３n ・２
４1 ，…，２４n ・３３1 ，…，３３n ・３４1 ，…，
３４n 分離ゲート配線、６1 ，…，６n 反転分離ゲー
ト、７1 ，…，７n 反転分離ゲート配線、８ インバ
ータ、１４ 選択ゲート、１５1 ，…，１５j 反転ゲ
ート、２０1 …，２０n ・３０1 ，…，３０n 分離回
路、１００ ゲートチェーン、１５０・１５５・１６０
・２００ ｎ：１セレクタ、１５１・１５６・１６１・
２５１ セレクト信号発生回路、１６５ スイッチ回
路、１６６ スイッチ信号発生回路、２５０ ２ｎ：１
セレクタ、Ｓ1 ，…，Ｓj セレクト信号。
…，３n ・９1 ，…，９n ・１２1 ，…，１２n ・２１
1 ，…，２１n ・２２1 ，…，２２n ・３１1，…，３
１n ・３２1 ，…，３２n 分離ゲート、４1 ，…，４
n ・５1 …，５n ・１０1 ，…，１０n ・１３1 ，…，
１３n ・１６1 ，…，１６n ・２３1 ，…，２３n ・２
４1 ，…，２４n ・３３1 ，…，３３n ・３４1 ，…，
３４n 分離ゲート配線、６1 ，…，６n 反転分離ゲー
ト、７1 ，…，７n 反転分離ゲート配線、８ インバ
ータ、１４ 選択ゲート、１５1 ，…，１５j 反転ゲ
ート、２０1 …，２０n ・３０1 ，…，３０n 分離回
路、１００ ゲートチェーン、１５０・１５５・１６０
・２００ ｎ：１セレクタ、１５１・１５６・１６１・
２５１ セレクト信号発生回路、１６５ スイッチ回
路、１６６ スイッチ信号発生回路、２５０ ２ｎ：１
セレクタ、Ｓ1 ，…，Ｓj セレクト信号。
Claims (14)
- 【請求項１】 第１ないし第ｎ（ｎは２以上の整数）の
遅延ゲートをそれぞれ配線長をもつ遅延ゲート配線を介
して相互に直列接続してなり、上記第１の遅延ゲートに
遅延すべき信号が入力されるゲートチェーンと、 該ゲートチェーンの第１ないし第ｎの遅延ゲートの出力
を入力とする第１ないし第ｎの分離ゲートと、 一端が該第１ないし第ｎの分離ゲートに接続され、第１
の側から第ｎの側に向かってそれぞれ配線長が順次短く
なる第１ないし第ｎの分離ゲート配線と、 ｎ個の入力に上記第１ないし第ｎの分離ゲート配線の他
端が接続され、上記第１ないし第ｎの分離ゲートの出力
のうちのいずれか１つを、セレクト信号に応じて選択出
力するｎ：１セレクタとを備えたことを特徴とする可変
遅延回路。 - 【請求項２】 第１ないし第ｎ（ｎは２以上の整数）の
遅延ゲートをそれぞれ配線長をもつ遅延ゲート配線を介
して相互に直列接続してなり、上記第１の遅延ゲートに
遅延すべき信号が入力されるゲートチェーンと、 ｎ個の入力に上記第１ないし第ｎの遅延ゲートの出力が
接続され、該入力のうちのいずれか１つを、セレクト信
号に応じて選択出力するｎ：１分離セレクタとを備え、 該ｎ：１分離セレクタは、上記第１ないし第ｎの遅延ゲ
ートの出力をそれぞれ入力する第１ないし第ｎのセレク
タ内の分離ゲートと、 該第１ないし第ｎのセレクタ内の分離ゲートの出力を入
力して、該入力のうちのいずれか１つを出力する選択ゲ
ートと、 一端が上記第１ないし第ｎのセレクタ内の分離ゲートに
接続され、他端が該選択ゲートに接続される，第１の側
から第ｎの側に向かって配線長が順次短くなる第１ない
し第ｎのセレクタ内の分離ゲート配線とを備えたことを
特徴とする可変遅延回路。 - 【請求項３】 請求項１または２に記載の可変遅延回路
において、 上記第１の側から第ｎの側に向かって順次短くなる分離
ゲート配線の配線長の差分は、上記ゲートチェーンの各
遅延ゲート配線の配線長と等しいことを特徴とする可変
遅延回路。 - 【請求項４】 請求項１または２に記載の可変遅延回路
において、 上記第１の側から第ｎの側に向かって順次短くなる分離
ゲート配線の配線長の差分は、上記ゲートチェーンの各
遅延ゲート配線の配線長よりも大きいことを特徴とする
可変遅延回路。 - 【請求項５】 請求項１ないし４のいずれかに記載の可
変遅延回路において、 上記第１ないし第ｎの分離ゲート配線は、上記第１ない
し第ｎの遅延ゲートのゲート遅延時間変動を除去するた
めの配線長を付加した配線長を持つものであることを特
徴とする可変遅延回路。 - 【請求項６】 請求項１または２に記載の可変遅延回路
において、 上記第１ないし第ｎの分離ゲートは反転ゲートであるこ
とを特徴とする可変遅延回路。 - 【請求項７】 請求項１または２に記載の可変遅延回路
において、 上記第１ないし第ｎの分離ゲートを構成するトランジス
タのサイズが、上記第１ないし第ｎの遅延ゲートを構成
するトランジスタのサイズよりも小さいことを特徴とす
る可変遅延回路。 - 【請求項８】 第１ないし第ｎ（ｎは２以上の整数）の
遅延ゲートをそれぞれ配線長をもつ遅延ゲート配線を介
して相互に直列接続してなり、上記第１の遅延ゲートに
遅延すべき信号が入力されるゲートチェーンと、 該ゲートチェーンの第１ないし第ｎの遅延ゲートの出力
を入力とし、それぞれ、第１ないし第ｍの分離系統を有
する第１ないし第ｎの分離回路と、 ｍ×ｎ個の入力に該第１ないし第ｎの分離回路の出力を
入力し、該入力のうちのいずれか１つを、セレクト信号
に応じて選択出力する（ｍ×ｎ）：１セレクタとを備
え、 上記第１ないし第ｎの分離回路の各々の，上記第１ない
し第ｍの分離系統の各々は、入力側が共通に接続された
分離ゲートと、一端が該分離ゲートの出力に接続され他
端が上記（ｍ×ｎ）：１セレクタの入力に接続される分
離ゲート配線とを有してなるものであり、 該ｍ×ｎ個の分離ゲート配線の配線長は、上記第１の分
離回路の第１の分離系統の側から上記第ｎの分離回路の
第ｍの分離系統の側に向かって順次短くなっていること
を特徴とする可変遅延回路。 - 【請求項９】 第１ないし第ｎ（ｎは２以上の整数）の
遅延ゲートを遅延ゲート配線を介して相互に直列接続し
てなり、上記第１の遅延ゲートに遅延すべき信号が入力
されるゲートチェーンと、 該ゲートチェーンの第１ないし第ｎの遅延ゲートの出力
を入力とし、それぞれ、第１ないし第ｍの分離系統を有
する第１ないし第ｎの分離回路と、 ｎ個の入力に上記第１ないし第ｎの分離回路における第
１ないし第ｍの同一分離系統の出力をそれぞれ入力し、
該入力のうちのいずれか１つを、それぞれのセレクト信
号に応じて選択出力する第１ないし第ｍのｎ：１セレク
タとを備え、 上記第１ないし第ｎの分離回路の各々の，上記第１ない
し第ｍの分離系統の各々は、入力側が共通に接続された
分離ゲートと、一端が該分離ゲートの出力に接続され他
端が上記第１ないし第ｍのいずれかのｎ：１セレクタの
入力に接続される分離ゲート配線とを有してなるもので
あり、 上記第１ないし第ｎの各分離回路間における，同一分離
系統同士の分離ゲート配線の配線長は、第１の分離回路
の側から第ｎの分離回路の側に向かって順次短くなって
おり、かつそれぞれの分離系統間でその配線長の差分が
それぞれ異なっていることを特徴とする可変遅延回路。 - 【請求項１０】 請求項８または９に記載の可変遅延回
路において、 上記第１ないし第ｎの各分離回路間における，それぞれ
の第１の分離ゲート配線の配線長の差分は、上記ゲート
チェーンの各遅延ゲート配線の配線長と等しいことを特
徴とする可変遅延回路。 - 【請求項１１】 請求項８または９に記載の可変遅延回
路において、 上記第１ないし第ｎの各分離回路間における，それぞれ
の第１の分離ゲート配線の配線長の差分は、上記ゲート
チェーンの各遅延ゲート配線の配線長よりも大きいこと
を特徴とする可変遅延回路。 - 【請求項１２】 請求項８ないし１１のいずれかに記載
の可変遅延回路において、 上記第１ないし第ｎの分離回路における各分離ゲート配
線は、上記第１ないし第ｎの遅延ゲートのゲート遅延時
間変動を除去するための配線長を付加した配線長を持つ
ものであることを特徴とする可変遅延回路。 - 【請求項１３】 請求項８または９に記載の可変遅延回
路において、 上記第１ないし第ｎの分離回路における分離ゲートは反
転ゲートであることを特徴とする可変遅延回路。 - 【請求項１４】 請求項８または９に記載の可変遅延回
路において、 上記第１ないし第ｎの分離回路における分離ゲートを構
成するトランジスタのサイズが、上記第１ないし第ｎの
遅延ゲートを構成するトランジスタのサイズよりも小さ
いことを特徴とする可変遅延回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7139122A JPH08330918A (ja) | 1995-06-06 | 1995-06-06 | 可変遅延回路 |
| US08/585,436 US5668491A (en) | 1995-06-06 | 1996-01-11 | Variable delay circuit |
| FR9601170A FR2735297B1 (fr) | 1995-06-06 | 1996-01-31 | Circuit a retard variable |
| DE19612701A DE19612701C2 (de) | 1995-06-06 | 1996-03-29 | Variable Verzögerungsschaltung |
| KR1019960014012A KR970004325A (ko) | 1995-06-06 | 1996-04-30 | 가변지연회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7139122A JPH08330918A (ja) | 1995-06-06 | 1995-06-06 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330918A true JPH08330918A (ja) | 1996-12-13 |
Family
ID=15238025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7139122A Pending JPH08330918A (ja) | 1995-06-06 | 1995-06-06 | 可変遅延回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5668491A (ja) |
| JP (1) | JPH08330918A (ja) |
| KR (1) | KR970004325A (ja) |
| DE (1) | DE19612701C2 (ja) |
| FR (1) | FR2735297B1 (ja) |
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|---|---|---|---|---|
| DE19907177A1 (de) * | 1999-02-19 | 2000-08-31 | Siemens Ag | Verzögerungsschaltung |
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| US5894081A (en) * | 1996-03-15 | 1999-04-13 | Intel Corporation | Method and apparatus for adjusting output signals from a semiconductor device to fulfill a timing specification |
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| KR20000059704A (ko) * | 1999-03-08 | 2000-10-05 | 이성호 | 카페트형 초본식물 재배방법 |
| JP3984412B2 (ja) * | 2000-05-26 | 2007-10-03 | 富士通株式会社 | 可変遅延回路および可変遅延回路を有する半導体集積回路 |
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| KR100580927B1 (ko) * | 2004-05-03 | 2006-05-17 | 삼성에버랜드 주식회사 | 다공질 필름을 이용한 식생매트 제조방법 |
| RU2696331C1 (ru) * | 2018-05-21 | 2019-08-01 | Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" (Госкорпорация "Росатом") | Регулируемая схема задержки |
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|---|---|---|---|---|
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