JPH09121154A - 完全レール間電圧ではない入力信号を補償するｃｍｏｓインバータ - Google Patents
完全レール間電圧ではない入力信号を補償するｃｍｏｓインバータInfo
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- JPH09121154A JPH09121154A JP8198062A JP19806296A JPH09121154A JP H09121154 A JPH09121154 A JP H09121154A JP 8198062 A JP8198062 A JP 8198062A JP 19806296 A JP19806296 A JP 19806296A JP H09121154 A JPH09121154 A JP H09121154A
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- 101100343585 Arabidopsis thaliana LNG1 gene Proteins 0.000 abstract 1
- 101150110861 TRM2 gene Proteins 0.000 abstract 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】
【課題】 インバータ回路におけるスタティック電流の
リークを防止するよう全レール間電圧ではない入力電圧
を補償すること。 【解決手段】 ＣＭＯＳインバータ回路（３１）が、入
力端と、出力端と、これら入力端および出力端に結合さ
れたカレントミラー回路（Ｍ３、Ｍ６）とを含む。
リークを防止するよう全レール間電圧ではない入力電圧
を補償すること。 【解決手段】 ＣＭＯＳインバータ回路（３１）が、入
力端と、出力端と、これら入力端および出力端に結合さ
れたカレントミラー回路（Ｍ３、Ｍ６）とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にはインバ
ータの構造に関し、より詳細にはＣＭＯＳインバータの
構造に関する。
ータの構造に関し、より詳細にはＣＭＯＳインバータの
構造に関する。
【０００２】
【従来技術】図１は全レール間（full rail-to-rail ）
入力端１３をＣＭＯＳインバータ１５の入力端に接続す
るｐチャンネルパスゲート１１を示す。入力端１３にお
ける入力電圧は全レール間電圧をＶDDからアース電圧ま
で変化させるが、ｐチャンネルパスゲート１１がこの全
レール間電圧をインバータ１５の入力端へ伝えることは
不可能である。より詳細に説明すれば、パスゲート１１
の入力信号はＶDDからｐチャンネルトランジスタ１１に
関連するｐチャンネルしきい値電圧Ｖt に等しい値だけ
アース電圧よりも高い電圧まで変化するだけである。従
って、図１に示すようにパスゲート１１の出力信号はＶ
DDからアース電圧＋Ｖt に変化するだけである。アース
電圧＋Ｖt 電圧はインバータ１５のｎチャンネルトラン
ジスタを完全にターンオフしないので、この結果、図１
に示されるようにインバータ１５のｎチャンネルトラン
ジスタにはＤＣ（すなわちスタティック）電流が流れる
こととなる。図１には種々のトランジスタのゲート幅の
例が示されており、本明細書に開示するトランジスタ例
のすべては説明上０．６ミクロンのゲート長さを有する
ものとする。
入力端１３をＣＭＯＳインバータ１５の入力端に接続す
るｐチャンネルパスゲート１１を示す。入力端１３にお
ける入力電圧は全レール間電圧をＶDDからアース電圧ま
で変化させるが、ｐチャンネルパスゲート１１がこの全
レール間電圧をインバータ１５の入力端へ伝えることは
不可能である。より詳細に説明すれば、パスゲート１１
の入力信号はＶDDからｐチャンネルトランジスタ１１に
関連するｐチャンネルしきい値電圧Ｖt に等しい値だけ
アース電圧よりも高い電圧まで変化するだけである。従
って、図１に示すようにパスゲート１１の出力信号はＶ
DDからアース電圧＋Ｖt に変化するだけである。アース
電圧＋Ｖt 電圧はインバータ１５のｎチャンネルトラン
ジスタを完全にターンオフしないので、この結果、図１
に示されるようにインバータ１５のｎチャンネルトラン
ジスタにはＤＣ（すなわちスタティック）電流が流れる
こととなる。図１には種々のトランジスタのゲート幅の
例が示されており、本明細書に開示するトランジスタ例
のすべては説明上０．６ミクロンのゲート長さを有する
ものとする。
【０００３】
【発明が解決しようとする課題】上記ＤＣ電流が流れる
結果、不都合な点として、インバータ１５における好ま
しくないスタティックなパワー散逸が生じることとな
る。
結果、不都合な点として、インバータ１５における好ま
しくないスタティックなパワー散逸が生じることとな
る。
【０００４】従って、図１に関連した問題を克服したＣ
ＭＯＳインバータ構造を提供することが好ましい。
ＭＯＳインバータ構造を提供することが好ましい。
【０００５】
【課題を解決するための手段】本発明は、図１に示され
るように変化する入力電圧に応答してスタティック電流
漏れを生じることなく、全レール間電圧を出力するＣＭ
ＯＳインバータ構造を提供するものである。
るように変化する入力電圧に応答してスタティック電流
漏れを生じることなく、全レール間電圧を出力するＣＭ
ＯＳインバータ構造を提供するものである。
【０００６】
【発明の実施の態様】図２は、本発明に係わるインバー
タ３１の一例を示す。ここには図２のトランジスタのゲ
ート幅の例が示されている。図２の実施例ではインバー
タ３１はメモリ構造のコラム選択パスゲート３３からの
入力信号を受ける。このメモリ構造はメモリセル３５
と、これらセルのそれぞれのパスゲート３７を含む。従
って、パスゲート３７と３３の組み合わせにより、イン
バータ３１の入力端に図１を参照して上記したように、
全レール間電圧で変化しない入力電圧が与えられる。イ
ンバータ３１はｐチャンネルパスゲート３３の出力を取
り込み、反転したレール間信号を出力する。
タ３１の一例を示す。ここには図２のトランジスタのゲ
ート幅の例が示されている。図２の実施例ではインバー
タ３１はメモリ構造のコラム選択パスゲート３３からの
入力信号を受ける。このメモリ構造はメモリセル３５
と、これらセルのそれぞれのパスゲート３７を含む。従
って、パスゲート３７と３３の組み合わせにより、イン
バータ３１の入力端に図１を参照して上記したように、
全レール間電圧で変化しない入力電圧が与えられる。イ
ンバータ３１はｐチャンネルパスゲート３３の出力を取
り込み、反転したレール間信号を出力する。
【０００７】インバータ３１はトランジスタＭ３とＭ６
から成るカレントミラー回路を使用する。このカレント
ミラー回路はアースとｎチャンネルトランジスタＭ５の
ソースとの間に接続されており、このカレントミラー回
路の出力端はｎチャンネルトランジスタＭ２を介してイ
ンバータ３１の入力端に結合されている。よって、トラ
ンジスタＭ５にリーク電流が流れると、同じ（または増
幅された電流）がインバータ３１の入力端へミラー動作
されるので、インバータの入力信号はアース電圧まで下
げられる。
から成るカレントミラー回路を使用する。このカレント
ミラー回路はアースとｎチャンネルトランジスタＭ５の
ソースとの間に接続されており、このカレントミラー回
路の出力端はｎチャンネルトランジスタＭ２を介してイ
ンバータ３１の入力端に結合されている。よって、トラ
ンジスタＭ５にリーク電流が流れると、同じ（または増
幅された電流）がインバータ３１の入力端へミラー動作
されるので、インバータの入力信号はアース電圧まで下
げられる。
【０００８】インバータ３１の入力ノードの電圧が低く
されると、例えば低い電圧まで、すなわちアース電圧よ
り高いｐチャンネルのＶt まで下げられると、インバー
タの出力電圧は高くなり、トランジスタＭ２をターンオ
ンするので、トランジスタＭ６を通る電流はトランジス
タＭ３によってミラー動作され、トランジスタＭ５およ
びＭ６を通過するすべての電流が除かれるまでインバー
タの入力電圧はより低くされる。
されると、例えば低い電圧まで、すなわちアース電圧よ
り高いｐチャンネルのＶt まで下げられると、インバー
タの出力電圧は高くなり、トランジスタＭ２をターンオ
ンするので、トランジスタＭ６を通る電流はトランジス
タＭ３によってミラー動作され、トランジスタＭ５およ
びＭ６を通過するすべての電流が除かれるまでインバー
タの入力電圧はより低くされる。
【０００９】インバータの入力電圧が高くなり始める
と、その出力は低くなり始め、よってＭ２をターンオフ
し始める。これによりＭ２のチャンネルの抵抗が増すの
でインバータの入力電圧がより高くされ、トランジスタ
３７と３３の比較的弱いｐチャンネルトランジスタの組
み合わせでもインバータ３１の入力ノードの電圧を高く
できる。入力ノードが一旦ＶDDまで引き上げられると、
インバータの出力電圧はアース電圧となり、この電圧に
よってトランジスタＭ２がターンオフされ、よってアー
スまでの入力パスが除かれる。インバータ３１の出力電
圧が低くなるとアース電圧（この電圧はｐチャンネルの
Ｖt よりも一般に振幅が低い）よりｎチャンネルのＶt
まで急速に低下し、最後にすべてをアース電圧まで下げ
る。
と、その出力は低くなり始め、よってＭ２をターンオフ
し始める。これによりＭ２のチャンネルの抵抗が増すの
でインバータの入力電圧がより高くされ、トランジスタ
３７と３３の比較的弱いｐチャンネルトランジスタの組
み合わせでもインバータ３１の入力ノードの電圧を高く
できる。入力ノードが一旦ＶDDまで引き上げられると、
インバータの出力電圧はアース電圧となり、この電圧に
よってトランジスタＭ２がターンオフされ、よってアー
スまでの入力パスが除かれる。インバータ３１の出力電
圧が低くなるとアース電圧（この電圧はｐチャンネルの
Ｖt よりも一般に振幅が低い）よりｎチャンネルのＶt
まで急速に低下し、最後にすべてをアース電圧まで下げ
る。
【００１０】従って、図２のインバータ構造３１は図１
を参照して説明した問題を解決するものである。
を参照して説明した問題を解決するものである。
【００１１】図３は、図２のインバータ３１の出力端で
使用するためのインバータ構造の一例４１を示すもので
ある。このインバータ４１のプルダウン機能は２つのｎ
チャンネルトランジスタを直列に接続することにより実
現され、このような接続はボディエフェクト（body eff
ect ）によりプルダウン機能の有効しきい値電圧Ｖtを
大きくする。インバータ４１のプルダウン機能のＶt が
トランジスタＭ６のＶ t （図２）を大きく越えれば越え
るほど、インバータ４１のプルダウン機能は急速にシャ
ットオフするので、インバータ４１を通過するＡＣ電圧
（ダイナミックスイッチング電流）の大きさを有利に減
少させる。
使用するためのインバータ構造の一例４１を示すもので
ある。このインバータ４１のプルダウン機能は２つのｎ
チャンネルトランジスタを直列に接続することにより実
現され、このような接続はボディエフェクト（body eff
ect ）によりプルダウン機能の有効しきい値電圧Ｖtを
大きくする。インバータ４１のプルダウン機能のＶt が
トランジスタＭ６のＶ t （図２）を大きく越えれば越え
るほど、インバータ４１のプルダウン機能は急速にシャ
ットオフするので、インバータ４１を通過するＡＣ電圧
（ダイナミックスイッチング電流）の大きさを有利に減
少させる。
【００１２】以上で本発明の実施例について説明した
が、この説明は本発明の範囲を限定するものでなく、本
発明は種々の態様に実施できるものである。
が、この説明は本発明の範囲を限定するものでなく、本
発明は種々の態様に実施できるものである。
【００１３】以上の説明に鑑み、以下の項を開示する。 （１）入力端と、出力端と、前記入力端および前記出力
端に結合されたカレントミラー回路とを備えたＣＭＯＳ
インバータ構造体。 （２）前記入力端と前記カレントミラー回路との間に接
続されたｎチャンネルトランジスを含む、第１項記載の
構造体。 （３）前記ｎチャンネルトランジスタが前記出力端に接
続されたゲートを有する第２項記載の構造体。 （４）前記出力端と前記カレントミラー回路との間に接
続されたｎチャンネルトランジスを含む、第１項記載の
構造体。 （５）前記ｎチャンネルトランジスタが前記入力端に接
続されたゲートを有する第４項記載の構造体。 （６）前記入力端と前記カレントミラー回路との間に接
続された第１ｎチャンネルトランジスと、前記出力端と
前記カレントミラー回路との間に接続された第２ｎチャ
ンネルトランジスとを含む、第１項記載の構造体。 （７）第１ｎチャンネルトランジスタが前記出力端に接
続されたゲートを有し、前記第２ｎチャンネルトランジ
スタが前記入力端に接続されたゲートを有する、第６項
記載の構造体。 （８）前記カレントミラー回路が前記出力端に結合され
たｎチャンネルトランジスタを含む、第１項記載の構造
体。 （９）前記ｎチャンネルトランジスタがゲートおよびド
レインを有し、これらゲートとドレインとが互いに接続
されており、前記出力端に結合されている、第８項記載
の構造体。 （１０）前記カレントミラー回路が前記入力端に結合さ
れたｎチャンネルトランジスタを含む、第１項記載の構
造体。 （１１）前記カレントミラー回路が前記出力端に結合さ
れた第１ｎチャンネルトランジスタおよび前記入力端に
結合された第２ｎチャンネルトランジスタを含む、第１
項記載の構造体。 （１２）前記第１および第２ｎチャンネルトランジスタ
が互いに接続されたゲートを有する、第１１項記載の構
造体。 （１３）前記第１および第２ｎチャンネルトランジスタ
が互いに接続されたソースを有する、第１２項記載の構
造体。 （１４）第１ｎチャンネルトランジスタがドレインを有
し、このドレインがこのトランジスタの前記ゲートに接
続され、前記出力端に結合されている、第１３項記載の
構造体。 （１５）第１ｎチャンネルトランジスタがドレインを有
し、このドレインがこのトランジスタの前記ゲートに接
続され、前記出力端に結合されている、第１２項記載の
構造体。 （１６）第１ｎチャンネルトランジスタがドレインを有
し、このドレインがこのトランジスタの前記ゲートに接
続され、前記出力端に結合されている、第１１項記載の
構造体。 （１７）前記出力端と前記第１ｎチャンネルトランジス
タとの間に接続された第３ｎチャンネルトランジスタ
と、入力端と前記第２ｎチャンネルトランジスタとの間
に接続された第４ｎチャンネルトランジスタとを含む、
請求項１１記載の構造体。
端に結合されたカレントミラー回路とを備えたＣＭＯＳ
インバータ構造体。 （２）前記入力端と前記カレントミラー回路との間に接
続されたｎチャンネルトランジスを含む、第１項記載の
構造体。 （３）前記ｎチャンネルトランジスタが前記出力端に接
続されたゲートを有する第２項記載の構造体。 （４）前記出力端と前記カレントミラー回路との間に接
続されたｎチャンネルトランジスを含む、第１項記載の
構造体。 （５）前記ｎチャンネルトランジスタが前記入力端に接
続されたゲートを有する第４項記載の構造体。 （６）前記入力端と前記カレントミラー回路との間に接
続された第１ｎチャンネルトランジスと、前記出力端と
前記カレントミラー回路との間に接続された第２ｎチャ
ンネルトランジスとを含む、第１項記載の構造体。 （７）第１ｎチャンネルトランジスタが前記出力端に接
続されたゲートを有し、前記第２ｎチャンネルトランジ
スタが前記入力端に接続されたゲートを有する、第６項
記載の構造体。 （８）前記カレントミラー回路が前記出力端に結合され
たｎチャンネルトランジスタを含む、第１項記載の構造
体。 （９）前記ｎチャンネルトランジスタがゲートおよびド
レインを有し、これらゲートとドレインとが互いに接続
されており、前記出力端に結合されている、第８項記載
の構造体。 （１０）前記カレントミラー回路が前記入力端に結合さ
れたｎチャンネルトランジスタを含む、第１項記載の構
造体。 （１１）前記カレントミラー回路が前記出力端に結合さ
れた第１ｎチャンネルトランジスタおよび前記入力端に
結合された第２ｎチャンネルトランジスタを含む、第１
項記載の構造体。 （１２）前記第１および第２ｎチャンネルトランジスタ
が互いに接続されたゲートを有する、第１１項記載の構
造体。 （１３）前記第１および第２ｎチャンネルトランジスタ
が互いに接続されたソースを有する、第１２項記載の構
造体。 （１４）第１ｎチャンネルトランジスタがドレインを有
し、このドレインがこのトランジスタの前記ゲートに接
続され、前記出力端に結合されている、第１３項記載の
構造体。 （１５）第１ｎチャンネルトランジスタがドレインを有
し、このドレインがこのトランジスタの前記ゲートに接
続され、前記出力端に結合されている、第１２項記載の
構造体。 （１６）第１ｎチャンネルトランジスタがドレインを有
し、このドレインがこのトランジスタの前記ゲートに接
続され、前記出力端に結合されている、第１１項記載の
構造体。 （１７）前記出力端と前記第１ｎチャンネルトランジス
タとの間に接続された第３ｎチャンネルトランジスタ
と、入力端と前記第２ｎチャンネルトランジスタとの間
に接続された第４ｎチャンネルトランジスタとを含む、
請求項１１記載の構造体。
【００１４】（１８）入力端および出力端を含むインバ
ータ回路と、前記入力端および前記出力端に結合された
カレントミラー回路と、前記入力端に接続されたｐチャ
ンネルトランジスタとを備えたＣＭＯＳ回路。 （１９）前記インバータ回路が前記入力端と前記カレン
トミラー回路との間に接続された第１ｎチャンネルトラ
ンジスタおよび前記出力端と前記カレントミラー回路と
の間に接続された第２ｎチャンネルトランジスタとを含
む、第１８記載の回路。 （２０）前記第１ｎチャンネルトランジスタが前記出力
端に接続されたゲートを有し、前記第２ｎチャンネルト
ランジスタが前記入力端に接続されたゲートを有する、
第１９項記載の回路。
ータ回路と、前記入力端および前記出力端に結合された
カレントミラー回路と、前記入力端に接続されたｐチャ
ンネルトランジスタとを備えたＣＭＯＳ回路。 （１９）前記インバータ回路が前記入力端と前記カレン
トミラー回路との間に接続された第１ｎチャンネルトラ
ンジスタおよび前記出力端と前記カレントミラー回路と
の間に接続された第２ｎチャンネルトランジスタとを含
む、第１８記載の回路。 （２０）前記第１ｎチャンネルトランジスタが前記出力
端に接続されたゲートを有し、前記第２ｎチャンネルト
ランジスタが前記入力端に接続されたゲートを有する、
第１９項記載の回路。
【００１５】（２１）ＣＭＯＳインバータ回路３１が、
入力端と、出力端と、これら入力端および出力端に結合
されたカレントミラー回路Ｍ３、Ｍ６とを含む。
入力端と、出力端と、これら入力端および出力端に結合
されたカレントミラー回路Ｍ３、Ｍ６とを含む。
【図１】入力端がｐチャンネルパスゲートによってドラ
イブされるインバータを流れるスタティック電流を示す
図。
イブされるインバータを流れるスタティック電流を示す
図。
【図２】図１のスタティック電流の問題を解決する、本
発明に係わるインバータ構造を示す図。
発明に係わるインバータ構造を示す図。
【図３】図２のインバータの出力端で利用するためのイ
ンバータを示す図。
ンバータを示す図。
３１ インバータ ３３ パスゲート ３５ メモリセル ３７ パスゲート
Claims (1)
- 【請求項１】 入力端と、 出力端と、 前記入力端および前記出力端に結合されたカレントミラ
ー回路とを備えたＣＭＯＳインバータ構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US001597 | 1993-01-07 | ||
| US159795P | 1995-07-27 | 1995-07-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09121154A true JPH09121154A (ja) | 1997-05-06 |
Family
ID=21696894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8198062A Pending JPH09121154A (ja) | 1995-07-27 | 1996-07-26 | 完全レール間電圧ではない入力信号を補償するｃｍｏｓインバータ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0765038A3 (ja) |
| JP (1) | JPH09121154A (ja) |
| TW (1) | TW313702B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2335556B (en) | 1998-03-18 | 2002-10-30 | Ericsson Telefon Ab L M | Switch circuit |
| GB2437438B (en) * | 2003-11-27 | 2008-05-07 | Samsung Electronics Co Ltd | Pulse-based flip-flop |
| GB2437439A (en) * | 2003-11-27 | 2007-10-24 | Samsung Electronics Co Ltd | A pulse-type flip-flop using a latch with clocked inverters |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4380710A (en) * | 1981-02-05 | 1983-04-19 | Harris Corporation | TTL to CMOS Interface circuit |
| US4855624A (en) * | 1988-02-02 | 1989-08-08 | National Semiconductor Corporation | Low-power bipolar-CMOS interface circuit |
| JP3092636B2 (ja) * | 1992-02-24 | 2000-09-25 | ソニー株式会社 | 昇圧及び降圧回路 |
| JPH0798983A (ja) * | 1993-09-29 | 1995-04-11 | Mitsubishi Electric Corp | 半導体回路、基準電圧発生回路、アドレスデコード回路、および半導体記憶装置 |
-
1996
- 1996-07-25 EP EP96305454A patent/EP0765038A3/en not_active Withdrawn
- 1996-07-26 JP JP8198062A patent/JPH09121154A/ja active Pending
- 1996-09-24 TW TW85111649A patent/TW313702B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| EP0765038A2 (en) | 1997-03-26 |
| TW313702B (ja) | 1997-08-21 |
| EP0765038A3 (en) | 1998-01-07 |
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