JPH09121235A - ファクシミリ装置 - Google Patents
ファクシミリ装置Info
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- JPH09121235A JPH09121235A JP8231552A JP23155296A JPH09121235A JP H09121235 A JPH09121235 A JP H09121235A JP 8231552 A JP8231552 A JP 8231552A JP 23155296 A JP23155296 A JP 23155296A JP H09121235 A JPH09121235 A JP H09121235A
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- 230000005540 biological transmission Effects 0.000 description 21
- 238000001514 detection method Methods 0.000 description 10
- 238000004891 communication Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 101000911772 Homo sapiens Hsc70-interacting protein Proteins 0.000 description 1
- 101000661816 Homo sapiens Suppression of tumorigenicity 18 protein Proteins 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
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- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 ＨＤＬＣ回路がファクシミリ装置の制御回路
で兼用していたため、モデム装置の制御に加えて、ＨＤ
ＬＣ回路の制御を行なわなければならず、ハードウエア
及びソフトウエアの負担が大きいものであった。 【解決手段】 ＨＤＬＣフレーミング回路１７、ＨＤＬ
Ｃデフレーミング回路２３とを制御するデジタルシグナ
ルプロセッサ１３を備え、ここで処理した信号をＩ／Ｏ
回路１２を介して入出力するモデム装置において、制御
回路９とＩ／Ｏ回路１２を接続し、Ｉ／Ｏ回路を介して
制御回路９に制御コマンドを出力するものである。
で兼用していたため、モデム装置の制御に加えて、ＨＤ
ＬＣ回路の制御を行なわなければならず、ハードウエア
及びソフトウエアの負担が大きいものであった。 【解決手段】 ＨＤＬＣフレーミング回路１７、ＨＤＬ
Ｃデフレーミング回路２３とを制御するデジタルシグナ
ルプロセッサ１３を備え、ここで処理した信号をＩ／Ｏ
回路１２を介して入出力するモデム装置において、制御
回路９とＩ／Ｏ回路１２を接続し、Ｉ／Ｏ回路を介して
制御回路９に制御コマンドを出力するものである。
Description
【０００１】
【発明の属する技術分野】本発明はモデム装置、特に送
受信データのＨＤＬＣ処理を効率的に行なうと共にＨＤ
ＬＣフラグ検知信号とフレーム判定結果とを動作部間で
通知出来るようにしたファクシミリ装置に関するもので
ある。
受信データのＨＤＬＣ処理を効率的に行なうと共にＨＤ
ＬＣフラグ検知信号とフレーム判定結果とを動作部間で
通知出来るようにしたファクシミリ装置に関するもので
ある。
【０００２】
【従来の技術】近年、ファクシミリ等の通信システムに
おいて、回線の品質等の原因による通信データエラーを
検出するために、通信データをＨＤＬＣ（ハイレベル・
データ・リンク・コントロール）のフォーマットにして
通信する方法が多くとられている。ＨＤＬＣのフレーミ
ング域はデフレーミングを行なうために、従来は、モデ
ム制御装置内にＨＤＬＣフレーミング、デフレーミング
処理部を設けていた。このようなモデム装置の一従来例
を図６に示す。このモデム装置は、モデム制御回路１
と、このモデム制御回路１に接続され、送信データに対
してＨＤＬＣフレーミング、受信データに対してＨＤＬ
Ｃデフレーミングを行なうＨＤＬＣ回路２とを有するモ
デム制御装置３、及びモデム制御装置と回線との間に配
置され、データの入出力を行なうＩ／Ｏ回路５と、ＣＰ
Ｕから構成されデジタル信号の制御を行なう制御用デジ
タル・シグナル・プロセッサ６と、回線４との間でアナ
ログ通信を行なうアナログ回路７とを有するモデム８と
から成る。そして、モデム制御装置３は、モデム２に対
して制御線１Ａ、１Ｂ、データ線２Ａ、２Ｂを通して制
御信号の送受とデータの授受を行なう。また、モデム制
御装置３内では制御回路１とＨＤＬＣ回路２が信号線３
Ａ、３Ｂで接続され、データの授受を行なう。
おいて、回線の品質等の原因による通信データエラーを
検出するために、通信データをＨＤＬＣ（ハイレベル・
データ・リンク・コントロール）のフォーマットにして
通信する方法が多くとられている。ＨＤＬＣのフレーミ
ング域はデフレーミングを行なうために、従来は、モデ
ム制御装置内にＨＤＬＣフレーミング、デフレーミング
処理部を設けていた。このようなモデム装置の一従来例
を図６に示す。このモデム装置は、モデム制御回路１
と、このモデム制御回路１に接続され、送信データに対
してＨＤＬＣフレーミング、受信データに対してＨＤＬ
Ｃデフレーミングを行なうＨＤＬＣ回路２とを有するモ
デム制御装置３、及びモデム制御装置と回線との間に配
置され、データの入出力を行なうＩ／Ｏ回路５と、ＣＰ
Ｕから構成されデジタル信号の制御を行なう制御用デジ
タル・シグナル・プロセッサ６と、回線４との間でアナ
ログ通信を行なうアナログ回路７とを有するモデム８と
から成る。そして、モデム制御装置３は、モデム２に対
して制御線１Ａ、１Ｂ、データ線２Ａ、２Ｂを通して制
御信号の送受とデータの授受を行なう。また、モデム制
御装置３内では制御回路１とＨＤＬＣ回路２が信号線３
Ａ、３Ｂで接続され、データの授受を行なう。
【０００３】例えばデータ送信時、モデム制御装置３内
の制御回路１は、制御線１Ａ、１Ｂを使ってモデム８を
受信状態にする。次に制御回路１は信号線３Ａ、３Ｂに
より、モデム制御装置１内部のＨＤＬＣ回路２を制御す
ると共に送信データを書き込む。ＨＤＬＣ回路２によっ
てＨＤＬＣフレーミングされたデータは信号線２Ａを通
してモデム８に送られる。モデム８はそのデータを変調
し、回線４に送出する。また、受信時は、回線４から入
力した信号をモデム８で復調し、復調されたデータは、
信号線２Ｂを通してモデム制御装置３内部のＨＤＬＣ回
路２に入力される。そして、制御回路１は、信号線３Ｂ
を介して、デフレーミングされたデータを受けとる。
の制御回路１は、制御線１Ａ、１Ｂを使ってモデム８を
受信状態にする。次に制御回路１は信号線３Ａ、３Ｂに
より、モデム制御装置１内部のＨＤＬＣ回路２を制御す
ると共に送信データを書き込む。ＨＤＬＣ回路２によっ
てＨＤＬＣフレーミングされたデータは信号線２Ａを通
してモデム８に送られる。モデム８はそのデータを変調
し、回線４に送出する。また、受信時は、回線４から入
力した信号をモデム８で復調し、復調されたデータは、
信号線２Ｂを通してモデム制御装置３内部のＨＤＬＣ回
路２に入力される。そして、制御回路１は、信号線３Ｂ
を介して、デフレーミングされたデータを受けとる。
【０００４】
【発明が解決しようとする課題】しかしながら、前記の
ような従来のモデム装置にあっては、ＨＤＬＣ回路２が
モデム制御装置３内に組込まれているため、このモデム
制御装置３は、本来の役割であるモデム８の制御に加え
てＨＤＬＣ回路２の制御をしなければならず、ハードウ
エア及びソフトウエアの負担が大きかった。
ような従来のモデム装置にあっては、ＨＤＬＣ回路２が
モデム制御装置３内に組込まれているため、このモデム
制御装置３は、本来の役割であるモデム８の制御に加え
てＨＤＬＣ回路２の制御をしなければならず、ハードウ
エア及びソフトウエアの負担が大きかった。
【０００５】
【課題を解決するための手段】本発明は、上記課題を解
決するために、回線と接続するためのアナログ回路と、
ＨＤＬＣフレーミング処理手段と、ＨＤＬＣフレーミン
グされたデータを変調して前記アナログ回路へ出力する
変調手段と、ＨＤＬＣデフレーミング処理手段と、前記
アナログ回路から入力したデータを復調してＨＤＬＣデ
フレーミングすべく出力する復調手段と、ＨＤＬＣフレ
ーミングから変調までの処理及び復調からＨＤＬＣデフ
レーミングまでの処理を制御するデジタルシグナルプロ
セッサと、このデジタルシグナルプロセッサからの信号
の入出力を行なうＩ／Ｏ回路とから成るモデム装置を備
え、前記Ｉ／Ｏ回路を介してファクシミリ制御装置との
間で変復調、およびＨＤＬＣフレーミング、ＨＤＬＣデ
フレーミングを行ない、ファクシミリ制御装置は他の制
御を行なうことができ、ファクシミリ制御装置の処理負
担を軽減することができるものである。
決するために、回線と接続するためのアナログ回路と、
ＨＤＬＣフレーミング処理手段と、ＨＤＬＣフレーミン
グされたデータを変調して前記アナログ回路へ出力する
変調手段と、ＨＤＬＣデフレーミング処理手段と、前記
アナログ回路から入力したデータを復調してＨＤＬＣデ
フレーミングすべく出力する復調手段と、ＨＤＬＣフレ
ーミングから変調までの処理及び復調からＨＤＬＣデフ
レーミングまでの処理を制御するデジタルシグナルプロ
セッサと、このデジタルシグナルプロセッサからの信号
の入出力を行なうＩ／Ｏ回路とから成るモデム装置を備
え、前記Ｉ／Ｏ回路を介してファクシミリ制御装置との
間で変復調、およびＨＤＬＣフレーミング、ＨＤＬＣデ
フレーミングを行ない、ファクシミリ制御装置は他の制
御を行なうことができ、ファクシミリ制御装置の処理負
担を軽減することができるものである。
【０００６】
【発明の実施の形態】図１は本発明によるファクシミリ
装置の一実施例を示すブロック図である。この実施例に
係るファクシミリ装置は、制御回路９を有するモデム制
御装置１０と、このモデム制御装置１０によって制御さ
れた送受信データの変調及び復調を行なうモデム１１と
から成る。モデム１１は、モデム制御装置とのインタフ
ェースを行なうＩ／Ｏ回路１２と、デジタル信号処理を
行なう制御ＤＳＰ１３と、回線１４に接続されるアナロ
グ回路１５とを備えている。更に制御ＤＳＰ１３は、Ｉ
／Ｏ回路１２に信号線１６によって接続されたＨＤＬＣ
フレーミング部１７と、ＨＤＬＣフレーミングされた後
のデータを格納するメモリ１８と、送信データを変調す
る変調部１９と、受信データを復調する復調部２０と、
復調されたデータを格納するメモリ２１と、受信データ
に対してＨＤＬＣデフレーミングを施し信号線２２を通
してＩ／Ｏ回路に出力するＨＤＬＣデフレーミング部２
３と、パス２４を介して各機能部に接続されこれらの機
能部を制御する制御部２５とを備えている。この制御Ｄ
ＳＰ１３の内部において、変調部１９及び復調部２０と
アナログ回路１５との間はパス２６及び信号線２７によ
って接続されており、また信号線１６からはメモリパス
２８へ向けて信号線２９が延びる一方、メモリパス３０
から信号線２２へは分岐信号線３１が延びている。なお
モデム制御装置１０とモデム１１との間の信号の授受は
制御信号線３２、データ信号線３３によって行なわれ
る。ＨＤＬＣフレーミング部１７は、Ｉ／Ｏ回路１２を
通してモデム制御装置１０から送られて来たデータに対
して、ＨＤＬＣフォーマットのフラグパターンとフレー
ム内の誤り判定用ＦＣＳを付加する機能を持つ。また、
ＨＤＬＣデフレーミング部２３は、回線１４を通して相
手端末装置から入力されたデータからＨＤＬＣフォーマ
ットのフラグパターンを検出し、またＦＣＳによる誤り
チェックを行なってその結果をモデム制御装置１０に通
知する機能を持つ。このＨＤＬＣフォーマットのフラグ
パターン検出結果等をモデム制御装置に通知するため、
制御回路９とＩ／Ｏ回路１２との間には信号線３２、３
３の他にフラグ検知信号線３４が設けられている。
装置の一実施例を示すブロック図である。この実施例に
係るファクシミリ装置は、制御回路９を有するモデム制
御装置１０と、このモデム制御装置１０によって制御さ
れた送受信データの変調及び復調を行なうモデム１１と
から成る。モデム１１は、モデム制御装置とのインタフ
ェースを行なうＩ／Ｏ回路１２と、デジタル信号処理を
行なう制御ＤＳＰ１３と、回線１４に接続されるアナロ
グ回路１５とを備えている。更に制御ＤＳＰ１３は、Ｉ
／Ｏ回路１２に信号線１６によって接続されたＨＤＬＣ
フレーミング部１７と、ＨＤＬＣフレーミングされた後
のデータを格納するメモリ１８と、送信データを変調す
る変調部１９と、受信データを復調する復調部２０と、
復調されたデータを格納するメモリ２１と、受信データ
に対してＨＤＬＣデフレーミングを施し信号線２２を通
してＩ／Ｏ回路に出力するＨＤＬＣデフレーミング部２
３と、パス２４を介して各機能部に接続されこれらの機
能部を制御する制御部２５とを備えている。この制御Ｄ
ＳＰ１３の内部において、変調部１９及び復調部２０と
アナログ回路１５との間はパス２６及び信号線２７によ
って接続されており、また信号線１６からはメモリパス
２８へ向けて信号線２９が延びる一方、メモリパス３０
から信号線２２へは分岐信号線３１が延びている。なお
モデム制御装置１０とモデム１１との間の信号の授受は
制御信号線３２、データ信号線３３によって行なわれ
る。ＨＤＬＣフレーミング部１７は、Ｉ／Ｏ回路１２を
通してモデム制御装置１０から送られて来たデータに対
して、ＨＤＬＣフォーマットのフラグパターンとフレー
ム内の誤り判定用ＦＣＳを付加する機能を持つ。また、
ＨＤＬＣデフレーミング部２３は、回線１４を通して相
手端末装置から入力されたデータからＨＤＬＣフォーマ
ットのフラグパターンを検出し、またＦＣＳによる誤り
チェックを行なってその結果をモデム制御装置１０に通
知する機能を持つ。このＨＤＬＣフォーマットのフラグ
パターン検出結果等をモデム制御装置に通知するため、
制御回路９とＩ／Ｏ回路１２との間には信号線３２、３
３の他にフラグ検知信号線３４が設けられている。
【０００７】かかる構成を有するファクシミリ装置につ
いて、その動作を以下に述べる。先ずデータ送信モード
における動作を図２及び図３に基づいて説明する。この
モードでは、モデム制御装置１０は制御線３２を介して
モデム１１にＨＤＬＣフラグ送信コマンドを送り、同時
にＨＤＬＣフォーマットのフラグパターンである“７
Ｅ”（へキサ）をデータ信号線３３を通してモデム１１
に送る。モデム１１は、処理ステップ（以下、単にステ
ップという）ＳＴ１において前記ＨＤＬＣフラグ送信コ
マンドとＨＤＬＣフラグを受けとる。次いでモデム１１
は、ステップＳＴ２において、データ信号線３３を介し
て送られて来た数だけのフラグを回線１４上に送出する
と共に、ステップＳＴ３に移行してデータ送信コマンド
があったか否かをチェックする。この間に、モデム制御
装置１０は制御線３２を介してＨＤＬＣデータ送信コマ
ンドをモデム１１に送り、データ信号線３３を介して送
信データＤ1、Ｄ2、…Ｄnを送る。モデム１１はＨＤＬ
Ｃデータ送信コマンドを受取ると、ステップＳＴ４にお
いて送信データＤ1、Ｄ2、…Ｄnに“０”インサーショ
ンを行ないながら回線１４に出力し、データ送信を行な
う。また一方、モデム１１は、前記送信データの出力と
同時に、ＦＣＳ（フレームチェックシーケンス）の計算
を行ない、ステップＳＴ５においてフラグ送信コマンド
が有りか否かをチェックする。そして、フラグ送信コマ
ンドが無い間はデータ送信をし続ける一方、フラグ送信
コマンドが有ればステップＳＴ６に移行してＦＣＳを２
バイト分送出し、その後ＨＤＬＣフラグを回線１４上に
送出する（ＳＴ２）。そしてステップＳＴ２〜ＳＴ６の
動作を繰返すことによってデータの送信を行なう。
いて、その動作を以下に述べる。先ずデータ送信モード
における動作を図２及び図３に基づいて説明する。この
モードでは、モデム制御装置１０は制御線３２を介して
モデム１１にＨＤＬＣフラグ送信コマンドを送り、同時
にＨＤＬＣフォーマットのフラグパターンである“７
Ｅ”（へキサ）をデータ信号線３３を通してモデム１１
に送る。モデム１１は、処理ステップ（以下、単にステ
ップという）ＳＴ１において前記ＨＤＬＣフラグ送信コ
マンドとＨＤＬＣフラグを受けとる。次いでモデム１１
は、ステップＳＴ２において、データ信号線３３を介し
て送られて来た数だけのフラグを回線１４上に送出する
と共に、ステップＳＴ３に移行してデータ送信コマンド
があったか否かをチェックする。この間に、モデム制御
装置１０は制御線３２を介してＨＤＬＣデータ送信コマ
ンドをモデム１１に送り、データ信号線３３を介して送
信データＤ1、Ｄ2、…Ｄnを送る。モデム１１はＨＤＬ
Ｃデータ送信コマンドを受取ると、ステップＳＴ４にお
いて送信データＤ1、Ｄ2、…Ｄnに“０”インサーショ
ンを行ないながら回線１４に出力し、データ送信を行な
う。また一方、モデム１１は、前記送信データの出力と
同時に、ＦＣＳ（フレームチェックシーケンス）の計算
を行ない、ステップＳＴ５においてフラグ送信コマンド
が有りか否かをチェックする。そして、フラグ送信コマ
ンドが無い間はデータ送信をし続ける一方、フラグ送信
コマンドが有ればステップＳＴ６に移行してＦＣＳを２
バイト分送出し、その後ＨＤＬＣフラグを回線１４上に
送出する（ＳＴ２）。そしてステップＳＴ２〜ＳＴ６の
動作を繰返すことによってデータの送信を行なう。
【０００８】次にデータ受信モードにおける動作を図４
及び図５に基づいて説明する。このモードでは、モデム
制御装置は制御線３２を介してモデム１１にＨＤＬＣ受
信モードのコマンドを送る。これによりモデム１１はＨ
ＤＬＣ受信モードになり、回線１４上の信号を復調し、
ステップＳＴ１１においてＨＤＬＣフラグパターン
（“７Ｅ”）を検出待ちの状態になる。そして、この処
理ステップでモデム１１が、復調データがＨＤＬＣフラ
グパターンを検知すると、ステップＳＴ１２においてフ
ラグ検知信号線３４をオンし、モデム制御装置１０にフ
ラグ検知を知らせる。次いでモデム１１は、ステップＳ
Ｔ１３においてＨＤＬＣフラグパターンの受信待ちの状
態になり、このＨＤＬＣフラグパターンを受信すると、
３バイト分のデータ（Ｄ1、Ｄ2、Ｄ3）を連続して検知
した後、ステップＳＴ１４でフラグ検知信号線３４をオ
フし、その後ステップＳＴ１５に移行してデータ信号線
３３を介してモデム制御装置１０に受信データを送る。
その後モデム１１は、受信データを出力しながらステッ
プ１６で終了フラグ検知待ちの状態になり、この処理ス
テップで終了フラグを検知するとステップＳＴ１７にお
いてフラグ検知信号をオンする。受信データのうち、最
終の２バイト分はＦＣＳであるからモデム制御装置１０
には送らず、ステップＳＴ１８においてモデム内部でＦ
ＣＳのチェックをし、その結果をコード化して１バイト
のコードとしてデータ信号線３３を介してモデム制御装
置１０に送る。以上の動作でＨＤＬＣフレーミングされ
た１フレームの受信動作が終り、引き続き次のフレーム
受信を行なうべくステップＳＴ１３〜ＳＴ１８の処理動
作に入る。
及び図５に基づいて説明する。このモードでは、モデム
制御装置は制御線３２を介してモデム１１にＨＤＬＣ受
信モードのコマンドを送る。これによりモデム１１はＨ
ＤＬＣ受信モードになり、回線１４上の信号を復調し、
ステップＳＴ１１においてＨＤＬＣフラグパターン
（“７Ｅ”）を検出待ちの状態になる。そして、この処
理ステップでモデム１１が、復調データがＨＤＬＣフラ
グパターンを検知すると、ステップＳＴ１２においてフ
ラグ検知信号線３４をオンし、モデム制御装置１０にフ
ラグ検知を知らせる。次いでモデム１１は、ステップＳ
Ｔ１３においてＨＤＬＣフラグパターンの受信待ちの状
態になり、このＨＤＬＣフラグパターンを受信すると、
３バイト分のデータ（Ｄ1、Ｄ2、Ｄ3）を連続して検知
した後、ステップＳＴ１４でフラグ検知信号線３４をオ
フし、その後ステップＳＴ１５に移行してデータ信号線
３３を介してモデム制御装置１０に受信データを送る。
その後モデム１１は、受信データを出力しながらステッ
プ１６で終了フラグ検知待ちの状態になり、この処理ス
テップで終了フラグを検知するとステップＳＴ１７にお
いてフラグ検知信号をオンする。受信データのうち、最
終の２バイト分はＦＣＳであるからモデム制御装置１０
には送らず、ステップＳＴ１８においてモデム内部でＦ
ＣＳのチェックをし、その結果をコード化して１バイト
のコードとしてデータ信号線３３を介してモデム制御装
置１０に送る。以上の動作でＨＤＬＣフレーミングされ
た１フレームの受信動作が終り、引き続き次のフレーム
受信を行なうべくステップＳＴ１３〜ＳＴ１８の処理動
作に入る。
【０００９】
【発明の効果】以上説明したように、本発明によれば、
モデム内にＨＤＬＣフレーミング部及びデフレーミング
部を設け、このモデム側でＨＤＬＣフレーミング、デフ
レーミングを行なう一方、このモデムからモデム制御装
置に対してＨＤＬＣフラグパターンの検知及びＦＣＳチ
ェックの結果を伝えるようにしたため、ＨＤＬＣフレー
ミング、デフレーミング方式によるデータ伝送に際して
モデム制御装置のハードウエア、ソフトウエア上の負担
が軽減される上、フレーミング、デフレーミングの処理
動作経過がモデム制御装置に認識させることが出来るよ
うになり、円滑で効率的なデータ送受信を行なうことが
出来る。
モデム内にＨＤＬＣフレーミング部及びデフレーミング
部を設け、このモデム側でＨＤＬＣフレーミング、デフ
レーミングを行なう一方、このモデムからモデム制御装
置に対してＨＤＬＣフラグパターンの検知及びＦＣＳチ
ェックの結果を伝えるようにしたため、ＨＤＬＣフレー
ミング、デフレーミング方式によるデータ伝送に際して
モデム制御装置のハードウエア、ソフトウエア上の負担
が軽減される上、フレーミング、デフレーミングの処理
動作経過がモデム制御装置に認識させることが出来るよ
うになり、円滑で効率的なデータ送受信を行なうことが
出来る。
【図１】本発明によるファクシミリ装置の一実施例を示
すブロック図
すブロック図
【図２】前記実施例の送信モードにおけるタイムシーケ
ンス図
ンス図
【図３】前記実施例の送信モードにおけるモデムの動作
を示すフローチャート
を示すフローチャート
【図４】前記実施例の受信モードにおけるタイムシーケ
ンス図
ンス図
【図５】前記実施例の受信モードにおけるモデムの動作
を示すフローチャート
を示すフローチャート
【図６】従来のモデム装置の例を示すブロック図
１０ モデム制御装置 １１ モデム １３ 制御ＤＳＰ １４ 回線 １７ ＨＤＬＣフレーミング部 １９ 変調部 ２０ 復調部 ２３ ＨＤＬＣデフレーミング部
Claims (1)
- 【請求項１】 回線と接続するためのアナログ回路と、
ＨＤＬＣフレーミング処理手段と、ＨＤＬＣフレーミン
グされたデータを変調して前記アナログ回路へ出力する
変調手段と、ＨＤＬＣデフレーミング処理手段と、前記
アナログ回路から入力したデータを復調してＨＤＬＣデ
フレーミングすべく出力する復調手段と、ＨＤＬＣフレ
ーミングから変調までの処理及び復調からＨＤＬＣデフ
レーミングまでの処理を制御するデジタルシグナルプロ
セッサと、このデジタルシグナルプロセッサからの信号
の入出力を行なうＩ／Ｏ回路とから成るモデム装置を備
え、前記Ｉ／Ｏ回路を介してファクシミリ制御装置との
間で変復調モード又はＨＤＬＣモードの制御コマンドを
入出力することを特徴とするファクシミリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8231552A JP2730676B2 (ja) | 1996-09-02 | 1996-09-02 | ファクシミリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8231552A JP2730676B2 (ja) | 1996-09-02 | 1996-09-02 | ファクシミリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63102150A Division JP2624297B2 (ja) | 1988-04-25 | 1988-04-25 | モデム装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9237991A Division JP2802271B2 (ja) | 1997-09-03 | 1997-09-03 | ファクシミリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09121235A true JPH09121235A (ja) | 1997-05-06 |
| JP2730676B2 JP2730676B2 (ja) | 1998-03-25 |
Family
ID=16925294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8231552A Expired - Lifetime JP2730676B2 (ja) | 1996-09-02 | 1996-09-02 | ファクシミリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2730676B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243639A (ja) * | 1988-03-24 | 1989-09-28 | Matsushita Graphic Commun Syst Inc | モデム装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2624297B2 (ja) | 1988-04-25 | 1997-06-25 | 松下電送株式会社 | モデム装置 |
-
1996
- 1996-09-02 JP JP8231552A patent/JP2730676B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243639A (ja) * | 1988-03-24 | 1989-09-28 | Matsushita Graphic Commun Syst Inc | モデム装置 |
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| Publication number | Publication date |
|---|---|
| JP2730676B2 (ja) | 1998-03-25 |
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