JPH09128238A - Ｃｐｕデータ経路における同時入出力動作のための複数レジスタバンクシステム - Google Patents
Ｃｐｕデータ経路における同時入出力動作のための複数レジスタバンクシステムInfo
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- JPH09128238A JPH09128238A JP8212915A JP21291596A JPH09128238A JP H09128238 A JPH09128238 A JP H09128238A JP 8212915 A JP8212915 A JP 8212915A JP 21291596 A JP21291596 A JP 21291596A JP H09128238 A JPH09128238 A JP H09128238A
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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Abstract
(57)【要約】 （修正有）
【課題】 レジスタ・ベースＣＰＵにおいて、データを
付加的なレジスタバンクにロードおよびアンロードする
と同時に、ＣＰＵレジスタバンク内のデータを処理す
る。 【解決手段】 ロード／処理／アンロード機能を行うた
めのＣＰＵにおける様々なレジスタバンクと、適切なデ
ータバスとの相互接続は、単純状態マシンプロセッサで
あり得るロード／格納制御論理ブロックによって制御さ
れる。ロード／格納制御論理は、通常のプログラム実行
の間に、特定の演算ルーチンの終りにあるソフトウェア
命令によって、トリガされる。別々のロード命令および
格納命令およびそれらの待ちクロックサイクルを必要と
する代わりに、このソフトウェア命令が行われる。算術
論理演算装置（ＡＬＵ）が、処理のためにデータが前も
ってロードされたレジスタバンクに逐次接続され得るの
で、ＣＰＵレジスタバンクからデータをロードおよびア
ンロードする間の、ＡＬＵによるデータ処理を停止させ
る必要性がなくなる。
付加的なレジスタバンクにロードおよびアンロードする
と同時に、ＣＰＵレジスタバンク内のデータを処理す
る。 【解決手段】 ロード／処理／アンロード機能を行うた
めのＣＰＵにおける様々なレジスタバンクと、適切なデ
ータバスとの相互接続は、単純状態マシンプロセッサで
あり得るロード／格納制御論理ブロックによって制御さ
れる。ロード／格納制御論理は、通常のプログラム実行
の間に、特定の演算ルーチンの終りにあるソフトウェア
命令によって、トリガされる。別々のロード命令および
格納命令およびそれらの待ちクロックサイクルを必要と
する代わりに、このソフトウェア命令が行われる。算術
論理演算装置（ＡＬＵ）が、処理のためにデータが前も
ってロードされたレジスタバンクに逐次接続され得るの
で、ＣＰＵレジスタバンクからデータをロードおよびア
ンロードする間の、ＡＬＵによるデータ処理を停止させ
る必要性がなくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にはコンピ
ュータに関し、より詳細には、レジスタベースコンピュ
ータの中央処理装置（ＣＰＵ）に関する。
ュータに関し、より詳細には、レジスタベースコンピュ
ータの中央処理装置（ＣＰＵ）に関する。
【０００２】
【従来の技術】汎用レジスタベースコンピュータは、Ｃ
ＰＵ内でデータ記憶レジスタの１つ以上のバンクを用い
ている。データは、算術データ処理あるいはその他のデ
ータ処理の間に、データ記憶レジスタに一時的に格納さ
れる。データ記憶レジスタは、レジスタブロックとして
も公知であるレジスタバンク内に通常配置される。レジ
スタバンクの大きさは、コンピュータの内部アーキテク
チャによって決定され、設計上の選択事項である。デー
タは、より大きいコンピュータメモリ記憶装置およびＣ
ＰＵの算術論理演算装置（ＡＬＵ）と接続するバスを介
して、ＣＰＵのレジスタに流入したり、そこから流出し
たりする。３２ビットＣＰＵは、典型的には、３２ビッ
トデータバスおよび３２ビットレジスタを有し、それに
よってデータ経路を介してデータを並行して移動させる
ことが可能になる。ＣＰＵにおけるデータ記憶レジスタ
バンクは、命令およびメモリアドレス情報を格納するた
めのその他の専用レジスタ、ＡＬＵ、およびデータ処理
において用いられる接続データバスと共に、ＣＰＵデー
タ経路と総称される。
ＰＵ内でデータ記憶レジスタの１つ以上のバンクを用い
ている。データは、算術データ処理あるいはその他のデ
ータ処理の間に、データ記憶レジスタに一時的に格納さ
れる。データ記憶レジスタは、レジスタブロックとして
も公知であるレジスタバンク内に通常配置される。レジ
スタバンクの大きさは、コンピュータの内部アーキテク
チャによって決定され、設計上の選択事項である。デー
タは、より大きいコンピュータメモリ記憶装置およびＣ
ＰＵの算術論理演算装置（ＡＬＵ）と接続するバスを介
して、ＣＰＵのレジスタに流入したり、そこから流出し
たりする。３２ビットＣＰＵは、典型的には、３２ビッ
トデータバスおよび３２ビットレジスタを有し、それに
よってデータ経路を介してデータを並行して移動させる
ことが可能になる。ＣＰＵにおけるデータ記憶レジスタ
バンクは、命令およびメモリアドレス情報を格納するた
めのその他の専用レジスタ、ＡＬＵ、およびデータ処理
において用いられる接続データバスと共に、ＣＰＵデー
タ経路と総称される。
【０００３】レジスタベースＣＰＵにおいて、データ経
路の外部にあるが、ＣＰＵにおける主要な構成要素全て
と動作可能に接続されているソフトウェアデコーダおよ
び論理制御ブロックからのプログラミング命令に従っ
て、データは移動させられ、処理される。データは、コ
ンピュータのメインメモリあるいはキャッシュメモリか
ら検索され、ＣＰＵのレジスタバンクにロードされる。
レジスタバンクがロードされると、個々のレジスタにお
けるオペランドは、論理制御ブロックからのプログラム
命令に従ってＡＬＵによって処理される。例えば、ＡＬ
Ｕは、２つの異なるレジスタの内容を加算あるいは乗算
し、第３のレジスタ位置に結果を格納する。演算処理が
完了すると、データはレジスタバンクからアンロードさ
れ、メインメモリあるいはコンピュータ内の別の位置に
送られる。レジスタベースＣＰＵはフレキシブルかつ効
率的である。コンピュータの比較的遅いメインメモリを
介してデータをロードおよび格納することを必要とせず
に、データがＡＬＵに迅速に与えられ、別のレジスタ位
置に格納され得るので、レジスタの処理速度は速くな
る。
路の外部にあるが、ＣＰＵにおける主要な構成要素全て
と動作可能に接続されているソフトウェアデコーダおよ
び論理制御ブロックからのプログラミング命令に従っ
て、データは移動させられ、処理される。データは、コ
ンピュータのメインメモリあるいはキャッシュメモリか
ら検索され、ＣＰＵのレジスタバンクにロードされる。
レジスタバンクがロードされると、個々のレジスタにお
けるオペランドは、論理制御ブロックからのプログラム
命令に従ってＡＬＵによって処理される。例えば、ＡＬ
Ｕは、２つの異なるレジスタの内容を加算あるいは乗算
し、第３のレジスタ位置に結果を格納する。演算処理が
完了すると、データはレジスタバンクからアンロードさ
れ、メインメモリあるいはコンピュータ内の別の位置に
送られる。レジスタベースＣＰＵはフレキシブルかつ効
率的である。コンピュータの比較的遅いメインメモリを
介してデータをロードおよび格納することを必要とせず
に、データがＡＬＵに迅速に与えられ、別のレジスタ位
置に格納され得るので、レジスタの処理速度は速くな
る。
【０００４】
【発明が解決しようとする課題】レジスタベースＣＰＵ
はデータ処理において効率的であるが、単一のＣＰＵデ
ータ経路においてデータが処理される実際のアクティブ
演算時間は、処理サイクル時間全体の何分の一かにすぎ
ない。まず、データはメモリからＣＰＵレジスタバンク
にロードされ、次いで、ＡＬＵによって処理されなけれ
ばならない。次いで、処理されたデータは、レジスタバ
ンクからアンロードされ、メモリあるいは他の場所に転
送される。従って、データがレジスタバンクに常駐する
処理ステップの間のみ、演算が実際に行われる。レジス
タバンクのロードおよびアンロードの間には、ＣＰＵは
データ処理を実際に行わない。
はデータ処理において効率的であるが、単一のＣＰＵデ
ータ経路においてデータが処理される実際のアクティブ
演算時間は、処理サイクル時間全体の何分の一かにすぎ
ない。まず、データはメモリからＣＰＵレジスタバンク
にロードされ、次いで、ＡＬＵによって処理されなけれ
ばならない。次いで、処理されたデータは、レジスタバ
ンクからアンロードされ、メモリあるいは他の場所に転
送される。従って、データがレジスタバンクに常駐する
処理ステップの間のみ、演算が実際に行われる。レジス
タバンクのロードおよびアンロードの間には、ＣＰＵは
データ処理を実際に行わない。
【０００５】ＣＰＵの動作あるいはＣＰＵの動作を制御
するプログラミングソフトウェアの大きな変更を必要と
せずに、ＣＰＵの処理能力をさらに利用するＣＰＵ処理
システムおよびアーキテクチャを設けることが有利であ
る。
するプログラミングソフトウェアの大きな変更を必要と
せずに、ＣＰＵの処理能力をさらに利用するＣＰＵ処理
システムおよびアーキテクチャを設けることが有利であ
る。
【０００６】ＣＰＵのレジスタバンクがロードおよびア
ンロードされているときのＡＬＵのアイドル時間を最小
化することによって、データ処理の間にＡＬＵをより長
い時間用いることも有利である。
ンロードされているときのＡＬＵのアイドル時間を最小
化することによって、データ処理の間にＡＬＵをより長
い時間用いることも有利である。
【０００７】レジスタのロードおよびアンロードの間に
演算シーケンスを休止する必要なく、プレロードされた
複数のレジスタブロックに格納されたデータに逐次ブロ
ック演算を行うことによって、レジスタベースコンピュ
ータにおけるＣＰＵデータ経路の演算効率を向上させる
ことも有利である。
演算シーケンスを休止する必要なく、プレロードされた
複数のレジスタブロックに格納されたデータに逐次ブロ
ック演算を行うことによって、レジスタベースコンピュ
ータにおけるＣＰＵデータ経路の演算効率を向上させる
ことも有利である。
【０００８】
【課題を解決するための手段】本発明によれば、一つ以
上の外部制御器からのコマンド下で、一つ以上のデータ
バスによってＣＰＵから搬送されまたはＣＰＵに搬送さ
れるデータの処理に用いられるタイプのレジスタベース
ＣＰＵに、データ経路が提供される。データ経路は、外
部プログラム可能制御器に動作可能に接続された一つ以
上の算術プロセッサであって、外部プログラム可能制御
器によって指示されるとおりにデータを処理する、一つ
以上の算術プロセッサを備えている。複数のデータ格納
レジスタバンクが、データ経路に設けられる。レジスタ
バンクのうちの少なくとも２つが相互交換可能であり、
各レジスタバンクは、一つ以上の算術プロセッサ内のデ
ータを処理するために、それらの算術プロセッサに断続
的に接続される。相互交換可能なレジスタバンクは、デ
ータをロードおよびアンロードする一つ以上のＩ／Ｏポ
ートと、レジスタバンク内のデータが処理される場合
に、一つ以上の算術プロセッサに接続する少なくとも一
つのプロセッサポートとを各々備えている。
上の外部制御器からのコマンド下で、一つ以上のデータ
バスによってＣＰＵから搬送されまたはＣＰＵに搬送さ
れるデータの処理に用いられるタイプのレジスタベース
ＣＰＵに、データ経路が提供される。データ経路は、外
部プログラム可能制御器に動作可能に接続された一つ以
上の算術プロセッサであって、外部プログラム可能制御
器によって指示されるとおりにデータを処理する、一つ
以上の算術プロセッサを備えている。複数のデータ格納
レジスタバンクが、データ経路に設けられる。レジスタ
バンクのうちの少なくとも２つが相互交換可能であり、
各レジスタバンクは、一つ以上の算術プロセッサ内のデ
ータを処理するために、それらの算術プロセッサに断続
的に接続される。相互交換可能なレジスタバンクは、デ
ータをロードおよびアンロードする一つ以上のＩ／Ｏポ
ートと、レジスタバンク内のデータが処理される場合
に、一つ以上の算術プロセッサに接続する少なくとも一
つのプロセッサポートとを各々備えている。
【０００９】データ経路は、相互交換可能なレジスタバ
ンクに動作可能に接続されたレジスタ機能制御器であっ
て、一つ以上のレジスタバンクにより構成される第１の
グループのレジスタバンクのプロセッサポートを算術プ
ロセッサに選択的に接続するレジスタ機能制御器をさら
に備えている。第１のグループのプロセッサポートがプ
ロセッサに接続されると、第１のグループのレジスタバ
ンク内のデータが処理される。制御器は、一つ以上のレ
ジスタバンクから構成される第２のグループのレジスタ
バンクのＩ／Ｏポートをデータ経路のデータバスに選択
的に接続する。Ｉ／Ｏポートがデータバスに接続される
と、データは第２のグループのレジスタバンクにロード
およびアンロードされる。このように構成されたデータ
経路は、第１のグループのレジスタ内のデータが算術プ
ロセッサによって処理されると同時に、第２のグループ
のレジスタバンクからデータをロードおよびアンロード
することを可能にする。レジスタ機能制御器は、第１の
グループのレジスタバンクをデータ経路内の別の相互交
換可能なレジスタバンクと選択的に相互交換することに
よって、新しい第２のグループを形成する別の相互交換
可能なレジスタバンクがデータをロードおよびアンロー
ドするためのデータバスに接続されると同時に、新しい
第１のグループのレジスタバンク内のデータが処理され
得る。
ンクに動作可能に接続されたレジスタ機能制御器であっ
て、一つ以上のレジスタバンクにより構成される第１の
グループのレジスタバンクのプロセッサポートを算術プ
ロセッサに選択的に接続するレジスタ機能制御器をさら
に備えている。第１のグループのプロセッサポートがプ
ロセッサに接続されると、第１のグループのレジスタバ
ンク内のデータが処理される。制御器は、一つ以上のレ
ジスタバンクから構成される第２のグループのレジスタ
バンクのＩ／Ｏポートをデータ経路のデータバスに選択
的に接続する。Ｉ／Ｏポートがデータバスに接続される
と、データは第２のグループのレジスタバンクにロード
およびアンロードされる。このように構成されたデータ
経路は、第１のグループのレジスタ内のデータが算術プ
ロセッサによって処理されると同時に、第２のグループ
のレジスタバンクからデータをロードおよびアンロード
することを可能にする。レジスタ機能制御器は、第１の
グループのレジスタバンクをデータ経路内の別の相互交
換可能なレジスタバンクと選択的に相互交換することに
よって、新しい第２のグループを形成する別の相互交換
可能なレジスタバンクがデータをロードおよびアンロー
ドするためのデータバスに接続されると同時に、新しい
第１のグループのレジスタバンク内のデータが処理され
得る。
【００１０】本発明は、一つ以上の外部制御器からのコ
マンド下で、一つ以上のデータバスによってＣＰＵから
搬送されまたはＣＰＵに搬送されるデータを処理するタ
イプのレジスタベースＣＰＵのデータ経路において用い
る方法をさらに含む。この方法におけるステップは、Ｃ
ＰＵ内の第１のグループの一つ以上のレジスタバンクを
一つ以上の算術プロセッサに同時に接続することによっ
て、第１のグループのレジスタバンク内に格納されてい
るデータを算術プロセッサによって処理するステップ
と、前ステップと同時に、第２のグループの一つ以上の
レジスタバンク内のレジスタからデータをロードおよび
アンロードするために、第２のグループのレジスタバン
クをデータ経路のデータバスに接続するステップと、第
１のグループのレジスタバンク内のデータの処理および
第２のグループのレジスタバンクからのデータのロード
およびアンロードが完了すると、第１のグループのレジ
スタバンクのレジスタを処理されるデータを含む別の相
互交換可能なレジスタバンクと選択的に相互交換するス
テップとを包含する。
マンド下で、一つ以上のデータバスによってＣＰＵから
搬送されまたはＣＰＵに搬送されるデータを処理するタ
イプのレジスタベースＣＰＵのデータ経路において用い
る方法をさらに含む。この方法におけるステップは、Ｃ
ＰＵ内の第１のグループの一つ以上のレジスタバンクを
一つ以上の算術プロセッサに同時に接続することによっ
て、第１のグループのレジスタバンク内に格納されてい
るデータを算術プロセッサによって処理するステップ
と、前ステップと同時に、第２のグループの一つ以上の
レジスタバンク内のレジスタからデータをロードおよび
アンロードするために、第２のグループのレジスタバン
クをデータ経路のデータバスに接続するステップと、第
１のグループのレジスタバンク内のデータの処理および
第２のグループのレジスタバンクからのデータのロード
およびアンロードが完了すると、第１のグループのレジ
スタバンクのレジスタを処理されるデータを含む別の相
互交換可能なレジスタバンクと選択的に相互交換するス
テップとを包含する。
【００１１】
【発明の実施の形態】図１（従来技術）は、レジスタベ
ースコンピュータのための代表的な従来のＣＰＵデータ
経路を示している。データ経路１０は、データの演算を
扱うＣＰＵの構成要素を有している。図１は、データ経
路１０の主要なアクティブ構成要素および接続データバ
スを示す簡略化された図式である。本発明の基本的な特
徴を明確に示すために、当業者に公知の多くの動作上の
接続は、本明細書の図１およびその他の図面では省略さ
れる。例えば、命令デコードおよび論理制御ブロック２
０は、参照符号２４で概略的に示される複数の信号経路
を介して、データ経路１０内の図示されるすべての構成
要素に動作上接続される。命令デコードおよび論理制御
ブロック２０は、データ経路１０の外部制御装置であ
り、当業者に公知の方法で論理制御ブロック２０に与え
られるソフトウェアプログラミングおよび制御信号に基
づき、データ経路の様々な構成要素だけではなく、コン
ピュータ（図示せず）の別の部分も制御する。図１に示
されるもう一つの外部構成要素はメモリブロック３０で
ある。このメモリブロック３０は、キャッシュメモリを
含む、コンピュータのメインメモリを概略的に表してい
る。データおよび動作命令は、コンピュータの符号化お
よび命令フォーマットを用いて、データ経路１０によっ
てメモリ３０から検索され、メモリ３０に格納される。
本発明は、データ経路１０のアーキテクチャに関し、特
定のソフトウェアフォーマットあるいはタイプもしくは
命令フォーマットあるいはタイプに限定されない。
ースコンピュータのための代表的な従来のＣＰＵデータ
経路を示している。データ経路１０は、データの演算を
扱うＣＰＵの構成要素を有している。図１は、データ経
路１０の主要なアクティブ構成要素および接続データバ
スを示す簡略化された図式である。本発明の基本的な特
徴を明確に示すために、当業者に公知の多くの動作上の
接続は、本明細書の図１およびその他の図面では省略さ
れる。例えば、命令デコードおよび論理制御ブロック２
０は、参照符号２４で概略的に示される複数の信号経路
を介して、データ経路１０内の図示されるすべての構成
要素に動作上接続される。命令デコードおよび論理制御
ブロック２０は、データ経路１０の外部制御装置であ
り、当業者に公知の方法で論理制御ブロック２０に与え
られるソフトウェアプログラミングおよび制御信号に基
づき、データ経路の様々な構成要素だけではなく、コン
ピュータ（図示せず）の別の部分も制御する。図１に示
されるもう一つの外部構成要素はメモリブロック３０で
ある。このメモリブロック３０は、キャッシュメモリを
含む、コンピュータのメインメモリを概略的に表してい
る。データおよび動作命令は、コンピュータの符号化お
よび命令フォーマットを用いて、データ経路１０によっ
てメモリ３０から検索され、メモリ３０に格納される。
本発明は、データ経路１０のアーキテクチャに関し、特
定のソフトウェアフォーマットあるいはタイプもしくは
命令フォーマットあるいはタイプに限定されない。
【００１２】図１に示されるデータ経路１０は、従来の
レジスタベースＣＰＵの基本的な構成要素を示す簡略化
された図式である。１６個の３２ビットデータ記憶レジ
スタからなるレジスタバンクは、参照符号４０で示され
ている。あるいは、異なるサイズのレジスタバンクを本
発明で用いてもよい。レジスタバンク４０は、プログラ
ム状態情報などを保持する付加的な記憶レジスタも含み
得る。本発明は、ＣＰＵデータ経路に設けられ得る様々
な状態レジスタではなく、演算機能で用いられるデータ
記憶レジスタに関する。
レジスタベースＣＰＵの基本的な構成要素を示す簡略化
された図式である。１６個の３２ビットデータ記憶レジ
スタからなるレジスタバンクは、参照符号４０で示され
ている。あるいは、異なるサイズのレジスタバンクを本
発明で用いてもよい。レジスタバンク４０は、プログラ
ム状態情報などを保持する付加的な記憶レジスタも含み
得る。本発明は、ＣＰＵデータ経路に設けられ得る様々
な状態レジスタではなく、演算機能で用いられるデータ
記憶レジスタに関する。
【００１３】データバス４５は、メモリ３０にデータを
搬送し、メモリ３０からデータを搬送する３２ビットデ
ータバスである。レジスタバンク４０は、データをレジ
スタにロードおよびアンロードするための一つ以上の入
力／出力ポート（Ｉ／Ｏポート）を有している。図１に
示されるように、レジスタバンク４０は、Ｉ／Ｏポート
５０、５１、５２および５３を有し得る。ポート５０
は、データ経路４５に接続している。ポート５２および
５３は、レジスタバンク４０からＣＰＵの算術論理演算
装置（ＡＬＵ）６０にデータを与える。ＡＬＵは、接続
バス６２および６４を介して数学的演算を行う。バス６
２および６４は、概略的に示されている。典型的には、
ＣＰＵの主要構成要素の間でデータを搬送するために、
２つ以上のメインデータバスがＣＰＵデータ経路に設け
られている。これによって、ＡＬＵが複数のレジスタの
読み出しを同時に行うことが可能になる。ＡＬＵ動作の
結果は、図１において参照符号６６で概略的に示されて
いる分離バスラインを介して、レジスタバンクに戻され
る。
搬送し、メモリ３０からデータを搬送する３２ビットデ
ータバスである。レジスタバンク４０は、データをレジ
スタにロードおよびアンロードするための一つ以上の入
力／出力ポート（Ｉ／Ｏポート）を有している。図１に
示されるように、レジスタバンク４０は、Ｉ／Ｏポート
５０、５１、５２および５３を有し得る。ポート５０
は、データ経路４５に接続している。ポート５２および
５３は、レジスタバンク４０からＣＰＵの算術論理演算
装置（ＡＬＵ）６０にデータを与える。ＡＬＵは、接続
バス６２および６４を介して数学的演算を行う。バス６
２および６４は、概略的に示されている。典型的には、
ＣＰＵの主要構成要素の間でデータを搬送するために、
２つ以上のメインデータバスがＣＰＵデータ経路に設け
られている。これによって、ＡＬＵが複数のレジスタの
読み出しを同時に行うことが可能になる。ＡＬＵ動作の
結果は、図１において参照符号６６で概略的に示されて
いる分離バスラインを介して、レジスタバンクに戻され
る。
【００１４】あるいは、レジスタバンク４０からアンロ
ードされ、バス４５を介してメモリに戻されたデータを
格納するために、コンピュータメモリ３０にアドレス情
報を与えるメモリアドレスレジスタ７０に、ＡＬＵの結
果を書き込んでもよい。ＡＬＵの結果は、論理制御ブロ
ック２０からのプログラミング命令に従って、メモリア
ドレスレジスタ７０を介してメモリに直接戻されてもよ
い。分離プログラミング命令レジスタ７７も、論理制御
ブロック２０に命令を送るためにデータ経路１０に設け
られる。命令レジスタは、ＡＬＵをバイパスする論理制
御ブロックからの命令フェッチコマンドに応答して、命
令を格納する。
ードされ、バス４５を介してメモリに戻されたデータを
格納するために、コンピュータメモリ３０にアドレス情
報を与えるメモリアドレスレジスタ７０に、ＡＬＵの結
果を書き込んでもよい。ＡＬＵの結果は、論理制御ブロ
ック２０からのプログラミング命令に従って、メモリア
ドレスレジスタ７０を介してメモリに直接戻されてもよ
い。分離プログラミング命令レジスタ７７も、論理制御
ブロック２０に命令を送るためにデータ経路１０に設け
られる。命令レジスタは、ＡＬＵをバイパスする論理制
御ブロックからの命令フェッチコマンドに応答して、命
令を格納する。
【００１５】図２は、図１に類似した、データ経路１０
および関連付けられた装置の概略図である。図２におい
て同じ構成要素は、図１と同じ参照符号で示される。図
２に示されるデータ経路１０は、データをレジスタバン
ク４０にロードおよびアンロードすることによって呈さ
れる、演算が非効率であるという問題を解決するため
の、従来のアプローチを含んでいる。この問題とは、一
つ以上のＩ／Ｏポート５０、５１、５２および５３を介
してレジスタからデータがロードあるいはアンロードさ
れるたびに生じるＡＬＵ６０の「ダウン時間」である。
ＡＬＵ６０は、ロードあるいはアンロードの間にデータ
処理あるいは演算を行うことができない。メモリ３０内
に格納されたデータからの検索は、少なくとも数クロッ
クサイクルを必要とする。記憶アドレスは、転送される
データ項目毎に識別されなければならない。ある状況で
は、メモリ３０にアクセスするためのロード／アンロー
ド遅延は受け入れられない。プログラム割込み、例え
ば、コンピュータによって優先順位が与えられた別の演
算を取り扱うためにコンピュータソフトウェアがＣＰＵ
演算に割込みをかける場合、アクティブレジスタバンク
がデータをクリアすることが必要になる。図２は、その
ような事象によって生じる遅延を回避するためにいくつ
かのコンピュータ製造メーカーによって用いられる、一
つの解決法を示している。この解決法は、割込みコマン
ドを受け取るとレジスタバンク４０に代えてスワップさ
れ得る、レジスタバンク４０に類似あるいはレジスタバ
ンク４０と同一の、第２の並列レジスタバンク８０を設
けることである。割込みは、図２で矢印８４で概略的に
示されている。割込み命令を受け取ると、ＣＰＵは、典
型的には進行中の計算を完了し、次いで、レジスタバン
ク４０内にデータを保存するために、レジスタバンク８
０をレジスタバンク４０にスワップする。このように、
割込み処理のためにレジスタを解放する目的で、レジス
タバンク４０の内容をメモリ３０にアンロードする必要
がない。データ経路１０においてレジスタバンク４０を
レジスタバンク８０に置き換えることよって、割込み応
答時間の速度が速くなり、割込み事象が完了すると、Ｃ
ＰＵが割込み前の状態に迅速に戻ることが可能になる。
および関連付けられた装置の概略図である。図２におい
て同じ構成要素は、図１と同じ参照符号で示される。図
２に示されるデータ経路１０は、データをレジスタバン
ク４０にロードおよびアンロードすることによって呈さ
れる、演算が非効率であるという問題を解決するため
の、従来のアプローチを含んでいる。この問題とは、一
つ以上のＩ／Ｏポート５０、５１、５２および５３を介
してレジスタからデータがロードあるいはアンロードさ
れるたびに生じるＡＬＵ６０の「ダウン時間」である。
ＡＬＵ６０は、ロードあるいはアンロードの間にデータ
処理あるいは演算を行うことができない。メモリ３０内
に格納されたデータからの検索は、少なくとも数クロッ
クサイクルを必要とする。記憶アドレスは、転送される
データ項目毎に識別されなければならない。ある状況で
は、メモリ３０にアクセスするためのロード／アンロー
ド遅延は受け入れられない。プログラム割込み、例え
ば、コンピュータによって優先順位が与えられた別の演
算を取り扱うためにコンピュータソフトウェアがＣＰＵ
演算に割込みをかける場合、アクティブレジスタバンク
がデータをクリアすることが必要になる。図２は、その
ような事象によって生じる遅延を回避するためにいくつ
かのコンピュータ製造メーカーによって用いられる、一
つの解決法を示している。この解決法は、割込みコマン
ドを受け取るとレジスタバンク４０に代えてスワップさ
れ得る、レジスタバンク４０に類似あるいはレジスタバ
ンク４０と同一の、第２の並列レジスタバンク８０を設
けることである。割込みは、図２で矢印８４で概略的に
示されている。割込み命令を受け取ると、ＣＰＵは、典
型的には進行中の計算を完了し、次いで、レジスタバン
ク４０内にデータを保存するために、レジスタバンク８
０をレジスタバンク４０にスワップする。このように、
割込み処理のためにレジスタを解放する目的で、レジス
タバンク４０の内容をメモリ３０にアンロードする必要
がない。データ経路１０においてレジスタバンク４０を
レジスタバンク８０に置き換えることよって、割込み応
答時間の速度が速くなり、割込み事象が完了すると、Ｃ
ＰＵが割込み前の状態に迅速に戻ることが可能になる。
【００１６】図２において、レジスタバンク４０および
８０のスワッピングが概略的に示されている。Ｉ／Ｏポ
ート５０、５１、５２および５３へのデータバスライン
が、符号Ａ、Ｂ、ＣおよびＤでそれぞれ示されている。
同一のＩ／Ｏバスラインは、レジスタバンク８０で同一
のＩ／Ｏポート５０、５１、５２および５３にそれぞれ
接続され、これらは符号Ａ'、Ｂ'、Ｃ'およびＤ'でそれ
ぞれ示されている。割込みの間にレジスタバンクがスワ
ップされると、バスラインＡ、Ｂ、ＣおよびＤを介する
接続は、バスラインＡ'、Ｂ'、Ｃ'およびＤ'を介して再
び指示される。当業者が理解するように、レジスタバン
ク４０とレジスタバンク８０との間の接続の実際の切換
えは、データバス１０内の、論理制御ブロック２０によ
って制御される適切なマルチプレクサスイッチ（図示せ
ず）によって達成される。レジスタバンク４０とレジス
タバンク８０との間のスワップを達成するためのマルチ
プレクサの構成は、Ｉ／Ｏポートおよびプロセッサポー
トの数および位置によって決まり、データ経路１０の設
計および配線の要求に応じて達成され得る。あるいは、
レジスタバンク４０および８０は、必ずしも互いに物理
的に離れている必要はなく、実際には、より大きい単一
のレジスタバンクの一部であってもよい。機能的には、
レジスタバンク８０は、割込み応答の間を除いては分離
し、使用されないままであり、レジスタバンク８０上の
Ｉ／Ｏおよびプロセッサポート５０、５１、５２および
５３は、割込み応答の間を除いては使用禁止であり、い
かなる外部データバスとも接続されない。レジスタバン
ク４０および８０が両方とも複数のレジスタバンクを含
むより大きいブロックの一部である場合、レジスタバン
ク８０を含むブロックの部分のＩ／Ｏおよびプロセッサ
ポートは、割込み応答に必要になるまで、使用禁止であ
る。割込み応答の一部としてレジスタバンク８０の機能
を実行するための物理的アーキテクチャの様々な変形が
従来技術において利用可能であり、当業者は、その他の
改変も容易に行い得る。
８０のスワッピングが概略的に示されている。Ｉ／Ｏポ
ート５０、５１、５２および５３へのデータバスライン
が、符号Ａ、Ｂ、ＣおよびＤでそれぞれ示されている。
同一のＩ／Ｏバスラインは、レジスタバンク８０で同一
のＩ／Ｏポート５０、５１、５２および５３にそれぞれ
接続され、これらは符号Ａ'、Ｂ'、Ｃ'およびＤ'でそれ
ぞれ示されている。割込みの間にレジスタバンクがスワ
ップされると、バスラインＡ、Ｂ、ＣおよびＤを介する
接続は、バスラインＡ'、Ｂ'、Ｃ'およびＤ'を介して再
び指示される。当業者が理解するように、レジスタバン
ク４０とレジスタバンク８０との間の接続の実際の切換
えは、データバス１０内の、論理制御ブロック２０によ
って制御される適切なマルチプレクサスイッチ（図示せ
ず）によって達成される。レジスタバンク４０とレジス
タバンク８０との間のスワップを達成するためのマルチ
プレクサの構成は、Ｉ／Ｏポートおよびプロセッサポー
トの数および位置によって決まり、データ経路１０の設
計および配線の要求に応じて達成され得る。あるいは、
レジスタバンク４０および８０は、必ずしも互いに物理
的に離れている必要はなく、実際には、より大きい単一
のレジスタバンクの一部であってもよい。機能的には、
レジスタバンク８０は、割込み応答の間を除いては分離
し、使用されないままであり、レジスタバンク８０上の
Ｉ／Ｏおよびプロセッサポート５０、５１、５２および
５３は、割込み応答の間を除いては使用禁止であり、い
かなる外部データバスとも接続されない。レジスタバン
ク４０および８０が両方とも複数のレジスタバンクを含
むより大きいブロックの一部である場合、レジスタバン
ク８０を含むブロックの部分のＩ／Ｏおよびプロセッサ
ポートは、割込み応答に必要になるまで、使用禁止であ
る。割込み応答の一部としてレジスタバンク８０の機能
を実行するための物理的アーキテクチャの様々な変形が
従来技術において利用可能であり、当業者は、その他の
改変も容易に行い得る。
【００１７】迅速な割込み応答のために冗長データ記憶
レジスタバンク８０を設ける技術は、多くのレジスタベ
ースＣＰＵ、例えば、California、CampbellのZilog社
製造のＺ８０およびＲＩＳＣプロセッサのＡＲＭ６００
シリーズにおいて用いられている。図２の技術によっ
て、割込みの間の時間が節約され、ＣＰＵデータ処理の
間、プロセッサの状態が保持されるが、現在のところ、
この技術の使用は割込み機能のみに限られる。
レジスタバンク８０を設ける技術は、多くのレジスタベ
ースＣＰＵ、例えば、California、CampbellのZilog社
製造のＺ８０およびＲＩＳＣプロセッサのＡＲＭ６００
シリーズにおいて用いられている。図２の技術によっ
て、割込みの間の時間が節約され、ＣＰＵデータ処理の
間、プロセッサの状態が保持されるが、現在のところ、
この技術の使用は割込み機能のみに限られる。
【００１８】図３は、本発明の第１の実施態様を示して
いる。図１に示されている従来のデータ経路と共通の、
ＣＰＵデータ経路１０の構成要素は、図３において同一
の参照符号で示され、それらの構成要素の機能は、図１
を参照して既に記載した構成要素の機能と同一である。
図３のＣＰＵデータ経路１０において、レジスタ１００
およびレジスタ１０２として示される２つの同一の相互
交換可能なレジスタバンクは、ＣＰＵ演算のためのデー
タをロードし、処理し、かつ、アンロードするために用
いられる。レジスタバンク１００および１０２と図１の
レジスタバンク４０とは、図１に示され、かつ、レジス
タバンク１００および１０２に設けられている、Ｉ／Ｏ
およびプロセッサポート５０、５１、５２および５３
が、マルチプレクサ１１０および１１０'ならびにデマ
ルチプレクサ１１２および１１２'に接続されている点
で異なっている。マルチプレクサおよびデマルチプレク
サの目的は、レジスタバンク１００および１０２のポー
トをＡＬＵ６０およびデータバス４５に選択的に接続す
る手段を設けることである。
いる。図１に示されている従来のデータ経路と共通の、
ＣＰＵデータ経路１０の構成要素は、図３において同一
の参照符号で示され、それらの構成要素の機能は、図１
を参照して既に記載した構成要素の機能と同一である。
図３のＣＰＵデータ経路１０において、レジスタ１００
およびレジスタ１０２として示される２つの同一の相互
交換可能なレジスタバンクは、ＣＰＵ演算のためのデー
タをロードし、処理し、かつ、アンロードするために用
いられる。レジスタバンク１００および１０２と図１の
レジスタバンク４０とは、図１に示され、かつ、レジス
タバンク１００および１０２に設けられている、Ｉ／Ｏ
およびプロセッサポート５０、５１、５２および５３
が、マルチプレクサ１１０および１１０'ならびにデマ
ルチプレクサ１１２および１１２'に接続されている点
で異なっている。マルチプレクサおよびデマルチプレク
サの目的は、レジスタバンク１００および１０２のポー
トをＡＬＵ６０およびデータバス４５に選択的に接続す
る手段を設けることである。
【００１９】マルチプレクサ１１０は、データをレジス
タバンク１００のレジスタにロードおよびアンロードす
るための少なくとも３つのデータソースを有している。
マルチプレクサ１１０への一つの入力はデータバス４５
であり、別の入力はＡＬＵ出力バス６６である。第３の
入力は、バス１２０を介する代替データソース１２５か
ら得られる。代替データソース１２５は、例えば、ディ
ジタル化された映像あるいは音声信号からの実時間デー
タストリームであり得る。マルチプレクサ１１０は、ロ
ード／格納制御論理ブロック１３５から制御ライン１３
０に与えられるマルチプレクサへのコマンドに基づき、
マルチプレクサ１１０はこれらのデータソースからデー
タソースを選択する。ロード／格納制御論理ブロック
は、コンピュータの動作ソフトウェアに基づき前もって
プログラムされた命令に従って、コンピュータ論理制御
ブロック２０から制御命令を受け取る。
タバンク１００のレジスタにロードおよびアンロードす
るための少なくとも３つのデータソースを有している。
マルチプレクサ１１０への一つの入力はデータバス４５
であり、別の入力はＡＬＵ出力バス６６である。第３の
入力は、バス１２０を介する代替データソース１２５か
ら得られる。代替データソース１２５は、例えば、ディ
ジタル化された映像あるいは音声信号からの実時間デー
タストリームであり得る。マルチプレクサ１１０は、ロ
ード／格納制御論理ブロック１３５から制御ライン１３
０に与えられるマルチプレクサへのコマンドに基づき、
マルチプレクサ１１０はこれらのデータソースからデー
タソースを選択する。ロード／格納制御論理ブロック
は、コンピュータの動作ソフトウェアに基づき前もって
プログラムされた命令に従って、コンピュータ論理制御
ブロック２０から制御命令を受け取る。
【００２０】マルチプレクサ１１０'は、ポート５０お
よび５１ならびにレジスタバンク１０２に接続するため
の複数の入力データソースも有している。データソース
は、マルチプレクサ１１０に与えられるデータソースと
同一である。マルチプレクサ１１０'は、マルチプレク
サ１１０と同様な方法で、ロード／格納制御論理ブロッ
ク１３５によってライン１３０'を介して制御される。
よび５１ならびにレジスタバンク１０２に接続するため
の複数の入力データソースも有している。データソース
は、マルチプレクサ１１０に与えられるデータソースと
同一である。マルチプレクサ１１０'は、マルチプレク
サ１１０と同様な方法で、ロード／格納制御論理ブロッ
ク１３５によってライン１３０'を介して制御される。
【００２１】データ入力とレジスタバンク１００のＩ／
Ｏ入力ポートとの間にマルチプレクサ１１０を介在さ
せ、データ入力とレジスタバンク１０２のＩ／Ｏ入力ポ
ートとの間にマルチプレクサ１１０'を介在させて、少
なくとも一つの付加的なデータソースをレジスタバンク
１００および１０２に接続することを可能にすることに
より、レジスタバンクへのＩ／Ｏポートの数を効果的に
増加させる。
Ｏ入力ポートとの間にマルチプレクサ１１０を介在さ
せ、データ入力とレジスタバンク１０２のＩ／Ｏ入力ポ
ートとの間にマルチプレクサ１１０'を介在させて、少
なくとも一つの付加的なデータソースをレジスタバンク
１００および１０２に接続することを可能にすることに
より、レジスタバンクへのＩ／Ｏポートの数を効果的に
増加させる。
【００２２】デマルチプレクサ１１２は、レジスタバン
ク１００のプロセッサポート５２および５３に接続さ
れ、バス６２および６４を介してＡＬＵ６０にデータを
指示する。あるいは、デマルチプレクサ１１２からの出
力は、バス１４５を介して分離データ記憶装置位置１４
０に転送される。
ク１００のプロセッサポート５２および５３に接続さ
れ、バス６２および６４を介してＡＬＵ６０にデータを
指示する。あるいは、デマルチプレクサ１１２からの出
力は、バス１４５を介して分離データ記憶装置位置１４
０に転送される。
【００２３】デマルチプレクサ１１２'は、レジスタバ
ンク１０２のプロセッサポート５２および５３からデー
タを受け取り、デマルチプレクサ１１２と同様に、デー
タをバス６２、６４および１４５に指示する。デマルチ
プレクサ１１２および１１２'は、ライン１３０および
１３０'をそれぞれ介してロード／格納制御論理ブロッ
ク１３５によって制御される。レジスタバンク１００お
よび１０２のプロセッサポート５２および５３とＡＬＵ
６０との間にデマルチプレクサ１１２および１１２'を
それぞれ設置する動作上の効果は、２つのレジスタバン
ク１００および１０２のうちどちらをＡＬＵ６０に接続
するかを選択することである。同様に、マルチプレクサ
１１０および１１０'が、ロード／格納制御論理１３５
から受け取られる制御命令に従って、データバス４５お
よび６６あるいはバス１２０に選択的に接続される。
ンク１０２のプロセッサポート５２および５３からデー
タを受け取り、デマルチプレクサ１１２と同様に、デー
タをバス６２、６４および１４５に指示する。デマルチ
プレクサ１１２および１１２'は、ライン１３０および
１３０'をそれぞれ介してロード／格納制御論理ブロッ
ク１３５によって制御される。レジスタバンク１００お
よび１０２のプロセッサポート５２および５３とＡＬＵ
６０との間にデマルチプレクサ１１２および１１２'を
それぞれ設置する動作上の効果は、２つのレジスタバン
ク１００および１０２のうちどちらをＡＬＵ６０に接続
するかを選択することである。同様に、マルチプレクサ
１１０および１１０'が、ロード／格納制御論理１３５
から受け取られる制御命令に従って、データバス４５お
よび６６あるいはバス１２０に選択的に接続される。
【００２４】図４は、ロード／格納制御論理１３５、マ
ルチプレクサ１１０および１１０'ならびにデマルチプ
レクサ１１２および１１２'によって行われる接続のシ
ーケンスを示す。レジスタバンク１００についてのＩ／
Ｏおよびプロセッサポート５０、５１、５２および５３
への接続は、「レジスタＡ（１００）」の下の、左側の
欄に示されている。シーケンスステップ１において、レ
ジスタ１００のポート５０、５１、５２および５３は、
バス４５、６６、６２および６４にそれぞれ接続され
る。レジスタバンク１００は、それ自体がデータ処理に
用いられている。レジスタバンク１００への上記の接続
と同時に、レジスタバンク１０２のＩ／Ｏプロセッサポ
ート５０、５１、５２および５３が、見出し「レジスタ
Ｂ（１０２）」の下の、右側の欄のシーケンスステップ
１に示されている。レジスタ１０２のポート５０は、バ
ス１２０に接続され、ポート５２は、バス１４５に接続
される。このことは、レジスタバンク１０２が、ロード
／アンロード動作中であることを示している。次のシー
ケンスステップ２において、レジスタバンク１００のポ
ート５０はバス１２０に接続され、ポート５２はバス１
４５に接続され、レジスタバンク１００はロード／アン
ロードモードである。同時に、シーケンスステップ２に
おいて、レジスタバンク１０２のポート５０、５１、５
２および５３は、バス４５、６６、６２および６４にそ
れぞれ接続され、レジスタバンク１０２は、動作の処理
段階にあり、その処理段階ではデータがＡＬＵ６０を介
して処理されている。シーケンスステップ３は、シーケ
ンスステップ１について記載された接続を繰り返す。シ
ーケンスステップ４は、シーケンスステップ２について
記載された接続を繰り返す。接続のシーケンスは、この
ように無限に繰り返され得る。
ルチプレクサ１１０および１１０'ならびにデマルチプ
レクサ１１２および１１２'によって行われる接続のシ
ーケンスを示す。レジスタバンク１００についてのＩ／
Ｏおよびプロセッサポート５０、５１、５２および５３
への接続は、「レジスタＡ（１００）」の下の、左側の
欄に示されている。シーケンスステップ１において、レ
ジスタ１００のポート５０、５１、５２および５３は、
バス４５、６６、６２および６４にそれぞれ接続され
る。レジスタバンク１００は、それ自体がデータ処理に
用いられている。レジスタバンク１００への上記の接続
と同時に、レジスタバンク１０２のＩ／Ｏプロセッサポ
ート５０、５１、５２および５３が、見出し「レジスタ
Ｂ（１０２）」の下の、右側の欄のシーケンスステップ
１に示されている。レジスタ１０２のポート５０は、バ
ス１２０に接続され、ポート５２は、バス１４５に接続
される。このことは、レジスタバンク１０２が、ロード
／アンロード動作中であることを示している。次のシー
ケンスステップ２において、レジスタバンク１００のポ
ート５０はバス１２０に接続され、ポート５２はバス１
４５に接続され、レジスタバンク１００はロード／アン
ロードモードである。同時に、シーケンスステップ２に
おいて、レジスタバンク１０２のポート５０、５１、５
２および５３は、バス４５、６６、６２および６４にそ
れぞれ接続され、レジスタバンク１０２は、動作の処理
段階にあり、その処理段階ではデータがＡＬＵ６０を介
して処理されている。シーケンスステップ３は、シーケ
ンスステップ１について記載された接続を繰り返す。シ
ーケンスステップ４は、シーケンスステップ２について
記載された接続を繰り返す。接続のシーケンスは、この
ように無限に繰り返され得る。
【００２５】図３に示される本発明の第１の実施態様
の、図１および図２に示される構成よりも特に有利な点
は、データ処理においてＡＬＵ６０をより効果的に用い
ることである。図３において、レジスタバンク１００お
よび１０２は、ロード／アンロード動作とデータ処理動
作との間で繰り返しスワップされる。レジスタバンク１
００がアンロードされ、データを再ロードしている間
に、レジスタバンク１０２はＡＬＵ６０に接続され、Ａ
ＬＵ６０の中のデータが処理される。Ｉ／Ｏポートとプ
ロセッサポートとの相互接続が、ロード／格納制御論理
ブロック１３５によって切り換えられると、レジスタバ
ンク１００中のデータが処理されると同時に、データは
レジスタバンク１０２にアンロードおよび再ロードされ
る。
の、図１および図２に示される構成よりも特に有利な点
は、データ処理においてＡＬＵ６０をより効果的に用い
ることである。図３において、レジスタバンク１００お
よび１０２は、ロード／アンロード動作とデータ処理動
作との間で繰り返しスワップされる。レジスタバンク１
００がアンロードされ、データを再ロードしている間
に、レジスタバンク１０２はＡＬＵ６０に接続され、Ａ
ＬＵ６０の中のデータが処理される。Ｉ／Ｏポートとプ
ロセッサポートとの相互接続が、ロード／格納制御論理
ブロック１３５によって切り換えられると、レジスタバ
ンク１００中のデータが処理されると同時に、データは
レジスタバンク１０２にアンロードおよび再ロードされ
る。
【００２６】実際に、ロード／格納制御論理ブロック１
３５は、相互交換可能なレジスタバンク１００および１
０２に動作可能に接続されたレジスタ機能制御装置とし
て動作する。ロード／格納制御論理ブロック１３５は、
マルチプレクサ１１０および１１０'ならびにデマルチ
プレクサ１１２および１１２'と共に、相互交換可能な
レジスタバンク（１００〜１０２）のうちの一つのプロ
セッサポートをＡＬＵ６０に選択的に接続することによ
ってレジスタバンク中のデータを処理しながら、もう一
方のレジスタバンクのアイドルポートをデータバス１２
０および１４５に選択的に接続することによってデータ
をもう一方のレジスタバンクにロードおよびアンロード
する。次いで、マルチプレクサ１１０および１１０'な
らびにデマルチプレクサ１１２および１１２'は、上記
された相互接続を逆にすることを可能にし、第１のマル
チプレクサが、データロード／アンロードバス１２０お
よび１４５に接続され、同時に、第２のレジスタバンク
中のデータを処置するために、第２のレジスタバンクが
Ｉ／Ｏプロセッサポートに接続される。レジスタバンク
１００および１０２をロード／アンロード機能とデータ
処理機能との間で切り換える能力によって、処理時間が
短縮され、プロセッサ動作がより効率的になる。図３に
示されるデータ経路１０の基礎的な機能動作は、レジス
タバンク１００と１０２との間の切換えを除いて、図１
に示されるデータ経路の動作と同一である。従って、一
旦レジスタバンクがＡＬＵ６０に接続されると、基本的
なアーキテクチャおよびＣＰＵデータ経路への接続は変
わらないので、図１に示されるメインプロセッサ論理制
御ブロック２０について書き込まれたソフトウェアは、
図３の実施態様と実質的に変わらないように動作する。
３５は、相互交換可能なレジスタバンク１００および１
０２に動作可能に接続されたレジスタ機能制御装置とし
て動作する。ロード／格納制御論理ブロック１３５は、
マルチプレクサ１１０および１１０'ならびにデマルチ
プレクサ１１２および１１２'と共に、相互交換可能な
レジスタバンク（１００〜１０２）のうちの一つのプロ
セッサポートをＡＬＵ６０に選択的に接続することによ
ってレジスタバンク中のデータを処理しながら、もう一
方のレジスタバンクのアイドルポートをデータバス１２
０および１４５に選択的に接続することによってデータ
をもう一方のレジスタバンクにロードおよびアンロード
する。次いで、マルチプレクサ１１０および１１０'な
らびにデマルチプレクサ１１２および１１２'は、上記
された相互接続を逆にすることを可能にし、第１のマル
チプレクサが、データロード／アンロードバス１２０お
よび１４５に接続され、同時に、第２のレジスタバンク
中のデータを処置するために、第２のレジスタバンクが
Ｉ／Ｏプロセッサポートに接続される。レジスタバンク
１００および１０２をロード／アンロード機能とデータ
処理機能との間で切り換える能力によって、処理時間が
短縮され、プロセッサ動作がより効率的になる。図３に
示されるデータ経路１０の基礎的な機能動作は、レジス
タバンク１００と１０２との間の切換えを除いて、図１
に示されるデータ経路の動作と同一である。従って、一
旦レジスタバンクがＡＬＵ６０に接続されると、基本的
なアーキテクチャおよびＣＰＵデータ経路への接続は変
わらないので、図１に示されるメインプロセッサ論理制
御ブロック２０について書き込まれたソフトウェアは、
図３の実施態様と実質的に変わらないように動作する。
【００２７】図５は、図３および図４について示され、
かつ、記載された、本発明の第１の実施態様の改変例を
示している。図５は、付加的な構成要素を収容するよう
にわずかに再構成されているが、図中で右上端に命令デ
コードおよび論理制御ブロック２０が移動された、図３
に示される同一の基本的なＣＰＵデータ経路を示してい
る。図３および図５において同一の構成要素は、同一参
照番号によって示される。図５の実施態様は、図３およ
び図４の第１の実施態様の２つのレジスタバンク１００
および１０２の代わりに、３つのレジスタバンク２０
０、２０２および２０４を有している。ロード／アンロ
ード機能がレジスタバンクのうちの２つで別々に行われ
るのに対して、第１の実施態様においては、ロード／ア
ンロード機能がレジスタバンクのうちの一つで行われて
いる間、もう一つのレジスタバンクはデータ処理を行う
ことを除いて、レジスタバンク２００、２０２および２
０４の機能およびそれらの間の相互接続は、第１の実施
態様におけるレジスタバンク１００および１０２の機能
およびそれらの間の相互接続と実質的に同じである。
かつ、記載された、本発明の第１の実施態様の改変例を
示している。図５は、付加的な構成要素を収容するよう
にわずかに再構成されているが、図中で右上端に命令デ
コードおよび論理制御ブロック２０が移動された、図３
に示される同一の基本的なＣＰＵデータ経路を示してい
る。図３および図５において同一の構成要素は、同一参
照番号によって示される。図５の実施態様は、図３およ
び図４の第１の実施態様の２つのレジスタバンク１００
および１０２の代わりに、３つのレジスタバンク２０
０、２０２および２０４を有している。ロード／アンロ
ード機能がレジスタバンクのうちの２つで別々に行われ
るのに対して、第１の実施態様においては、ロード／ア
ンロード機能がレジスタバンクのうちの一つで行われて
いる間、もう一つのレジスタバンクはデータ処理を行う
ことを除いて、レジスタバンク２００、２０２および２
０４の機能およびそれらの間の相互接続は、第１の実施
態様におけるレジスタバンク１００および１０２の機能
およびそれらの間の相互接続と実質的に同じである。
【００２８】第１の実施態様におけるレジスタバンク１
００のように、レジスタバンク２００は、２つのＩ／Ｏ
ポート５０および５１ならびに２つのプロセッサポート
５２および５３を有している。Ｉ／Ｏポート５０および
５２は、レジスタバンク２００がデータを処理している
ときには、マルチプレクサ１１０によってデータバス４
５あるいは６６に選択的に接続され、データがデータソ
ース１２５からレジスタバンクにロードされているとき
には、データバス１２０に選択的に接続される。プロセ
ッサポート５２および５３は、レジスタバンク２００が
データを処理しているときには、バス６２および６４に
デマルチプレクサを介して選択的に接続され、レジスタ
バンク２００がデータをアンロードしているときには、
データバス１４５に選択的に接続される。第１の実施態
様におけるように、マルチプレクサ１１０およびデマル
チプレクサ１１２は、制御ライン１３０を介してロード
／格納制御論理ブロック１３５によって制御される。ロ
ード／格納制御論理は、以下に記載するシーケンスに従
って、レジスタバンク２００への接続を切り換える。
００のように、レジスタバンク２００は、２つのＩ／Ｏ
ポート５０および５１ならびに２つのプロセッサポート
５２および５３を有している。Ｉ／Ｏポート５０および
５２は、レジスタバンク２００がデータを処理している
ときには、マルチプレクサ１１０によってデータバス４
５あるいは６６に選択的に接続され、データがデータソ
ース１２５からレジスタバンクにロードされているとき
には、データバス１２０に選択的に接続される。プロセ
ッサポート５２および５３は、レジスタバンク２００が
データを処理しているときには、バス６２および６４に
デマルチプレクサを介して選択的に接続され、レジスタ
バンク２００がデータをアンロードしているときには、
データバス１４５に選択的に接続される。第１の実施態
様におけるように、マルチプレクサ１１０およびデマル
チプレクサ１１２は、制御ライン１３０を介してロード
／格納制御論理ブロック１３５によって制御される。ロ
ード／格納制御論理は、以下に記載するシーケンスに従
って、レジスタバンク２００への接続を切り換える。
【００２９】レジスタバンク２０２は、Ｉ／Ｏポート５
０および５１ならびにプロセッサポート５２および５３
を有している。Ｉ／Ｏポート５０および５１は、マルチ
プレクサ１１０'を介してデータバス４５、６６および
１２０に選択的に接続される。プロセッサポート５２お
よび５３は、デマルチプレクサ１１２'を介してバス１
４５、６２および６４に選択的に接続される。マルチプ
レクサ１１０'およびデマルチプレクサ１１２'を介する
レジスタバンク２０２への接続は、マルチプレクサ１１
０およびデマルチプレクサ１１２を介したレジスタバン
ク２００への接続と同一である。マルチプレクサ１１
０'およびデマルチプレクサ１１２'の動作は、ライン１
３０'を介してロード／格納制御論理ブロック１３５に
よって制御され、接続のシーケンスは以下に記載する。
０および５１ならびにプロセッサポート５２および５３
を有している。Ｉ／Ｏポート５０および５１は、マルチ
プレクサ１１０'を介してデータバス４５、６６および
１２０に選択的に接続される。プロセッサポート５２お
よび５３は、デマルチプレクサ１１２'を介してバス１
４５、６２および６４に選択的に接続される。マルチプ
レクサ１１０'およびデマルチプレクサ１１２'を介する
レジスタバンク２０２への接続は、マルチプレクサ１１
０およびデマルチプレクサ１１２を介したレジスタバン
ク２００への接続と同一である。マルチプレクサ１１
０'およびデマルチプレクサ１１２'の動作は、ライン１
３０'を介してロード／格納制御論理ブロック１３５に
よって制御され、接続のシーケンスは以下に記載する。
【００３０】レジスタバンク２０４は、Ｉ／Ｏポート５
０および５１ならびにプロセッサポート５２および５３
を有している。Ｉ／Ｏポート５０および５１は、マルチ
プレクサ１１０"を介してデータバス１２０、４５およ
び６６に選択的に接続される。プロセッサポート５２お
よび５３は、デマルチプレクサ１１２"を介してバス６
２および６４に選択的に接続される。接続は、マルチプ
レクサ１１０およびデマルチプレクサ１１２によるレジ
スタバンク２００への接続と同様に行われる。マルチプ
レクサ１１０"およびデマルチプレクサ１１２"は、ライ
ン１３０"を介するロード格納制御論理ブロック１３５
によって制御される。
０および５１ならびにプロセッサポート５２および５３
を有している。Ｉ／Ｏポート５０および５１は、マルチ
プレクサ１１０"を介してデータバス１２０、４５およ
び６６に選択的に接続される。プロセッサポート５２お
よび５３は、デマルチプレクサ１１２"を介してバス６
２および６４に選択的に接続される。接続は、マルチプ
レクサ１１０およびデマルチプレクサ１１２によるレジ
スタバンク２００への接続と同様に行われる。マルチプ
レクサ１１０"およびデマルチプレクサ１１２"は、ライ
ン１３０"を介するロード格納制御論理ブロック１３５
によって制御される。
【００３１】レジスタバンク２００、２０２および２０
４への接続のシーケンスを、図６に示す。この図は、レ
ジスタバンクのポートが、様々なバスにどのようなシー
ケンスで接続されるかを示す。
４への接続のシーケンスを、図６に示す。この図は、レ
ジスタバンクのポートが、様々なバスにどのようなシー
ケンスで接続されるかを示す。
【００３２】図６を参照すると、マルチプレクサ１１０
およびデマルチプレクサ１１２を介する、レジスタバン
ク２００のＩ／Ｏおよびプロセッサポート５０、５１、
５２および５３の接続が、左側の欄に示されている。シ
ーケンスステップ１において、レジスタバンク２００内
のデータが処理される。従って、Ｉ／Ｏポート５０およ
び５１は、マルチプレクサ１１０を介してデータバス４
５および６６に接続され、プロセッサポート５２および
５３は、デマルチプレクサ１１２を介してバス６２およ
び６４にそれぞれ接続される。この処理構成のとき、レ
ジスタバンク２００は、図１に示される従来技術のＣＰ
Ｕと同様に、ＡＬＵ６０を介して処理データに接続され
る。レジスタバンク２００の上記のプロセス構成と同時
に、（図６の中欄に示される）レジスタバンク２０２
が、レジスタバンク２０２からデータをアンロードする
ために、デマルチプレクサ１１２'を介してバス１４５
に接続される。レジスタバンク２００および２０２の上
記の処理構成と同時に、（図６の右欄に示される）レジ
スタバンク２０４のポート５０が、マルチプレクサ１１
０"を介してデータバス１２０に接続され、これによっ
てデータがレジスタバンク２０４にロードされる。従っ
て、図５および図６の実施態様において、レジスタバン
ク２０２がデータをアンロードし、レジスタバンク２０
４がデータをロードするのと同時に、レジスタバンク２
００は、データを処理する。
およびデマルチプレクサ１１２を介する、レジスタバン
ク２００のＩ／Ｏおよびプロセッサポート５０、５１、
５２および５３の接続が、左側の欄に示されている。シ
ーケンスステップ１において、レジスタバンク２００内
のデータが処理される。従って、Ｉ／Ｏポート５０およ
び５１は、マルチプレクサ１１０を介してデータバス４
５および６６に接続され、プロセッサポート５２および
５３は、デマルチプレクサ１１２を介してバス６２およ
び６４にそれぞれ接続される。この処理構成のとき、レ
ジスタバンク２００は、図１に示される従来技術のＣＰ
Ｕと同様に、ＡＬＵ６０を介して処理データに接続され
る。レジスタバンク２００の上記のプロセス構成と同時
に、（図６の中欄に示される）レジスタバンク２０２
が、レジスタバンク２０２からデータをアンロードする
ために、デマルチプレクサ１１２'を介してバス１４５
に接続される。レジスタバンク２００および２０２の上
記の処理構成と同時に、（図６の右欄に示される）レジ
スタバンク２０４のポート５０が、マルチプレクサ１１
０"を介してデータバス１２０に接続され、これによっ
てデータがレジスタバンク２０４にロードされる。従っ
て、図５および図６の実施態様において、レジスタバン
ク２０２がデータをアンロードし、レジスタバンク２０
４がデータをロードするのと同時に、レジスタバンク２
００は、データを処理する。
【００３３】シーケンスステップ１が完了すると、ロー
ド／格納制御論理ブロック１３５が、マルチプレクサ１
１０、１１０'および１１０"ならびにデマルチプレクサ
１１２、１１２'および１１２"を介して行われる接続を
変えることによって、図６の２番目の列に示されるシー
ケンスが提供される。この構成において、レジスタバン
ク２００のポート５０がデータバス１２０に接続される
ことによって、データをレジスタバンク２００にロード
し、レジスタバンク２０２のポート５０、５１、５２お
よび５３がバス４５、６６、６２および６４にそれぞれ
接続されることによって、レジスタバンク２０２内のデ
ータを処理し、レジスタバンク２０４のポート５２をデ
ータバス１４５に接続することによって、レジスタバン
ク２０４からデータをアンロードする。
ド／格納制御論理ブロック１３５が、マルチプレクサ１
１０、１１０'および１１０"ならびにデマルチプレクサ
１１２、１１２'および１１２"を介して行われる接続を
変えることによって、図６の２番目の列に示されるシー
ケンスが提供される。この構成において、レジスタバン
ク２００のポート５０がデータバス１２０に接続される
ことによって、データをレジスタバンク２００にロード
し、レジスタバンク２０２のポート５０、５１、５２お
よび５３がバス４５、６６、６２および６４にそれぞれ
接続されることによって、レジスタバンク２０２内のデ
ータを処理し、レジスタバンク２０４のポート５２をデ
ータバス１４５に接続することによって、レジスタバン
ク２０４からデータをアンロードする。
【００３４】シーケンスステップ３において、レジスタ
バンク２００のポート５２がデマルチプレクサ１１２を
介してバス１４５に接続されることによって、レジスタ
バンク２００からデータをアンロードする。レジスタバ
ンク２０２のポート５０は、マルチプレクサ１１０'を
介してバス１２０に接続されることによって、データを
レジスタバンク２０２にロードする。レジスタバンク２
０４のポート５０、５１、５２および５３は、マルチプ
レクサ１１０"およびデマルチプレクサ１１２"を介して
バス４５、６６、６２および６４にそれぞれ接続され
る。
バンク２００のポート５２がデマルチプレクサ１１２を
介してバス１４５に接続されることによって、レジスタ
バンク２００からデータをアンロードする。レジスタバ
ンク２０２のポート５０は、マルチプレクサ１１０'を
介してバス１２０に接続されることによって、データを
レジスタバンク２０２にロードする。レジスタバンク２
０４のポート５０、５１、５２および５３は、マルチプ
レクサ１１０"およびデマルチプレクサ１１２"を介して
バス４５、６６、６２および６４にそれぞれ接続され
る。
【００３５】シーケンスステップ４は、シーケンスステ
ップ１について記載された接続パターンを繰り返し、シ
ーケンスステップ５は、シーケンスステップ２について
記載された接続パターンを繰り返す。付加的なシーケン
スステップが、ＣＰＵデータ経路における処理のために
データが与えられる限り、シーケンスステップ１、２お
よび３のパターンを無限に繰り返し続ける。
ップ１について記載された接続パターンを繰り返し、シ
ーケンスステップ５は、シーケンスステップ２について
記載された接続パターンを繰り返す。付加的なシーケン
スステップが、ＣＰＵデータ経路における処理のために
データが与えられる限り、シーケンスステップ１、２お
よび３のパターンを無限に繰り返し続ける。
【００３６】次いで、ロード、アンロードおよび処理ス
テップが完全に分離していることによって、レジスタバ
ンクのロードおよびアンロードに関連づけられたデータ
処理遅延をさらに低減させるので、図５および図６の実
施態様は、本発明の第１の実施態様をより一層効率的に
動作させる。
テップが完全に分離していることによって、レジスタバ
ンクのロードおよびアンロードに関連づけられたデータ
処理遅延をさらに低減させるので、図５および図６の実
施態様は、本発明の第１の実施態様をより一層効率的に
動作させる。
【００３７】図６に示される表から、レジスタバンク２
００、２０２および２０４の間の接続の繰り返しサイク
ルが、環状バッファの動作と類似している。図７は、レ
ジスタバンク２００（Ａ）、２０２（Ｂ）および２０４
（Ｃ）の環状バッファ構成の概念を概略的に示してい
る。付加的なレジスタバンクが図７の環状バッファ、あ
るいは、図３および図５に示される本発明のＣＰＵデー
タ経路に付加され、それによって付加的な特殊機能を行
い得る。例えば、ロード−処理−アンロード機能をＣＰ
Ｕ内の別個のレジスタバンクにおいて行うのに加えて、
付加的なレジスタバンクへ別の組の接続を行うことによ
って、レジスタバンク内のデータの特殊な再構成など
の、別の有効な機能が行われ得る。レジスタバンクをＣ
ＰＵデータ経路に付加する概念は、図３と図５との間の
変化に示されている。付加的なレジスタバンクが、同様
に付加され得る。
００、２０２および２０４の間の接続の繰り返しサイク
ルが、環状バッファの動作と類似している。図７は、レ
ジスタバンク２００（Ａ）、２０２（Ｂ）および２０４
（Ｃ）の環状バッファ構成の概念を概略的に示してい
る。付加的なレジスタバンクが図７の環状バッファ、あ
るいは、図３および図５に示される本発明のＣＰＵデー
タ経路に付加され、それによって付加的な特殊機能を行
い得る。例えば、ロード−処理−アンロード機能をＣＰ
Ｕ内の別個のレジスタバンクにおいて行うのに加えて、
付加的なレジスタバンクへ別の組の接続を行うことによ
って、レジスタバンク内のデータの特殊な再構成など
の、別の有効な機能が行われ得る。レジスタバンクをＣ
ＰＵデータ経路に付加する概念は、図３と図５との間の
変化に示されている。付加的なレジスタバンクが、同様
に付加され得る。
【００３８】本発明は、ディジタル化された映像あるい
は音声信号の処理に必要とされるように、データのスト
リームの繰り返し処理において特に有効である。ディジ
タル信号処理（ＤＳＰ）の側面を別の形態のディジタル
演算と組み合わせる多くのタイプの処理がある。ＤＳＰ
は、データの大きなブロックに、命令の短ループを繰り
返し実行することによって、特徴づけられる。処理のＤ
ＳＰ段階の後で、その他の処理がこれらの処理されたデ
ータのブロックにしばしば行われる。例えば、ＦＦＴル
ーチンに続いて、新たに演算されたＦＦＴ係数をより大
きなアルゴリズムの一部として用いる論理動作のいくつ
かのシーケンスが行われ得る。
は音声信号の処理に必要とされるように、データのスト
リームの繰り返し処理において特に有効である。ディジ
タル信号処理（ＤＳＰ）の側面を別の形態のディジタル
演算と組み合わせる多くのタイプの処理がある。ＤＳＰ
は、データの大きなブロックに、命令の短ループを繰り
返し実行することによって、特徴づけられる。処理のＤ
ＳＰ段階の後で、その他の処理がこれらの処理されたデ
ータのブロックにしばしば行われる。例えば、ＦＦＴル
ーチンに続いて、新たに演算されたＦＦＴ係数をより大
きなアルゴリズムの一部として用いる論理動作のいくつ
かのシーケンスが行われ得る。
【００３９】共通のアプローチは、分離したＤＳＰと、
アルゴリズムの途中で互いに通信するより一般的なＣＰ
Ｕ装置とを有することである。これらの装置は、より大
きなシステムあるいは集積回路（ＩＣ）であり得る。こ
のアプローチは、ソフトウェアおよびハードウェア開発
システムを別個に設け、かつ、適切な動作を確実に行う
ために何らかの形態のシステムをインテグレーションす
ることを必要とする。開発時間の短縮およびハードウェ
アのシステムの簡略化という観点からすると、標準ＣＰ
Ｕ命令セットおよびアーキテクチャの制約内で、ＤＳＰ
アルゴリズムの効率的な演算を行い得る点において、明
らかな利点がある。
アルゴリズムの途中で互いに通信するより一般的なＣＰ
Ｕ装置とを有することである。これらの装置は、より大
きなシステムあるいは集積回路（ＩＣ）であり得る。こ
のアプローチは、ソフトウェアおよびハードウェア開発
システムを別個に設け、かつ、適切な動作を確実に行う
ために何らかの形態のシステムをインテグレーションす
ることを必要とする。開発時間の短縮およびハードウェ
アのシステムの簡略化という観点からすると、標準ＣＰ
Ｕ命令セットおよびアーキテクチャの制約内で、ＤＳＰ
アルゴリズムの効率的な演算を行い得る点において、明
らかな利点がある。
【００４０】多くの汎用ＣＰＵの主な制約は、適切な処
理構成要素に次のデータを迅速にロードし、次いで、新
たなデータをロードするために結果を格納する能力であ
る。多くの現代の限定命令セットコンピュータ（ＲＩＳ
Ｃ）に見出されるように、この制約は、レジスタベース
ロード格納アーキテクチャにおいて特に厳しい。ＲＩＳ
Ｃおよびその他のレジスタベースコンピュータにおい
て、動作は、作動レジスタのセットの中にあるデータの
みに共通に行われる。すなわち、新しいデータがさらな
る処理のために受け取られ得ないうちに、前に処理され
たデータは、レジスタのセットからシステムに格納され
なければならない。多くの有用なＤＳＰ機能が、比較的
少数のレジスタを用いる標準ＲＩＳＣ ＣＰＵ上で行わ
れ得るが、これらのレジスタを空にし、次いでそれらを
満たすために、より多くの時間が消費される。本発明の
目的は、これらのデータ移動命令を、レジスタの組の中
で循環するメカニズムに置き換えることにより、一つの
組のレジスタを演算（「処理」）のために動作させてい
る間に、一つ以上の代替レジスタセットがデータ移動
（Ｉ／Ｏ）で用いられるようにすることによって、これ
らのデータ移動命令のオーバヘッドを低減させることで
ある。Ｉ／Ｏ動作は、有用なデータ処理と同時に進行す
る。
理構成要素に次のデータを迅速にロードし、次いで、新
たなデータをロードするために結果を格納する能力であ
る。多くの現代の限定命令セットコンピュータ（ＲＩＳ
Ｃ）に見出されるように、この制約は、レジスタベース
ロード格納アーキテクチャにおいて特に厳しい。ＲＩＳ
Ｃおよびその他のレジスタベースコンピュータにおい
て、動作は、作動レジスタのセットの中にあるデータの
みに共通に行われる。すなわち、新しいデータがさらな
る処理のために受け取られ得ないうちに、前に処理され
たデータは、レジスタのセットからシステムに格納され
なければならない。多くの有用なＤＳＰ機能が、比較的
少数のレジスタを用いる標準ＲＩＳＣ ＣＰＵ上で行わ
れ得るが、これらのレジスタを空にし、次いでそれらを
満たすために、より多くの時間が消費される。本発明の
目的は、これらのデータ移動命令を、レジスタの組の中
で循環するメカニズムに置き換えることにより、一つの
組のレジスタを演算（「処理」）のために動作させてい
る間に、一つ以上の代替レジスタセットがデータ移動
（Ｉ／Ｏ）で用いられるようにすることによって、これ
らのデータ移動命令のオーバヘッドを低減させることで
ある。Ｉ／Ｏ動作は、有用なデータ処理と同時に進行す
る。
【００４１】機能中に循環する２つ、３つあるいはより
多くのレジスタセットが存在し得る。最も単純な場合に
おいては、２つのレジスタセットＡおよびＢが存在す
る。レジスタセットＡが処理されたデータを格納し、次
いで新しいデータをロードしている間に、処理はレジス
タセットＢ上で続けられる。レジスタセットＢ内のデー
タ処理が完了すると、レジスタセットの機能が循環する
ことによって、処理がレジスタセットＡ内のデータで行
われていると同時にレジスタセットＢはアンロードさ
れ、次いでロードされる。レジスタセットＡ内のデータ
の処理が完了すると、レジスタセットの機能は再び循環
する。
多くのレジスタセットが存在し得る。最も単純な場合に
おいては、２つのレジスタセットＡおよびＢが存在す
る。レジスタセットＡが処理されたデータを格納し、次
いで新しいデータをロードしている間に、処理はレジス
タセットＢ上で続けられる。レジスタセットＢ内のデー
タ処理が完了すると、レジスタセットの機能が循環する
ことによって、処理がレジスタセットＡ内のデータで行
われていると同時にレジスタセットＢはアンロードさ
れ、次いでロードされる。レジスタセットＡ内のデータ
の処理が完了すると、レジスタセットの機能は再び循環
する。
【００４２】レジスタセット内の処理の完了は、特定の
マシンに与えられるようなアルゴリズムにおいて通常生
じる、格納あるいはロード命令に代わるソフトウェア命
令によって信号化される。このように、ＤＳＰに類似の
処理は、通常のＣＰＵ命令セットとほぼ同一の命令セッ
トによって達成される。
マシンに与えられるようなアルゴリズムにおいて通常生
じる、格納あるいはロード命令に代わるソフトウェア命
令によって信号化される。このように、ＤＳＰに類似の
処理は、通常のＣＰＵ命令セットとほぼ同一の命令セッ
トによって達成される。
【００４３】多くのＤＳＰアルゴリズムによって必要と
されるアドレスパターンは、固定され、前もって決定さ
れ得るので、それらのアドレスパターンは、多くの単純
な手段によって生成され得る。そのような手段の一つ
は、（アプリケーションにより、揮発性あるいは非揮発
性である）メモリ、およびすべてのメモリアドレスが逐
次アクセスされるようにメモリアドレスピンを駆動する
カウンタである。そのメモリから読み出されるデータ
は、その時点でＤＳＰアルゴリズムによって必要とされ
るアドレスである。別のそのような手段は、必要となる
アドレスをアルゴリズムによって生成する、ユーザプロ
グラム可能マシンである。このアクティビティは、図に
おいて「ロード／格納制御論理」と表示されたブロック
によって制御され、ＤＳＰ類似あるいはブロック構造ア
ルゴリズムを処理している途中で復号化された適切なソ
フトウェア命令を受け取ることによってトリガされる。
されるアドレスパターンは、固定され、前もって決定さ
れ得るので、それらのアドレスパターンは、多くの単純
な手段によって生成され得る。そのような手段の一つ
は、（アプリケーションにより、揮発性あるいは非揮発
性である）メモリ、およびすべてのメモリアドレスが逐
次アクセスされるようにメモリアドレスピンを駆動する
カウンタである。そのメモリから読み出されるデータ
は、その時点でＤＳＰアルゴリズムによって必要とされ
るアドレスである。別のそのような手段は、必要となる
アドレスをアルゴリズムによって生成する、ユーザプロ
グラム可能マシンである。このアクティビティは、図に
おいて「ロード／格納制御論理」と表示されたブロック
によって制御され、ＤＳＰ類似あるいはブロック構造ア
ルゴリズムを処理している途中で復号化された適切なソ
フトウェア命令を受け取ることによってトリガされる。
【００４４】全体の動作は、ＤＳＰに類似したより一般
的な動作に分割されるので、より一般的な動作のため
に、プロセッサはデータの処理されたブロックにアクセ
スすることが可能になる必要がある。このアクセスは、
図３および図５において「バスＸｃｖｒ」と表記された
バストランシーバによって行われる。
的な動作に分割されるので、より一般的な動作のため
に、プロセッサはデータの処理されたブロックにアクセ
スすることが可能になる必要がある。このアクセスは、
図３および図５において「バスＸｃｖｒ」と表記された
バストランシーバによって行われる。
【００４５】３つのレジスタセットあるいはレジスタバ
ンクによる動作は、ＤＳＰ類似の処理あるいはブロック
処理が第３のレジスタセットあるいはレジスタバンクで
行われると共に、入力および出力（ロードおよび格納）
動作が分離されて、同時および個別に行われ得ることを
除いて、バンクが２つである場合と非常に類似してい
る。Ｉ／Ｏおよび処理機能が交互に行われるＡ−Ｂ、Ａ
−Ｂパターンのブロック処理の代わりに、３つのレジス
タセットあるいはレジスタバンクの中で循環することに
よって、ロード、処理および格納の３つの主要な機能を
行う。
ンクによる動作は、ＤＳＰ類似の処理あるいはブロック
処理が第３のレジスタセットあるいはレジスタバンクで
行われると共に、入力および出力（ロードおよび格納）
動作が分離されて、同時および個別に行われ得ることを
除いて、バンクが２つである場合と非常に類似してい
る。Ｉ／Ｏおよび処理機能が交互に行われるＡ−Ｂ、Ａ
−Ｂパターンのブロック処理の代わりに、３つのレジス
タセットあるいはレジスタバンクの中で循環することに
よって、ロード、処理および格納の３つの主要な機能を
行う。
【００４６】動作は、３つを超えるレジスタセットある
いはレジスタバンクに拡張され得る。一般的な場合にお
いて、全てのレジスタセットが、多数のレジスタバンク
を有する環状バッファを形成するように配置される。多
数のレジスタバンクのそれぞれは、各主要な機能のため
に設けられている。一般的な場合において、アクティブ
レジスタのこれらの領域に割り当てられた単純な入力、
処理および出力以外の機能があり得ることに留意された
い。例えば、付加的なデータ処理ユニットが、２つおよ
び３つのレジスタセット実施の単純アドレス生成器に代
わることによって、レジスタセットあるいはレジスタバ
ンクの循環によるデータ通信を行う、プロセッサのパイ
プライン化されたセット全体を形成し得る。
いはレジスタバンクに拡張され得る。一般的な場合にお
いて、全てのレジスタセットが、多数のレジスタバンク
を有する環状バッファを形成するように配置される。多
数のレジスタバンクのそれぞれは、各主要な機能のため
に設けられている。一般的な場合において、アクティブ
レジスタのこれらの領域に割り当てられた単純な入力、
処理および出力以外の機能があり得ることに留意された
い。例えば、付加的なデータ処理ユニットが、２つおよ
び３つのレジスタセット実施の単純アドレス生成器に代
わることによって、レジスタセットあるいはレジスタバ
ンクの循環によるデータ通信を行う、プロセッサのパイ
プライン化されたセット全体を形成し得る。
【００４７】
【発明の効果】以上に説明したように、本発明によれ
ば、データ移動命令を、レジスタの組の中で循環するメ
カニズムに置き換えることにより、一つの組のレジスタ
を演算（「処理」）のために動作させている間に、一つ
以上の代替レジスタセットがデータ移動（Ｉ／Ｏ）で用
いられるようにすることによって、これらのデータ移動
命令のオーバヘッドを低減させることができる。Ｉ／Ｏ
動作は、有用なデータ処理と同時に進行する。
ば、データ移動命令を、レジスタの組の中で循環するメ
カニズムに置き換えることにより、一つの組のレジスタ
を演算（「処理」）のために動作させている間に、一つ
以上の代替レジスタセットがデータ移動（Ｉ／Ｏ）で用
いられるようにすることによって、これらのデータ移動
命令のオーバヘッドを低減させることができる。Ｉ／Ｏ
動作は、有用なデータ処理と同時に進行する。
【図１】レジスタベースコンピュータにおけるＣＰＵデ
ータ経路の概略図である（従来技術）。
ータ経路の概略図である（従来技術）。
【図２】割込みを処理するための第２のレジスタバンク
を有する、図１に示されるようなＣＰＵデータ経路の概
略図である（従来技術）。
を有する、図１に示されるようなＣＰＵデータ経路の概
略図である（従来技術）。
【図３】処理およびロード／アンロード機能を同時に行
うための２つの交換可能なレジスタバンクを有するＣＰ
Ｕデータ経路の第１の実施態様の概略図である。
うための２つの交換可能なレジスタバンクを有するＣＰ
Ｕデータ経路の第１の実施態様の概略図である。
【図４】図３の実施態様のポート相互接続シーケンスを
示す図表である。
示す図表である。
【図５】処理、ロード機能およびアンロード機能を同時
に行うための３つの交換可能なレジスタバンクを有する
ＣＰＵデータ経路の第２の実施態様の概略図である。
に行うための３つの交換可能なレジスタバンクを有する
ＣＰＵデータ経路の第２の実施態様の概略図である。
【図６】図５の実施態様のポート相互接続シーケンスを
示す図表である。
示す図表である。
【図７】環状バッファに類似して構成された図５に示さ
れるレジスタバンクの別の構成の概略図である。
れるレジスタバンクの別の構成の概略図である。
１０ ＣＰＵデータ経路 ２０ 命令デコードおよび論理制御 １００ Ａレジスタバンク １０２ Ｂレジスタバンク １００、１００' マルチプレクサ １１２、１１２' デマルチプレクサ
Claims (3)
- 【請求項１】 一つ以上の外部制御器からのコマンド下
で、一つ以上のデータバスを介してＣＰＵから搬送され
またはＣＰＵに搬送されるデータの処理に用いられるレ
ジスタベースＣＰＵのためのデータ経路であって、 外部プログラム可能制御器に動作可能に接続され、該外
部プログラム可能制御器によって指示されるとおりにデ
ータを処理する、一つ以上の算術プロセッサと、 少なくとも２つの相互交換可能なレジスタバンクを含む
複数のデータ記憶レジスタバンクであって、該相互交換
可能なレジスタバンクのそれぞれは該一つ以上の算術プ
ロセッサ内のデータを処理するために該一つ以上の算術
プロセッサに断続的に接続され、該相互接続可能なレジ
スタバンクのそれぞれは、データをロードおよびアンロ
ードする一つ以上のＩ／Ｏポートと、該レジスタバンク
内の該データが処理される場合に該一つ以上の算術プロ
セッサに接続する少なくとも１つのプロセッサポートと
を含んでいる、複数のデータ記憶レジスタバンクと、 該相互交換可能なレジスタバンクに動作可能に接続さ
れ、第１のグループの一つ以上のレジスタバンクの該プ
ロセッサポートを該算術プロセッサに選択的に接続し、
それによって該第１のグループの該レジスタバンク内の
データを処理し、第２のグループの一つ以上のレジスタ
バンクの該Ｉ／Ｏポートを該データバスに選択的に接続
し、それによって該第１のグループの該レジスタバンク
内の該データの処理と同時に、該第２のグループの該レ
ジスタバンクにデータをロードおよびアンロードし、該
第１のグループの該レジスタバンクを別の相互交換可能
なレジスタバンクと選択的に相互交換するレジスタ機能
制御器とを備えるデータ経路。 - 【請求項２】 一つ以上の外部制御器からのコマンド下
で、一つ以上のデータバスを介してＣＰＵから搬送され
またはＣＰＵに搬送されるデータの処理に用いられるレ
ジスタベースＣＰＵのためのデータ経路であって、 外部プログラム可能制御器に動作可能に接続され、該外
部プログラム可能制御器によって指示されるとおりにデ
ータを処理する一つ以上の算術プロセッサと、 少なくとも２つの相互交換可能なレジスタバンクを含む
複数のデータ記憶レジスタバンクであって、該相互交換
可能なレジスタバンクのそれぞれは該一つ以上の算術プ
ロセッサ内のデータを処理するために該一つ以上の算術
プロセッサに断続的に接続され、該相互接続可能なレジ
スタバンクのそれぞれは、データをロードおよびアンロ
ードする一つ以上のＩ／Ｏポートと、該レジスタバンク
内の該データが処理される場合に該一つ以上の算術プロ
セッサに接続する少なくとも１つのプロセッサポートと
を含んでいる、複数のデータ記憶レジスタバンクと、 該相互交換可能なレジスタバンクに動作可能に接続さ
れ、第１のグループの一つ以上のレジスタバンクの該プ
ロセッサポートを該算術プロセッサに選択的に接続し、
それによって該第１のグループの該レジスタバンク内の
該データを処理し、第２のグループの一つ以上のレジス
タバンクの選択されたＩ／Ｏポートをデータバスに選択
的に接続することによって、該第２のグループの該レジ
スタバンクにデータをロードし、第３のグループの一つ
以上のレジスタバンクの選択されたＩ／Ｏポートをデー
タバスに選択的に接続することによって、該第３のグル
ープの該レジスタバンクからデータをアンロードし、そ
れによって該第２のグループの該レジスタバンクへの該
データのロードおよび該第３のグループの該レジスタバ
ンクからの該データのアンロードと同時に、該第１のグ
ループの該レジスタバンク内のデータを処理するレジス
タ機能制御器であって、該レジスタ機能制御器が、該第
１のグループの該レジスタバンク、該第２のグループの
レジスタバンク、および該第３のグループの該レジスタ
バンクとの間の該接続を選択的に相互交換するレジスタ
機能制御器とを備えるデータ経路。 - 【請求項３】 一つ以上の外部制御器からのコマンド下
で、一つ以上のデータバスを介してＣＰＵから搬送され
またはＣＰＵに搬送されるデータを処理するタイプのレ
ジスタベースＣＰＵのデータ経路において用いる方法で
あって、該方法が、 該ＣＰＵ内の第１のグループの一つ以上のレジスタバン
クを一つ以上の算術プロセッサに同時に接続することに
よって、該第１のグループの該レジスタバンク内に格納
されているデータを該算術プロセッサによって処理する
ステップと、 該処理ステップと同時に、第２のグループの一つ以上の
レジスタバンク内のレジスタからデータをロードおよび
アンロードするために、該第２のグループの該レジスタ
バンクを該データ経路の該データバスに接続するステッ
プと、 該第１のグループの該レジスタバンク内の該データの処
理および該第２のグループの該レジスタバンクからの該
データのロードおよびアンロードが完了すると、該第１
のグループの該レジスタバンクを処理されるデータを含
む別の相互交換可能なレジスタバンクと選択的に相互交
換するステップとを包含する方法。
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|---|---|---|---|
| US08/515,645 | 1995-08-16 | ||
| US08/515,645 US5680641A (en) | 1995-08-16 | 1995-08-16 | Multiple register bank system for concurrent I/O operation in a CPU datapath |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09128238A true JPH09128238A (ja) | 1997-05-16 |
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Family Applications (1)
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|---|---|---|---|
| JP8212915A Pending JPH09128238A (ja) | 1995-08-16 | 1996-08-12 | Ｃｐｕデータ経路における同時入出力動作のための複数レジスタバンクシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5680641A (ja) |
| JP (1) | JPH09128238A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0911725A3 (en) * | 1997-10-20 | 1999-11-17 | Sharp Kabushiki Kaisha | Data processing system with a plurality of processors using a shared register bank |
| JPWO2004036416A1 (ja) * | 2002-10-18 | 2006-02-16 | 株式会社トプスシステムズ | マルチバンクレジスタを有するプロセッサおよびプロセッサの制御方法 |
Families Citing this family (60)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH102239A (ja) * | 1996-06-14 | 1998-01-06 | Toyota Motor Corp | ハイブリッド型車両のエンジン制御装置 |
| US5812868A (en) * | 1996-09-16 | 1998-09-22 | Motorola Inc. | Method and apparatus for selecting a register file in a data processing system |
| US6134653A (en) * | 1998-04-22 | 2000-10-17 | Transwitch Corp. | RISC processor architecture with high performance context switching in which one context can be loaded by a co-processor while another context is being accessed by an arithmetic logic unit |
| US6378065B1 (en) * | 1998-04-27 | 2002-04-23 | Infineon Technologies North America Corp. | Apparatus with context switching capability |
| US6233690B1 (en) * | 1998-09-17 | 2001-05-15 | Intel Corporation | Mechanism for saving power on long latency stalls |
| US20050149694A1 (en) * | 1998-12-08 | 2005-07-07 | Mukesh Patel | Java hardware accelerator using microcode engine |
| US6542991B1 (en) | 1999-05-11 | 2003-04-01 | Sun Microsystems, Inc. | Multiple-thread processor with single-thread interface shared among threads |
| US6668317B1 (en) | 1999-08-31 | 2003-12-23 | Intel Corporation | Microengine for parallel processor architecture |
| US6983350B1 (en) | 1999-08-31 | 2006-01-03 | Intel Corporation | SDRAM controller for parallel processor architecture |
| US6427196B1 (en) | 1999-08-31 | 2002-07-30 | Intel Corporation | SRAM controller for parallel processor architecture including address and command queue and arbiter |
| US7191309B1 (en) | 1999-09-01 | 2007-03-13 | Intel Corporation | Double shift instruction for micro engine used in multithreaded parallel processor architecture |
| WO2001016702A1 (en) | 1999-09-01 | 2001-03-08 | Intel Corporation | Register set used in multithreaded parallel processor architecture |
| HK1046049A1 (zh) | 1999-09-01 | 2002-12-20 | Intel Corporation | 用於多线程处理器的分支指令 |
| US6532509B1 (en) | 1999-12-22 | 2003-03-11 | Intel Corporation | Arbitrating command requests in a parallel multi-threaded processing system |
| US6694380B1 (en) | 1999-12-27 | 2004-02-17 | Intel Corporation | Mapping requests from a processing unit that uses memory-mapped input-output space |
| US7620702B1 (en) | 1999-12-28 | 2009-11-17 | Intel Corporation | Providing real-time control data for a network processor |
| US6307789B1 (en) | 1999-12-28 | 2001-10-23 | Intel Corporation | Scratchpad memory |
| US6625654B1 (en) | 1999-12-28 | 2003-09-23 | Intel Corporation | Thread signaling in multi-threaded network processor |
| US6631430B1 (en) | 1999-12-28 | 2003-10-07 | Intel Corporation | Optimizations to receive packet status from fifo bus |
| US6661794B1 (en) | 1999-12-29 | 2003-12-09 | Intel Corporation | Method and apparatus for gigabit packet assignment for multithreaded packet processing |
| US6584522B1 (en) | 1999-12-30 | 2003-06-24 | Intel Corporation | Communication between processors |
| US7480706B1 (en) | 1999-12-30 | 2009-01-20 | Intel Corporation | Multi-threaded round-robin receive for fast network port |
| US6976095B1 (en) | 1999-12-30 | 2005-12-13 | Intel Corporation | Port blocking technique for maintaining receive packet ordering for a multiple ethernet port switch |
| US6952824B1 (en) | 1999-12-30 | 2005-10-04 | Intel Corporation | Multi-threaded sequenced receive for fast network port stream of packets |
| US7681018B2 (en) | 2000-08-31 | 2010-03-16 | Intel Corporation | Method and apparatus for providing large register address space while maximizing cycletime performance for a multi-threaded register file set |
| JP2002108837A (ja) * | 2000-09-29 | 2002-04-12 | Nec Corp | 計算機システムとその計算制御方法 |
| EP1197847A3 (en) * | 2000-10-10 | 2003-05-21 | Nazomi Communications Inc. | Java hardware accelerator using microcode engine |
| US7020871B2 (en) * | 2000-12-21 | 2006-03-28 | Intel Corporation | Breakpoint method for parallel hardware threads in multithreaded processor |
| US8769508B2 (en) * | 2001-08-24 | 2014-07-01 | Nazomi Communications Inc. | Virtual machine hardware for RISC and CISC processors |
| US7225281B2 (en) | 2001-08-27 | 2007-05-29 | Intel Corporation | Multiprocessor infrastructure for providing flexible bandwidth allocation via multiple instantiations of separate data buses, control buses and support mechanisms |
| US7487505B2 (en) | 2001-08-27 | 2009-02-03 | Intel Corporation | Multithreaded microprocessor with register allocation based on number of active threads |
| US6868476B2 (en) | 2001-08-27 | 2005-03-15 | Intel Corporation | Software controlled content addressable memory in a general purpose execution datapath |
| US7216204B2 (en) | 2001-08-27 | 2007-05-08 | Intel Corporation | Mechanism for providing early coherency detection to enable high performance memory updates in a latency sensitive multithreaded environment |
| US7126952B2 (en) | 2001-09-28 | 2006-10-24 | Intel Corporation | Multiprotocol decapsulation/encapsulation control structure and packet protocol conversion method |
| US7158964B2 (en) * | 2001-12-12 | 2007-01-02 | Intel Corporation | Queue management |
| US7107413B2 (en) | 2001-12-17 | 2006-09-12 | Intel Corporation | Write queue descriptor count instruction for high speed queuing |
| US7269179B2 (en) | 2001-12-18 | 2007-09-11 | Intel Corporation | Control mechanisms for enqueue and dequeue operations in a pipelined network processor |
| US7895239B2 (en) | 2002-01-04 | 2011-02-22 | Intel Corporation | Queue arrays in network devices |
| US7181573B2 (en) | 2002-01-07 | 2007-02-20 | Intel Corporation | Queue array caching in network devices |
| US6934951B2 (en) | 2002-01-17 | 2005-08-23 | Intel Corporation | Parallel processor with functional pipeline providing programming engines by supporting multiple contexts and critical section |
| US7610451B2 (en) | 2002-01-25 | 2009-10-27 | Intel Corporation | Data transfer mechanism using unidirectional pull bus and push bus |
| US7181594B2 (en) * | 2002-01-25 | 2007-02-20 | Intel Corporation | Context pipelines |
| US7149226B2 (en) | 2002-02-01 | 2006-12-12 | Intel Corporation | Processing data packets |
| US7437724B2 (en) | 2002-04-03 | 2008-10-14 | Intel Corporation | Registers for data transfers |
| US7471688B2 (en) | 2002-06-18 | 2008-12-30 | Intel Corporation | Scheduling system for transmission of cells to ATM virtual circuits and DSL ports |
| US7337275B2 (en) | 2002-08-13 | 2008-02-26 | Intel Corporation | Free list and ring data structure management |
| US7352769B2 (en) | 2002-09-12 | 2008-04-01 | Intel Corporation | Multiple calendar schedule reservation structure and method |
| US7433307B2 (en) | 2002-11-05 | 2008-10-07 | Intel Corporation | Flow control in a network environment |
| US20040098568A1 (en) * | 2002-11-18 | 2004-05-20 | Nguyen Hung T. | Processor having a unified register file with multipurpose registers for storing address and data register values, and associated register mapping method |
| US6941438B2 (en) | 2003-01-10 | 2005-09-06 | Intel Corporation | Memory interleaving |
| US7443836B2 (en) | 2003-06-16 | 2008-10-28 | Intel Corporation | Processing a data packet |
| WO2005020077A1 (en) * | 2003-08-13 | 2005-03-03 | Thomson Licensing S.A. | Dual bank shared data ram for efficient pipelined video and data processing |
| US7124213B2 (en) * | 2003-09-30 | 2006-10-17 | International Business Machines Corporation | Device having spare I/O and method of using a device having spare I/O |
| US7213099B2 (en) | 2003-12-30 | 2007-05-01 | Intel Corporation | Method and apparatus utilizing non-uniformly distributed DRAM configurations and to detect in-range memory address matches |
| JP5711889B2 (ja) * | 2010-01-27 | 2015-05-07 | スパンション エルエルシー | リコンフィギュラブル回路および半導体集積回路 |
| CN111095294A (zh) * | 2017-07-05 | 2020-05-01 | 深视有限公司 | 深度视觉处理器 |
| US11513847B2 (en) | 2020-03-24 | 2022-11-29 | Deep Vision Inc. | System and method for queuing commands in a deep learning processor |
| US12067395B2 (en) * | 2021-08-12 | 2024-08-20 | Tenstorrent Inc. | Pre-staged instruction registers for variable length instruction set machine |
| EP4418108B1 (en) * | 2023-02-13 | 2025-10-01 | STMicroelectronics International N.V. | Improved register bank for electronic processor and initialization method of the register bank |
| JP2025019697A (ja) * | 2023-07-28 | 2025-02-07 | 富士通株式会社 | プロセッサ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5142677A (en) * | 1989-05-04 | 1992-08-25 | Texas Instruments Incorporated | Context switching devices, systems and methods |
| US5163132A (en) * | 1987-09-24 | 1992-11-10 | Ncr Corporation | Integrated controller using alternately filled and emptied buffers for controlling bi-directional data transfer between a processor and a data storage device |
| US5222223A (en) * | 1989-02-03 | 1993-06-22 | Digital Equipment Corporation | Method and apparatus for ordering and queueing multiple memory requests |
| US5185876A (en) * | 1990-03-14 | 1993-02-09 | Micro Technology, Inc. | Buffering system for dynamically providing data to multiple storage elements |
-
1995
- 1995-08-16 US US08/515,645 patent/US5680641A/en not_active Expired - Lifetime
-
1996
- 1996-08-12 JP JP8212915A patent/JPH09128238A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0911725A3 (en) * | 1997-10-20 | 1999-11-17 | Sharp Kabushiki Kaisha | Data processing system with a plurality of processors using a shared register bank |
| JPWO2004036416A1 (ja) * | 2002-10-18 | 2006-02-16 | 株式会社トプスシステムズ | マルチバンクレジスタを有するプロセッサおよびプロセッサの制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5680641A (en) | 1997-10-21 |
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