JPH09128256A

JPH09128256A - Ｃｒｃコード生成回路

Info

Publication number: JPH09128256A
Application number: JP7281945A
Authority: JP
Inventors: Takashi Yamazaki; 貴志山崎; Hideo Matsui; 秀夫松井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-10-30
Filing date: 1995-10-30
Publication date: 1997-05-16

Abstract

(57)【要約】【課題】１データ当たりのＣＲＣコード生成時間が短
く、複数のシリアルＩ／Ｏで共用することができるＣＲ
Ｃコード生成回路の提供。【解決手段】デジタル信号の送受のときに誤り検出／
訂正を行うためのＣＲＣコードを生成するＣＲＣコード
生成回路。所定の初期値又は生成したＣＲＣコードを記
憶する第１のレジスタ１１と、送るデータ又は受けたデ
ータを記憶する第２のレジスタ１２と、第１のレジスタ
１１の記憶内容及び第２のレジスタ１２の記憶内容の論
理を取ってＣＲＣコードを生成する論理回路１３とを備
え、生成したＣＲＣコードを第１のレジスタ１１へ記憶
させる構成である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル信号の送
受のときに誤り検出／訂正を行うために使用するＣＲＣ
（Cyclic Redundancy Check ）コード生成回路に関する
ものである。

【０００２】

【従来の技術】図５は、従来のＣＲＣコード生成回路の
１例の構成を示すブロック図である。このＣＲＣコード
生成回路は、内部データバスの下位データＤ０〜Ｄ７ビ
ットの部分４が、シフトレジスタ１のＡ７〜Ａ０ビット
に接続され、内部データバスの上位データＤ１５〜Ｄ８
ビットの部分５が、シフトレジスタ２のＢ１５〜Ｂ８ビ
ットに接続されている。シフトレジスタ２のＢ７〜Ｂ０
ビットは、内部データバスの下位データＤ７〜Ｄ０ビッ
トに接続されている。

【０００３】シフトレジスタ２は、ＣＣＩＴＴ（国際電
信電話諮問委員会）方式のＣＲＣコードの生成多項式
ｆ（ｘ）＝ｘ¹⁶＋ｘ¹²＋ｘ⁵＋１に対応しており、Ｅ
ＸＯＲ回路３ａで得た、シフトレジスタ１のＡ０ビット
とシフトレジスタ２のＢ０ビットとの排他的論理和が、
シフトレジスタ２のＢ１５ビットに与えられる。ＥＸＯ
Ｒ回路３ａで得た排他的論理和は、また、シフトレジス
タ２のＢ１１ビットとＥＸＯＲ回路６で排他的論理和が
取られ、シフトレジスタ２のＢ１０ビットに与えられる
と共に、シフトレジスタ２のＢ４ビットとＥＸＯＲ回路
３ｂで排他的論理和が取られ、シフトレジスタ２のＢ３
ビットに与えられる。

【０００４】このような構成のＣＲＣコード生成回路の
動作を以下に説明する。シフトレジスタ１，２は、シフ
トクロック１０の立ち上がりに同期して、それぞれＡ７
ビットからＡ０ビットへ、Ｂ１５ビットからＢ０ビット
へシフトする。シフトレジスタ２は、リセット信号ＲＳ
ＴによりＦＦＦＦＨ（Hexadecimal ）に初期設定され
る。シリアル送信するデータは、書込み命令信号により
内部データバス４の下位データＤ７〜Ｄ０ビットからシ
フトレジスタ１のＡ７〜Ａ０ビットにセットされる。

【０００５】例えば、シフトレジスタ１のＡ７〜Ａ０ビ
ットに送信データ“１０１００１１０”がセットされた
場合、シフトクロック１０による１回目のシフトでは、
ＥＸＯＲ回路３ａで得た、Ａ０ビットの値“０”とＢ０
ビットの値“１”との排他的論理和“１”がＢ１５ビッ
トにセットされる。Ｂ１４〜Ｂ１１ビットにはＢ１５〜
Ｂ１２ビットから“１１１１”がシフトされる。Ｂ１０
ビットにはＥＸＯＲ回路３ａで得た排他的論理和“１”
とＢ１１ビットの値“１”とのＥＸＯＲ回路６による排
他的論理和“０”がセットされる。Ｂ９〜Ｂ４ビットに
はＢ１０〜Ｂ５ビットから“１１１１１１”がシフトさ
れる。Ｂ３ビットにはＥＸＯＲ回路３ａで得た排他的論
理和“１”とＢ４ビットの値“１”とのＥＸＯＲ回路３
ｂによる排他的論理和“０”がセットされる。Ｂ２〜Ｂ
０ビットにはＢ３〜Ｂ１ビットから“１１１”がシフト
される。

【０００６】シフトクロック１０による２回目のシフト
では、ＥＸＯＲ回路３ａで得た、Ａ０ビットの値“１”
とＢ０ビットの値“１”との排他的論理和“０”がＢ１
５ビットにセットされる。Ｂ１４〜Ｂ１１ビットにはＢ
１５〜Ｂ１２ビットから“１１１１”がシフトされる。
Ｂ１０ビットにはＥＸＯＲ回路３ａで得た排他的論理和
“０”とＢ１１ビットの値“１”とのＥＸＯＲ回路６に
よる排他的論理和“１”がセットされる。Ｂ９〜Ｂ４ビ
ットにはＢ１０〜Ｂ５ビットから“０１１１１１”がシ
フトされる。Ｂ３ビットにはＥＸＯＲ回路３ａで得た排
他的論理和“０”とＢ４ビットの値“１”とのＥＸＯＲ
回路３ｂによる排他的論理和“１”がセットされる。Ｂ
２〜Ｂ０ビットにはＢ３〜Ｂ１から“０１１””がシフ
トされる。

【０００７】以下、同様に合計８回のシフトを繰り返す
都度、シフトレジスタ２のＢ１５〜Ｂ０ビットの値は、
図３に示すように遷移して行き、最終結果“１１００１
１１１１０１１１０１１”を得、これがシフトレジスタ
１のＡ７〜Ａ０ビットにセットされた送信データ“１０
１００１１０”の求めるべきＣＲＣコードとなる。複数
のシリアルデータを送信する場合、求めたＣＲＣコード
をリセットすることなく、上述のように各シリアルデー
タのＣＲＣコードを求めて行き、最終的なＣＲＣコード
を生成する。送信側は、送信手段（図示せず）により全
シリアルデータをシリアル送信した後、この最終的なＣ
ＲＣコードを、下位、上位の順にデータバス４，５を介
して、同じ送信手段によりシリアル変換しシリアル送信
する。

【０００８】受信側は、各シリアルデータを受信する都
度、図５に示すものと同様のＣＲＣコード生成回路によ
り、上述と同様にＣＲＣコードを生成して行く。そし
て、上述の最終的なＣＲＣコードを含めた全受信データ
のＣＲＣコードを生成した後のＣＲＣコードが“０００
０００００００００００００”になれば、送信側の最終
的なＣＲＣコードと、受信側の各シリアルデータ（送信
されて来た最終的なＣＲＣコードは含まない）により生
成された最終的なＣＲＣコードとが等しいと判断でき、
正常に受信したと判定できる。

【０００９】図６は、従来のＣＲＣコード生成回路の他
の例の構成を示すブロック図である。このＣＲＣコード
生成回路は、内部データバスの下位データＤ７〜Ｄ０ビ
ットの部分４が、シフトレジスタ１のＡ７〜Ａ０ビット
に接続され、内部データバスの上位データＤ１５〜Ｄ８
ビットの部分５が、シフトレジスタ２ａのＢ１５〜Ｂ８
ビットに接続されている。シフトレジスタ２ａのＢ７〜
Ｂ０ビットは、内部データバスの下位データＤ７〜Ｄ０
ビットに接続されている。

【００１０】シフトレジスタ２ａは、国際標準のＣＲＣ
−１６方式のＣＲＣコードの生成多項式ｆ（ｘ）＝ｘ
¹⁶＋ｘ¹⁵＋ｘ²＋１に対応しており、ＥＸＯＲ回路３
ａで得た、シフトレジスタ１のＡ０ビットとシフトレジ
スタ２ａのＢ０ビットとの排他的論理和が、シフトレジ
スタ２ａのＢ１５ビットに与えられる。ＥＸＯＲ回路３
ａで得た排他的論理和は、また、シフトレジスタ２ａの
Ｂ１４ビットとＥＸＯＲ回路６ａで排他的論理和が取ら
れ、シフトレジスタ２ａのＢ１３ビットに与えられると
共に、シフトレジスタ２ａのＢ１ビットとＥＸＯＲ回路
３ｃで排他的論理和が取られ、シフトレジスタ２ａのＢ
０ビットに与えられる。

【００１１】このような構成のＣＲＣコード生成回路の
動作は、上述で説明したＣＣＩＴＴ方式のＣＲＣコード
生成回路と同様であり、シフトレジスタ１のＡ７〜Ａ０
ビットに送信データ“１０１００１１０”がセットされ
た場合、シフトレジスタ２ａのＢ１５〜Ｂ０ビットの値
は、図４に示すように遷移して行き、最終結果“００１
１１０１０００１１１１１１”を得、これがシフトレジ
スタ１のＡ７〜Ａ０ビットにセットされた送信データ
“１０１００１１０”の求めるべきＣＲＣコードとな
る。

【００１２】

【発明が解決しようとする課題】このようなＣＲＣコー
ド生成回路は、通常、シリアルＩ／Ｏに付加機能として
内蔵されることが多いが、ＬＳＩ設計において、シリア
ルＩ／Ｏが複数になる場合、シリアルＩ／Ｏそれぞれに
専用のＣＲＣコード生成回路を内蔵させると、その配置
に必要な面積が大きくなり、製造コストが増大する。ま
た、ＣＲＣコード生成回路のみを独立させて別に配置
し、複数のシリアルＩ／Ｏで共用させることもできる
が、待ち時間が発生してＣＲＣコード生成のための時間
がかかり過ぎる問題がある。

【００１３】このような問題を解決するために、排他的
論理和ゲートとフィードバック値生成回路と論理回路と
を用いてビットパラレルにＣＲＣコードを演算する、特
開昭５７−２５０４６号公報に記載されたもの、４ビッ
ト毎に処理を行って処理速度を高める、特開平６−３１
１０４９号公報に記載されたもの、パラレル演算にて割
り算を施して剰余を算出することによりＣＲＣコードを
生成する、特開平４−２８４５４１号公報に記載された
もの、予め選択されたＣＲＣコード多項式を実行する桁
上げ先見方程式による組合せ論理回路によりＣＲＣコー
ドを決定する、特表平３−５０５０３５号公報に記載さ
れたもの等が提案されているが、本発明は、また別の提
案をなすものである。

【００１４】本発明は、上述のような事情に鑑みてなさ
れたものであり、第１発明では、所定の初期値又は生成
したＣＲＣコードを記憶する第１のレジスタと、送るデ
ータ又は受けたデータを記憶する第２のレジスタと、第
１のレジスタの記憶内容及び第２のレジスタの記憶内容
の論理を取ってＣＲＣコードを生成する論理回路とを設
けることにより、１データ当たりのＣＲＣコード生成時
間が短く、複数のシリアルＩ／Ｏで共用することができ
るＣＲＣコード生成回路を提供することを目的とする。

【００１５】第２発明では、第２のレジスタへの記憶命
令信号により、第１のレジスタの記憶内容及び第２のレ
ジスタの記憶内容の論理を取る論理回路を設けることに
より、１データ当たりのＣＲＣコード生成時間が短く、
複数のシリアルＩ／Ｏで共用することができるＣＲＣコ
ード生成回路を提供することを目的とする。第３発明で
は、それぞれ異なるＣＲＣコードを生成する複数個の論
理回路と、この複数個の論理回路が生成したＣＲＣコー
ドの何れかを選択する選択手段とを設けることにより、
複数種類のＣＲＣコードを選択的に生成することができ
るＣＲＣコード生成回路を提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明の第１発明に係る
ＣＲＣコード生成回路は、デジタル信号の送受のときに
誤り検出／訂正を行うためのＣＲＣコードを生成するＣ
ＲＣコード生成回路において、所定の初期値又は生成し
たＣＲＣコードを記憶する第１のレジスタと、送るデー
タ又は受けたデータを記憶する第２のレジスタと、第１
のレジスタの記憶内容及び第２のレジスタの記憶内容の
論理を取って前記ＣＲＣコードを生成する論理回路とを
備え、生成したＣＲＣコードを第１のレジスタへ記憶さ
せるべくなしたことを特徴とする。

【００１７】このＣＲＣコード生成回路では、従来のシ
フトレジスタを使用することなく、論理回路に第１のレ
ジスタの記憶内容と第２のレジスタの記憶内容とを与え
る。論理回路は、与えられた記憶内容で論理演算を行
い、従来のシフトレジスタで８ビット分シフトした結果
と同一の結果を得る。例えば、ＣＣＩＴＴ方式のＣＲＣ
コードの生成多項式ｆ（ｘ）＝ｘ¹⁶＋ｘ¹²＋ｘ⁵＋１
に対応するＣＲＣコード生成回路では、第１のレジス
タの記憶内容をＢ１５〜Ｂ０、第２のレジスタの記憶内
容をＡ７〜Ａ０、生成したＣＲＣコードをＣ１５〜Ｃ０
とすると、論理回路は下記の論理演算又はそれと等価の
論理演算を行う。

【００１８】Ｃ０＝Ａ０（＋）Ｂ０（＋）Ａ４（＋）Ｂ４（＋）Ｂ８Ｃ１＝Ａ１（＋）Ｂ１（＋）Ａ５（＋）Ｂ５（＋）Ｂ９Ｃ２＝Ａ２（＋）Ｂ２（＋）Ａ６（＋）Ｂ６（＋）Ｂ１
０Ｃ３＝Ａ０（＋）Ｂ０（＋）Ａ３（＋）Ｂ３（＋）Ａ７
（＋）Ｂ１１Ｃ４＝Ａ１（＋）Ｂ１（＋）Ｂ１２Ｃ５＝Ａ２（＋）Ｂ２（＋）Ｂ１３Ｃ６＝Ａ３（＋）Ｂ３（＋）Ｂ１４Ｃ７＝Ａ０（＋）Ｂ０（＋）Ａ４（＋）Ｂ４（＋）Ｂ１
５

【００１９】Ｃ８＝Ａ０（＋）Ｂ０（＋）Ａ１（＋）Ｂ
１（＋）Ａ５（＋）Ｂ５Ｃ９＝Ａ１（＋）Ｂ１（＋）Ａ２（＋）Ｂ２（＋）Ａ６
（＋）Ｂ６Ｃ１０＝Ａ２（＋）Ｂ２（＋）Ａ３（＋）Ｂ３（＋）Ａ
７（＋）Ｂ７Ｃ１１＝Ａ３（＋）Ｂ３Ｃ１２＝Ａ０（＋）Ｂ０（＋）Ａ４（＋）Ｂ４Ｃ１３＝Ａ１（＋）Ｂ１（＋）Ａ５（＋）Ｂ５Ｃ１４＝Ａ２（＋）Ｂ２（＋）Ａ６（＋）Ｂ６Ｃ１５＝Ａ３（＋）Ｂ３（＋）Ａ７（＋）Ｂ７（但し、（＋）は排他的論理和を表す。）

【００２０】これらの論理演算は、例えば、Ｃ０では多
入力Ａ０，Ｂ０，Ａ４，Ｂ４，Ｂ８のＥＸＯＲ回路で求
めることと等価であり、これは、Ａ０，Ｂ０，Ａ４，Ｂ
４，Ｂ８のパリティを求めることである。つまり、論理
回路は、従来のシフトレジスタで８ビット分シフトして
得られるＣＲＣコードのビット毎の、第１のレジスタの
記憶内容Ｂ１５〜Ｂ０と第２のレジスタの記憶内容Ａ７
〜Ａ０からなるビット群のパリティを求めるものであ
る。

【００２１】第２発明に係るＣＲＣコード生成回路は、
ＣＲＣコードを生成する論理回路は、第２のレジスタへ
の記憶命令信号により、第１のレジスタの記憶内容及び
第２のレジスタの記憶内容の論理を取ることを特徴とす
る。

【００２２】このＣＲＣコード生成回路では、第２のレ
ジスタへの記憶命令信号により、論理回路に第１のレジ
スタの記憶内容と第２のレジスタの記憶内容とを与え
る。論理回路は、与えられた記憶内容で論理演算を行
い、従来のシフトレジスタで８ビット分シフトした結果
と同一の結果を得る。

【００２３】第３発明に係るＣＲＣコード生成回路は、
それぞれ異なるＣＲＣコードを生成する複数個の論理回
路と、該複数個の論理回路が生成したＣＲＣコードの何
れかを選択する選択手段とを備え、該選択手段が選択し
たＣＲＣコードを第１のレジスタへ記憶させることを特
徴とする。

【００２４】このＣＲＣコード生成回路では、複数個の
論理回路がそれぞれ異なるＣＲＣコードを生成する。選
択手段は、これらの異なるＣＲＣコードの何れかを選択
し、第１のレジスタへ記憶させる。これにより、１つの
ＣＲＣコード生成回路で複数種類のＣＲＣコードを選択
的に生成することができるので、このＣＲＣコード生成
回路を共用するＩ／Ｏ毎に、異なるＣＲＣコードを使い
分けることができ、また、論理回路が正常に作動してい
るかをチェックすることが容易になる。

【００２５】

【発明の実施の形態】以下に、本発明の実施の形態をそ
れを示す図面を参照しながら説明する。図１は、本発明
の第１，２発明に係るＣＲＣコード生成回路の実施の形
態の構成例を示すブロック図である。このＣＲＣコード
生成回路は、内部データバスの下位データＤ７〜Ｄ０ビ
ットの部分４が、インプットレジスタ１２（第２のレジ
スタ）のＡ７〜Ａ０ビットに接続され、内部データバス
の上位データＤ１５〜Ｄ８ビットの部分５が、データレ
ジスタ１１（第１のレジスタ）のＢ１５〜Ｂ８ビットに
接続されている。データレジスタ１１のＢ７〜Ｂ０ビッ
トは、内部データバスの下位データＤ７〜Ｄ０ビットに
接続されている。

【００２６】また、インプットレジスタ１２のＡ７〜Ａ
０ビットとデータレジスタ１１のＢ１５〜Ｂ０ビットと
は、演算回路１３（論理回路）に接続されている。演算
回路１３は、ＣＣＩＴＴ方式のＣＲＣコードの生成多項
式ｆ（ｘ）＝ｘ¹⁶＋ｘ¹²＋ｘ⁵＋１に対応してお
り、生成したＣＲＣコードをＣ１５〜Ｃ０とすると、下
記の論理演算又はそれと等価の論理演算を行うようにな
っている。

【００２７】Ｃ０＝Ａ０（＋）Ｂ０（＋）Ａ４（＋）Ｂ４（＋）Ｂ８Ｃ１＝Ａ１（＋）Ｂ１（＋）Ａ５（＋）Ｂ５（＋）Ｂ９Ｃ２＝Ａ２（＋）Ｂ２（＋）Ａ６（＋）Ｂ６（＋）Ｂ１
０Ｃ３＝Ａ０（＋）Ｂ０（＋）Ａ３（＋）Ｂ３（＋）Ａ７
（＋）Ｂ１１Ｃ４＝Ａ１（＋）Ｂ１（＋）Ｂ１２Ｃ５＝Ａ２（＋）Ｂ２（＋）Ｂ１３Ｃ６＝Ａ３（＋）Ｂ３（＋）Ｂ１４Ｃ７＝Ａ０（＋）Ｂ０（＋）Ａ４（＋）Ｂ４（＋）Ｂ１
５

【００２８】Ｃ８＝Ａ０（＋）Ｂ０（＋）Ａ１（＋）Ｂ
１（＋）Ａ５（＋）Ｂ５Ｃ９＝Ａ１（＋）Ｂ１（＋）Ａ２（＋）Ｂ２（＋）Ａ６
（＋）Ｂ６Ｃ１０＝Ａ２（＋）Ｂ２（＋）Ａ３（＋）Ｂ３（＋）Ａ
７（＋）Ｂ７Ｃ１１＝Ａ３（＋）Ｂ３Ｃ１２＝Ａ０（＋）Ｂ０（＋）Ａ４（＋）Ｂ４Ｃ１３＝Ａ１（＋）Ｂ１（＋）Ａ５（＋）Ｂ５Ｃ１４＝Ａ２（＋）Ｂ２（＋）Ａ６（＋）Ｂ６Ｃ１５＝Ａ３（＋）Ｂ３（＋）Ａ７（＋）Ｂ７（但し、（＋）は排他的論理和を表す。）演算回路１３のＣ１５〜Ｃ０に対応する各ビットは、デ
ータレジスタ１１のＢ１５〜Ｂ０ビットに接続されてい
る。

【００２９】以下に、このような構成のＣＲＣコード生
成回路の動作を説明する。データレジスタ１１は、ＦＦ
ＦＦＨに初期設定されている。最初にシリアル送信する
データは、書込み命令信号１４により内部データバス４
の下位データＤ７〜Ｄ０ビットからインプットレジスタ
１２のＡ７〜Ａ０ビットにセットされる。この書込み命
令信号１４により、演算回路１３は、インプットレジス
タ１２のＡ７〜Ａ０ビットとデータレジスタ１１のＢ１
５〜Ｂ０ビットとを取り込んで、上述のＣＲＣコードの
Ｃ１５〜Ｃ０ビット毎のビット群のパリティを論理演算
する。

【００３０】最初にシリアル送信するデータを“１０１
００１１０”とすると、論理演算結果は、図３に示した
本発明の演算結果“１１００１１１１１０１１１０１
１”となり、これは、従来のシフトレジスタで８回シフ
トした場合の最終結果と同一である。演算回路１３は、
内部クロック（図示せず）の次のタイミングで、論理演
算した結果Ｃ１５〜Ｃ０をデータレジスタ１１のＢ１５
〜Ｂ０ビットに格納する。

【００３１】送信手段（図示せず）により最初のシリア
ル送信が完了し、次のデータを送信するとき、そのデー
タは、書込み命令信号１４により内部データバス４の下
位データＤ７〜Ｄ０ビットからインプットレジスタ１２
のＡ７〜Ａ０ビットにセットされる。この書込み命令信
号１４により、演算回路１３は、インプットレジスタ１
２のＡ７〜Ａ０ビットとデータレジスタ１１のＢ１５〜
Ｂ０ビットとを取り込んで、上述のＣＲＣコードのＣ１
５〜Ｃ０ビット毎のビット群のパリティを論理演算す
る。

【００３２】演算回路１３は、内部クロックの次のタイ
ミングで、論理演算した結果Ｃ１５〜Ｃ０をデータレジ
スタ１１のＢ１５〜Ｂ０ビットに格納する。以下、同様
にデータをシリアル送信する都度、送信するデータをイ
ンプットレジスタ１２に書込み、演算回路１３に論理演
算を行わせ、データレジスタ１１のＢ１５〜Ｂ０ビット
を論理演算の結果（ＣＲＣコード）により更新する。

【００３３】受信側では、受信手段（図示せず）により
シリアルデータを受信すると、図１に示すものと同様の
ＣＲＣコード生成回路により、上述と同様に、インプッ
トレジスタ１２に受信したデータをセットし、演算回路
１３で論理演算を行い、その結果Ｃ１５〜Ｃ０をデータ
レジスタ１１のＢ１５〜Ｂ０ビットに格納する。次の受
信が完了すると、インプットレジスタ１２に受信したデ
ータをセットし、上述と同様に、演算回路１３で論理演
算を行い、その結果Ｃ１５〜Ｃ０でデータレジスタ１１
のＢ１５〜Ｂ０ビットの記憶内容を更新する。このよう
に、シリアル受信を行う都度、インプットレジスタ１２
に受信したデータをセットし、演算回路１３で論理演算
を行い、その結果Ｃ１５〜Ｃ０でデータレジスタ１１の
Ｂ１５〜Ｂ０ビットの記憶内容を更新する。

【００３４】送信側からは、全送信データの送信が終了
した後、この全送信データで生成したＣＲＣコードが下
位データ、上位データの順で送信されて来る。受信側で
は、ＣＲＣコードを受信すると、上述と同様に、インプ
ットレジスタ１２に受信したＣＲＣコードをセットし、
演算回路１３で論理演算を行う。その結果Ｃ１５〜Ｃ０
が“００００００００００００００００”であれば、全
送信データが正しく受信されたと見做すことができる。

【００３５】尚、この実施の形態では、ＣＣＩＴＴ方式
によるＣＲＣコードの生成を行っているが、演算回路１
３の構成を変更することにより、生成多項式ｆ（ｘ）
＝ｘ ¹⁶＋ｘ¹⁵＋ｘ²＋１によるＣＲＣ−１６方式及び
その他の方式で実現することも可能である。ＣＲＣ−１
６方式の場合、演算回路１３は、下記の論理演算又はそ
れと等価の論理演算を行う。

【００３６】Ｃ０＝Ａ０（＋）Ａ１（＋）Ａ２（＋）Ａ
３（＋）Ａ４（＋）Ａ５（＋）Ａ６（＋）Ａ７（＋）Ｂ
０（＋）Ｂ１（＋）Ｂ２（＋）Ｂ３（＋）Ｂ４（＋）Ｂ
５（＋）Ｂ６（＋）Ｂ７（＋）Ｂ８Ｃ１＝Ｂ９Ｃ２＝Ｂ１０Ｃ３＝Ｂ１１Ｃ４＝Ｂ１２Ｃ５＝Ｂ１３Ｃ６＝Ａ０（＋）Ｂ０（＋）Ｂ１４Ｃ７＝Ａ１（＋）Ａ０（＋）Ｂ０（＋）Ｂ１（＋）Ｂ１
５Ｃ８＝Ａ１（＋）Ａ２（＋）Ｂ１（＋）Ｂ２

【００３７】Ｃ９＝Ａ２（＋）Ａ３（＋）Ｂ２（＋）Ｂ３Ｃ１０＝Ａ３（＋）Ａ４（＋）Ｂ３（＋）Ｂ４Ｃ１１＝Ａ４（＋）Ａ５（＋）Ｂ４（＋）Ｂ５Ｃ１２＝Ａ５（＋）Ａ６（＋）Ｂ５（＋）Ｂ６Ｃ１３＝Ａ６（＋）Ａ７（＋）Ｂ６（＋）Ｂ７Ｃ１４＝Ａ０（＋）Ａ１（＋）Ａ２（＋）Ａ３（＋）Ａ
４（＋）Ａ５（＋）Ａ６（＋）Ｂ０（＋）Ｂ１（＋）Ｂ
２（＋）Ｂ３（＋）Ｂ４（＋）Ｂ５（＋）Ｂ６Ｃ１５＝Ａ０（＋）Ａ１（＋）Ａ２（＋）Ａ３（＋）Ａ
４（＋）Ａ５（＋）Ａ６（＋）Ａ７（＋）Ｂ０（＋）Ｂ
１（＋）Ｂ２（＋）Ｂ３（＋）Ｂ４（＋）Ｂ５（＋）Ｂ
６（＋）Ｂ７（但し、（＋）は排他的論理和を表す。）

【００３８】シリアル送信するデータを“１０１００１
１０”とすると、演算回路１３の論理演算結果は、図４
に示した本発明の演算結果“００１１１０１０００１１
１１１１”となり、これは、従来の生成多項式ｆ
（ｘ）＝ｘ¹⁶＋ｘ¹⁵＋ｘ²＋１に対応するシフトレジス
タで８回シフトした場合の最終結果と同一である。

【００３９】図２は、本発明の第３発明に係るＣＲＣコ
ード生成回路の実施の形態の構成例を示すブロック図で
ある。このＣＲＣコード生成回路は、内部データバスの
下位データＤ７〜Ｄ０ビットの部分４が、インプットレ
ジスタ１２のＡ７〜Ａ０ビットに接続され、内部データ
バスの上位データＤ１５〜Ｄ８ビットの部分５が、デー
タレジスタ１１のＢ１５〜Ｂ８ビットに接続されてい
る。データレジスタ１１のＢ７〜Ｂ０ビットは、内部デ
ータバスの下位データＤ７〜Ｄ０ビットに接続されてい
る。

【００４０】また、インプットレジスタ１２のＡ７〜Ａ
０ビットとデータレジスタ１１のＢ１５〜Ｂ０ビットと
は、第１演算回路１３ａ（論理回路）及び第２演算回路
１３ｂ（論理回路）に接続されている。第１演算回路１
３ａは、ＣＣＩＴＴ方式のＣＲＣコードの生成多項式
ｆ（ｘ）＝ｘ¹⁶＋ｘ¹²＋ｘ⁵＋１に対応しており、上
述した論理演算を行う。第２演算回路１３ｂは、国際標
準のＣＲＣ−１６方式のＣＲＣコードの生成多項式ｆ
（ｘ）＝ｘ¹⁶＋ｘ¹⁵＋ｘ²＋１に対応しており、上述
した論理演算を行う。

【００４１】第１演算回路１３ａ及び第２演算回路１３
ｂのＣ１５〜Ｃ０に対応する各ビットは、第１演算回路
１３ａ及び第２演算回路１３ｂの何れかに選択接続する
選択スイッチ１６を介して、データレジスタ１１のＢ１
５〜Ｂ０ビットに接続されている。選択スイッチ１６
は、制御レジスタの記憶内容により、第１演算回路１３
ａ及び第２演算回路１３ｂの何れかに選択接続する。

【００４２】このようなＣＲＣコード生成回路の動作
は、基本的には、上述した第１，２発明に係るＣＲＣコ
ード生成回路の動作と同様であるが、制御レジスタ１５
の記憶内容を制御することにより、選択スイッチ１６
が、第１演算回路１３ａ及び第２演算回路１３ｂの何れ
かに選択接続する。そして、選択スイッチ１６が選択接
続した側の演算回路の出力がデータレジスタ１１に格納
される。尚、この実施の形態では、演算回路を２個とし
ているが、３個以上であっても同様である。

【００４３】

【発明の効果】本発明の第１，２発明に係るＣＲＣコー
ド生成回路によれば、１データ当たりのＣＲＣコード生
成時間を短くすることができ、複数のシリアルＩ／Ｏで
共用することができる。そのため、小さな面積で複数の
シリアルＩ／ＯにＣＲＣ生成機能を付加することが可能
になる。

【００４４】第３発明に係るＣＲＣコード生成回路によ
れば、１つのＣＲＣコード生成回路で複数種類のＣＲＣ
コードを選択的に生成することができるので、このＣＲ
Ｃコード生成回路を共用するＩ／Ｏ毎に、異なるＣＲＣ
コードを使い分けることができ、また、論理回路が正常
に作動しているかをチェックすることが容易になる。

【図面の簡単な説明】

【図１】本発明に係るＣＲＣコード生成回路の実施の
形態の構成例を示すブロック図である。

【図２】本発明に係るＣＲＣコード生成回路の実施の
形態の構成例を示すブロック図である。

【図３】従来のＣＣＩＴＴ方式に対応するシフトレジ
スタの各ビットの遷移例を示した図表である。

【図４】従来のＣＲＣ−１６方式に対応するシフトレ
ジスタの各ビットの遷移例を示した図表である。

【図５】従来のＣＣＩＴＴ方式に対応するＣＲＣコー
ド生成回路の１例の構成を示すブロック図である。

【図６】従来のＣＲＣ−１６方式に対応するＣＲＣコ
ード生成回路の１例の構成を示すブロック図である。

【符号の説明】

４，５データバス（内部データバス）、１１データ
レジスタ（第１のレジスタ）、１２インプットレジス
タ（第２のレジスタ）、１３ａ第１演算回路（論理回
路）、１３ｂ第２演算回路（論理回路）、１５制御
レジスタ、１６選択スイッチ（選択手段）。

Claims

【特許請求の範囲】

【請求項１】デジタル信号の送受のときに誤り検出／
訂正を行うためのＣＲＣコードを生成するＣＲＣコード
生成回路において、所定の初期値又は生成したＣＲＣコードを記憶する第１
のレジスタと、送るデータ又は受けたデータを記憶する
第２のレジスタと、第１のレジスタの記憶内容及び第２
のレジスタの記憶内容の論理を取って前記ＣＲＣコード
を生成する論理回路とを備え、生成したＣＲＣコードを
第１のレジスタへ記憶させるべくなしたことを特徴とす
るＣＲＣコード生成回路。
【請求項２】ＣＲＣコードを生成する論理回路は、第
２のレジスタへの記憶命令信号により、第１のレジスタ
の記憶内容及び第２のレジスタの記憶内容の論理を取る
請求項１記載のＣＲＣコード生成回路。
【請求項３】それぞれ異なるＣＲＣコードを生成する
複数個の論理回路と、該複数個の論理回路が生成したＣ
ＲＣコードの何れかを選択する選択手段とを備え、該選
択手段が選択したＣＲＣコードを第１のレジスタへ記憶
させる請求項１又は２記載のＣＲＣコード生成回路。