JPH041530B2 - - Google Patents

Description

【発明の詳細な説明】

技術分野 本発明はエラー・フラグの付加されたデータの
誤り訂正と訂正後にエラー・フラグの更新を行な
う方式に関するものであり、特に複数の符号によ
り多重に誤り検出及び誤り訂正符号化されたデー
タの誤り訂正を繰り返し行なうような方式に関す
る。 背景技術 まず本発明における誤り訂正方式の説明におい
て用いられる誤り訂正符号について説明する。こ
こで用いるのはリード・ソロモン符号であり、符
号長をｎとして情報データW_i（ｉ＝１、２…、ｎ
−２）に２つの検査データＰ、Ｑを付加して符号
語を構成する。Ｐ、Ｑは次式を満たすように生成
される。_o-2 〓ⁱ⁼¹ W_i＋Ｐ＋Ｑ＝０、_o-2 〓ⁱ⁼¹ α^n-iW_i＋αP＋Ｑ＝０ すなわち、

【式】

【式】 但し加算は２を法とするものとし、各データは
ｍビツトからなり、αはガロア体GF（2α^m）上の
原始元とする。符号語中に誤りが発生した場合は
以下のようにして訂正される。 誤りを含んだ情報データ及び検査データに対し
て、下記の様に定義されるシンドロームS_P、S_Qを
算出する。 S_P＝_o-2 〓ⁱ⁼¹ W_i＋Ｐ＋Ｑ S_Q＝_o-2 〓ⁱ⁼¹ α^n-iW_i＋αP＋Ｑ 誤つたデータが１つもなければS_P＝S_Q＝０とな
る。 ２つの情報データの誤りがｊ、ｋの位置（１≦
ｊ≦ｋ≦ｎ−２）に発生し、その結果W_j、W_kが
それぞれW′_j＝W_j＋e_j、W′_k＝W_k＋e_kになつたも
のとする。但し、e_j、e_kはW_j、W_kの誤りパター
ンである。このときS_P、S_Qは以下のようになる。 S_P＝_o-2 〓ⁱ⁼¹ W_i＋Ｐ＋Ｑ＋e_j＋e_k＝e_j＋e_k S_Q＝_o-2 〓ⁱ⁼¹ α^n-iW_i＋αP＋Ｑ＋α^n-je_j＋α^n-ke_k＝α^n-j e_j＋α^n-ke_k これよりe_j、e_kを求めると e_j＝α^n-kS_P＋S_Q／α^n-j＋α^n-k＝S_P＋α^n-jS_P＋S_Q／α
^n-j＋α^n-k＝S_P＋e_k e_k＝α^n-jS_P＋S_Q／α^n-j＋α^n-k＝S_P＋α^j-nS_Q／１＋α
^j-k 但し、加算は２を法としているので減算と同じ
になる。 したがつて、あらかじめ他の手段により誤り位
置ｊ、ｋが求まつていれば、上式によりe_j、e_kが
求まり誤り訂正が可能となる。また１つの情報デ
ータの誤りがｊの位置に発生し、誤りパターンを
e_jとすると上式においてe_k＝０として S_P＝e_j S_Q＝α^n-je_j これより α^j＝αⁿ・S_P／S_Q このとき位置ｊがあらかじめ求まつていなくて
もS_P、S_Qよりα_jを求めることによりｊが求められ
e_jはS_Pそのものなので、誤り訂正が可能となる。 以上説明したように、２つの検査データを持つ
リード・ソロモン符号においては、符号語中のデ
ータ誤りに対し、誤りの位置が既知であれば２つ
のデータ、既知でなければ１つのデータの訂正が
可能である。また、情報データW_iの誤りについ
てのみ説明したが、Ｐ、Ｑの誤りについても同様
であり、Ｐをｎ−１番目、Ｑをｎ番目のデータと
して取り扱えばよい。 従来において、誤り訂正符号としてリード・ソ
ロモン符号を用いたものには、PCM録音機など
がありまた家庭用VTRを利用したPCM録音アダ
プタはリード・ソロモン符号と類似したｂ隣接符
号を用いている。 このようなPCM音声データの誤り訂正装置で
は音声データを一定の音声サンプリング周波数の
周期でＤ／Ａ変換に供給しながら誤り訂正を行な
うため、シンドロームの計算などの訂正前の処理
は訂正よりも速いタイミングで行なう必要があ
る。またPCM音声データは前後のデータと相関
が強く訂正不能の場合には誤りの検出さえできれ
ば平均値補間などの処理により誤りの影響が軽減
できるため、必ずしも誤り訂正符号の訂正能力の
限界まで訂正を行なう必要がなく、誤り訂正方法
及びエラー・フラグ処理も簡単な方法を用い、ま
た誤り訂正を繰り返し行なうこともあまりない。 しかしこのような誤り訂正装置は、PCM音声
以外の一般のコンピユータプログラム等のデイジ
タル・データの誤り訂正には適さない。なぜなら
ば、上記デイジタル・データでは誤ちの検出より
も訂正が重要であり、複数の符号により多重に誤
り検出符号化、誤り訂正符号化して誤り訂正を繰
り返し行ない、各誤り訂正符号の能力の限界近く
まで訂正するために複雑な訂正方法とエラー・フ
ラグ処理を行なわなければならないからである。
また、かかるデイジタル・データの場合は必ずし
もデータを送出しながら誤り訂正を行なう必要が
ないので、動作タイミングの制限はPCM音声デ
ータの場合よりも緩やかである。 発明の概要 本発明は上記のようなPCM音声データの誤り
訂正装置では対応できないような、特に、多重に
誤り検出符号化、誤り訂正符号化された一般のデ
イジタル・データの複雑な誤り訂正とエラー・フ
ラグ処理を比較的簡単な回路構成で実行すること
を可能にした誤り訂正方式を提供することを目的
としている。 本発明による誤り訂正方式は、あらかじめ求め
られた誤りの状態を示すために少なくとも１ビツ
トからなるエラー・フラグを各データに対応せし
め、メモリに記憶された誤り訂正を行なうべきデ
ータ及び各データに対応したエラー・フラグに対
して符号語毎に２回連続してアクセスして１つの
符号語を構成するデータの誤り訂正を行なうと同
時にエラー・フラグの更新をエラー・フラグの値
決定の直前及び直後において前記メモリ以外の第
１及び第２記憶手段にそれぞれ一時記憶保持して
行なうことを特徴としている。 実施例 以下、本発明の一実施例を添付図面に基づいて
説明する。第１図は本発明方式を実行する誤り訂
正装置の１例を示し、１はデータ入力端子、２は
データ・バス、３は誤り訂正前及び訂正後のデー
タが記憶されるデータRAM、４はデータにα^1-n
を乗じるα^1-n乗算器、５は２つの入力信号Ａ，Ｂ
に対してＡ＋αBを出力する５ａのＡ＋αB演算回
路と５ａの出力を入力としその出力が５ａのＢ入
力となら第１のＤフリツプ・フロツプ５ｂとから
なるS_Q算出回路、６は６ａの第１加算器と６ａの
出力を入力としその出力が６ａの一方の入力とな
る第2Dフリツプ・フロツプ６ｂとからなるS_P算
出回路、７は５，６の出力を加算する第２加算
器、８は７の出力を１＋α^j-k除算する１−α^j-k除
算器、９は６の出力と２０の制御信号のアンド論
理を出力するアンド・ゲート、１０は８と９の出
力を加算する第３加算器、１１は３の出力データ
と１０の出力を加算する第４加算器、１２は１１
の出力をラツチし、その出力が３に書き込まれる
ときにのみ有効状態となるように２３によつて制
御される３ステートＤフリツプ・フロツプ、１３
は５，６の出力のすべてのビツトが“０”である
ことを検出する第一０検出回路、１４は７の出力
のすべてのビツトが“０”であることを検出する
第二０検出回路、１５はエラー・フラグ入出力端
子、１６はエラー・フラグバス、１７は誤り訂正
前及び訂正後のエラー・フラグを記憶するエラ
ー・フラグRAM、１８は符号語中の各データに
対応したエラー・フラグのうち誤り存在を示して
いるものの数を求めるエラー・カウンタ、１９は
符号語中のｊ番目とｋ番目（ｊ＜ｋ）の２つのデ
ータのエラー・フラグが誤り存在を示していた場
合にｋ−ｊの値を求めるｋ−ｊカウンタ、２０は
エラー・フラグ・バス１６上に送出されたエラ
ー・フラグをラツチするエラ・フラグ・レジス
タ、２１は１３，１４，１８の出力と各データの
エラー・フラグを参照することにより訂正すべき
データを決定して２７に知らせると共に必要に応
じて２７に５ｂへタイミング信号を送ることを停
止させ、更に９の制御を行なう訂正コントロール
回路、２２は１３，１４，１８の出力と各データ
のエラー・フラグを参照することにより訂正後に
更新して１７に書き込むべきエラー・フラグの値
を決定するエラー・フラグ決定回路、２３はエラ
ー・フラグ決定回路２２から出力されたエラー・
フラグをラツチするエラー・フラグ・レジスタ、
２４は３，１７，２７に各データ及びエラー・フ
ラグに対応したアドレスを出力するアドレス・カ
ウンタ、２５はアドレス・カウンタ２４から出力
されたアドレスをラツチするアドレス・ラツチ、
２６はアドレス・カウンタ２４の出力及びアドレ
ス・ラツチ２５の出力のうちの一方を選択的に出
力するセレクタ、２７は２１，２４，２８の出力
及びクロツクを入力とし、クロツクを基に各種タ
イミング信号、制御信号を発生して２４，２８を
制御するとともに同図中の各回路にタイミング信
号、制御信号を送出するタイミングコントロール
回路、２８は１つの符号語の訂正において現在が
何回目のアクセスであるかを示すアクセス・カウ
ンタ、２９はクロツク入力端子である。 同図においてデータRAM３から読み出された
データは４〜１２で構成される訂正回路で訂正さ
れるが、この訂正回路の構成自体は従来から使用
されているものである。本発明の特徴はむしろ誤
り訂正装置全体の動作及びそのタイミングと制御
にある。 次に第１図の装置の動作について説明する。第
２図は第１図の動作が示すタイミング図である。
初期状態において第１図のタイミングコントロー
ル回路２７は、５ｂ，６ｂ，１８，１９の内容を
“０”にリセツトし、アドレス・カウンタ２４を
訂正しようとする符号語の先頭データのアドレス
にセツトし、アクセス・カウンタ２８を第１のア
クセス状態にする。なお、データRAM３及びエ
ラー・フラグRAM１７にはそれぞれデータ入力
端子１とエラー・フラグ入出力端子１５から入力
されたデータ及びエラー・フラグがあらかじめ書
き込まれているものとする。また、エラー・フラ
グ・レジスタ２３に１つ前のサブブロツクでのエ
ラー・フラグをラツチする。以後、このエラー・
フラグ・レジスタ２３の内容は第２のアクセス終
了まで保持される。 第１のアクセスにおいて、アドレス・カウンタ
２４はタイミング・コントロール回路２７からの
タイミング信号により先頭データのアドレスから
１つずつカウント・アツプして行き、データ
RAM３は先頭データW₁から最後のデータＱまで
を順に出力する。出力されたデータはα^1-n乗算器
４でα^1-nが乗じられた後にＡ＋αB演算回路５ａ
を通つて第1Dフリツプ・フロツプ５ｂにタイミ
ング・コントロール回路２７からのタイミング信
号によりラツチされる。入力信号Ｂは初期状態に
おいて“０”であるから、第1Dフリツプ・フロ
ツプ５ｂの内容は、W₁、W₂…Ｐ、Ｑがデータ
RAM３から出力されると、α^1-nW₁、α^1-n（αW₁
＋W₂）、… α^1-n（_o-2 〓ⁱ⁼¹ α^n-i-1W_i＋Ｐ）、α^1-n（_o-2 〓ⁱ⁼¹ α^n-iW_i＋αP＋
Ｑ）となる。したがつて最終的にはα^1-nS_QがＤフ
リツプ・フロツプ５ｂの内容となる。データ
RAM３から出力されたデータは第１加算器６ａ
を通つて第2Dフリツプ・フロツプ６ｂにも同様
にラツチされる。６ａ，６ｂからなる回路は入力
されたデータを順次加算してラツチするので、第
2Dフリツプ・フロツプ６ｂの内容は最終的には _o-2 〓ⁱ⁼¹ W_i＋Ｐ＋Ｑ＝S_P となる。S_Q算出回路５とS_P算出回路６の内容がそ
れぞれα^1-nS_Q及びS_Pになると第一０検出回路１３
はS_Q＝S_P＝０か否か、すなわちシンドロームS_Q、
S_Pにより誤りが検出されないかされたかを判断し
て結果をタイミング・コントロール回路２７から
のタイミング信号によりラツチする。アドレス・
カウンタ２４の出力はセレクタ２６を介してエラ
ー・フラグRAM１７にも接続されており、エラ
ー・フラグRAM１７はデータRAM３の出力デ
ータに対応したエラー・フラグをデータと同時に
出力する。このエラー・フラグRAM１７から出
力されたエラー・フラグはエラー・フラグ・レジ
スタ２０にラツチされると同時にエラー・カウン
タ１８に入力され、エラー・カウンタ１８はタイ
ミング・コントロール回路２７からのタイミング
信号によりデータが誤りであることを示している
エラー・フラグの数をカウントする。このときｋ
−ｊカウンタ１９はエラー・カウンタ１８の出力
が“１”から“２”へ変わるまでのデータ数をタ
イミング・コントロール回路２７からのタイミン
グ信号によりカウントする。ｊ、ｋ（ｊ＜ｋ）の
位置のデータに対応したエラー・フラグが誤りを
示しているとすればその出力はｋ−ｊとなる。第
１のアクセス終了時点でエラー・カウンタ１８と
ｋ−ｊカウンタ１９はその出力が確定し、組合せ
論理回路で構成される訂正コントロール回路２１
は、第一０検出回路１３とエラー・カウンタ１８
の出力により誤りパターン及び位置を求める方法
を決定する。この決定の論理は例えば以下のよう
にする。 １ エラー・カウンタ１８の出力が“０”のとき
は第一０検出回路１３の出力が誤りを示してい
れば第二０検出回路１４により求められた位置
を誤り位置とし、S_P算出回路６の出力を誤りパ
ターンとする。第二０検出回路１４は後述する
ようにシンドロームS_P、S_Qより求めた１つの誤
りデータの位置を示す。 ２ エラー・カウンタ１８の出力が“１”または
“３”以上のときは第二０検出回路１４により
求められた位置のデータに対応したエラー・フ
ラグが誤りを示していればその位置を誤り位置
とし、S_P算出回路６の出力を誤りパターンとす
る。 ３ エラー・カウンタ１８の出力が“２”のとき
は対応したエラー・フラグが誤りを示している
２つのデータの位置を誤り位置とし、２つの誤
りパターンをS_Q算出回路６とS_P算出回路５の出
力により求める。 尚、第１のアクセス中はエラー・フラグRAM
１７は読み出し状態である。 第１のアクセスが終了するとタイミング・コン
トロール回路２７は直ちにアクセス・カウンタ２
８を第２のアクセス状態とすると同時にアドレ
ス・カウンタ２４を再び先頭データのアドレスに
セツトし、引き続き第２のアクセスを開始する。
第２のアクセスでは、タイミング・コントロール
回路２７は、α^1-n乗算器４にはその出力Ａを
“０”にするような制御信号を送出し、第2Dフリ
ツプ・フロツプ６ｂ、エラー・カウンタ１８、ｋ
−ｊカウンタ１９へのタイミング信号送出を停止
する。前述のように誤りパターン及び誤り位置を
求める方法はエラー・カウンタ１８の値によつて
異なるので、出力の値が“１”の場合の“２”の
場合について第２のアクセス期間中の動作を以下
に説明する。なお、エラー・カウンタ１８の出力
の値が“０”または“３”以上の場合は基本的に
“１”の場合と同様である。 第２図ａはエラー・カウンタ１８の出力の値が
“１”の場合である。第２のアクセス開始時点で
S_Q算出回路５の出力はα^1-nS_Qとなつており、以後
入力信号Ａは常に“０”であるので、S_Q算出回路
５の出力はタイミング・コントロール回路２７か
らタイミング信号が入力されるたびにαが乗ぜら
れる。このタイミング信号は、データRAM３か
ら出力されるデータと同期しているので、データ
RAM３がW₁、W₂…Ｐ、Ｑを出力して行くとS_Q
算出回路５の出力はα^1-nS_Q、α^2-nS_Q、…αS_Q、S_Q
と変化する。エラー・カウンタ１８の出力の値が
“１”の場合は、データRAM３がデータを読み
出している間にシンドロームS_P、S_Qより誤りデー
タの位置を１つ求める。すなわちW_iが誤つてW′_i
＝W_i＋e_iとなつているとすると、S_P＝e_i、S_Q＝
α^n-ie_iであり、データRAM３がW′_iを出力してい
るとき、S_Q算出回路５の出力がα^i-nS_Qであるから
第２加算回路７の出力S_P＋α^i-nS_Qは“０”とな
り、第二０検出回路１４がこの“０”を検出する
ことにより、データRAM３が現在出力している
データW′_iが誤りであることがわかる。誤りデー
タが１つであればW′_i以外の場合は“０”が検出
されない。訂正コントロール回路２１は第二０検
出回路１４が“０”を検出したときエラー・フラ
グ・レジスタ２０の出力を参照してW′_iに対応し
たエラー・フラグが誤りを示していれば符号中の
誤りデータがただ１つW′_iであると判断してアン
ド・ゲート９を開いてS_P＝e_iを第３加算器１０に
入力するとともに、タイミング・コントロール回
路２７に訂正を指令する信号を送出する。このと
き１＋α^j-k除算器８の入力が“０”であるのでそ
の出力も“０”となり、第３加算器１０の出力は
e_iとなる。この出力は第４加算器１１でデータ
RAM３の出力W′_iと加算され、W_i＋e_i＝W_i＋e_i＋
e_i＝W_iとなり、第４加算器１１の出力は誤り訂正
されたW_iとなり、３ステートＤフリツプフロツ
プ１２にラツチされる。ラツチのためのタイミン
グ信号は常にタイミング・コントロール回路２７
から供給されているものとする。タイミング・コ
ントロール回路２７は訂正を指令する信号を受け
ると、３ステートＤフリツプ・フロツプ１２が
W_iをラツチした後に、これに出力を有効にする
制御信号を送出するとともにデータRAM３に書
き込み状態にする制御信号を送出し、データ
RAM３においてW′_iが記憶されていたアドレス
に訂正されたW_iが書き込まれる。以上の動作に
おいて第二０検出回路１４での“０”の検出から
データRAMへのW_iの書き込みまでの処理はW′_i
に対応した１つのアドレス期間内に行なわれる。 第２図ｂはエラー・カウンタ１８の出力の値が
“２”の場合であり、このときはエラー・フラ
グ・レジスタ２０から読み出されるエラー・フラ
グのうち誤りを示している２つのエラー・フラグ
に対応したデータの位置を誤り位置とする。この
誤り位置をｊ、ｋ（ｊ＜ｋ）とし、W_j、W_kが誤
つてそれぞれW′_j＝W_j＋e_j、W_k＝W′_k＋e_kとなつ
ているとすると、S_P＝e_j＋e_k、S_Q＝α^n-je_j＋α^n-ke_k
となる。データRAM３がW′_jを出力していると
き、S_Q算出回路５の出力はα^j-nS_Q＝e_j＋α^j-ke_kで
あるから、第２加算器７の出力S_P＋α^j-nS_Qはe_j＋
e_k＋e_j＋α^j-ke_k＝（１＋α^j-k）e_kとなり１＋α^j-k除
算器１８に入力される。一方、同除算器には第１
のアクセスで求められたｋ−ｊの値がｋ−ｊカウ
ンタ１９より入力されており、これに従つて除算
を施すとその出力は（１＋α^j-k）e_k／（１＋α^j-k）
＝e_kとなる。第２のアクセスにおいて訂正コント
ロール回路２１はエラー・フラグ・レジスタ２０
から入力されるエラー・フラグを観測しており、
最初に誤りを示すエラー・フラグ、すなわちW′_j
のエラー・フラグが入力されると、同回路はアン
ド・ゲート９を開いてS_P＝e_j＋e_kを第３加算器１
０に入力するとともに、タイミング・コントロー
ル回路２７に訂正と第1Dフリツプ・フロツプ５
ｂへのタイミング信号の送出の停止を指令する。
このとき第３加算器１０の出力はe_k＋S_P＝e_jとな
り、これが第４加算器１１でW′_jと加算されて
W′_j＋e_j＝W_j＋e_j＋e_j＝W_jとなり誤り訂正された
W_jが得られ、これが３ステートＤフリツプ・フ
ロツプ１２にラツチされた後、データRAM３に
W′_jに置き換えて書き込まれる。タイミング・コ
ントロール回路２７は訂正の指令に従い３ステー
ト・Ｄフリツプ・フロツプ１２の出力を有効にし
データRAM３を書き込み状態にすると共に、以
後第1Dフリツプ・フロツプ５ｂへのタイミング
信号の送出を停止する。したがつてS_Q算出回路５
の出力はα^j-nS_Qのまま保持され、１＋α^j-k除算器
８の出力もe_kのままとなる。訂正コントロール回
路２１は２番目の誤りを示すエラー・フラグ、す
なわちW′_kのエラー・フラグが入力されると、ア
ンド・ゲート９を閉じた状態にしてタイミング・
コントロール回路２７に訂正を指令する。このと
き第３加算器１０から１＋α^j-k除算器の出力e_kが
そのまま出力された第４加算器１１はデータ
RAM３の出力W′_kにe_kを加算してW′_k＋e_k＝W_k
＋e_k＋e_k＝W_kを得る。この誤り訂正されたW_kは
W_jと同様にしてデータRAM３にW′_kに置き換え
て書き込まれる。第２のアクセス終了時点で、エ
ラー・フラグ決定回路２２の出力が決定される。
この決定の論理は例えば以下のようにする。 １ エラー・カウンタ１８の出力が“０”のとき
は第一０検出回路１３の出力が誤りを示しかつ
第２のアクセス期間中に第二０検出回路１４が
“０”を検出しなかつた場合はエラー・フラグ
を誤りを示す値にし、それ以外は誤りを示さな
い値にする。 ２ エラー・カウンタ１８の出力が“１”のとき
は、第一０検出回路１３の出力が誤りを示しか
つ誤りを示しているエラー・フラグがエラー・
フラグ・レジスタ２０から出力されているとき
に第二０検出回路１４が“０”を検出しなかつ
た場合はエラー・フラグを誤りを示す値にし、
それ以外は誤りを示さない値にする。 ３ エラー・カウンタ１８の出力が“２”のとき
は、第一０検出回路１３の出力が誤りを示して
いなければエラー・フラグを誤りを示さない値
とし、それ以外は判断不能に対応した値とす
る。 ４ エラー・カウンタ１８の出力が“３”以上の
ときは、エラー・フラグを判断不能に対応した
値とする。 エラー・フラグは符号語中のすべてのデータに
ついて同じ値に決定するものとする。エラー・フ
ラグを誤りを示す値にするのは第２のアクセス終
了後において符号中に誤つたデータが存在する場
合であり、誤りを示さない値にするのは誤つたデ
ータが存在する確率が低い場合であり、判断不能
に対した値とするのは、誤つたデータが存在する
確率が無視できない場合である。判断不能となつ
た場合は後で別の手段、例えば他の誤り検出符号
によつてエラー・フラグを誤りを示すか示さない
かのいずれか一方の値に決定する。なお上記の例
では３つの値を割り当てるために、エラー・フラ
グは少なくとも２ビツト要する。 第２のアクセス期間中、エラー・フラグRAM
１７は書き込み状態であるから上記エラー・フラ
グの演算が行なわれると同時にエラー・フラグ・
レジスタ２３から出力されたエラー・フラグがエ
ラー・フラグRAM１７に書き込まれる。尚、エ
ラー・フラグRAM１７のアドレスは第１のアク
セスでは誤り訂正を行なつているサブブロツクの
アドレスとなり、第２のアクセスでは１つ前のサ
ブブロツクのアドレスをアドレス・ラツチ２５に
記憶してこのアドレス・ラツチ２５に記憶された
１つ前のサブブロツクのアドレスとなるように訂
正コントロール２１からの指令によつてセレクタ
２６における信号切換がなされている。 以上で１つの符号語に対する誤り訂正とエラ
ー・フラグの更新が終了し、第２のアクセスが終
了すると、タイミング・コントロール回路２７は
第1Dフリツプ・フロツプ５ｂ、第2Dフリツプ・
フロツプ６ｂ、エラー・カウンタ１８、ｋ−ｊカ
ウンタ１９の内容を“０”にリセツトし、アドレ
ス・カウンタ２４を次の符号語の先頭データのア
ドレスにセツトし、アクセス・カウンタ２８を第
１のアクセス状態にして次の符号語の誤り訂正を
開始する。以後同様にしてデータRAM３中の全
ての符号語についての誤り訂正と対応したエラ
ー・フラグRAM１７中のエラー・フラグの更新
を行ない、終了語にはデータはデータ入出力端子
１より出力され、エラー・フラグはエラー・フラ
グ入出力端子１５から取り出される。 なお、上記実施例では誤り訂正符号が検査デー
タ数２のリード・ソロモン符号の場合について説
明したが他の符号についても同様に本発明が適用
できる。第１図の回路構成は上記リード・ソロモ
ン符号を用いた場合の実施例であるが、種々の変
形が可能である。例えば同図の信号の流れ及び第
２図はデータ及びエラー・フラグを構成する各ビ
ツトを並列処理する形式で描かれているが、直列
処理も可能であり、エラー・フラグRAM３とデ
ータ・フラグRAM１７を同一のRAMとして入
出力端子をデータとエラー・フラグで分割しても
よい。訂正コントロール回路２１とエラー・フラ
グ決定回路２２の論理についても種々の変形が可
能であり、例えば訂正コントロール回路２１では
第一０検出回路１３の出力を無視してもよいし、
エラー・フラグ決定回路２２では１つの符号語中
の各データに対して同じエラー・フラグの更新値
を決定したが、各データ毎に更新値を決定しても
よい。これは例えば、１つの符号語中において訂
正されたデータとされなかつたデータを区別する
ことなどにより可能となるが、エラー・フラグ決
定回路２２は複雑になる。 また上記実施例では、１つの誤り訂正符号に対
する誤り訂正装置として説明したが、本発明は複
数の符号により多重に誤り検出及び誤り訂正符号
化されたデータに対して繰り返し訂正を行なう場
合に特に効果を発揮するので、これについて以下
に説明する。 複数の誤り検出符号、訂正符号により符号化さ
れたデータ・ブロツクの誤り訂正を本発明による
誤り訂正装置を用いて行なう場合の基本構成を第
３図ａに示す。同図において、各誤り訂正装置は
各誤り訂正符号毎に構成された第１図の如き装置
であり、誤り検出装置も含めた全ての装置間で、
これらのデータ入出力端子同士およびエラー・フ
ラグ入出力端子同士がそれぞれ３ステートの入出
力バツフアを介して接続されている。但し誤り検
出装置では誤りの検出とエラー・フラグの更新の
みを行なうものとする。第３図ｂのように、各符
号における誤りの検出あるいは訂正が縦続に行な
われるように各装置間のデータ及びエラー・フラ
グの転送をバツフアにより制御すると、データは
各誤り訂正装置を通過しながら途々に訂正されて
いくので、データに対する全誤り訂正システムの
処理速度をあげることができる。また、各隣接装
置間でのみ接続されるようにバスを切り離すと更
に速度は上がる。各誤り訂正において本発明によ
る装置は、入力されたエラー・フラグを参照して
符号の持つ訂正能力を十分発揮させるような誤り
訂正を行なうとともに訂正後にエラー・フラグの
更新を行なうので、どの誤り訂正でも同様に強力
な誤り訂正を行なうことができる。各符号による
誤り検出あるいは誤り訂正をそれぞれ１度ずつで
はなく複数回行なう場合には、誤り検出、誤り訂
正の各回に対応してそれぞれ別の装置を用いて上
記のように縦続に動作させると、処理速度は速い
がシステム全体の装置規模が大きくなる。第３図
ｃのように装置は各符号に対してそれぞれ１つだ
け用い、装置間のデータ及びエラー・フラグの転
送を全て同一のバス上で行ない、これを制御する
ことによつて誤り検出及び誤り訂正を複数回行な
うようにするとシステム全体の装置規模は増加し
ない。データ及びエラー・フラグは の経路を任意回数通つた後34から出力されるもの
とする。但し、全誤り訂正システムの処理速度は
遅くなる。尚、誤り検出や訂正を各符号で複数回
行なうと１度ずつ行なつた場合よりも全体の訂正
能力が更に向上する。また、誤り検出符号及び誤
り訂正符号に全て同種類の符号（例えば、検査デ
ータが２つのリード・ソロモン符号）を用いた場
合には、全ての誤り検出と誤り訂正をただ１つの
第１図の如き誤り訂正装置によつて行なうことが
できる。すなわち、各誤り訂正ではそれぞれ訂正
に用いる符号について前述したような誤り訂正エ
ラー・フラグの更新を符号語毎に行なう。また各
誤り検出では、誤り訂正装置の動作を一部省略、
変更することによつて誤りの検出とエラー・フラ
グの更新のみを行なうようにする。通常各符号に
よつて１つの符号語を構成するデータが異つてい
るため、符号ごとにアドレス・カウンタ２４の動
作を制御する必要があるが、これはタイミング・
コントロール回路２７によつて容易に行なわれ
る。したがつて、この場合は、非常に小さな装置
規模で複数の符号による誤り検出及び誤り訂正を
それぞれ任意回数繰り返して行なうことができ、
また各誤り訂正においては前述のような強力な誤
り訂正を行なうことができる。また、第１図の装
置におけるエラー・フラグ・レジスタ２０及び２
３はＤフリツプフロツプのような回路でもシフト
レジスタのような回路でもいずれによつても容易
に実現できる。 発明の効果 以上のように、本発明によれば、プログラム・
データ等の一般のデイジタル・データが必ずしも
データを送出しながら誤り訂正を行なう必要がな
いことを考慮して、１つの符号語に対する誤り訂
正とエラー・フラグの更新を２段階の動作に分割
して行なうようにしたので、複雑な訂正方法とエ
ラー・フラグ処理が可能となり、誤り訂正符号の
訂正能力を十分に発揮させることができると共に
訂正後の誤りの状態を正確に知らせることができ
る。また、エラー・フラグの更新時エラー・フラ
グの値決定の直前及び直後においてエラー・フラ
グをエラー・フラグRAM以外の第１及び第２記
憶手段に一時記憶保持するようにしたので、第２
のアクセスにおいてエラー・フラグのエラー・フ
ラグRAMへの書き込みと同時に訂正方法の決定
又は２ワードエラー（エラー・フラグ・カウンタ
が“２”であるエラー）の訂正が行なえかつエラ
ー・フラグRAMの読み出しアクセスを１回にす
ることができ、１つの符号語を構成するデータの
誤り訂正に要する時間を短縮することができるこ
ととなる。また、本発明の装置は比較的容易に実
現できる。第１図を例にとると、加算器、Ｄフリ
ツプ・フロツプ、カウンタなどには汎用のICが
使用でき、α^1-n乗算器はROMあるいはゲートの
組み合わせ、１＋α^j-k除算器はROMまたはROM
とゲートの組み合せなどにより容易に実現でき、
２段階の各動作も同一符号語への規則的な２回の
アクセスによつて行なわれるため装置内のタイミ
ング制御も容易である。本発明の装置によつて複
数の符号により多重符号化されたデータの誤り訂
正を行なえば、各誤り訂正において、前段の誤り
訂正後に更新されたエラー・フラグを参照して十
分な訂正を行なうので全体として非常に強力な誤
り訂正を行なうことができる。特に、複数の符号
がすべて同種類の符号であるならば、通常符号毎
に必要な誤り訂正装置が、１つの本発明の誤り訂
正装置で済み、非常に小さな装置規模で、多重符
号化されたデータに対して各符号による誤り検出
あるいは誤り訂正をそれぞれ任意回数行なうこと
ができる。また、このとき装置内のタイミング制
御を符号毎に切り換える必要があるがこれも容易
に行なえる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は
実施例の動作を示すタイミング図、第３図は本発
明の誤り訂正装置を用いて構成した多重符号化さ
れたデータ・ブロツクの全誤り訂正処理システム
の例を示す図である。

Claims (1)

【特許請求の範囲】
1. １ 情報データと検査データとからなる誤り訂正
   符号の符号語の誤り訂正をなすに当たつて、予め
   求められた誤りの状態を示すために少なくとも１
   ビツトのエラー・フラグを各データに対応せし
   め、データ・メモリ及びエラー・フラグ・メモリ
   にそれぞれ記憶された誤り訂正を行うべきデータ
   及び各データに対応したエラー・フラグに対して
   前記符号語毎に２回連続してアクセスを行つて１
   つの符号語を構成するデータの誤り訂正を行う誤
   り訂正方式であつて、前記２回のアクセスのうち
   の１回目のアクセスでは、符号語を構成する各デ
   ータとデータに対応したエラー・フラグを前記デ
   ータ・メモリ及びエラー・フラグ・メモリから読
   み出し、誤りのパターン及び位置を求めるもとと
   なるシンドロームを算出して誤りのパターン及び
   位置を求める方法を決定し、前記エラー・フラ
   グ・メモリから読み出されたエラー・フラグを第
   １記憶手段に一時記憶し、前記２回のアクセスの
   うちの２回目のアクセスでは、再び符号語を構成
   する各データを読み出しかつデータに対応したエ
   ラー・フラグを前記第１記憶手段から得て、前記
   １回目のアクセスで決定された方法に従い誤りの
   パターン及び位置を求めて誤つたデータがアクセ
   スされている期間中にそのデータの訂正を行つた
   のち直ちに前記データ・メモリの同じアドレスに
   書き込み、前記２回目のアクセスが終了した時点
   でエラー・フラグの更新値を決定して第２記憶手
   段に一時記憶し、前記第２記憶手段の記憶内容を
   次の符号語の誤り訂正をなすときの２回目のアク
   セス期間中に前記エラー・フラグ・メモリへ書き
   込むことを特徴とする誤り訂正方式。