JPH09128324A

JPH09128324A - データ転送制御装置およびデータ転送制御方法

Info

Publication number: JPH09128324A
Application number: JP7283178A
Authority: JP
Inventors: Hirosuke Omori; 啓輔大森
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-10-31
Filing date: 1995-10-31
Publication date: 1997-05-16

Abstract

(57)【要約】【課題】アービトレーションが頻繁に生じるのを防止
する。【解決手段】外部デバイスから要求されたＤＭＡリー
ド要求アドレスおよびデータ量に拘らず、常に、キャッ
シュラインバウンダリアドレスから、キャッシュライン
サイズ分のデータのＤＭＡを要求する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ転送制御装
置およびデータ転送制御方法に関する。特に、キャッシ
ュメモリを有する情報処理装置から外部デバイスに、デ
ータを転送する場合などに用いて好適なデータ転送制御
装置およびデータ転送制御方法に関する。

【０００２】

【従来の技術】最近のコンピュータ（情報処理装置）に
は、メモリとして、メインメモリ（主記憶装置）の他
に、高速なキャッシュメモリ（cache memory）が備えら
れており、メインメモリの記憶内容を、キャッシュメモ
リにコピーし、ＣＰＵ（中央演算処理装置）がメモリに
対するアクセスが必要なときに、メインメモリではな
く、キャッシュメモリにアクセスするようにすること
で、処理の高速化が図られている。

【０００３】図５は、そのような従来のコンピュータシ
ステムの一例の構成を示している。ＲＯＭ１には、シス
テムプログラム（マイクロプログラムを含む）などが記
憶されている。ＣＰＵ２は、ＲＯＭ１に記憶されている
システムプログラムの制御の下、必要に応じて、キャッ
シュメモリ３またはメインメモリ４にアクセスしながら
所定の処理を実行するようになされている。キャッシュ
メモリ３は、ＣＰＵ２からのアクセス頻度が高いデータ
を、メインメモリ４から読み出して記憶するようになさ
れている。メインメモリ４は、ＣＰＵ２の動作上必要な
データやＣＰＵ２が実行すべきプログラムその他を記憶
するようになされている。

【０００４】ＤＭＡバスコントローラ５は、外部デバイ
ス１１から、Ｉ／Ｏ（Input/Output）バスを介して、Ｄ
ＭＡの要求があった場合に、バスの使用権（制御権）の
調整を、ＣＰＵ２との間で行い、バスの使用権を獲得す
ると（アービトレーションがとれると）、ＤＭＡによる
データ転送、即ち、ＣＰＵ２を介さずに、外部デバイス
１１から送信されてくるデータを、キャッシュメモリ３
に書き込み、またはキャッシュメモリ３に記憶されたデ
ータを読み出して、外部デバイス１１に転送するように
なされている。

【０００５】以上のＲＯＭ１，ＣＰＵ２、キャッシュメ
モリ３、メインメモリ４、およびＤＭＡバスコントロー
ラ５と、Ｉ／０バスとで、コンピュータ本体が構成され
ている。

【０００６】外部デバイス１１は、例えば画像や音声を
処理するためのボードその他のデバイスで、Ｉ／Ｏバス
を介して、ＤＭＡバスコントローラ５に接続されてい
る。そして、外部デバイス１１は、コンピュータ本体と
の間で、必要に応じて、データのやりとりをしながら、
所定の処理を行うようになされている。

【０００７】なお、ＤＭＡバスコントローラ５と外部デ
バイス１１との間では、転送すべきデータの他、次のよ
うな信号がやりとりされるようになされている。

【０００８】即ち、外部デバイス１１からＤＭＡバスコ
ントローラ５に対しては、ＤＭＡによるデータの転送を
要求するＤＭＡ要求信号が送信されるようになされてい
る。このＤＭＡ要求信号には、メインメモリ４に記憶さ
れたデータを読み出して外部デバイス１１に転送するこ
とを要求するＤＭＡリード（DMA read）要求信号と、外
部デバイス１１が出力するデータをメインメモリ４に書
き込むことを要求するＤＭＡライト（DMA write）要求
信号とがある。

【０００９】ＤＭＡバスコントローラ５から外部デバイ
ス１１に対しては、アービトレーションがとれた場合
に、ＤＭＡが可能なことを示すＤＭＡ許可信号、および
ＤＭＡ読み出し要求があった場合に、外部デバイス１１
に、データを受信すべき区間を知らせるためのデータ有
効信号が送信されるようになされている。

【００１０】以上のように構成されるコンピュータで
は、例えば、図示せぬ操作部が操作されることにより、
所定のアプリケーションプログラムを実行するように指
示がなされると、ＣＰＵ２は、そのアプリケーションプ
ログラムをメインメモリ４に展開して実行する。この
際、ＣＰＵ２は、データを保持しておく必要があると
き、そのデータを、キャッシュメモリ３に書き込む。さ
らに、このデータは、キャッシュメモリ３に書き込まれ
るのと同時に、あるいは、その後、メインメモリ４に書
き込まれる。

【００１１】また、ＣＰＵ２は、メインメモリ４に記憶
されたデータを読み出すとき、まずキャッシュメモリ３
にアクセスする。そして、ＣＰＵ２は、キャッシュメモ
リ３に、そのデータが記憶されている場合には、キャッ
シュメモリ３からデータを読み出し、キャッシュメモリ
３にデータが記憶されていなければ、メインメモリ４に
アクセスしてデータを読み出すとともに、そのデータ
を、キャッシュメモリ３に記憶させる。

【００１２】従って、ＣＰＵ２は、基本的には、高速な
キャッシュメモリ３にアクセスし、キャッシュメモリ４
に必要なデータがなければメインメモリ４にアクセスす
るので、メインメモリ４だけしか設けられていない場合
に比較して、データのやりとりを高速に行うことができ
る。

【００１３】次に、本体と外部デバイス１１との間での
データのやりとりについて説明する。外部デバイス１１
は、データを、コンピュータ本体に転送する必要がある
とき、ＤＭＡライト要求信号を、ＤＭＡバスコントロー
ラ５に出力する。ＤＭＡバスコントローラ５は、ＤＭＡ
ライト要求信号を受信すると、ＣＰＵ２との間で、バス
の使用権の調整が行われ、その使用権を獲得すると、Ｄ
ＭＡ許可信号を外部デバイス１１に出力する。

【００１４】外部デバイス１１は、ＤＭＡ許可信号を受
信すると、本体に転送すべきデータを、ＤＭＡバスコン
トローラ５に送信する。ＤＭＡバスコントローラ５は、
外部デバイス１１からのデータを、ＣＰＵ２を介さず
に、キャッシュメモリ３に転送して記憶させる。なお、
このデータは、キャッシュメモリ３に書き込まれるのと
同時に、あるいは、その後、メインメモリ４に書き込ま
れる。

【００１５】次に、外部デバイス１１は、本体から読み
出すべきデータがあるとき、ＤＭＡリード要求信号を、
ＤＭＡバスコントローラ５に出力する。ＤＭＡバスコン
トローラ５は、ＤＭＡリード要求信号を受信すると、上
述のＤＭＡライト要求信号を受信した場合と同様にし
て、バスの使用権を獲得し、ＤＭＡ許可信号を外部デバ
イス１１に出力する。外部デバイス１１は、ＤＭＡ許可
信号を受信すると、データを受信する準備をし、データ
有効信号が送信されてくるのを待つ。

【００１６】一方、ＤＭＡバスコントローラ５は、ＤＭ
Ａ許可信号を出力した後、外部デバイス１１からＤＭＡ
要求のあったデータを、キャッシュメモリ３から読み出
す。なお、そのデータがキャッシュメモリ３に記憶され
ていない場合には、ＤＭＡバスコントローラ５は、その
データを、メインメモリ４からキャッシュメモリ３に転
送させて記憶させるようになされている。

【００１７】ＤＭＡバスコントローラ５は、キャッシュ
メモリ３からデータを読み出すと、そのデータを、デー
タ有効信号とともに、外部デバイス１１に出力する。そ
して、ＤＭＡバスコントローラ５は、データの転送（出
力）が終了すると、データ有効信号の出力も停止する。
外部デバイス１１では、データ有効信号が、ＤＭＡバス
コントローラ５から出力されている間、同じくＤＭＡバ
スコントローラ５から出力されているデータが受信され
る。

【００１８】以上のように、本体と外部デバイス１１と
の間でのデータのやりとりが行われる場合においても、
基本的には、高速なキャッシュメモリ３に対してアクセ
スが行われるので、データのやりとりを高速に行うこと
ができる。

【００１９】なお、コンピュータ本体においては、外部
デバイス１１に送信するデータは、上述したように、キ
ャッシュメモリ３から読み出されるが、外部デバイス１
１からは、キャッシュメモリ３は見えず、従って、外部
デバイス１１では、読み出すべきデータは、そのデータ
が記憶されているメインメモリ４のアドレスによって指
定される。さらに、外部デバイス１１では、そのアドレ
スを先頭アドレスとして、本体から読み出すべきデータ
のサイズ（大きさ）も指定されるようになされており、
これらのアドレスおよびサイズは、例えばＤＭＡリード
要求信号とともに出力されるようになされている。この
ことは、外部デバイス１１から本体に、データを書き込
む場合も同様である。

【００２０】

【発明が解決しようとする課題】ところで、キャッシュ
メモリ３は、通常、キャッシュライン（cache line）と
呼ばれる単位に分割されており、その単位を最大のデー
タ量として、データの読み書きを行う必要がある。ここ
で、このキャッシュラインの容量（サイズ）を、以下、
適宜、キャッシュラインサイズ（cache line size）と
いう。

【００２１】そして、キャッシュラインに対するアクセ
スは、一般的に、アドレスの整合がとれるように行われ
るため、アクセスを開始するアドレスと、そのアドレス
から、一度にアクセスすることのできるデータ量とが制
限される。

【００２２】この制限は、機種やメーカによって様々で
あるが、例えば次のようなものがある。即ち、例えば、
キャッシュラインから、Ｘ（Ｘは、通常、１，４，８，
１６，３２，・・・とされる）だけのデータ量の、連続
しているデータを読み出すときに、読み出しを開始する
データの、メインメモリ４におけるアドレスの下位ｌｏ
ｇ₂Ｘビットが０に整合していることが必要とされる場
合がある。

【００２３】この場合、例えば、いま、キャッシュライ
ンサイズを１６ワードとし（但し、１ワードは、例えば
４バイトとし、各アドレスには、例えば１バイト単位で
データが記憶されるものとする）、そのキャッシュライ
ンに、図６（Ａ）に示すように、メインメモリ４におけ
るアドレスが０ｘ００乃至０ｘ３ｆの１６ワードのデー
タが記憶されているとき（０ｘは、それに続く数値が１
６進数であることを表す）、キャッシュラインから１度
のアクセスで読み出すことのできるデータの範囲と、そ
の先頭アドレスとは、同図（Ｂ）乃至（Ｅ）に示すよう
になる。

【００２４】即ち、アドレス０ｘ００を先頭アドレスと
してデータを読み出す場合は、図（Ｂ）乃至（Ｅ）にそ
れぞれ示したように、１６，８，４、または１ワードの
データを読み出すことができる。また、アドレス０ｘ２
０を先頭アドレスとしてデータを読み出す場合は、図
（Ｃ）乃至（Ｅ）それぞれに示したように、８，４、ま
たは１ワードのデータを読み出すことができる。さら
に、アドレス０ｘ１０または０ｘ３０を先頭アドレスと
してデータを読み出す場合は、図（Ｄ）または（Ｅ）そ
れぞれに示したように、４または１ワードのデータを読
み出すことができる。そして、上述したアドレス以外を
先頭アドレスとしてデータを読み出す場合には、図
（Ｅ）に示したように、１ワードのデータを読み出すこ
とができる。

【００２５】このため、外部デバイス１１は、例えば、
図６（Ｆ）に示すように、アドレス０ｘ０８乃至０ｘ３
７に記憶された１２ワードのデータＣ乃至Ｎを本体から
読み出そうとするとき、同図（Ｇ）に示すように、少な
くとも、アドレス０ｘ０８，０ｘ０ａそれぞれから１ワ
ードのデータのＤＭＡを順次要求し、その後、アドレス
０ｘ１０，０ｘ２０それぞれから４ワードのデータのＤ
ＭＡを順次要求し、さらに、アドレス０ｘ３０，０ｘ３
４それぞれから１ワードのデータのＤＭＡを順次要求す
る必要がある。

【００２６】即ち、アドレス０ｘ０８乃至０ｘ３７に連
続して記憶された１２ワードのデータを読み出すのに、
外部デバイス１１は、図７に示すように、ＤＭＡを、少
なくとも６回に分割して要求する必要がある。

【００２７】ここで、図８に、アドレス０ｘ０８乃至０
ｘ３７に連続して記憶された１２ワードのデータを読み
出す場合のタイミングチャートを示す。なお、同図にお
いては（後述する図４においても同様）、アクティブロ
ー（active low）で、各信号を図示してある。

【００２８】まず、外部デバイス１１において、アドレ
ス０ｘ０８から１ワードのデータの読み出しを要求する
ために、ＤＭＡリード要求信号がＨレベルからＬレベル
にされ（図８（Ａ））、これにより、ＤＭＡバスコント
ローラ５において、アービトレーション（ＣＰＵ２との
バスの使用権の調整）が行われる。そして、アービトレ
ーションがとれると、ＤＭＡバスコントローラ５は、Ｄ
ＭＡ許可信号を所定の期間だけＬレベルにし（図８
（Ｂ））、これが、外部デバイス１１で受信されると、
ＤＭＡリード要求信号がＬレベルからＨレベルにされる
（図８（Ａ））。

【００２９】さらに、ＤＭＡバスコントローラ５は、Ｄ
ＭＡ許可信号をＬレベルにした後、キャッシュメモリ３
より、アドレス０ｘ０８から１ワードのデータ、即ち、
データＣを読み出し、データ有効信号をＬレベルにし
て、データＣを、外部デバイス１１に転送する。そし
て、ＤＭＡバスコントローラ５は、外部デバイス１１へ
のデータＣの転送を終了すると、データ有効信号をＨレ
ベルにする。

【００３０】以下、同様にして、アドレス０ｘ０ａから
１ワードのデータＤ、アドレス０ｘ１０から４ワードの
データＥ乃至Ｈ、アドレス０ｘ２０から４ワードのデー
タＩ乃至Ｌ、アドレス０ｘ３０から１ワードのデータ
Ｍ、アドレス０ｘ３４から１ワードのデータＮが、外部
デバイス１１に転送される。

【００３１】以上のように、ＤＭＡの要求があると、そ
のたびにアービトレーションが生じるため、ＤＭＡが頻
繁に要求されると、アービトレーションも頻繁に生じ、
これにより、コンピュータの処理の効率が悪化する課題
があった。

【００３２】本発明は、このような状況に鑑みてなされ
たものであり、処理効率の悪化を防止することができる
ようにするものである。

【００３３】

【課題を解決するための手段】請求項１に記載のデータ
転送制御装置は、外部デバイスから、転送すべきデータ
が記憶された主記憶装置のアドレスである主記憶アドレ
スを受信し、その主記憶アドレスを、キャッシュメモリ
のキャッシュラインサイズに基づいて、キャッシュライ
ンバウンダリアドレスに変換する変換手段と、情報処理
装置に対し、キャッシュラインバウンダリアドレスか
ら、キャッシュラインサイズ分のデータの転送を要求す
る要求手段と、要求手段の要求に対応して、情報処理装
置から転送されてくるキャッシュラインサイズ分のデー
タを記憶する記憶手段と、主記憶アドレスとキャッシュ
ラインバウンダリアドレスとの差に対応して、記憶手段
に記憶されたキャッシュラインサイズ分のデータのう
ち、主記憶アドレスからのデータを、外部デバイスに報
知する報知手段とを備えることを特徴とする。

【００３４】請求項３に記載のデータ転送制御方法は、
外部デバイスから、転送すべきデータが記憶された主記
憶装置のアドレスである主記憶アドレスを受信し、その
主記憶アドレスを、キャッシュメモリのキャッシュライ
ンサイズに基づいて、キャッシュラインバウンダリアド
レスに変換し、情報処理装置に対し、キャッシュライン
バウンダリアドレスから、キャッシュラインサイズ分の
データの転送を要求し、その要求に対応して、情報処理
装置から転送されてくるキャッシュラインサイズ分のデ
ータを記憶し、主記憶アドレスとキャッシュラインバウ
ンダリアドレスとの差に対応して、記憶されたキャッシ
ュラインサイズ分のデータのうち、主記憶アドレスから
のデータを、外部デバイスに報知することを特徴とす
る。

【００３５】請求項４に記載のデータ転送制御装置は、
外部デバイスから、転送すべきデータが記憶された主記
憶装置のアドレスである主記憶アドレスを受信し、その
主記憶アドレスを、キャッシュメモリのキャッシュライ
ンサイズに基づいて、キャッシュラインバウンダリアド
レスに変換する変換手段と、情報処理装置に対し、キャ
ッシュラインバウンダリアドレスから、キャッシュライ
ンサイズ分のデータの転送を要求する要求手段と、要求
手段の要求に対応して、情報処理装置から転送されてく
るキャッシュラインサイズ分のデータを記憶する記憶手
段と、主記憶アドレスとキャッシュラインバウンダリア
ドレスとの差に対応して、記憶手段に記憶されたキャッ
シュラインサイズ分のデータのうち、主記憶アドレスか
らのデータを、外部デバイスに出力する出力手段とを備
えることを特徴とする。

【００３６】請求項１に記載のデータ転送制御装置にお
いては、変換手段は、外部デバイスから、転送すべきデ
ータが記憶された主記憶装置のアドレスである主記憶ア
ドレスを受信し、その主記憶アドレスを、キャッシュメ
モリのキャッシュラインサイズに基づいて、キャッシュ
ラインバウンダリアドレスに変換するようになされてい
る。要求手段は、情報処理装置に対し、キャッシュライ
ンバウンダリアドレスから、キャッシュラインサイズ分
のデータの転送を要求し、記憶手段は、要求手段の要求
に対応して、情報処理装置から転送されてくるキャッシ
ュラインサイズ分のデータを記憶するようになされてい
る。報知手段は、主記憶アドレスとキャッシュラインバ
ウンダリアドレスとの差に対応して、記憶手段に記憶さ
れたキャッシュラインサイズ分のデータのうち、主記憶
アドレスからのデータを、外部デバイスに報知するよう
になされている。

【００３７】請求項３に記載のデータ転送制御方法にお
いては、外部デバイスから、転送すべきデータが記憶さ
れた主記憶装置のアドレスである主記憶アドレスを受信
し、その主記憶アドレスを、キャッシュメモリのキャッ
シュラインサイズに基づいて、キャッシュラインバウン
ダリアドレスに変換し、情報処理装置に対し、キャッシ
ュラインバウンダリアドレスから、キャッシュラインサ
イズ分のデータの転送を要求し、その要求に対応して、
情報処理装置から転送されてくるキャッシュラインサイ
ズ分のデータを記憶し、主記憶アドレスとキャッシュラ
インバウンダリアドレスとの差に対応して、記憶された
キャッシュラインサイズ分のデータのうち、主記憶アド
レスからのデータを、外部デバイスに報知するようにな
されている。

【００３８】請求項４に記載のデータ転送制御装置にお
いては、変換手段は、外部デバイスから、転送すべきデ
ータが記憶された主記憶装置のアドレスである主記憶ア
ドレスを受信し、その主記憶アドレスを、キャッシュメ
モリのキャッシュラインサイズに基づいて、キャッシュ
ラインバウンダリアドレスに変換するようになされてい
る。要求手段は、情報処理装置に対し、キャッシュライ
ンバウンダリアドレスから、キャッシュラインサイズ分
のデータの転送を要求し、記憶手段は、要求手段の要求
に対応して、情報処理装置から転送されてくるキャッシ
ュラインサイズ分のデータを記憶するようになされてい
る。出力手段は、主記憶アドレスとキャッシュラインバ
ウンダリアドレスとの差に対応して、記憶手段に記憶さ
れたキャッシュラインサイズ分のデータのうち、主記憶
アドレスからのデータを、外部デバイスに出力するよう
になされている。

【００３９】

【発明の実施の形態】以下に、本発明の実施例を説明す
るが、その前に、特許請求の範囲に記載の発明の各手段
と以下の実施例との対応関係を明らかにするために、各
手段の後の括弧内に、対応する実施例（但し、一例）を
付加して、本発明の特徴を記述すると、次のようにな
る。

【００４０】即ち、請求項１に記載のデータ転送制御装
置は、少なくとも主記憶装置（例えば、図１に示すメイ
ンメモリ４など）およびキャッシュメモリ（例えば、図
１に示すキャッシュメモリ３など）を有する情報処理装
置（例えば、図１に示すコンピュータ本体など）におい
て、外部デバイス（例えば、図１に示す外部デバイス１
１など）へ転送するデータの読み出しが、キャッシュメ
モリから行われるときに、そのデータの転送を制御する
データ転送制御装置であって、外部デバイスから、転送
すべきデータが記憶された主記憶装置のアドレスである
主記憶アドレスを受信し、その主記憶アドレスを、キャ
ッシュメモリのキャッシュラインサイズに基づいて、キ
ャッシュラインバウンダリアドレスに変換する変換手段
（例えば、図１に示すアドレス変換部８など）と、情報
処理装置に対し、キャッシュラインバウンダリアドレス
から、キャッシュラインサイズ分のデータの転送を要求
する要求手段（例えば、図１に示すアドレス変換部８な
ど）と、要求手段の要求に対応して、情報処理装置から
転送されてくるキャッシュラインサイズ分のデータを記
憶する記憶手段（例えば、図１に示すＦＩＦＯ（First
In First Out）メモリ１０など）と、主記憶アドレスと
キャッシュラインバウンダリアドレスとの差に対応し
て、記憶手段に記憶されたキャッシュラインサイズ分の
データのうち、主記憶アドレスからのデータを、外部デ
バイスに報知する報知手段（例えば、図１に示すＦＩＦ
Ｏ制御部９など）とを備えることを特徴とする。

【００４１】請求項２に記載のデータ転送制御装置は、
情報処理装置が、要求手段によるデータの転送の要求が
あったときに、ＤＭＡ（Direct Memory Access）によっ
て、データを、キャッシュメモリから転送するＤＭＡコ
ントローラ（例えば、図１に示すＤＭＡバスコントロー
ラ５など）をさらに有することを特徴とする。

【００４２】請求項４に記載のデータ転送制御装置は、
少なくとも主記憶装置（例えば、図１に示すメインメモ
リ４など）およびキャッシュメモリ（例えば、図１に示
すキャッシュメモリ３など）を有する情報処理装置（例
えば、図１に示すコンピュータ本体など）において、外
部デバイス（例えば、図１に示す外部デバイス１１な
ど）へ転送するデータの読み出しが、キャッシュメモリ
から行われるときに、そのデータの転送を制御するデー
タ転送制御装置であって、外部デバイスから、転送すべ
きデータが記憶された主記憶装置のアドレスである主記
憶アドレスを受信し、その主記憶アドレスを、キャッシ
ュメモリのキャッシュラインサイズに基づいて、キャッ
シュラインバウンダリアドレスに変換する変換手段（例
えば、図１に示すアドレス変換部８など）と、情報処理
装置に対し、キャッシュラインバウンダリアドレスか
ら、キャッシュラインサイズ分のデータの転送を要求す
る要求手段（例えば、図１に示すアドレス変換部８な
ど）と、要求手段の要求に対応して、情報処理装置から
転送されてくるキャッシュラインサイズ分のデータを記
憶する記憶手段（例えば、図１に示すＦＩＦＯメモリ１
０など）と、主記憶アドレスとキャッシュラインバウン
ダリアドレスとの差に対応して、記憶手段に記憶された
キャッシュラインサイズ分のデータのうち、主記憶アド
レスからのデータを、外部デバイスに出力する出力手段
（例えば、ＦＩＦＯ制御部９など）とを備えることを特
徴とする。

【００４３】なお、勿論この記載は、各手段を上記した
ものに限定することを意味するものではない。

【００４４】図１は、本発明を適用したコンピュータシ
ステムの一実施例の構成を示している。なお、図中、図
５における場合と対応する部分については、同一の符号
を付してあり、以下では、その説明は、適宜省略する。
即ち、このコンピュータシステムは、データ転送制御部
６が新たに設けられ、コンピュータ本体と、外部デバイ
ス１１とが、このデータ転送制御部６を介して接続され
ている他は、図５のコンピュータシステムと同様に構成
されている。

【００４５】データ転送制御部６は、アドレスオフセッ
トカウンタ７、アドレス変換部８、ＦＩＦＯ制御部９、
およびＦＩＦＯメモリ１０で構成されている。アドレス
オフセットカウンタ７は、アドレス変換部８から供給さ
れる、後述するアドレスオフセットを記憶するようにな
されている。そして、アドレスオフセットカウンタ７
は、ＦＩＦＯ制御部９の制御にしたがって、その記憶値
を１ずつデインクリメントするようになされている。

【００４６】アドレス変換部８は、外部デバイス１１か
ら送信されてくる、転送すべきデータが記憶されたメイ
ンメモリ４のアドレス（主記憶アドレス）を受信し、そ
のアドレスを、キャッシュメモリ３のキャッシュライン
サイズに基づいて、後述するようなキャッシュラインバ
ウンダリアドレス（cache line boundary addrress）に
変換するようになされている。なお、キャッシュライン
サイズは、コンピュータ本体からアドレス変換部８に報
知されるようになされている。

【００４７】さらに、アドレス変換部８は、外部デバイ
ス１１からのアドレスとキャッシュラインバウンダリア
ドレスとの差を計算し、これに対応する値をアドレスオ
フセットとして、アドレスオフセットカウンタ７に供給
して記憶されるようになされている。また、アドレス変
換部８は、ＤＭＡバスコントローラ５（コンピュータ本
体）に対し、キャッシュラインバウンダリアドレスか
ら、キャッシュラインサイズ分のデータのＤＭＡによる
転送を要求するようにもなされている。

【００４８】ＦＩＦＯ制御部９は、ＦＩＦＯメモリ１０
を制御する他、ＤＭＡバスコントローラ５から送信され
てくるデータ有効信号を受信するようになされている。
さらに、ＦＩＦＯ制御部９は、ＦＩＦＯメモリ１０に、
ＤＭＡバスコントローラ５から送信されてきたデータが
記憶された後、そこからデータが１ワード読み出される
ごとに、アドレスオフセットカウンタ７の記憶値を１ず
つデクリメントするようになされている。そして、ＦＩ
ＦＯ制御部９は、アドレス変換部８を介して、アドレス
オフセットカウンタ７の記憶値を参照し、その値に基づ
いて、外部デバイス１１に対し、外部デバイス１１が受
信すべきデータを報知するようになされている。

【００４９】ＦＩＦＯメモリ１０は、ＦＩＦＯ制御部９
の制御の下、アドレス変換部８によるＤＭＡ要求によ
り、ＤＭＡバスコントローラ５から転送されてくるキャ
ッシュラインサイズ分のデータを一時記憶し、外部デバ
イス１１に出力するようになされている。

【００５０】次に、その動作について説明する。まず、
外部デバイス１１からコンピュータ本体へのＤＭＡによ
るデータ転送は、図５における場合と同様に行われる。
即ち、この場合、外部デバイス１１からの出力信号は、
データ転送制御部６をバイパスして、ＤＭＡバスコント
ローラ５に送信され、また、ＤＭＡバスコントローラ５
からの出力信号も、同じくデータ転送制御部６をバイパ
スして、外部デバイス１１に送信される。

【００５１】一方、外部デバイス１１がコンピュータ本
体からＤＭＡによりデータを読み出す場合には、図２の
フローチャートにしたがった処理が行われる。即ち、こ
の場合、外部デバイス１１からは、ＤＭＡリード要求と
ともに、その要求するデータの、メインメモリ４におけ
る先頭アドレス（以下、適宜、リード要求アドレスとい
う）とデータ量（サイズ）が出力される。このＤＭＡリ
ード要求は、リード要求アドレスおよびデータ量ととも
に、データ転送制御部６に供給され、アドレス変換部８
において受信される。アドレス変換部８では、ＤＭＡリ
ード要求とともに、リード要求アドレスおよびデータ量
が受信され、ステップＳ１において、そのリード要求ア
ドレスが、キャッシュラインバウンダリアドレスと一致
するか否かが判定される。

【００５２】ここで、キャッシュラインバウンダリアド
レスについて説明する。キャッシュメモリ３には、通
常、例えばメインメモリ４のアドレス０ｘ００００から
キャッシュラインサイズ分の範囲ごとのデータが記憶さ
れる。即ち、キャッシュラインサイズが、前述したよう
に、例えば１６ワードである場合、キャッシュラインに
は、メインメモリ４のアドレス０ｘ００００乃至０ｘ０
０３ｆに記憶された１６ワードのデータ、０ｘ００４０
乃至０ｘ００７ｆに記憶された１６ワードのデータ、０
ｘ００８０乃至０ｘ００ｃｆに記憶された１６ワードの
データ、・・・という単位で、データが記憶される。こ
のような場合において、キャッシュラインの先頭に記憶
されるデータのメインメモリ４におけるアドレスがキャ
ッシュラインバウンダリアドレスである。従って、この
場合、キャッシュラインバウンダリアドレスは、０ｘ０
０００，０ｘ００４０，０ｘ００８０，０ｘ００ｃ０，
・・・となる。

【００５３】ステップＳ１において、リード要求アドレ
スが、キャッシュラインバウンダリアドレスと一致しな
いと判定された場合、ステップＳ２に進み、アドレス変
換部８において、リード要求アドレスが、それより小さ
い値の、そのリード要求アドレスとの差が最も小さいキ
ャッシュラインバウンダリアドレス（以下、適宜、変換
バウンダリアドレスという）に変換される。さらに、ス
テップＳ３では、リード要求アドレスと変換バウンダリ
アドレスとの差（（リード要求アドレス）−（変換バウ
ンダリアドレス））が計算され、さらに、その差分値
が、１ワードを構成するバイト数（ここでは、前述した
ように４バイトとする）で除算される。そして、その除
算の結果得られた商が、アドレスオフセットとされる。
従って、アドレスオフセットは、リード要求アドレスと
変換バウンダリアドレスとの差を、ワード数で表したも
のということができる。即ち、変換バウンダリアドレス
からアドレスオフセットに対応するワード数のデータが
読み出された後に読み出されるデータが、リード要求ア
ドレスからのデータということになる。

【００５４】ここで、キャッシュラインサイズが、上述
したように１６ワードである場合、アドレスオフセット
は、０乃至１５のいずれかの値となる。

【００５５】アドレス変換部８は、以上のようにして変
換バウンダリアドレスと、アドレスオフセットを求めた
後、アドレスオフセットを、アドレスオフセットカウン
タ７にセットし、ステップＳ３に進む。

【００５６】一方、ステップＳ１において、リード要求
アドレスが、キャッシュラインバウンダリアドレスと一
致すると判定された場合、アドレス変換部８は、そのリ
ード要求アドレスを変換バウンダリアドレスとするとと
もに、アドレスオフセットとして０を、アドレスオフセ
ットカウンタ７にセットし、ステップＳ３に進む。ステ
ップＳ３では、変換バウンダリアドレスを先頭アドレス
とするキャッシュラインサイズ分のデータ（変換バウン
ダリアドレスからキャッシュラインサイズ分のデータ）
のＤＭＡリード要求が、アドレス変換部８からＤＭＡバ
スコントローラ５に出力される。

【００５７】その後、データ転送制御部６では、ステッ
プＳ４において、ＤＭＡバスコントローラ５によってア
ービトレーションがとられるのを待って（ＤＭＡバスコ
ントローラ５からＤＭＡ許可が出力されるのを待っ
て）、ステップＳ５に進む。

【００５８】ここで、ＤＭＡバスコントローラ５は、ア
ドレス変換部８からＤＭＡリード要求を受信すると、前
述したようにアービトレーションをとって、キャッシュ
メモリ３からデータを読み出す。但し、図１のコンピュ
ータシステムでは、外部デバイス１１が、どのようなデ
ータ量のＤＭＡリード要求をした場合であっても（極端
には、例えば１ワードのデータのＤＭＡリード要求をし
た場合であっても）（但し、キャッシュラインサイズの
範囲内とする）、キャッシュメモリ３からは、変換バウ
ンダリアドレスからキャッシュラインサイズ分のデータ
が読み出される。

【００５９】ＤＭＡバスコントローラ５は、キャッシュ
メモリ３より、変換バウンダリアドレスからキャッシュ
ラインサイズ分のデータを読み出すと、前述したよう
に、データ有効信号とともに、Ｉ／Ｏバスを介して出力
する。

【００６０】ステップＳ５では、以上のようにして、Ｄ
ＭＡバスコントローラ５から出力される、変換バウンダ
リアドレスからキャッシュラインサイズ分のデータが、
ＦＩＦＯメモリ１０で受信されて記憶される。

【００６１】そして、ステップＳ６に進み、ＦＩＦＯ制
御部９において、アドレス変換部８を介して、アドレス
オフセットカウンタ７が参照され、アドレスオフセット
が０以下であるかどうかが判定される。ステップＳ６に
おいて、アドレスオフセットが０以下でないと判定され
た場合、ステップＳ７に進み、ＦＩＦＯ制御部９によっ
て、ＦＩＦＯメモリ１０が制御され、これにより、ＦＩ
ＦＯメモリ１０から、１ワード分のデータが読み出さ
れ、外部デバイス１１に出力される。なお、この場合、
ＦＩＦＯ制御部９から外部デバイス１１に供給されてい
るデータ有効信号はアクティブ（ＯＮ）（本実施例で
は、前述したようにアクティブローであるから、Ｌレベ
ル）にされておらず、従って、ステップＳ７でＦＩＦＯ
メモリ１０から読み出された１ワードのデータは、外部
デバイス１１で受信されない。

【００６２】ステップＳ７では、ＦＩＦＯメモリ１０か
ら１ワード分のデータが読み出された後、さらに、ＦＩ
ＦＯ制御部９によって、アドレス変換部８を介して、ア
ドレスオフセットカウンタ７に記憶されているアドレス
オフセットが１だけデクリメントされ、ステップＳ６に
戻る。

【００６３】一方、ステップＳ７において、アドレスオ
フセットが０以下であると判定された場合、ステップＳ
８に進み、ＦＩＦＯ制御部９から外部デバイス１１に供
給されているデータ有効信号がアクティブ（ＯＮ）にさ
れる。

【００６４】そして、ステップＳ９に進み、ＦＩＦＯメ
モリ１０から１ワードのデータが読み出され、ステップ
Ｓ１０に進み、データ要求信号がアクティブ（ＯＮ）
（有効）（Ｌレベル）であるかどうかが判定される。ス
テップＳ１０において、データ要求信号がアクティブで
あると判定された場合、ステップＳ９に戻り、次の１ワ
ードのデータが、ＦＩＦＯメモリ１０から読み出され、
以下、同様の処理が繰り返される。

【００６５】ここで、外部デバイス１１では、ＤＭＡリ
ード要求がなされるのと同時に、ＦＩＦＯ制御部９に対
して供給しているデータ要求信号（データを要求中であ
ることを示す信号）をアクティブにするようになされて
いる。そして、外部デバイス１１は、このデータ要求信
号と、ＦＩＦＯ制御部９からのデータ有効信号のいずれ
もがアクティブの場合のみ、ＦＩＦＯメモリ１０から読
み出されたデータを受信するようになされている。そし
て、外部デバイス１１では、自身が要求したデータ量の
データを受信すると、データ有効信号をＯＦＦ（Ｈレベ
ル）にするようになされている。

【００６６】従って、ステップＳ９でＦＩＦＯメモリ１
０から読み出されたデータは、データ要求信号がＯＦＦ
にされるまで、外部デバイス１１で受信されることにな
る。

【００６７】その後、外部デバイス１１で、自身が要求
したデータ量のデータが受信されると、データ有効信号
がＯＦＦにされる。従って、この場合、ステップＳ１０
からステップＳ１１に進み、ＦＩＦＯ制御部９によっ
て、データ有効信号がＯＦＦにされ、ステップＳ１２に
進む。ステップＳ１２では、ＦＩＦＯ制御部９の制御の
下、ＦＩＦＯメモリ１０に残っているデータがすべて読
み出され（この場合、データ要求信号とデータ有効信号
とはいずれもＯＦＦであるから、ステップＳ１２で読み
出されるデータは、外部デバイス１１では受信されな
い）、処理を終了する。

【００６８】以上の処理によれば、例えば、前述の図６
（Ｆ）に示したようなＤＭＡリード要求があった場合、
即ち、図３に示すように、外部デバイス１１から、ＤＭ
Ａリード要求が、リード要求アドレスを０ｘ０８とする
とともに、データ量を１２ワードとしてなされた場合
（アドレス０ｘ０８乃至０ｘ３７に記憶されている１２
ワードのデータＣ乃至ＮのＤＭＡリード要求があった場
合）には、リード要求アドレス０ｘ０８は、キャッシュ
ラインバウンダリアドレス０ｘ００００，０ｘ００４
０，０ｘ００８０，・・・のうちのいずれとも一致しな
いから、ステップＳ２において、そのリード要求アドレ
スより小さい値の、そのリード要求アドレスとの差が最
も小さいキャッシュラインバウンダリアドレス０ｘ００
００に変換される。そして、ステップＳ３において、こ
の変換バウンダリアドレス０ｘ００００を、データの読
み出しの先頭アドレスとするキャッシュライン分（１６
ワード）のＤＭＡリード要求がなされる。

【００６９】従って、この場合、ＦＩＦＯメモリ１０に
は、ステップＳ５において、図３に示すように、アドレ
ス０ｘ００乃至０ｘ３ｆに記憶されたＡ乃至Ｐの１６ワ
ードのデータが記憶されることになる。このようにデー
タがＦＩＦＯメモリ１０に記憶された場合、そこから最
初に読み出される２ワードのデータＡとＢは、外部デバ
イス１１が要求したデータではない（このようなデータ
を、以下、適宜、非要求データという）。

【００７０】一方、リード要求アドレスと変換バウンダ
リアドレスとの差は、０ｘ０８（＝０ｘ０８−０ｘ０
０）であるから、アドレスオフセットは、０ｘ０８を、
１ワードを構成するバイト数である４バイトで除算した
２とされる。従って、アドレスオフセットは、非要求デ
ータのワード数と一致する。このアドレスオフセット
は、ステップＳ７において、ＦＩＦＯメモリ１０から１
ワードのデータが読み出されるごとに１ずつデクリメン
トされるから、このアドレスオフセットが０になった後
にＦＩＦＯメモリ１０から読み出しの開始されるデータ
が、外部デバイス１１が受信すべき、リード要求アドレ
スに記憶されたデータということになる。

【００７１】従って、外部デバイス１１には、アドレス
オフセットが０になった後に、ＦＩＦＯメモリ１０から
読み出されるデータを受信させるようにすれば良い。そ
こで、アドレスオフセットが０になると、ステップＳ８
において、データ有効信号をアクティブにし、これによ
り、それ以後に、ＦＩＦＯメモリ１０から読み出される
データを、外部デバイス１１に受信させるようになされ
ている。

【００７２】なお、この場合、外部デバイス１１が要求
したのは、アドレス０ｘ０８乃至０ｘ３７に記憶されて
いる１２ワードのデータＣ乃至Ｎであるから、図３に示
したアドレス０ｘ３８，０ｘ３ｃにそれぞれ記憶された
１ワードのデータＯ，Ｐも、上述のデータＡ，Ｂと同様
に、非要求データである。従って、外部デバイス１１に
は、このデータＯ，Ｐも受信させないようにする必要が
ある。これは、次のようにして行われるようになされて
いる。

【００７３】即ち、外部デバイス１１は、自身が要求し
たデータ量が１２ワードであることを認識しているか
ら、その要求した分のデータを受信すると、データ要求
信号をＯＦＦ（Ｈレベル）にし、これにより、データ
Ｏ，Ｐを受信しない。

【００７４】その結果、外部デバイス１１では、１度の
ＤＭＡ要求で、アドレス０ｘ０８乃至０ｘ３７に記憶さ
れている１２ワードのデータＣ乃至Ｎのみが受信され
る。

【００７５】次に、図４を参照して、外部デバイス１１
が、例えば図３で説明したようなＤＭＡリード要求をし
た場合の信号のやりとりについて説明する。外部デバイ
ス１１は、ＤＭＡによるデータの転送を要求するとき、
アドレス変換部８に供給しているＤＭＡリード要求信号
をＨレベルからＬレベルにする（図４（Ａ））。さら
に、外部デバイス１１は、ＦＩＦＯ制御部９に供給して
いるデータ要求信号もＨレベルからＬレベルにする（図
４（Ｆ））。

【００７６】ＤＭＡリード要求信号は、アドレス変換部
８からＤＭＡバスコントローラ５に供給され、ＤＭＡバ
スコントローラ５では、バスのアービトレーションがと
られる。そして、アービトレーションがとられると、Ｄ
ＭＡバスコントローラ５は、アドレス変換部８を介して
外部デバイス１１に供給しているＤＭＡ許可信号を、所
定の期間だけＨレベルからＬレベルにする（図４
（Ｂ））。外部デバイス１１は、ＬレベルのＤＭＡ許可
信号を受信すると、アービトレーションがとられたこと
を認識し、ＤＭＡリード要求信号をＬレベルからＨレベ
ルにする（図４（Ａ））。

【００７７】その後、ＤＭＡバスコントローラ５から
は、上述したようにアドレス０ｘ００乃至０ｘ３ｆに記
憶されたキャッシュラインサイズ分のデータＡ乃至Ｐが
転送され（図４（Ｃ））、ＦＩＦＯメモリ１０に記憶さ
れる。そして、このデータＡ乃至Ｐは、ＦＩＦＯメモリ
１０から順次読み出され（図４（Ｄ））、外部デバイス
１１に供給される。

【００７８】ＦＩＦＯメモリ１０からデータの読み出し
が開始されると、そこからのデータの読み出しが１ワー
ドされるごとに、アドレスオフセットは１だけデクリメ
ントされる（図４（Ｇ））。そして、このアドレスオフ
セットが０となると、ＦＩＦＯ制御部９から外部デバイ
ス１１に供給されているデータ有効信号がＨレベルから
Ｌレベルにされ（図４（Ｅ））、これにより、データ有
効信号（図４（Ｅ））およびデータ要求信号がともにＬ
レベルとなるので、外部デバイス１１において、ＦＩＦ
Ｏメモリ１０から読み出されるデータの受信が開始され
る。

【００７９】そして、外部デバイス１１は、要求したデ
ータ量である１２ワードのデータを受信すると、データ
要求信号をＬレベルからＨレベルにする（図４
（Ｆ））。これにより、ＦＩＦＯメモリ１０から読み出
されたデータの、外部デバイス１１での受信が停止され
る。さらに、データ要求信号がＬレベルからＨレベルに
されると、ＦＩＦＯ制御部９は、外部デバイス１１に供
給しているデータ有効信号をＬレベルからＨレベルにす
る（図４（Ｅ））。

【００８０】以上のように、外部デバイス１１から要求
されたＤＭＡリード要求アドレスおよびデータ量に拘ら
ず、常に、キャッシュラインバウンダリアドレスから、
キャッシュラインサイズ分のデータのＤＭＡを要求する
ようにしたので、ＤＭＡの要求が１回で済むようにな
る。従って、アービトレーションが頻繁に生じることを
防止することができるので、コンピュータ本体に対する
負荷を軽減することができ、さらにその処理効率の悪化
を防止することができる。

【００８１】また、外部デバイス１１は、キャッシュラ
インサイズに対応するアドレスの整合を意識して、ＤＭ
Ａを、複数回に分けて要求する必要がないので、外部デ
バイス１１に対するプログラミングの簡素化（簡単化）
を図ることができる。

【００８２】さらに、本実施例では、ＦＩＦＯメモリ１
０に、ＤＭＡバスコントローラ５から転送されてきたデ
ータを記憶させるようにしたので、外部デバイス１１の
データ受信速度に対して、柔軟に対応することができ
る。

【００８３】なお、本実施例では、データの読み出し
を、ＤＭＡにより行うようにしたが、本発明は、ＤＭＡ
により行うのではないデータの読み出しについても適用
可能である。

【００８４】また、本実施例では、外部デバイス１１に
対し、データ有効信号によって、ＦＩＦＯメモリ１０か
ら読み出されたデータが、受信すべきデータかどうかを
報知するようにしたが、その他、例えば、ＦＩＦＯ制御
部９に、アドレスオフセットを参照させ、その値が０以
下になった場合に、ＦＩＦＯメモリ１０から読み出され
たデータを、外部デバイス１１に出力させるようにする
ことも可能である。

【００８５】さらに、本実施例においては、連続するア
ドレスに記憶されているデータを１回で読み出す場合に
ついて説明したが、この他、例えば不連続なアドレスに
記憶されているデータを１回で転送するようにすること
も可能である。即ち、読み出すべきデータが、あるキャ
ッシュラインバウンダリアドレスから、キャッシュライ
ンサイズの範囲内に記憶されていれば、そのデータのア
ドレスが、連続していても、また不連続であっても、１
回で読み出すことができる。

【００８６】なお、本実施例によれば、例えば１ワード
や２ワードなどの少ないデータ量のデータのＤＭＡリー
ド要求が、外部デバイス１１からあった場合でも、キャ
ッシュラインサイズ分のデータのＤＭＡが要求される。
従って、複数のキャッシュラインそれぞれから、少ない
データ量のデータを読み出す場合には、そのキャッシュ
ラインの数だけ、キャッシュラインサイズ分のデータが
読み出されることとなり、却って処理の効率が悪化する
こととなる。しかしながら、通常のアプリケーションで
は、複数のキャッシュラインそれぞれから、少ないデー
タ量のデータを読み出すことが行われるのは非常に少な
いので、実際には、そのようなことが問題となることは
ほとんどない。

【００８７】

【発明の効果】請求項１に記載のデータ転送制御装置お
よび請求項３に記載のデータ転送制御方法によれば、外
部デバイスから、転送すべきデータが記憶された主記憶
装置のアドレスである主記憶アドレスが受信され、その
主記憶アドレスが、キャッシュメモリのキャッシュライ
ンサイズに基づいて、キャッシュラインバウンダリアド
レスに変換される。そして、情報処理装置に対し、キャ
ッシュラインバウンダリアドレスから、キャッシュライ
ンサイズ分のデータの転送が要求され、その要求に対応
して、情報処理装置から転送されてくるキャッシュライ
ンサイズ分のデータが記憶される。その後、主記憶アド
レスとキャッシュラインバウンダリアドレスとの差に対
応して、記憶されたキャッシュラインサイズ分のデータ
のうち、主記憶アドレスからのデータが、外部デバイス
に報知される。

【００８８】また、請求項４に記載のデータ転送制御装
置によれば、主記憶アドレスとキャッシュラインバウン
ダリアドレスとの差に対応して、上述したようにして記
憶されたキャッシュラインサイズ分のデータのうち、主
記憶アドレスからのデータが、外部デバイスに出力され
る。

【００８９】従って、外部デバイスが必要とするデータ
を、少ない回数で転送することが可能となる。

【図面の簡単な説明】

【図１】本発明を適用したコンピュータシステムの一実
施例の構成を示すブロック図である。

【図２】図１のデータ転送制御部６を動作を説明するた
めのフローチャートである。

【図３】図１のコンピュータシステムにおいて、外部デ
バイス１１にデータが転送される場合の動作を説明する
ための図である。

【図４】図１のコンピュータシステムの動作を説明する
ためのタイミングチャートである。

【図５】従来のコンピュータシステムの一例の構成を示
すブロック図である。

【図６】キャッシュラインに対するアクセスの制限を説
明するための図である。

【図７】図５のコンピュータシステムにおいて、外部デ
バイス１１にデータが転送される場合の動作を説明する
ための図である。

【図８】図５のコンピュータシステムの動作を説明する
ためのタイミングチャートである。

【符号の説明】

１ＲＯＭ２ＣＰＵ３キャッシュメモリ４メインメモリ５ＤＭＡバスコントローラ６データ転送制御部７アドレスオフセットカウンタ８アドレス変換部９ＦＩＦＯ制御部１０ＦＩＦＯメモリ１１外部デバイス

Claims

【特許請求の範囲】

【請求項１】少なくとも主記憶装置およびキャッシュ
メモリを有する情報処理装置において、外部デバイスへ
転送するデータの読み出しが、前記キャッシュメモリか
ら行われるときに、そのデータの転送を制御するデータ
転送制御装置であって、前記外部デバイスから、転送すべきデータが記憶された
前記主記憶装置のアドレスである主記憶アドレスを受信
し、その主記憶アドレスを、前記キャッシュメモリのキ
ャッシュラインサイズに基づいて、キャッシュラインバ
ウンダリアドレスに変換する変換手段と、前記情報処理装置に対し、前記キャッシュラインバウン
ダリアドレスから、前記キャッシュラインサイズ分のデ
ータの転送を要求する要求手段と、前記要求手段の要求に対応して、前記情報処理装置から
転送されてくる前記キャッシュラインサイズ分のデータ
を記憶する記憶手段と、前記主記憶アドレスとキャッシュラインバウンダリアド
レスとの差に対応して、前記記憶手段に記憶された前記
キャッシュラインサイズ分のデータのうち、前記主記憶
アドレスからの前記データを、前記外部デバイスに報知
する報知手段とを備えることを特徴とするデータ転送制
御装置。
【請求項２】前記情報処理装置は、前記要求手段によ
る前記データの転送の要求があったときに、ＤＭＡ（Di
rect Memory Access）によって、前記データを、前記キ
ャッシュメモリから転送するＤＭＡコントローラをさら
に有することを特徴とする請求項１に記載のデータ転送
制御装置。
【請求項３】少なくとも主記憶装置およびキャッシュ
メモリを有する情報処理装置において、外部デバイスへ
転送するデータの読み出しが、前記キャッシュメモリか
ら行われるときに、そのデータの転送を制御するデータ
転送制御方法であって、前記外部デバイスから、転送すべきデータが記憶された
前記主記憶装置のアドレスである主記憶アドレスを受信
し、その主記憶アドレスを、前記キャッシュメモリのキ
ャッシュラインサイズに基づいて、キャッシュラインバ
ウンダリアドレスに変換し、前記情報処理装置に対し、前記キャッシュラインバウン
ダリアドレスから、前記キャッシュラインサイズ分のデ
ータの転送を要求し、その要求に対応して、前記情報処理装置から転送されて
くる前記キャッシュラインサイズ分のデータを記憶し、前記主記憶アドレスとキャッシュラインバウンダリアド
レスとの差に対応して、記憶された前記キャッシュライ
ンサイズ分のデータのうち、前記主記憶アドレスからの
前記データを、前記外部デバイスに報知することを特徴
とするデータ転送制御方法。
【請求項４】少なくとも主記憶装置およびキャッシュ
メモリを有する情報処理装置において、外部デバイスへ
転送するデータの読み出しが、前記キャッシュメモリか
ら行われるときに、そのデータの転送を制御するデータ
転送制御装置であって、前記外部デバイスから、転送すべきデータが記憶された
前記主記憶装置のアドレスである主記憶アドレスを受信
し、その主記憶アドレスを、前記キャッシュメモリのキ
ャッシュラインサイズに基づいて、キャッシュラインバ
ウンダリアドレスに変換する変換手段と、前記情報処理装置に対し、前記キャッシュラインバウン
ダリアドレスから、前記キャッシュラインサイズ分のデ
ータの転送を要求する要求手段と、前記要求手段の要求に対応して、前記情報処理装置から
転送されてくる前記キャッシュラインサイズ分のデータ
を記憶する記憶手段と、前記主記憶アドレスとキャッシュラインバウンダリアド
レスとの差に対応して、前記記憶手段に記憶された前記
キャッシュラインサイズ分のデータのうち、前記主記憶
アドレスからの前記データを、前記外部デバイスに出力
する出力手段とを備えることを特徴とするデータ転送制
御装置。