JPH09128334A - データ処理システム - Google Patents
データ処理システムInfo
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- JPH09128334A JPH09128334A JP8233182A JP23318296A JPH09128334A JP H09128334 A JPH09128334 A JP H09128334A JP 8233182 A JP8233182 A JP 8233182A JP 23318296 A JP23318296 A JP 23318296A JP H09128334 A JPH09128334 A JP H09128334A
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- JP
- Japan
- Prior art keywords
- clock signal
- clock
- data
- latch circuit
- processing system
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
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Abstract
(57)【要約】
【課題】
【解決手段】 プロセッサ内の回路が、システム・バス
または外部バスのクロック速度に対する内部プロセッサ
・クロック速度の比に比例する係数だけ、外部バスへの
データの出力を遅延させる。この遅延が、外部バス装置
へのデータの出力の遅延をもたらし、その結果、より低
速の外部バス装置がこのデータを捕捉するのに十分な時
間を有するようになる。
または外部バスのクロック速度に対する内部プロセッサ
・クロック速度の比に比例する係数だけ、外部バスへの
データの出力を遅延させる。この遅延が、外部バス装置
へのデータの出力の遅延をもたらし、その結果、より低
速の外部バス装置がこのデータを捕捉するのに十分な時
間を有するようになる。
Description
【０００１】
【発明の属する技術分野】本発明は、全般的にはデータ
処理システムに関し、具体的には、プロセッサがより低
速で動作するバス装置とデータを通信できるようにする
回路に関する。
処理システムに関し、具体的には、プロセッサがより低
速で動作するバス装置とデータを通信できるようにする
回路に関する。
【０００２】
【従来の技術】高性能マイクロプロセッサ（ＣＰＵ）
は、ＡＳＩＣ（特定応用分野向け集積回路）、外部記憶
装置、入出力装置など、他のバス装置にプロセッサを結
合するのに使用される外部バスで使用されるクロック速
度より高速の内部クロック速度で動作する。
は、ＡＳＩＣ（特定応用分野向け集積回路）、外部記憶
装置、入出力装置など、他のバス装置にプロセッサを結
合するのに使用される外部バスで使用されるクロック速
度より高速の内部クロック速度で動作する。
【０００３】通常の実施態様では、データは、外部クロ
ック（システム・クロック速度またはバス・クロック速
度）のアクティブ・エッジでプロセッサによって外部バ
スに送られる。より低速の外部バス装置は、そのクロッ
ク・ピンから内部ラッチまでの内部遅延がデータ・ピン
から内部ラッチ・データ・ピンまでの遅延より長くなる
可能性があるので、このデータを取りこぼす場合があ
る。これは、バス装置への入力データが、装置内の少数
の位置にのみ送られ、クロック信号がそのバス装置を含
むチップ全体に配布される場合にしばしば発生する。
ック（システム・クロック速度またはバス・クロック速
度）のアクティブ・エッジでプロセッサによって外部バ
スに送られる。より低速の外部バス装置は、そのクロッ
ク・ピンから内部ラッチまでの内部遅延がデータ・ピン
から内部ラッチ・データ・ピンまでの遅延より長くなる
可能性があるので、このデータを取りこぼす場合があ
る。これは、バス装置への入力データが、装置内の少数
の位置にのみ送られ、クロック信号がそのバス装置を含
むチップ全体に配布される場合にしばしば発生する。
【０００４】したがって、問題は、より低速のバス装置
への入力データを、クロック信号がそのバス装置内のデ
ータ段に到達するのに十分なだけ長く有効な状態に保持
する必要があるということである。この矛盾は、従来
は、クロック・エッジとデータ変化エッジの間のホール
ド時間を指定し、その結果、より低速の外部部分でのク
ロック遅延が、プロセッサによってバスに送られるデー
タの取りこぼしを引き起こさないようにすることによっ
て処理されてきた。このホールド時間は、外部バス装置
内でクロック信号に供給される固有のバッファリングを
考慮に入れて、データ用のバッファを用いることによっ
て実施されることがしばしばである。
への入力データを、クロック信号がそのバス装置内のデ
ータ段に到達するのに十分なだけ長く有効な状態に保持
する必要があるということである。この矛盾は、従来
は、クロック・エッジとデータ変化エッジの間のホール
ド時間を指定し、その結果、より低速の外部部分でのク
ロック遅延が、プロセッサによってバスに送られるデー
タの取りこぼしを引き起こさないようにすることによっ
て処理されてきた。このホールド時間は、外部バス装置
内でクロック信号に供給される固有のバッファリングを
考慮に入れて、データ用のバッファを用いることによっ
て実施されることがしばしばである。
【０００５】そのような解決に関する問題は、マイクロ
プロセッサの設計がますます高速化するにつれて、総ク
ロック時間のかなりの部分になり、プロセス変動に対し
て一貫性のある遅延を設計することがますます困難にな
ることである。外部バス装置の基板設計者が、３ナノ秒
程度のホールド時間を要求しており、マイクロプロセッ
サが１５０ピコ秒の範囲のゲート遅延で設計されている
時には、公称ゲート遅延と同程度の長さの遅延線を設計
することは難しい。さらに、プロセッサの設計に、より
高速へのプロセッサ内部速度の「高速化」が含まれるの
で、バス装置に組み込まれるこれらの遅延は、結果的に
不十分になる。さらに、クロック装置に組み込まれるこ
れらの遅延は、実装により多くのシリコンというコスト
を要する可能性がある。
プロセッサの設計がますます高速化するにつれて、総ク
ロック時間のかなりの部分になり、プロセス変動に対し
て一貫性のある遅延を設計することがますます困難にな
ることである。外部バス装置の基板設計者が、３ナノ秒
程度のホールド時間を要求しており、マイクロプロセッ
サが１５０ピコ秒の範囲のゲート遅延で設計されている
時には、公称ゲート遅延と同程度の長さの遅延線を設計
することは難しい。さらに、プロセッサの設計に、より
高速へのプロセッサ内部速度の「高速化」が含まれるの
で、バス装置に組み込まれるこれらの遅延は、結果的に
不十分になる。さらに、クロック装置に組み込まれるこ
れらの遅延は、実装により多くのシリコンというコスト
を要する可能性がある。
【０００６】したがって、当技術分野では、プロセッサ
からより低速の外部バス装置へ送られるデータに必須の
ホールド時間を提供する、プロセス独立な遅延が必要で
ある。
からより低速の外部バス装置へ送られるデータに必須の
ホールド時間を提供する、プロセス独立な遅延が必要で
ある。
【０００７】
【発明が解決しようとする課題】前述の必要は、プロセ
ッサを外部バス装置に結合する外部バス上の外部クロッ
ク速度に対するプロセッサ内の内部クロック速度の比で
ある遅延を実施する、本発明によって満たされる。これ
は、外部バス・クロックより高速のクロック信号で刻時
されるラッチ回路を用いて外部バスに送られるデータを
ラッチすることによって達成される。これによって、デ
ータの出力に遅延がもたらされる。
ッサを外部バス装置に結合する外部バス上の外部クロッ
ク速度に対するプロセッサ内の内部クロック速度の比で
ある遅延を実施する、本発明によって満たされる。これ
は、外部バス・クロックより高速のクロック信号で刻時
されるラッチ回路を用いて外部バスに送られるデータを
ラッチすることによって達成される。これによって、デ
ータの出力に遅延がもたらされる。
【０００８】本発明の長所の１つは、設計が難しい部分
となる可能性があり、チップ上のより多くの面積（シリ
コン）を必要とする可能性がある遅延線が必要でないこ
とである。
となる可能性があり、チップ上のより多くの面積（シリ
コン）を必要とする可能性がある遅延線が必要でないこ
とである。
【０００９】本発明のもう１つの長所は、ホールド時間
が、プロセス依存の遅延ではなくクロックに基づくこと
である。これは、ホールド時間仕様が、高速外部装置の
場合にも低速外部装置と同一であり、ホールド時間を再
指定せずに装置の速度ソートが可能になることを意味す
る。
が、プロセス依存の遅延ではなくクロックに基づくこと
である。これは、ホールド時間仕様が、高速外部装置の
場合にも低速外部装置と同一であり、ホールド時間を再
指定せずに装置の速度ソートが可能になることを意味す
る。
【００１０】本発明のもう１つの長所は、ホールド時間
を維持するためにバス・インターフェースを再設計する
ことなく、より高速の技術に移植できる設計が可能にな
ることである。
を維持するためにバス・インターフェースを再設計する
ことなく、より高速の技術に移植できる設計が可能にな
ることである。
【００１１】
【課題を解決するための手段】前記は、以下の本発明の
詳細な説明をよりよく理解できるようにするために、本
発明の特徴および技術的長所を大まかに示したものであ
る。本発明の請求の対象を形成する、本発明の追加の特
徴および長所を、以下で説明する。
詳細な説明をよりよく理解できるようにするために、本
発明の特徴および技術的長所を大まかに示したものであ
る。本発明の請求の対象を形成する、本発明の追加の特
徴および長所を、以下で説明する。
【００１２】
【発明の実施の形態】以下の説明では、本発明の完全な
理解をもたらすために、具体的なワード長、バイト長な
どの数値の具体的な詳細を示す。しかし、当業者には、
そのような具体的な詳細なしで本発明を実施できること
が明白である。それ以外の場合には、不要な詳細で本発
明が不明瞭にならないように、周知の回路はブロック図
形式で示す。ほとんどの部分で、タイミングの考慮など
に関する詳細は、本発明の完全な理解を得るのに不要で
あり、関連技術分野の当業者の技量の範囲に含まれるも
のは省略した。
理解をもたらすために、具体的なワード長、バイト長な
どの数値の具体的な詳細を示す。しかし、当業者には、
そのような具体的な詳細なしで本発明を実施できること
が明白である。それ以外の場合には、不要な詳細で本発
明が不明瞭にならないように、周知の回路はブロック図
形式で示す。ほとんどの部分で、タイミングの考慮など
に関する詳細は、本発明の完全な理解を得るのに不要で
あり、関連技術分野の当業者の技量の範囲に含まれるも
のは省略した。
【００１３】ここで図面を参照するが、図示の要素は、
必ずしも原寸通りではなく、同様または類似の要素は、
複数の図を通じて同一の符号で示される。
必ずしも原寸通りではなく、同様または類似の要素は、
複数の図を通じて同一の符号で示される。
【００１４】本発明を実施するための代表的なハードウ
ェア環境を図１に示す。この図には、通常のマイクロプ
ロセッサなどの中央処理装置（ＣＰＵ）１１０と、シス
テム・バス１１２を介して相互接続される複数の他の装
置とを有する、本発明によるワークステーション１１３
の通常のハードウェア構成が示されている。ワークステ
ーション１１３には、ランダム・アクセス・メモリ（Ｒ
ＡＭ）１１４と、読取り専用メモリ（ＲＯＭ）１１６
と、ディスク装置１２０やテープ駆動装置１４０などの
周辺装置をシステム・バス１１２に接続するための入出
力アダプタ１１８と、キーボード１２４、マウス１２
６、スピーカ１２８、マイクロフォン１３２、またはタ
ッチ・スクリーン装置（図示せず）などの他のユーザ・
インターフェース装置をシステム・バス１１２に接続す
るためのユーザ・インターフェース・アダプタ１２２
と、ワークステーションをデータ処理ネットワークに接
続するための通信アダプタ１３４と、ＡＳＩＣ１３９
と、システム・バス１１２を表示装置１３８に接続する
ための表示アダプタ１３６とが含まれる。
ェア環境を図１に示す。この図には、通常のマイクロプ
ロセッサなどの中央処理装置（ＣＰＵ）１１０と、シス
テム・バス１１２を介して相互接続される複数の他の装
置とを有する、本発明によるワークステーション１１３
の通常のハードウェア構成が示されている。ワークステ
ーション１１３には、ランダム・アクセス・メモリ（Ｒ
ＡＭ）１１４と、読取り専用メモリ（ＲＯＭ）１１６
と、ディスク装置１２０やテープ駆動装置１４０などの
周辺装置をシステム・バス１１２に接続するための入出
力アダプタ１１８と、キーボード１２４、マウス１２
６、スピーカ１２８、マイクロフォン１３２、またはタ
ッチ・スクリーン装置（図示せず）などの他のユーザ・
インターフェース装置をシステム・バス１１２に接続す
るためのユーザ・インターフェース・アダプタ１２２
と、ワークステーションをデータ処理ネットワークに接
続するための通信アダプタ１３４と、ＡＳＩＣ１３９
と、システム・バス１１２を表示装置１３８に接続する
ための表示アダプタ１３６とが含まれる。
【００１５】次に図２を参照すると、ＣＰＵ（プロセッ
サ）１１０のより詳細な図が示されている。ＣＰＵ１１
０には、マイクロプロセッサに見られる通常の論理回路
が含まれる。この論理回路内での処理の結果から、ＣＰ
Ｕ１１０がシステム・バス１１２に送ることを所望する
ＤＡＴＡ（データ信号）が作られる。このシステム・バ
ス１１２を、外部バスと称する場合もある。このＤＡＴ
Ａは、入出力装置、記憶装置、ＡＳＩＣ１３９などの１
つまたは複数のバス装置へ送られることを目的とする。
サ）１１０のより詳細な図が示されている。ＣＰＵ１１
０には、マイクロプロセッサに見られる通常の論理回路
が含まれる。この論理回路内での処理の結果から、ＣＰ
Ｕ１１０がシステム・バス１１２に送ることを所望する
ＤＡＴＡ（データ信号）が作られる。このシステム・バ
ス１１２を、外部バスと称する場合もある。このＤＡＴ
Ａは、入出力装置、記憶装置、ＡＳＩＣ１３９などの１
つまたは複数のバス装置へ送られることを目的とする。
【００１６】ＣＰＵ１１０には、入力周波数（たとえば
システム・クロック装置（図示せず）からの）を受け取
り、入力周波数を逓倍した出力周波数を作るための、当
技術分野で周知でありマイクロプロセッサに一般的なフ
ェーズ・ロック・ループ（ＰＬＬ）２０１が含まれる。
この逓倍周波数は、入力周波数の２倍、３倍、４倍など
とすることができ、ＣＰＵ１１０内で内部クロックとし
て利用される。
システム・クロック装置（図示せず）からの）を受け取
り、入力周波数を逓倍した出力周波数を作るための、当
技術分野で周知でありマイクロプロセッサに一般的なフ
ェーズ・ロック・ループ（ＰＬＬ）２０１が含まれる。
この逓倍周波数は、入力周波数の２倍、３倍、４倍など
とすることができ、ＣＰＵ１１０内で内部クロックとし
て利用される。
【００１７】システム・クロックを逓倍したＰＬＬ２０
１の出力は、分周器回路２０２によって分周されて、Ｓ
ＹＳＴＥＭ ＣＬＯＣＫ（システム・クロック信号）に
なる。図２に示されたＤＥＬＡＹ ＣＬＯＣＫ（遅延ク
ロック信号）は、ＣＰＵ１１０内の内部クロック周波数
のうちの１つに等しく、したがって、ＳＹＳＴＥＭＣＬ
ＯＣＫより高速である。
１の出力は、分周器回路２０２によって分周されて、Ｓ
ＹＳＴＥＭ ＣＬＯＣＫ（システム・クロック信号）に
なる。図２に示されたＤＥＬＡＹ ＣＬＯＣＫ（遅延ク
ロック信号）は、ＣＰＵ１１０内の内部クロック周波数
のうちの１つに等しく、したがって、ＳＹＳＴＥＭＣＬ
ＯＣＫより高速である。
【００１８】ＳＹＳＴＥＭ ＣＬＯＣＫは、ラッチ回路
２０３のクロック入力に供給され、ＤＥＬＡＹ ＣＬＯ
ＣＫ信号は、ラッチ回路２０４のクロック入力に供給さ
れる。
２０３のクロック入力に供給され、ＤＥＬＡＹ ＣＬＯ
ＣＫ信号は、ラッチ回路２０４のクロック入力に供給さ
れる。
【００１９】通常の設計では、ＣＰＵ１１０の内部回路
内で作られシステム・バス１１２に出力されるＤＡＴＡ
は、ＳＹＳＴＥＭ ＣＬＯＣＫに結合されたラッチ回路
２０３によってラッチされる。本発明では、ラッチ回路
２０３の出力を受け取り、ＤＥＬＡＹ ＣＬＯＣＫ信号
によって刻時される追加のラッチ回路２０４を実施す
る。この構成の結果、ＤＡＴＡの出力が遅延され、この
遅延は、ＳＹＳＴＥＭＣＬＯＣＫ信号に対するＤＥＬＡ
Ｙ ＣＬＯＣＫ信号の比である。たとえば、ＣＰＵ１１
０が６６ＭＨｚの内部クロック（ＤＥＬＡＹ ＣＬＯＣ
Ｋ）と３３ＭＨｚの外部クロックまたはＳＹＳＴＥＭ
ＣＬＯＣＫで動作している場合、ＤＡＴＡの出力は、内
部クロックの１／２だけ遅延され、７．５ナノ秒のホー
ルド時間がもたらされる。異なる内部／外部クロック速
度では、異なる数の１／２クロック遅延を使用すること
ができる。これを、図３のタイミング図に示す。図３で
は、ＤＥＬＡＹ ＣＬＯＣＫ信号が、ＳＹＳＴＥＭ Ｃ
ＬＯＣＫ信号の２倍速である。線Ａは、図２の符号Ａに
対応し、線Ｂは、図２の符号Ｂに対応する。
内で作られシステム・バス１１２に出力されるＤＡＴＡ
は、ＳＹＳＴＥＭ ＣＬＯＣＫに結合されたラッチ回路
２０３によってラッチされる。本発明では、ラッチ回路
２０３の出力を受け取り、ＤＥＬＡＹ ＣＬＯＣＫ信号
によって刻時される追加のラッチ回路２０４を実施す
る。この構成の結果、ＤＡＴＡの出力が遅延され、この
遅延は、ＳＹＳＴＥＭＣＬＯＣＫ信号に対するＤＥＬＡ
Ｙ ＣＬＯＣＫ信号の比である。たとえば、ＣＰＵ１１
０が６６ＭＨｚの内部クロック（ＤＥＬＡＹ ＣＬＯＣ
Ｋ）と３３ＭＨｚの外部クロックまたはＳＹＳＴＥＭ
ＣＬＯＣＫで動作している場合、ＤＡＴＡの出力は、内
部クロックの１／２だけ遅延され、７．５ナノ秒のホー
ルド時間がもたらされる。異なる内部／外部クロック速
度では、異なる数の１／２クロック遅延を使用すること
ができる。これを、図３のタイミング図に示す。図３で
は、ＤＥＬＡＹ ＣＬＯＣＫ信号が、ＳＹＳＴＥＭ Ｃ
ＬＯＣＫ信号の２倍速である。線Ａは、図２の符号Ａに
対応し、線Ｂは、図２の符号Ｂに対応する。
【００２０】ラッチ回路２０４は、ＤＥＬＡＹ ＣＬＯ
ＣＫ信号の立ち上がりエッジまたは立ち下がりエッジで
外部システム・バス１１２にＤＡＴＡが出力されるよう
に設計することができる。この例では、ＤＡＴＡは、ラ
ッチ回路２０４が存在しない場合にラッチ回路２０３か
ら出力される時刻の１／２サイクル後に出力される。こ
のＤＡＴＡの出力の遅延が、外部バス装置に必須の、プ
ロセス独立な遅延をもたらす。
ＣＫ信号の立ち上がりエッジまたは立ち下がりエッジで
外部システム・バス１１２にＤＡＴＡが出力されるよう
に設計することができる。この例では、ＤＡＴＡは、ラ
ッチ回路２０４が存在しない場合にラッチ回路２０３か
ら出力される時刻の１／２サイクル後に出力される。こ
のＤＡＴＡの出力の遅延が、外部バス装置に必須の、プ
ロセス独立な遅延をもたらす。
【００２１】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２２】（１）プロセッサからデータを受け取り、
第１クロック信号によって刻時される第１ラッチと、入
力を前記第１ラッチの出力に結合され、第２クロック信
号によって刻時され、出力を前記プロセッサの出力に結
合され、前記第２クロック信号が前記第１クロック信号
より高速であることを特徴とする、第２ラッチとを含む
前記データ処理システム。 （２）前記第１クロック信号および前記第２クロック信
号が同位相であることを特徴とする、上記（１）に記載
のデータ処理システム。 （３）前記第１クロック信号が、前記プロセッサが結合
されるデータ処理システムのシステム・クロック信号に
等しい周波数を有することを特徴とする、上記（２）に
記載のデータ処理システム。 （４）前記第２クロック信号が、前記プロセッサの内部
クロック信号に等しい周波数を有することを特徴とす
る、上記（２）に記載のデータ処理システム。 （５）前記第２クロック信号が、前記第１クロック信号
の２倍の周波数を有することを特徴とする、上記（４）
に記載のデータ処理システム。 （６）前記第２クロック信号が、前記第１クロック信号
の３倍の周波数を有することを特徴とする、上記（４）
に記載のデータ処理システム。 （７）プロセッサと、システム・バスと、前記システム
・バスを介して前記プロセッサに結合された外部バス装
置とを含み、前記プロセッサがさらに、前記システム・
バスに出力するために前記プロセッサ内で作られるデー
タを受け取る手段と、第１クロック信号を受け取る手段
と、前記第１クロックより高い周波数を有する第２クロ
ック信号を受け取る手段と、前記システム・バス上への
前記データの出力を遅延させる手段とを含み、前記遅延
が、前記第２クロック信号の周波数と前記第１クロック
信号の周波数との比に比例することを特徴とするデータ
処理システム。 （８）前記第１クロック信号および前記第２クロック信
号が同位相であることを特徴とする、上記（７）に記載
のデータ処理システム。 （９）前記第１クロック信号が、システム・バスの周波
数に等しい周波数を有することを特徴とする、上記
（８）に記載のデータ処理システム。 （１０）前記第２クロック信号が、前記第１クロック信
号を逓倍したものであることを特徴とする、上記（９）
に記載のデータ処理システム。 （１１）前記データおよび前記第１クロック信号を受け
取る前記手段が、さらに、第１ラッチ回路を含み、前記
第２クロック信号を受け取る前記手段が、第２ラッチ回
路を含み、前記第２ラッチ回路の入力が、前記第１ラッ
チ回路の出力に結合され、前記第２クロック回路の出力
が、前記システム・バスに結合されることを特徴とす
る、上記（８）に記載のデータ処理システム。
第１クロック信号によって刻時される第１ラッチと、入
力を前記第１ラッチの出力に結合され、第２クロック信
号によって刻時され、出力を前記プロセッサの出力に結
合され、前記第２クロック信号が前記第１クロック信号
より高速であることを特徴とする、第２ラッチとを含む
前記データ処理システム。 （２）前記第１クロック信号および前記第２クロック信
号が同位相であることを特徴とする、上記（１）に記載
のデータ処理システム。 （３）前記第１クロック信号が、前記プロセッサが結合
されるデータ処理システムのシステム・クロック信号に
等しい周波数を有することを特徴とする、上記（２）に
記載のデータ処理システム。 （４）前記第２クロック信号が、前記プロセッサの内部
クロック信号に等しい周波数を有することを特徴とす
る、上記（２）に記載のデータ処理システム。 （５）前記第２クロック信号が、前記第１クロック信号
の２倍の周波数を有することを特徴とする、上記（４）
に記載のデータ処理システム。 （６）前記第２クロック信号が、前記第１クロック信号
の３倍の周波数を有することを特徴とする、上記（４）
に記載のデータ処理システム。 （７）プロセッサと、システム・バスと、前記システム
・バスを介して前記プロセッサに結合された外部バス装
置とを含み、前記プロセッサがさらに、前記システム・
バスに出力するために前記プロセッサ内で作られるデー
タを受け取る手段と、第１クロック信号を受け取る手段
と、前記第１クロックより高い周波数を有する第２クロ
ック信号を受け取る手段と、前記システム・バス上への
前記データの出力を遅延させる手段とを含み、前記遅延
が、前記第２クロック信号の周波数と前記第１クロック
信号の周波数との比に比例することを特徴とするデータ
処理システム。 （８）前記第１クロック信号および前記第２クロック信
号が同位相であることを特徴とする、上記（７）に記載
のデータ処理システム。 （９）前記第１クロック信号が、システム・バスの周波
数に等しい周波数を有することを特徴とする、上記
（８）に記載のデータ処理システム。 （１０）前記第２クロック信号が、前記第１クロック信
号を逓倍したものであることを特徴とする、上記（９）
に記載のデータ処理システム。 （１１）前記データおよび前記第１クロック信号を受け
取る前記手段が、さらに、第１ラッチ回路を含み、前記
第２クロック信号を受け取る前記手段が、第２ラッチ回
路を含み、前記第２ラッチ回路の入力が、前記第１ラッ
チ回路の出力に結合され、前記第２クロック回路の出力
が、前記システム・バスに結合されることを特徴とす
る、上記（８）に記載のデータ処理システム。
【図１】本発明に従って構成されたデータ処理システム
を示す図である。
を示す図である。
【図２】本発明に従って構成されたプロセッサのより詳
細な図である。
細な図である。
【図３】本発明の実施例のタイミング図である。
１１０ 中央処理装置（ＣＰＵ） １１２ システム・バス １１３ ワークステーション １１４ ランダム・アクセス・メモリ（ＲＡＭ） １１６ 読取り専用メモリ（ＲＯＭ） １１８ 入出力アダプタ １２０ ディスク装置 １２２ ユーザ・インターフェース・アダプタ １２４ キーボード １２６ マウス １２８ スピーカ １３２ マイクロフォン １３４ 通信アダプタ １３６ 表示アダプタ １３８ 表示装置 １３９ ＡＳＩＣ １４０ テープ駆動装置 ２０１ フェーズ・ロック・ループ（ＰＬＬ） ２０３ ラッチ回路 ２０４ ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク・デービッド・スイート アメリカ合衆国78769 テキサス州オース チン トラバドーラ・コーヴ 5906 (72)発明者 カン・トラン アメリカ合衆国78759 テキサス州オース チン グレイト・ヒルズ・トレール 9009 ナンバー428
Claims (11)
- 【請求項１】プロセッサからデータを受け取り、第１ク
ロック信号によって刻時される第１ラッチと、 入力を前記第１ラッチの出力に結合され、第２クロック
信号によって刻時され、出力を前記プロセッサの出力に
結合され、前記第２クロック信号が前記第１クロック信
号より高速であることを特徴とする、第２ラッチとを含
む前記データ処理システム。 - 【請求項２】前記第１クロック信号および前記第２クロ
ック信号が同位相であることを特徴とする、請求項１に
記載のデータ処理システム。 - 【請求項３】前記第１クロック信号が、前記プロセッサ
が結合されるデータ処理システムのシステム・クロック
信号に等しい周波数を有することを特徴とする、請求項
２に記載のデータ処理システム。 - 【請求項４】前記第２クロック信号が、前記プロセッサ
の内部クロック信号に等しい周波数を有することを特徴
とする、請求項２に記載のデータ処理システム。 - 【請求項５】前記第２クロック信号が、前記第１クロッ
ク信号の２倍の周波数を有することを特徴とする、請求
項４に記載のデータ処理システム。 - 【請求項６】前記第２クロック信号が、前記第１クロッ
ク信号の３倍の周波数を有することを特徴とする、請求
項４に記載のデータ処理システム。 - 【請求項７】プロセッサと、 システム・バスと、 前記システム・バスを介して前記プロセッサに結合され
た外部バス装置とを含み、前記プロセッサがさらに、 前記システム・バスに出力するために前記プロセッサ内
で作られるデータを受け取る手段と、 第１クロック信号を受け取る手段と、 前記第１クロックより高い周波数を有する第２クロック
信号を受け取る手段と、 前記システム・バス上への前記データの出力を遅延させ
る手段とを含み、 前記遅延が、前記第２クロック信号の周波数と前記第１
クロック信号の周波数との比に比例することを特徴とす
るデータ処理システム。 - 【請求項８】前記第１クロック信号および前記第２クロ
ック信号が同位相であることを特徴とする、請求項７に
記載のデータ処理システム。 - 【請求項９】前記第１クロック信号が、システム・バス
の周波数に等しい周波数を有することを特徴とする、請
求項８に記載のデータ処理システム。 - 【請求項１０】前記第２クロック信号が、前記第１クロ
ック信号を逓倍したものであることを特徴とする、請求
項９に記載のデータ処理システム。 - 【請求項１１】前記データおよび前記第１クロック信号
を受け取る前記手段が、さらに、第１ラッチ回路を含
み、前記第２クロック信号を受け取る前記手段が、第２
ラッチ回路を含み、前記第２ラッチ回路の入力が、前記
第１ラッチ回路の出力に結合され、前記第２クロック回
路の出力が、前記システム・バスに結合されることを特
徴とする、請求項８に記載のデータ処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/538,529 US5771372A (en) | 1995-10-03 | 1995-10-03 | Apparatus for delaying the output of data onto a system bus |
| US08/538529 | 1995-10-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09128334A true JPH09128334A (ja) | 1997-05-16 |
Family
ID=24147280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8233182A Pending JPH09128334A (ja) | 1995-10-03 | 1996-09-03 | データ処理システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5771372A (ja) |
| JP (1) | JPH09128334A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7082547B2 (en) | 2001-11-21 | 2006-07-25 | Nec Corporation | Data signal processing method and data processor implementing independent and asynchronous system and data clocks |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6772108B1 (en) | 1999-09-22 | 2004-08-03 | Netcell Corp. | Raid controller system and method with ATA emulation host interface |
| EP1347355B1 (en) * | 2002-03-22 | 2007-01-03 | STMicroelectronics S.r.l. | Frequency converter for interconnect buses |
| WO2004092942A2 (en) * | 2003-04-09 | 2004-10-28 | Netcell Corp. | Method and apparatus for synchronizing data from asynchronous disk drive data transfers |
| KR20060025135A (ko) * | 2003-04-21 | 2006-03-20 | 네트셀 코포레이션 | 재구성 가능한 데이터 경로를 갖는 디스크 어레이 제어기 |
| CN100554987C (zh) * | 2004-05-11 | 2009-10-28 | 株式会社爱德万测试 | 定时发生器以及半导体试验装置 |
Family Cites Families (1)
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|---|---|---|---|---|
| US5600824A (en) * | 1994-02-04 | 1997-02-04 | Hewlett-Packard Company | Clock generating means for generating bus clock and chip clock synchronously having frequency ratio of N-1/N responsive to synchronization signal for inhibiting data transfer |
-
1995
- 1995-10-03 US US08/538,529 patent/US5771372A/en not_active Expired - Lifetime
-
1996
- 1996-09-03 JP JP8233182A patent/JPH09128334A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7082547B2 (en) | 2001-11-21 | 2006-07-25 | Nec Corporation | Data signal processing method and data processor implementing independent and asynchronous system and data clocks |
Also Published As
| Publication number | Publication date |
|---|---|
| US5771372A (en) | 1998-06-23 |
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