JPH09128960A - 強誘電体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】メモリセルが単純マトリックスに配置された強
誘電体メモリ装置において、書き込み・読出しの際にク
ロストークが生じて、非選択のメモリセルに印加電圧が
掛りデータが破壊される。 【解決手段】本発明は、強誘電体膜３を第１、第２スト
ライプ電極１８，１９で直交して挟む単純マトリックス
の強誘電体メモリ装置であり、第１、第２ストライプ電
極１８，１９内の任意の電極を指定し所望記憶セルを選
択するステップと、指定した第１ストライプ電極１８の
電極に大きさＶの電圧を印加し、非指定の電極にはＶ／
ｎ（ｎは実数）を印加し、指定した第２ストライプ電極
１９の電極には０（ｖ）を印加し、非指定の電極には
（ｎ−１）Ｖ／ｎを印加するステップとにより、所望の
セルに対して選択的にデータの書込み若しくは読出しを
行う強誘電体メモリ装置及びその駆動方法である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体薄膜を用
いた単純マトリックス型の強誘電体メモリ装置に係り、
特には、情報の書込み、読出し時のクロストークを軽減
した強誘電体メモリ装置に関する。

【０００２】

【従来の技術】一般にコンピュータと画像装置の発展に
伴い、高密度で高性能のメモリ装置が要求されている。
従来のメモリ装置としては、磁気テープ、フロッピーデ
ィスク、光磁気ディスクといった外部メモリ装置若しく
は、半導体メモリ装置、すなわち、ＤＲＡＭ、ＳＲＡ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等が
用いられていた。

【０００３】そして、マルチメディアとコンピュータと
が融合された場合に、メモリ装置としては、第１に不揮
発性、第２に高速低電圧駆動であり、第３に駆動レスの
固体メモリであるといった、より高性能でコンパクトな
メモリが必要とされる。しかし、従来の記録装置の技術
では対応できない場合がある。

【０００４】これに応えるメモリ装置として、例えば、
ＵＳＰ４，８７３，６６４（S.Sheffield Eaton Jr., C
olorado Springs, CO)に開示されているような強誘電体
メモリがある。

【０００５】この強誘電体メモリの構成を図１０に示
す。メモリセル３０１内の強誘電体薄膜容量３０２がス
イッチング素子であり、ＦＥＴ３０３によりドライブさ
れるＤＲＡＭ方式の蓄積容量を強誘電体容量に変えた構
成となっている。メモリセルへの駆動は、ワードライン
３０４、プレートライン３０５、ビットライン３０８に
接続され、その読出しは、センスアンプ３０７で行な
う。

【０００６】この構成では、センスアンプ３０７がＳｉ
デバイスの上に形成されているため、集積度、コストと
もに半導体メモリのＤＲＡＭやＦＬＡＳＨメモリと同程
度になり、例えば、数１００Ｍbyteのカードを作る場合
には不都合である。

【０００７】これに対して、ＵＳＰ５，０６０，１９１
に開示されている方法は、図１１に示すように、強誘電
体材料３１３で単純マトリックス構造を作り、読出しド
ライブ回路３１４，３１５で信号検出する方式である。

【０００８】このような単純マトリックスで構成された
メモリの大きな問題は、セルが隣接して配置されてお
り、選択したセルと非選択のセルとの干渉である。例え
ば、あるセルを選択し、書き込み／読出しを行なう際
に、電圧Ｖａを印加した場合、選択しない非選択セルに
も電圧が印加されてしまう。特に、セル数が大きくなる
につれて、選択セルの入力側／出力側の電極ラインに接
続される非選択セルにはＶａ／２が印加されてしまう。

【０００９】そこで、前記ＵＳＰ５，０６０，１９１で
は、選択セルに対する印加電圧Ｖａに対して、例えば、
Ｖａ／３を非選択セルに印加されるよう工夫して、書き
込み動作を行なう。また、読出しは、低インピーダンス
の電圧を読出して、非選択セルからのノイズをカットし
ている。

【００１０】また、特開平７−９９９２号公報では、図
１１に示すような単純マトリックス方式で、セルの記憶
状態が、図１２（ａ），（ｂ）に示すように完全分極状
態ＸまたはＺを記憶状態の“０”とし、強誘電体薄膜の
抗電圧の０．３〜２倍の電圧を印加し、ドメインが混合
した部分分極状態Ｙを記憶状態の“１”とし、“０”と
“１”の読出しは、その容量値の差異を適当な方法にて
検出する強誘電体メモリ装置である。すでに“０”情報
が書き込まれた記憶セルに、選択セルには書き込み電圧
Ｖｗを印加し、非選択セルにはＶｗ／３印加されるよう
工夫して、所望の記憶セルにのみに“１”情報を選択的
に書き込み、情報の読出しを行なっている。

【００１１】

【発明が解決しようとする課題】しかし前述した従来技
術の欠点として、まず、図１０に示したＵＳＰ４，８７
３，６６４においては、半導体との組み合わせは、その
実現性は比較的容易であるが、Ｓｉデバイス、すなわ
ち、スイッチング素子やＦＥＴを用いる事により、集積
度やコストはＤＲＡＭと変わらない。

【００１２】また図１１に示した、ＵＳＰ−５０６０１
９１に開示されている書き込み方式においては、強誘電
体キャパシタの分極−電圧(P-V) ヒステリシス特性が非
対称な時、正の抗電圧と負の抗電圧の値が異なってしま
い、非選択セルへの印加電圧が１／３Ｖａであっても非
選択セルへの印加電圧が抗電圧以上となり破壊される恐
れがある。また、特開平７−９９９２号公報に開示され
ている書込み方式では、図１２（ｂ）に示す容量−部分
分極形成電圧(Cp-Vp) 特性がセルへの電圧印加方向によ
り非対称となる場合、非選択セルへの印加電圧が、たと
え、１／３Ｖｗであっても電圧印加方向により破壊され
る恐れがある。ここで容量−部分分極形成電圧特性と
は、飽和分極状態にある強誘電体キャパシタに逆方向の
電圧を印加して、部分分極状態を形成した後に測定され
る容量と形成電圧との関係を意味している。強誘電体キ
ャパシタの分極−電圧(P-V) ヒステリシス特性と、容量
−部分分極形成電圧(Cp-Vp) 特性とは相関関係があり、
Ｐ−Ｖ特性が非対称な時には、Cp-Vp 特性も電圧印加方
向により非対称となる。そこで本発明は、高集積度に好
適し、クロストークを軽減して情報の書込み・読出し可
能な強誘電体メモリ装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明は上記目的を達成
するために、平行に配列した複数のストライプ状電極か
らなる第１のストライプ電極と、この第１のストライプ
電極の配列面に対して、その配列面を平行に離間して、
且つ、この第１のストライプ電極の配列方向に対してそ
の配列方を直行して、複数のストライプ状電極を平行に
配列してなる第２のストライプ電極と、前記第１と第２
のストライプ電極の交叉部の両電極間に配置された強誘
電体薄膜とからなる、メモリセルをマトリックス状に配
置した強誘電体メモリと、この強誘電体メモリのメモリ
セルに選択的に情報の書込み若しくは読出しを行う駆動
手段とを有する強誘電体メモリ装置において、前記強誘
電体薄膜は、その分極−電極(P-V) ヒステリシス特性が
非対称であり、前記駆動手段は、前記第１のストライプ
電極内及び第２のストライプ電極内のストライプ状電極
を指定して所望のメモリセルを選択するメモリセル選択
手段と、前記第１のストライプ電極内の指定されたスト
ライプ状電極に電圧Ｖを印加して、この第１のストライ
プ電極内の非指定のストライプ状電極に電圧Ｖ／ｎ（ｎ
は有限の実数であり、２＜ｎ＜３またはｎ＞３の範囲に
ある）を印加し、前記第２のストライプ電極内の指定さ
れたストライプ状電極に電圧０(V) を印加して、 この
第２のストライプ電極内の非指定のストライプ状電極に
電圧（ｎ−１）Ｖ／ｎを印加する印加電圧制御手段とを
有する誘電体メモリ装置を提供する。

【００１４】このような本発明の強誘電体メモリ装置に
より、強誘電体膜を第１、第２ストライプ電極で直交し
て挟むメモリセルが単純マトリックスに配置される強誘
電体メモリ装置であり、第１、第２ストライプ電極内の
任意の電極を指定して所望記憶セルを選択した後に、第
１ストライプ電極の指定した電極に大きさＶの電圧を印
加し、非指定の電極にはＶ／ｎ（ｎは実数）を印加し、
指定した第２ストライプ電極には０（ｖ）を印加し、非
指定の電極には（ｎ−１）Ｖ／ｎを印加することによ
り、所望のセルに対して選択的にデータの書込み若しく
は読出しを行う。

【００１５】従って、各非選択セルに印加される電圧を
不均等にし、非選択セルＣｙ，Ｃｘに下部電極方向もし
くは上部電極方向より電圧印加されて破壊される破壊量
と、非選択セルＣｘｙに上部電極方向もしくは下部電極
方向より電圧印加されて破壊される破壊量とを同量に近
づけることにより、マトリックスセル全体としては非選
択セルの破壊量が減少される。

【００１６】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。図２には、本発明の強
誘電体メモリ装置を説明するにあたり、用いる強誘電体
メモリ装置のメモリリセルの断面構造を示し、概略につ
いて説明する。

【００１７】この強誘電体メモリ装置において、白金等
からなる上部，下部電極１，２で挾持した、例えばＳｒ
Ｂｉ₂ Ｔａ₂ Ｏ₉ からなる強誘電体薄膜３は、双方の電
極から電圧が印加されると、その印加電圧に対して分極
量が非線形に変化し、図３に示されるようなヒステリシ
ス特性（実測データ）を有する。このヒステリシス特性
は、通常１ｋＨｚ程度の連続正弦波、又は三角波を用い
て測定され、Ｐｒ１，Ｐｒ２を残留分極量、Ｖｃ１′，
Ｖｃ２′を抗電圧と称している。前記正側の抗電圧Ｖｃ
１′の絶対値と、負側の抗電圧Ｖｃ２′の絶対値は、一
致せず、微量ではあるがヒステリシス特性は非対称とな
っている。

【００１８】一対の電極で強誘電体薄膜３を挾持した強
誘電体セル４を作成するプロセスを以下に示す。ここで
は、いわゆるＭＯＤ法と呼ばれる湿式塗布法を用いて、
前述したＳｒＢｉ₂ Ｔａ₂ Ｏ₉ からなる強誘電体薄膜３
を用いた強誘電体セル４を形成する場合について詳述す
る。

【００１９】まず、前駆体溶液として、Ｓｒ、Ｂｉ、Ｔ
ａの各エチルヘキサン酸塩のキシレン溶液を用いて、Ｂ
ｉを化学量論比に対して、１０％過剰に添加する。そし
て塗布濃度を０．１５Ｍとし、振り切り速度２０００ｒ
ｐｍで２０００オングストームの白金からなる下部電極
１を設けたシリコン基板上に成膜した。

【００２０】その後、塗膜の乾燥を２５０℃で５分間行
い、さらに、アニール装置を用いて、１２５℃／秒の昇
温速度で８００℃まで加熱し、酸素雰囲気中で３０秒間
の急速昇温ベークを施す。塗布成膜からベークまでの工
程を３回繰り返して多層膜とし、酸素気流中で８００
℃、６０分間のアニールを行う。その結果、膜厚２４０
０オングストームのＳｒＢｉ₂ Ｔａ₂ Ｏ₉ 膜厚を得た。

【００２１】続いて、膜厚２０００オングストームの上
部白金からなる上部電極２を強誘電体薄膜３上にスパッ
タ成膜し、イオンミルを用いてエッチングを行い、最後
に基板全体を酸素気流中で８００℃、３０分間の２次ア
ニールを行って、強誘電体メモリセル４を形成する。こ
の製造工程により、強誘電体メモリセルが単純マトリッ
クス状に配置された強誘電体メモリセルアレイが構成さ
れる。

【００２２】前述した製造工程においてはＭＯＤ法を用
いたが、強誘電体薄膜は、スパッタリング等の物理的蒸
着法（ＰＶＤ）、あるいは、ＭＯＣＶＤ等の化学的気相
成長法でも同様に形成することができる。

【００２３】なお、下部電極１、強誘電体薄膜３及び上
部電極２は、熱処理プロセスを包含しながら積層するた
め、種々の原因例えば、プラズマや熱に晒されて接合す
る各層の界面に結晶欠陥が生じる等により、各層間の界
面若しくは、その近辺の電気的物性に影響を与え、特定
の電気特性が非対称になる場合がある。但し、前述した
理由は、解釈とされる内の１つである。

【００２４】また、このヒステリシス特性の非対称性
は、ＳｒＢｉ₂ Ｔａ₂ Ｏ₉ 強誘電体薄膜３固有のもので
はなく、例えば、強誘電体材料として公知なＰＺＴ膜で
も同様に生じている。

【００２５】図４には、単一パルスを印加した場合の分
極破壊量ΔＰと印加パルスの大きさＶａとの関係を示
す。この図は、ＳｒＢｉ₂ Ｔａ₂ Ｏ₉ の強誘電体薄膜３
に対する実測データである。ここで、分極破壊量ΔＰと
は、Ｖａなる大きさのパルスを印加することで、強誘電
体薄膜３の分極量がどれだけ変化したか、すなわち破壊
したかを表現する。

【００２６】また図４中では抗電圧Ｖｃで定義される
が、連続波を印加しながら評価された図３と、単一パル
スを印加しながら評価された図４とで示される抗電圧
は、一般に異なり、Ｖｃ≠Ｖｃ′である。

【００２７】図中、［Ｉ］領域は、その領域の大きさの
電圧を有するパルスが印加されても、第１の方向に分極
設定された分極状態から変化しない領域である。本実施
形態において、第１の分極状態とは、図３中、原点に対
して負の方向、ア点とする。そして、ディジタルデータ
の“０”と定義する。この第１の分極状態は、一方の記
憶状態である部分分極状態との読出しマージンを考える
と、その両者間で電気的特性にできるだけ差を持たせて
おいた方が良く、第１の分極状態は、完全分極させた状
態とする方が好ましいが、逆に言えば、読出しマージン
が、データ“１”，“０”を判別できる量を確保できれ
ば、完全分極状態でなくとも良い。

【００２８】一方、部分分極状態を“１”と定義する。
これは説明を容易にするために定義するものであり、
“１”，“０”を逆に定義しても、実施するにあたって
何等支障はない。

【００２９】また図中、[III] 領域は、第１の分極状態
が、印加パルスにより第２の分極状態に反転させられた
状態を有する領域である。第１の分極状態を図３中、ア
点で定義していることから、第２の分極状態とは原点に
対して正側の例えば、イ点となる。［II］領域は、部分
分極状態の領域を示している。この部分分極とは、第１
の分極と第２の分極との混合状態、すなわち、極性の異
なる分極状態のドメインが混在した状態にある分極状態
である。

【００３０】以上説明したように、この部分分極は、負
の方向を有する第１のパルスにより強誘電体薄膜３の分
極状態を第１の分極状態に設定し、次に正の方向を有す
る第２のパルスを印加することで形成できる。

【００３１】次に図４は、ＳｒＢｉ₂ Ｔａ₂ Ｏ₉ 強誘電
体薄膜３に対する実測データを示しているが、実際に、
強誘電体薄膜３の抗電圧Ｖｃの２倍〜２．５倍の大きさ
を有するパルスを印加することで、ΔＰ＝１となり、分
極は完全に破壊される。すなわち、分極を完全反転させ
ることができる。

【００３２】従って、強誘電体薄膜３の抗電圧Ｖｃの２
倍〜２．５倍の大きさを有する負の第１のパルスを印加
し、負の方向に強誘電体薄膜３の分極状態を第１の分極
状態にセットし、次に、強誘電体薄膜３の抗電圧Ｖｃの
０．３倍〜２倍の大きさを有する正の第２のパルスを印
加することで部分分極状態を形成することができる。

【００３３】この部分分極状態は、極めて安定に存在す
る事を確認している。しかし、図５，図６に示した部分
分極形成電圧Ｖｐに対する容量値Ｃｐは、程度の差はあ
れ、図示されているように常に非対称になることを確認
している。この原因は、確定的ではないが、前述したよ
うに強誘電体薄膜３を下部電極１、強誘電体薄膜３、上
部電極２と熱処理プロセスを包含しながら積層されてい
くため、下部電極１と強誘電体薄膜３と上部電極２との
界面における、若しくはその近辺の電気的物性が異な
り、Ｃｐ−Ｖｐ特性が非対称になると予想される。

【００３４】同一の強誘電体セル４に対して、図５は、
上部電極２側に電圧を印加し、下部電極１側から信号を
読出した場合、図６は、反対に、下部電極１側に電圧を
印加し、上部電極２側から信号を読出した場合である
が、非対称であることから、そのままではカーブは一致
しない。但し、部分分極状態での容量Ｃｐの極大値Ｃｐ
ｍａｘは、ほぼ一致している。また、勿論、同一セルの
電気的特性であることから、下部電極１、上部電極２
と、電極を逆にすることで、一致することは言うまでも
ない。

【００３５】従って、第１の分極状態、すなわち、
“０”を設定する際、上部電極２側に分極させるか、あ
るいは、下部電極１側に分極させるかで、第１の分極状
態の容量値Ｃｏは異なる。例えば、図５，図６中で、Ｘ
点を“０”、Ｙ点を“１”とすると、“１”，“０”で
の容量値差ΔＣは、５％程度である。一方、Ｚ点を
“０”、Ｙ点を“１”とすると、“１”，“０”での容
量値差は１０％程度と、倍になる。これは、ＳｒＢｉ₂
Ｔａ₂ Ｏ₉ 強誘電体薄膜３固有ではない。例えば、強誘
電体材料として公知なＰＺＴでも同様である。

【００３６】図１には、本発明の実施形態として、強誘
電体セル４を単純マトリックス構成メモリ装置の構成を
示し、その作用について説明する。この強誘電体メモリ
装置は、互いに交差する方向でストライプ状の上部電極
となる第２ストライプ電極１９及び、ストライプ状の下
部電極となる第１ストライプ電極１８が強誘電体薄膜３
を挟み構成される強誘電体メモリセルアレイ２０を用い
る。このセルアレイ２０には、それぞれの電極に接続し
セルの選択を行うセル選択回路２３ａ，２３ｂと、それ
らに接続する電圧分配回路３３と、該電圧分配回路３３
を制御するｎ制御回路３４が設けられる。さらに前記セ
ル選択回路２３ａは、切替えスイッチ２８を介して、第
１，第２，第３のパルス送出回路２５．２６．２７に接
続される。また、前記セル選択回路２３ｂは、切替えス
イッチ２９を介して、データの読出し回路３２、データ
の書込み回路３１及び、分極設定回路３０に接続され
る。

【００３７】次に強誘電体メモリ装置の読出し動作につ
いて説明する。ここで、上部電極及び下部電極は、どち
らが第１ストライプ電極１８若しくは、第２ストライプ
電極１９であっても良いが、前述したように飽和分極状
態の容量と部分分極の容量の容量値差ΔＣが大きいほ
ど、読出しマージンが大きくなり、Ｓ／Ｎの良い読出し
ができ、第１の分極状態“０”を設定する際、２つの飽
和分極状態のうち、飽和状態時の容量値が小さい飽和分
極状態を前記第１の分極状態とする。

【００３８】また、容量Ｃ₀ と容量Ｃ₁ との容量差が大
きくなるように電圧印加方向を決定する。本実施の形態
では、第１のストライプ電極１８より電圧印加したと
き、容量Ｃ₀ が最も小さくなり、また、容量Ｃ₀ と容量
Ｃ₁ との容量差が最も大きくなるよう構成している。こ
れにより、読出しマージンを大きくとることができ、Ｓ
／Ｎが良い読出しを行なえる。

【００３９】次に本強誘電体メモリ装置の書込み動作に
ついて説明する。まず、第１の分極状態なるようにセッ
トする。この場合、セル選択回路２３により１つの所望
のセル２１を選択し、第１のパルスを送出する第１のパ
ルス送出回路２５から、選択したセル２１にのみ第１の
パルスを印加する。次に、切替えスイッチ２８を切替え
て、第２のパルスを送出する第２のパルス送出回路２６
により、選択したメモリセルにだけ第２のパルスを印加
する。

【００４０】しかし、図示するような単純マトリックス
構成の場合、選択したメモリセル２１にだけ電圧を印加
することは容易ではない。何故なら、隣接セルとの相互
干渉（クロストーク）により選択したセルに電圧を印加
するとした場合、非選択セルにも何らかの電圧が印加さ
れてしまう。

【００４１】例えば、図７を参照して説明すると、容量
Ｃをｍ×ｍマトリックスに構成し、Ｃij４０を選択し、
Ｖａなる大きさの電圧を印加した場合、非選択セル４
０′をも含めた各セルには、図８に示すような電圧値が
印加される。このような電圧が印加されることによっ
て、選択されない非選択セル４０′の分極状態をも変え
てしまう。

【００４２】このような分極状態を変化させないように
本実施形態では、以下に述べるような手法により書き込
み・読出しを行う。まず、第１の分極状態にセットする
分極設定は、切替えスイッチ２８により、第１のパルス
送出回路２５に切り替え、セル選択回路２３により全て
のＸラインの第１ストライプ電極１８を選択し、また、
Ｙラインの第２ストライプ電極１９も同様にセル選択回
路２３により全て選択し、切り替えスイッチ２９を分極
設定回路３０側に切り替え、第１のパルスを全セルに印
加する。このような電圧印加により全セルが第１の分極
状態に設定される。

【００４３】次に、部分分極状態にセットする書き込み
は、切替えスイッチ２８により第２のパルス送出回路２
６に選択し、切替えスイッチ２９により書き込み回路３
１を選択する。

【００４４】そして、電圧分配回路３３とセル選択回路
２３により、以下のように電圧印加を行う。例えば、Ｘ
ラインの選択された第１ストライプ電極１８にＶｗ、非
選択の全第１ストライプ電極１８′にＶｗ／ｎ、Ｙライ
ンの選択された第２ストライプ電極１９に０（ｖ）、非
選択の全第２ストライプ電極１９′を（ｎ−１）Ｖｗ／
ｎなる電位を印加する。ｎの値は、電圧分配回路３３に
設けられたｎ制御回路３４により設定される。この時の
簡易等価回路を図８に示す。

【００４５】図８に示すＣｓは選択セルであり、Ｃｙは
Ｘラインの選択された第１ストライプ電極と、Ｙライン
の非選択の第２ストライプ電極に接続する非選択セルで
あり、ＣｘはＹラインの選択された第２ストライプ電極
と、Ｘラインの非選択の第１ストライプ電極に接続する
非選択セルＣｘｙは、Ｘラインの非選択の第１ストライ
プ電極と、Ｙラインの非選択の第２ストライプ電極に接
続する非選択セルである。また、＊印は図１に示したス
トライプ電極に挾持されたセルキャパシタの下部電極側
の電極を示している。

【００４６】このように、選択セルＣｓには下部電極方
向より電圧Ｖｗが印加されたことによりデータの書き込
みが行われる。Ｘラインの選択された第１ストライプ電
極と、Ｙラインの非選択の第２ストライプ電極に接続す
る非選択セルＣｙ、及びＹラインの選択された第２スト
ライプ電極と、Ｘラインの非選択の第１ストライプ電極
に接続する非選択セルＣｘには、下部電極方向より電圧
Ｖｗ／ｎが印加される。

【００４７】また、Ｘラインの非選択の第１ストライプ
電極と、Ｙラインの非選択の第２ストライプ電極に接続
する非選択セルＣｘｙには、上部電極方向より電圧（ｎ
−２）Ｖｗ／ｎが印加される。

【００４８】ここで、各非選択セルに印加される電圧が
均等になるようｎ＝３としたとき、前述したように非選
択セルＣｙ及びＣｘには、下部電極方向より１／３Ｖｗ
が印加されるため、該セルの分極状態は殆ど変化しない
が、非選択セルＣxyには上部電極方向より１／３Ｖｗが
印加されるため、非選択セルＣｙ、Ｃｘと比較して、該
セルの分極状態に変化が生じる、即ち、破壊される。

【００４９】このように、非選択セルによって非破壊性
に不均等が生じるためマトリックスセル全体としては、
非選択セルの破壊量が大きくなる。そこで本発明の実施
の形態において、ｎの値をｎ≠３とし、各非選択セルに
印加される電圧を不均等にする。ｎの値は非選択セルＣ
ｙ、Ｃｘにａ方向より電圧印加されて破壊される破壊量
と、非選択セルＣxyにａ方向とは反対のｂ方向より電圧
印加されて破壊される破壊量とが同量となるようにｎの
値をｎ制御回路３４により設定する。ここでねａ方向、
ｂ方向とは、例えば下部電極から上部電極の方向をａ方
向とし、その反対方向をｂ方向としてもよいし、両者の
方向を入れ替えてもよい。

【００５０】本実施例の形態においては、第１の分極状
態即ち、“０”を設定する際、２つの飽和分極状態のう
ち、飽和状態時の容量値Ｃ₀ が小さい飽和分極状態を前
記第１の分極状態としている。また、Ｃ₀ が最も小さく
なる方向より電圧印加が行われるよう構成している。本
実施の形態では第１のストライプ電極１８より電圧印加
したとき、容量Ｃ₀ が最も小さくなるよう構成してい
る。よって、ｎの値は、 ２＜ｎ＜３ の範囲で設定することにより非選択セルＣｙ，Ｃｘ，Ｃ
xyに印加される電圧を Ｖ（Ｃｙ）＝Ｖ（Ｃｘ）＞Ｖ（Ｃxy） とし、非選択セルの破壊量をほぼ同量となるようにする
ことができる。

【００５１】従って、Ｃｙ，Ｃｘの分極状態の破壊量
は、ｎ＝１／３と比べて微量増えるが、Ｃxyの分極状態
の破壊量は、ｎ＝１／３と比べて減少するため、マトリ
ックスセル全体としては、非選択セルの破壊量を極力減
少させ、非破壊性を実現することができる。即ち、非選
択セルの分極状態を変化させず、選択されたセル２１に
は、第２のパルスの大きさＶｗが印加され、意図した部
分分極状態に分極状態が設定される。即ち、非選択セル
に対して非破壊でデータの書き込みが行える。この動作
をシーケンシャルに行い、全セル中、部分分極状態に設
定したいセルを部分分極状態にセットすることで書き込
み動作が終了する。

【００５２】前述した書き込みと同様に、例えば、読出
しのための第３のパルスを以下のように印加する。ま
ず、切替えスイッチ２８を切り替えて、第３のパルス送
出回路２７を選択する。そして切替えスイッチ２９を切
り替えて、読み出し回路３２を選択する。電圧分配回路
３３とセル選択回路２３により、例えば、Ｘラインの選
択された第１ストライプ電極１８にＶｒ、非選択の全第
１ストライプ電極１８′にＶｒ／ｎ、Ｙラインの選択さ
れた第２ストライプ電極１９に０（ｖ）、非選択の全第
２ストライプ電極１９′を（ｎ−１）Ｖｒ／ｎなる電圧
を印加することにより選択セルＣｓには、ａ方向よりＶ
ｒ、非選択セルＣｙ，Ｃｘにはａ方向よりＶｒ／ｎ、非
選択セルＣxyにはｂ方向より（ｎ−２）Ｖｒ／ｎが印加
される。

【００５３】従って非選択セルには、Ｖｒ／ｎ若しく
は、（ｎ−２）Ｖｒ／ｎと非常に小さな電圧しか印加さ
れることはなく、非選択セルからの信号量は非常に小さ
く、読出し回路３３に流入する情報は、主に、選択した
セル２１からのものであり、“０”、“１”の判別する
ことができる。

【００５４】勿論、Ｃｐ−Ｖｐ特性が対称であるなら
ば、書き込み時ｎ＝１／３とし、各非選択セルへの印加
電圧をＶｗ／３と均等にする事によってマトリックスセ
ル２０全体としては、非選択セルの破壊量を最小限にす
ることができ、同様に読み出し時破壊量を最小限にする
ことができる。

【００５５】ところで、第１の分極状態即ち、“０”を
設定する際、２つの飽和分極状態のうち、飽和状態時の
容量値が大きい飽和分極状態を前記第１の分極状態とし
たとき、また、前記第１の分極状態の容量値Ｃ₀ と前記
部分分極状態の容量値Ｃ₁ との容量差が小さくなるよう
に前記第１のパルスと、前記第１のパルスとは逆極性の
前記第２のパルスの印加方向を決定、構成したとき、つ
まり、強誘電体薄膜３の上部電極が第１ストライプ電極
１８に、および、下部電極が、第２ストライプ電極１９
とで構成する場合には、ｎの値は、 ∞＞ｎ＞３ の範囲で設定することにより非選択セルＣｙ，Ｃｘ，Ｃ
xyに印加される電圧を、 Ｖ（Ｃｙ）＝Ｖ（Ｃｘ）＜Ｖ（Ｃxy） とすることができ、非選択セルの破壊量を同量となるよ
うにすることができ、マトリックスセル全体としては、
非選択セルの破壊量を極力減少させ非破壊性を増すこと
ができる。

【００５６】そして、データの書き込み時に印加される
第２のパルスの波形は、第１ストライプ電極と第２スト
ライプ電極、また図示されていない配線による抵抗分
Ｒ、容量分Ｃで決められる時定数よりも遅い立ち上がり
時刻ｔｒを有するパルスとする。即ち、 ｔｒ≧ＲＣ とする。これにより図９に示すように選択セルに印加さ
れる電圧は、正しく大きさＶｗの電圧を印加する事がで
き、少なくともオーバーシュート、リンギング等による
過剰電圧印加が防止することができ、正しく“１”状態
を書き込むことができる。

【００５７】以上の実施例に基づいて説明したが、本明
細書には、以下のような発明も含まれる。 （１） 平行に配列した複数のストライプ状電極からな
る第１のストライプ電極と、この第１のストライプ電極
の配列面に対して、その配列面を平行に離間して、且
つ、この第１のストライプ電極の配列方向に対してその
配列方を直行して、複数のストライプ状電極を平行に配
列してなる第２のストライプ電極と、前記第１と第２の
ストライプ電極の交叉部の両電極間に配置された強誘電
体薄膜とからなる、メモリセルをマトリックス状に配置
した強誘電体メモリと、この強誘電体メモリのメモリセ
ルに選択的に情報の書込み若しくは読出しを行う駆動手
段とを有する強誘電体メモリ装置において、前記強誘電
体薄膜は、その分極−電極(P-V) ヒステリシス特性が非
対称であり、前記駆動手段は、前記第１のストライプ電
極内及び第２のストライプ電極内のストライプ状電極を
指定して所望のメモリセルを選択するメモリセル選択手
段と、前記第１のストライプ電極内の指定されたストラ
イプ状電極に電圧Ｖを印加して、この第１のストライプ
電極内の非指定のストライプ状電極に電圧Ｖ／ｎ（ｎは
有限の実数であり、２＜ｎ＜３またはｎ＞３の範囲にあ
る）を印加し、前記第２のストライプ電極内の指定され
たストライプ状電極に電圧０(v) を印加して、該第２の
ストライプ電極内の非指定のストライプ状電極に電圧
（ｎ−１）Ｖ／ｎを印加する印加電圧制御手段とを有す
ることを特徴とする強誘電体メモリ装置。

【００５８】この発明によれば、非指定のストライプ状
電極に印加される電圧が第１のストライプ電極と第２の
ストライプ電極との間で不均等にして、非選択セルＣ
ｘ，Ｃｙに電圧印加されて破壊される破壊量と非選択セ
ルＣxyに逆方向に電圧印加されて破壊される量とほぼ同
量に近づけることが可能となり、非選択セル全体の破壊
量をほぼ最小限に減少させ、クロストークを軽減でき
る。

【００５９】この発明が適用できる実施形態は、前述し
た実施の形態のほかに、部分分極状態を用いないで強誘
電体メモリに情報の書き込みと読出しを行うほかの形態
の強誘電体メモリ装置にも適用することができ、クロス
トーク軽減効果が得られる。

【００６０】（２） 前記（１）項記載の強誘電体メモ
リ装置において、前記駆動手段は、さらに、前記強誘電
体メモリの全てのメモリセルに強誘電体薄膜の抗電圧Ｖ
ｃ以上の電圧Ｖｅを印加して強誘電体薄膜における極性
の異なる２つの飽和分極状態のうちのいずれか一方の飽
和分極状態に設定する第１のパルス印加手段を有し、前
記印加電圧制御手段における電圧Ｖは、前記電圧Ｖｅと
は逆極性であり、かつ強誘電体薄膜内に極性の異なる分
極状態のドメインが混在した部分分極状態を形成する電
圧Ｖｗに設定されており、前記第１のパルス印加手段に
より全メモリセルを一方の飽和分極状態である第１の分
極状態にした後に、前記メモリセル択手段により選択さ
れたメモリセルを、前記印加電圧制御手段により電圧Ｖ
ｗの第２のパルスを印加して部分分極状態である第２の
分極状態とすることとにより、飽和分極状態と部分分極
状態の２つの記憶状態により情報を書き込むように構成
したことを特徴とする強誘電体メモリ装置。

【００６１】この発明が適用される実施形態は、発明の
実施形態の項に記載した実施形態が該当している。飽和
分極状態と部分分極状態の２つの分極状態により情報を
書き込んだ強誘電体メモリは、低電位で各メモリセルの
容量を読みとることにより、書き込んだ情報を破壊しな
いで情報を読みとる非破壊読み出しが可能である。しか
し、飽和分極状態と部分分極状態の２つの分極状態の容
量差は、一般に２０％前後と小さいので、前記（１）項
記載の発明を適用して情報記録時における非選択セルの
情報の破壊を低減することにより、この情報記録方式に
おける非破壊読み出しが有効に実現できる。

【００６２】（３） 前記（２）項記載の強誘電体メモ
リ装置において、前記強誘電体薄膜における極性の異な
る２つの飽和分極状態のうち、容量値が小さい方の極性
の飽和分極状態が前記第１の分極状態となるように前記
第１のパルス印加手段の極性が設定されており、前記印
加電圧制御手段におけるｎの値が２＜ｎ＜３の範囲に設
定されていることを特徴とする強誘電体メモリ装置。

【００６３】この発明によれば、図５、図６に示すよう
に、部分分極状態の容量値は、極性の異なる２つの飽和
分極状態の容量値より大きいので、容量値の小さい方の
極性の飽和分極状態を第１の分極状態とすることによ
り、飽和分極状態での容量値Ｃ０と部分分極状態の容量
値Ｃ１との容量値差ΔＣが大きくなるので、読み出しマ
ージンが大きくなる。また、ｎの値を２＜ｎ＜３の範囲
に設定することにより、非選択セルＣｘ，Ｃｙ，Ｃxyに
印加される電圧を、Ｖ（Ｃｘ）＝Ｖ（Ｃｙ）＞Ｖ（Ｃx
y）とすることができ、非選択セル全体の破壊量をほぼ
最小限に減少させ、クロストークを軽減できる。これら
の相乗効果により、Ｓ／Ｎのよい読み出しが可能とな
る。

【００６４】（４） 前記（２）項記載の強誘電体メモ
リ装置において、前記強誘電体薄膜における極性の異な
る２つの飽和分極状態のうち、容量値が大きい方の極性
の飽和分極状態が前記第１の分極状態となるように前記
第１のパルス印加手段の極性が設定されており、前記印
加電圧制御手段におけるｎの値がｎ＞３の範囲に設定さ
れていることを特徴とする強誘電体メモリ装置。

【００６５】この発明によれば、容量値が大きい方の極
性の飽和分極状態を第１の分極状態とすることにより、
部分分極状態との容量差、すなわち、読み出しマージン
が小さくなる場合においても、ｎの値をｎ＞３の範囲に
設定することにより、非選択セルＣｘ，Ｃｙ，Ｃｘｙに
印加される電圧を、Ｖ（Ｃｘ）＝Ｖ（Ｃｙ）＞Ｖ（Ｃx
y）とすることができ、非選択セル全体の破壊量をほぼ
最小限に減少させ、クロストークを軽減できる。

【００６６】（５） 前記（３）項記載の強誘電体メモ
リ装置において、前記強誘電体薄膜における前記第１の
分極状態の容量値Ｃ０と前記第２の分極状態の容量値Ｃ
１との容量値差が大きくなるように、前記第１のパルス
及び前記第２のパルスの電圧印加方向が設定されいてる
ことを特徴とする強誘電体メモリ装置。

【００６７】この発明によれば、図５、図６に示すよう
に、部分分極状態の容量値と極性の異なる２つの飽和分
極状態の容量値との差は、印加電圧の方向により異なる
ので、飽和分極状態により異なるので、飽和分極状態で
の容量値Ｃ０と部分分極状態の容量値Ｃ１との容量値差
ΔＣが大きくなるので、電圧の印加方向を設定すること
により、読み出しマージンをより大きくすることがで
き、Ｓ／Ｎのよい読み出しが可能となる。

【００６８】（６） 前記（２），（３），（４）また
は（５）項のいずれか１つに記載の強誘電体メモリ装置
において、さらに、前記強誘電体メモリのメモリセルに
記録された情報を読み出すための第３のパルス印加手段
を有し、この第３のパルスの電圧Ｖｒが｜Ｖｒ｜＜｜Ｖ
ｗ｜の範囲に設定されていることを特徴とする強誘電体
メモリ装置。

【００６９】この発明によれば、メモリセルに飽和分極
状態と部分分極状態の２つの分極状態により情報を書き
込んだ強誘電体メモリは、部分分極形成電圧Ｖｗより低
電位の電圧Ｖｒで各メモリセルの容量を読みとることに
より、書き込んだ情報を破壊しないで情報を読み取る非
破壊読み出しが可能となる。

【００７０】（７） 上記強誘電体メモリにおいて、前
記（１），（２），（３），（４），（５）または
（６）項のいずれか１つに記載の強誘電体メモリ装置に
おいて、前記印加電圧制御手段による第２のパルス立ち
上がり時刻ｔｒが第１及び第２のストライプ電気極、こ
れらの電極と電圧印加手段との間の配線部分における抵
抗分をＲ、容量をＣとして時、 ｔｒ≧ＲＣ の範囲に設定されていることを特徴とする強誘電体メモ
リ装置。

【００７１】この発明によれば、第２の張る留守の立ち
上がり時刻ｔｒを、第１及び第２のストライプ電極やこ
れらの電極と電圧印加手段との配線部分における抵抗分
Ｒと容量分Ｃにより生じる時定数ＲＣよりも遅くするこ
とで、選択セルにオーバーシュート、リンギングなどに
よる過剰電圧が印加されることを防止でき、選択セルに
正確に電圧Ｖｗを印加することにより、部分分極滋養体
を最適に形成することができる。

【００７２】（８） 互いに交差する方向でストライプ
状の上部電極となる第２ストライプ電極、ストライプ状
の下部電極となる第１ストライプ電極が強誘電体薄膜を
挟み形成されるメモリセルが単純マトリックスに配置さ
れて構成される強誘電体メモリセルアレイと、前記第１
ストライプ電極に設けられ、任意のメモリセル列の選択
を行う第１のセル選択回路と、前記第２ストライプ電極
に設けられ、任意のメモリセル行の選択を行う第２のセ
ル選択回路と、前記第１，第２のセル選択回路にそれぞ
れ任意の電圧に分配し出力する電圧分配回路と、前記電
圧分配回路を制御するｎ制御回路と、前記第１のセル選
択回路に第１の切替えスイッチを介して、消去用のパル
ス、書込み用のパルス若しくは書込み用パルスのいずれ
か１つをそれぞれ出力する第１，第２，第３のパルス送
出回路と、前記第２のセル選択回路に第２の切替えスイ
ッチを介して接続されるデータの読出し回路、データの
書込み回路及び、分極設定回路と、を具備することを特
徴とする強誘電体メモリ装置。

【００７３】

【発明の効果】以上詳述したように本発明によれば、高
集積度に好適し、クロストークを軽減して情報の書込み
・読出しを行うことが可能な強誘電体メモリ装置及びそ
の駆動法を提供することができる。

【図面の簡単な説明】

【図１】本発明による強誘電体メモリ装置及びその駆動
法の実施形態としての強誘電体メモリ装置の構成を示す
図である。

【図２】本発明による実施形態に用いる強誘電体メモリ
の断面構造を示す図である。

【図３】図２に示した強誘電体メモリの強誘電体薄膜Ｓ
ｒＢｉ₂ Ｔａ₂ Ｏ₉ のヒステリシス特性を示す図であ
る。

【図４】分極破壊量ΔＰと印加パルスの大きさＶａとの
関係を示す図である。

【図５】上部電極から電圧を印加した場合の強誘電体薄
膜ＳｒＢｉ₂ Ｔａ₂ Ｏ₉ の容量値Ｃｐと部分分極形成電
圧Ｖｐとの関係を示す図である。

【図６】下部電極から電圧を印加した場合の強誘電体薄
膜ＳｒＢｉ₂ Ｔａ₂ Ｏ₉ の容量値Ｃｐと部分分極形成電
圧Ｖｐとの関係を示す図である。

【図７】ｍ×ｍ単純マトリックスメモリのセル構成にお
けるセルと印加される電圧との関係を説明するための図
である。

【図８】データ書込み時のマトリックスメモリ回路の簡
易等価回路を示す図である。

【図９】選択セルへ印加される電圧の波形を示す図であ
る。

【図１０】従来の強誘電体メモリの構成を示す図であ
る。

【図１１】従来の強誘電体メモリの構成を示す図であ
る。

【図１２】図１２（ａ）は強誘電体メモリのヒステリシ
ス特性を示す図、図１２（ｂ）は部分分極形成電圧と容
量との関係を示す図である。

【符号の説明】

１…下部電極、２…上部電極、３…強誘電体薄膜、４…
強誘電体セル、１８…第１ストライプ電極、１９…第２
ストライプ電極、２０…強誘電体メモリセルアレイ、２
１…メモリセル、２３ａ，２３ｂ…セル選択回路、２４
…、２５…第１のパルス送出回路、２６…第２のパルス
送出回路、２７…第３のパルス送出回路、２８，２９…
切替えスイッチ、３０…分極設定回路、３１…書込み回
路、３２…読出し回路、３３…電圧分配回路、３４…ｎ
制御回路。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成８年２月２６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】変更

【補正内容】

【００１３】

【課題を解決するための手段】本発明は上記目的を達成
するために、平行に配列した複数のストライプ状電極か
らなる第１のストライプ電極と、この第１のストライプ
電極の配列面に対して、その配列面を平行に離間して、
且つ、この第１のストライプ電極の配列方向に対してそ
の配列方を直行して、複数のストライプ状電極を平行に
配列してなる第２のストライプ電極と、前記第１と第２
のストライプ電極の交叉部の両電極間に配置された強誘
電体薄膜とからなる、メモリセルをマトリックス状に配
置した強誘電体メモリと、この強誘電体メモリのメモリ
セルに選択的に情報の書込み若しくは読出しを行う駆動
手段とを有する強誘電体メモリ装置において、前記強誘
電体薄膜は、その分極−電圧(P-V) ヒステリシス特性が
非対称であり、前記駆動手段は、前記第１のストライプ
電極内及び第２のストライプ電極内のストライプ状電極
を指定して所望のメモリセルを選択するメモリセル選択
手段と、前記第１のストライプ電極内の指定されたスト
ライプ状電極に電圧Ｖを印加して、この第１のストライ
プ電極内の非指定のストライプ状電極に電圧Ｖ／ｎ（ｎ
は有限の実数であり、２＜ｎ＜３またはｎ＞３の範囲に
ある）を印加し、前記第２のストライプ電極内の指定さ
れたストライプ状電極に電圧０(V) を印加して、この第
２のストライプ電極内の非指定のストライプ状電極に電
圧（ｎ−１）Ｖ／ｎを印加する印加電圧制御手段とを有
する誘電体メモリ装置を提供する。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００５７

【補正方法】変更

【補正内容】

【００５７】以上の実施例に基づいて説明したが、本明
細書には、以下のような発明も含まれる。 （１） 平行に配列した複数のストライプ状電極からな
る第１のストライプ電極と、この第１のストライプ電極
の配列面に対して、その配列面を平行に離間して、且
つ、この第１のストライプ電極の配列方向に対してその
配列方を直行して、複数のストライプ状電極を平行に配
列してなる第２のストライプ電極と、前記第１と第２の
ストライプ電極の交叉部の両電極間に配置された強誘電
体薄膜とからなる、メモリセルをマトリックス状に配置
した強誘電体メモリと、この強誘電体メモリのメモリセ
ルに選択的に情報の書込み若しくは読出しを行う駆動手
段とを有する強誘電体メモリ装置において、前記強誘電
体薄膜は、その分極−電圧(P-V) ヒステリシス特性が非
対称であり、前記駆動手段は、前記第１のストライプ電
極内及び第２のストライプ電極内のストライプ状電極を
指定して所望のメモリセルを選択するメモリセル選択手
段と、前記第１のストライプ電極内の指定されたストラ
イプ状電極に電圧Ｖを印加して、この第１のストライプ
電極内の非指定のストライプ状電極に電圧Ｖ／ｎ（ｎは
有限の実数であり、２＜ｎ＜３またはｎ＞３の範囲にあ
る）を印加し、前記第２のストライプ電極内の指定され
たストライプ状電極に電圧０(v) を印加して、該第２の
ストライプ電極内の非指定のストライプ状電極に電圧
（ｎ−１）Ｖ／ｎを印加する印加電圧制御手段とを有す
ることを特徴とする強誘電体メモリ装置。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 平行に配列した複数のストライプ状電極
   からなる第１のストライプ電極と、この第１のストライ
   プ電極の配列面に対して、その配列面を平行に離間し
   て、且つ、この第１のストライプ電極の配列方向に対し
   てその配列方を直行して、複数のストライプ状電極を平
   行に配列してなる第２のストライプ電極と、前記第１と
   第２のストライプ電極の交叉部の両電極間に配置された
   強誘電体薄膜とからなる、メモリセルをマトリックス状
   に配置した強誘電体メモリと、 この強誘電体メモリのメモリセルに選択的に情報の書込
   み若しくは読出しを行う駆動手段とを有する強誘電体メ
   モリ装置において、 前記強誘電体薄膜は、その分極−電極(P-V) ヒステリシ
   ス特性が非対称であり前記駆動手段は、 前記第１のストライプ電極内及び第２のストライプ電極
   内のストライプ状電極を指定して所望のメモリセルを選
   択するメモリセル選択手段と、 前記第１のストライプ電極内の指定されたストライプ状
   電極に電圧Ｖを印加して、この第１のストライプ電極内
   の非指定のストライプ状電極に電圧Ｖ／ｎ（ｎは有限の
   実数であり、２＜ｎ＜３またはｎ＞３の範囲にある）を
   印加し、前記第２のストライプ電極内の指定されたスト
   ライプ状電極に電圧０(V) を印加して、 この第２のストライプ電極内の非指定のストライプ状電
   極に電圧（ｎ−１）Ｖ／ｎを印加する印加電圧制御手段
   とを具備することを特徴とする強誘電体メモリ装置。
2. 【請求項２】 請求項１記載の強誘電体メモリ装置にお
   いて、 前記駆動手段は、さらに、前記強誘電体メモリの全ての
   メモリセルに強誘電体薄膜の抗電圧Ｖｃ以上の電圧Ｖｅ
   を印加して強誘電体薄膜における極性の異なる２つの飽
   和分極状態のうちのいずれか一方の飽和分極状態に設定
   する第１のパルス印加手段を有し、 前記印加電圧制御手段における電圧Ｖは、前記電圧Ｖｅ
   とは逆極性であり、かつ強誘電体薄膜内に極性の異なる
   分極状態のドメインが混在した部分分極状態を形成する
   電圧Ｖｗに設定されており、 前記第１のパルス印加手段により全メモリセルを一方の
   飽和分極状態である第１の分極状態にした後に、前記メ
   モリセル択手段により選択されたメモリセルを、前記印
   加電圧制御手段により電圧Ｖｗの第２のパルスを印加し
   て部分分極状態である第２の分極状態とすることとによ
   り、飽和分極状態と部分分極状態の２つの記憶状態によ
   り情報を書き込むように構成したことを特徴とする強誘
   電体メモリ装置。
3. 【請求項３】 請求項２記載の強誘電体メモリ装置にお
   いて、 前記強誘電体薄膜における極性の異なる２つの飽和分極
   状態のうち、容量値が小さい方の極性の飽和分極状態が
   前記第１の分極状態となるように前記第１のパルス印加
   手段の極性が設定されており、 前記印加電圧制御手段におけるｎの値が２＜ｎ＜３の範
   囲に設定されていることを特徴とする強誘電体メモリ装
   置。
4. 【請求項４】 請求項２記載の強誘電体メモリ装置にお
   いて、 前記強誘電体薄膜における極性の異なる２つの飽和分極
   状態のうち、容量値が大きい方の極性の飽和分極状態が
   前記第１の分極状態となるように前記第１のパルス印加
   手段の極性が設定されており、 前記印加電圧制御手段におけるｎの値がｎ＞３の範囲に
   設定されていることを特徴とする強誘電体メモリ装置。