JPH09128992A - 動的電力分配切り替えを使用した集積回路メモリ素子構成部品冗長化装置並びに実現方法 - Google Patents

Abstract

(57)【要約】 【課題】性能並びに遅延時間の低下を伴わない、大規模
集積回路内の正規構成要素と冗長構成要素との切り替え
装置並びにその方法を提供する。 【解決手段】正規構成要素と冗長構成要素の選択切り替
えを、時間的遅延並びに論理的条件の組み合わせを必要
とする論理的制御信号の切り替えで行うのではなく、そ
れぞれの出力段への電源供給を直接制御することによっ
て実現する。これにより各種パラメータに依存する論理
信号の組み合わせの必要が無くなり、より高速な切り替
えが実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的に集積回路半
導体素子に係わり、更に詳細には高密度半導体記憶素子
に関する。高密度記憶素子は典型的には冗長構成要素を
含み、これは記憶されているデータ信号の完全性を危う
くしそうな欠陥のある構成要素と置き換えられる。

【０００２】

【従来の技術】集積回路半導体素子の複雑さが増して来
て、一方で同時に含まれる構成要素の密度も増加してき
ているので、欠陥のない素子を製造するという問題はま
すます難しくなってきている。各々の構成要素が規格は
ずれであったり欠陥品である確率は極端に小さいが、各
々の素子が非常に多数の構成要素を含む結果、素子製造
生産性に影響を及ぼし、これは製造工程に於ける商業的
な活力を制限することになる。素子製造工程の生産性を
上げるために、冗長構成要素が欠陥回路構成要素を冗長
回路構成要素で置き換えるための装置と一緒に、各々の
素子の中に含まれるようになってきている。従って、も
しも検査段階の期間にひとつの構成要素に欠陥があるこ
とが発見されると、その欠陥構成要素への電気的経路が
切り離され、等価の冗長構成要素への電気的経路が活か
される。その後、この冗長構成要素はその規格はずれま
たは欠陥構成要素が提供できなかった機能を提供する。

【０００３】例として挙げると、集積回路半導体記憶素
子では、個々の記憶セルは行列配列の中に配置されてい
る。行またはｘ選択装置はメモリセルの行を可能化し、
一方列またはｙ選択装置はその可能化された記憶セル行
に関連した特定の記憶セルに対してアドレス指定または
アクセスを与える。このアドレス指定手法の結果、記憶
セルの配列内の特定記憶セルを、予め選択された（アド
レス）信号グループに応答してアクセスすることが出来
る。行列配列の列の記憶セルに欠陥が発見された時、冗
長記憶セルの列が記憶メモリセルの元のグループと入れ
代わり、そして予め選択された信号グループがその記憶
素子に供給された際にはその冗長列がアクセスされる。

【０００４】図１には関連技術に基づき、正規列並びに
冗長列にアクセスするためのブロック図が示されてい
る。正規列アドレス復号回路１１並びに冗長列アドレス
復号回路１６はアドレス信号グループを有し、これはア
クセス対象である記憶セルを含む列を識別し、そこに供
給される。特定の列を識別し、冗長列アドレス検出回路
１６で生成される信号は冗長列復号器／駆動器装置１７
に供給される。更に、冗長列アドレス検出回路１６は可
能化／不能化信号を冗長列復号器／駆動器装置１７並び
に正規列復号器／駆動器装置１２に供給する。この正規
列復号器／駆動器装置１２は作動信号を、そこにアドレ
ス指定されている記憶セルが結合されている正規列導通
経路に供給する。冗長列復号器／駆動器装置は冗長列導
通経路に信号を供給して、そこにアドレス信号で識別さ
れた記憶セルが結合されている冗長列を作動させる。

【０００５】図１の列アドレス装置の動作は以下のよう
に理解できる。記憶セルの中に欠陥が無い場合は、これ
は正規列アドレス復号回路１１並びに正規列復号器／駆
動器装置１２で作動させることが出来、可能化／不能化
信号は連続的に冗長列復号器／駆動器装置１７を不能化
し、また連続的に正規列復号器／駆動器装置１２を可能
化する。従って、アクセスされる列導通経路内に欠陥の
ある記憶セルが無い場合は、作動される列導通経路は、
列アドレス信号に応答して正規列アドレス復号回路１１
並びに正規列復号器／駆動器装置１２とによって決定さ
れる。しかしながら正規列導通経路に結合されている記
憶セルの中に欠陥が識別されると、欠陥の無い冗長列導
通経路が識別される。冗長列アドレス検出回路１６は提
出された実施例ではレーザー作動フューズ素子によって
プログラムされており、正規列を識別するアドレス信号
グループに対して識別されたアドレスで応答する。その
プログラムの結果、列アドレス信号が列アドレス復号回
路１１と冗長列アドレス検出回路１６とに供給される
と、冗長列アドレス検出回路１６は可能化／不能化信号
を変更して、正規列復号器／駆動器装置１２を不能化す
ることによって欠陥を有する正規列導通経路が作動され
るのを防止する。可能化／不能化信号の変更は同時に冗
長列復号器／駆動器装置１７を可能化し、これによって
冗長列アドレス検出回路１６に供給されたアドレス信号
が（今）可能化された冗長列復号器／駆動器装置１７に
供給される作動信号となるようにしている。その結果、
作動信号はアドレス指定された記憶セルが結合されてい
る欠陥の無い冗長列導通経路に供給されかつそれを作動
させる。纏めると冗長列アドレス検出回路１６をプログ
ラムする結果、供給されたアドレス信号グループは、欠
陥の有る記憶セルが結合されている正規列導通経路を作
動させるのでは無く、そこに欠陥のない記憶セルが結合
されている冗長列導通経路を作動させる。

【０００６】次に図２は、提出された実施例に基づく冗
長及び正規列復号器／駆動器装置１７と１２それぞれの
部分的図式図が示されている。冗長列アドレス検出回路
１６はアドレスから導かれた信号を論理ＮＡＮＤゲート
１７２から１７４の入力端子に供給し、これらの論理Ｎ
ＡＮＤゲートは冗長列復号器／駆動器装置１７の一部を
構成する。可能化／不能化信号は反転増幅器１７１の入
力端子に供給される。反転増幅器１７１の出力端子は論
理ＮＡＮＤゲート１７２から１７４の各々の入力端子に
接続されている。論理ＮＡＮＤゲート１７２から１７４
の出力端子は反転増幅器１７５から１７７それぞれの入
力端子に結合されている。反転増幅器１７５から１７７
各々の出力端子は冗長列導通経路に結合されている。正
規列アドレス復号回路１１からのアドレスから導かれた
信号は一連の論理ＮＡＮＤゲート１２１ａ１から１２１
ｎ１に供給され、各々の論理ＮＡＮＤゲート１２１ａ１
から１２１ｎ１は正規列復号器／駆動器装置の部分ユニ
ット１２１ａから１２１ｎの中に含まれている。各々の
論理ＮＡＮＤゲート１２１ａ１から１２１ｎ１はそれら
の入力端子に可能化／不能化信号が供給されている。論
理ＮＡＮＤゲート１２１ａ１から１２１ｎ１の出力端子
は反転増幅器１２１ａ２から１２１ｎ２それぞれの入力
端子に供給されている。反転増幅器１２１ａ２から１２
１ｎ２の出力信号は複数の正規列復号器／駆動器装置の
部分ユニットに供給されている。例えば、反転増幅器１
２１ａ２からの出力信号は論理ＮＡＮＤゲート１２３ｂ
１から１２３ｎ１の入力端子に供給されており、論理Ｎ
ＡＮＤゲート１２３ｂ１から１２３ｎ１はそれぞれ正規
列復号器／駆動器装置の部分ユニット１２３ｂから１２
３ｎの中に含まれている。例として部分ユニット１２３
ｂを使用すると、論理ＮＡＮＤゲート１２３ｂ１からの
出力信号は反転増幅器１２３ｂ２、反転増幅器１２３ｂ
３、そして反転増幅器１２３ｂ４を通して、予め定めら
れた列アドレス信号グループに関連する正規列導通経路
に結合されている。図２に示す装置の動作は図１の説明
と同じであるが、違いは提出された実施例の回路構成が
示されている点である。典型的な実施例では正規復号器
／駆動器装置１２は２５６の列導通経路を駆動するが、
これはアドレスから導かれた信号に応答して、正規列復
号器／駆動器装置の部分ユニット１２ａの三十二個の出
力端子のひとつを作動させることによって行う。正規列
復号器／駆動器装置の部分ユニット１２ａの出力端子は
部分ユニット１２ｂ内の二百五十六個の回路のひとつを
作動させることが可能である。指定された列アドレスに
対して、可能化／不能化信号は正規列導通経路が選択さ
れるかまたは冗長列導通経路が選択されるかを、論理Ｎ
ＡＮＤゲート１７２から１７４、並びに１２１ａ１から
１２１ｎ１の動作を制御することによって決定する。部
分ユニット１２Ｂ内の三つの直列接続された反転増幅器
（例えば、１２３ｂ２，１２３ｂ３，そして１２３ｂ
４）は記憶セルの（負荷が重い）列を比較的小さな入力
信号を通して駆動するためのバッファの役をはたしてい
る。更に、図２は可能化／不能化信号を作動させた後、
六個のゲート遅延が正規列復号器／駆動器装置１２の中
に存在しており、一方冗長列復号器／駆動器装置１７の
中には三個のゲート遅延が存在することを示唆してい
る。

【０００７】メモリ素子の性能、従って互換性は冗長構
成要素が追加された場合でも維持されるべきである。し
かしながら先に示したように、列導通経路が重複して作
動されることを避けるために、正規列導通経路作動に続
いて冗長列導通経路を作動させるためには、遅延を入れ
なければならず、それは可能化／不能化信号に続くゲー
ト遅延が存在するためである。

【０００８】

【発明が解決しようとする課題】従って、半導体メモリ
の中で正規列導通経路の作動を殺し、そして冗長列導通
経路の作動を活かすことを、性能の極端な低下を伴わず
また可能化／不能化信号状態の変更に続く遅延時間の違
いも無く実行するための技術的要求が感じられている。

【０００９】

【課題を解決するための手段】先に説明した特徴及びそ
の他の特徴が本発明に基づいて具備されており、制御信
号の論理状態に応答して、第一出力段へ電力を供給する
一方で第二出力段からは電力を引き上げる装置を提供す
ることで実現している。制御信号の状態が変化すると、
この装置は第一出力状態から電力を引き上げる一方で第
二出力段に電力を供給する。本発明は装置出力状態の論
理信号選択手段を具備しており、これは論理信号とその
他のパラメータ指定論理信号との組み合わせを必要とし
ない方法である。この装置は例えば集積回路記憶装置内
で選択されたアドレス用冗長列導通経路を可能化させる
用途が考えられる。

【００１０】本発明のこれらの特徴並びにその他の特徴
は以下の説明を添付図を参照しながら読むことによって
理解されるであろう。

【００１１】

【発明の実施の形態】

１．図面の詳細な説明 図１並びに図２は、関連技術との関係で既に説明した。

【００１２】次に図３には、本発明の列アドレス装置の
ブロック図が示されている。アドレス信号は正規列アド
レス復号回路１１と冗長列アドレス検出回路１６とに供
給される。正規列アドレス復号回路１１はアドレスから
導かれた信号を正規列復号器／駆動器装置３２に供給す
る。冗長列アドレス検出回路１６はアドレスから導かれ
た信号を冗長列復号器／駆動器装置３７に、そして可能
化／不能化信号を動的電力分配装置３５に供給する。電
力分配装置３５は信号を冗長列復号器／駆動器装置３７
並びに正規列復号器／駆動器装置３２に供給する。冗長
列復号器／駆動器装置３７は作動信号を冗長列導通経路
に供給する一方、正規列復号器／駆動器装置３２は信号
を正規列導通経路に供給する。

【００１３】図４には、本発明に基づく冗長列復号器／
駆動器装置の部分ユニット３７ｂ並びに正規列復号器／
駆動器装置の部分ユニット３２ｂの実現方法が示されて
いる。冗長列復号器／駆動器装置の部分ユニット３７ａ
（図示せず）からの、誘導されたアドレス信号は反転増
幅器１４１から２４１に供給される。反転増幅器１４１
から２４１の出力信号はそれぞれ反転増幅器１４２から
２４２、反転増幅器１４３から２４３を通して、それぞ
れゲート装置４６から４７の入力端子に供給される。反
転増幅器１４３から２４３への入力信号はゲート装置４
６から４７それぞれの結合端子に供給される。ゲート装
置４６から４７の出力信号は各々、冗長列導通経路に供
給される。アドレスから導かれた信号は論理ＮＡＮＤゲ
ート３４１から４４１へ供給され、これらの論理ゲート
は正規列復号器／駆動器装置の部分ユニット３２ｂの複
数の部分ユニットのひとつとして含まれている。論理Ｎ
ＡＮＤゲート３４１から４４１の出力信号はそれぞれ反
転増幅器３４２から４４２、反転増幅器３４３から４４
３を通して、それぞれゲート装置４８から４９の入力端
子に供給される。反転増幅器３４３から４４３への入力
信号はゲート装置４８から４９それぞれの結合端子に供
給される。ゲート装置４８から４９の出力端子は各々、
正規列導通経路に結合されている。可能化／不能化信号
はバッファ装置４１並びにバッファ装置４２から４３に
供給される。バッファ装置４２の出力信号はバッファ装
置４４から４５の入力端子に供給される。バッファ装置
４４からの出力信号はゲート装置４８から４９に供給さ
れる。

【００１４】図５には、本発明に基づく図４に示された
バッファ装置の実現方法が図示されている。バッファ装
置の入力端子はｐチャンネルトランジスタ５１のゲート
端子と、ｎチャンネルトランジスタ５２のゲート端子に
結合されている。トランジスタ５１のソース端子は電源
供給端子ＶＳに結合され、一方トランジスタ５１のドレ
イン端子は出力端子とトランジスタ５２のドレイン端子
に結合されている。トランジスタ５２のソース端子は接
地端子に結合されている。

【００１５】図６には、本発明に基づく、図４に示され
たゲート装置の実現方法が図示されている。入力端子は
ｐチャンネルトランジスタ６１のゲート端子とｎチャン
ネルトランジスタ６２のゲート端子とに結合されてい
る。トランジスタ６１のソース端子はバッファ装置の出
力端子とｎチャンネルトランジスタ６３のドレイン端子
とに結合されている。トランジスタ６３のゲート端子は
ゲート装置結合端子である。トランジスタ６３のソース
端子はトランジスタ６１のドレイン端子、出力端子、そ
してトランジスタ６２のドレイン端子に結合されてい
る。トランジスタ６２のソース端子は接地端子に結合さ
れている。

【００１６】

【実施例】

２．提出された実施例の動作 図４に戻ると、本発明は正規および冗長復号器／駆動器
装置を可能化および不能化するための論理回路を提供す
ると言うより、むしろこれらの構成部品に供給される電
力の制御を提供している。電力が冗長列復号器／駆動器
装置に供給され、そして電力が正規列復号器／駆動器装
置から除かれる時には、アドレス指定された（選択され
た）冗長導通経路が作動される。正規列復号器／駆動器
装置に電力が供給され、そして電力の冗長列復号器／駆
動器装置への供給が止められると、アドレス指定された
（選択された）正規導通経路が作動される。図４、図５
並びに図６を参照すると、可能化／不能化信号が高状態
の時、冗長列復号器／駆動器装置の全ての出力段（すな
わちゲート装置）の電源供給端子は接地電位に接続され
る。その結果、冗長列接続経路は作動されない。しかし
ながら、高状態の可能化／不能化信号に対して正規列復
号器／駆動器装置の出力段の電源供給端子は電源供給端
子ＶＳに接続されているので、アドレス指定された（選
択された）正規列導通経路が作動される。出力段のみが
制御可能な供給電源を有することで電源切り替えを制御
しているバッファ装置上の負荷を低減している。図４、
図５並びに図６から分かるように、ひとつのゲート分の
遅延のみしか可能化／不能化信号の伝搬に関して、正規
と冗長列導通経路の作動の間には存在していない。

【００１７】バッファ装置４２から４３のグループは、
可能化／不能化信号から結果として生じる切り替え信号
の初期”ファンアウト”を提供する。バッファ装置の二
次グループ（すなわち、バッファ装置４２に結合されて
いるバッファ装置４４から４５）は信号”ファンアウ
ト”を継続し、これによって出力ゲート装置の動作モー
ドを制御するのに十分な電力を提供する。

【００１８】本発明を提出された実施例の特定の参照例
に従って説明してきたが、当業者には理解されるように
本発明から離れることなく提出された実施例の構成要素
の変更を行ったり等価品で置き換えることが可能であろ
う。例えば、本発明は集積回路メモリ素子の特定例を参
照して説明してきた。しかしながら、ここで説明した技
術は二つの信号の内のひとつを選ばなければならない様
な、全ての状況に適用可能である。加えて本発明の本質
的な教えから離れることなく、個別の状況や材料に適応
する多くの修正を、本発明の教えるところに対して加え
ることが可能である。

【００１９】以上の説明から明らかであろうが、本発明
の特徴は図示された特定の詳細説明または例によって制
限されるものではなく、従って当業者には別の修正変更
及び応用が可能であることを予想している。従って特許
請求の項が本発明の精神並びに範囲から逸脱しない、全
ての修正変更並びに応用例をカバーする事を意図してい
る。以上の説明に関して更に以下の項を開示する。

【００２０】（１）第一グループの電気的構成要素のひ
とつ、または第二グループの電気的構成要素のひとつの
いずれかに選択的に作動信号を供給するための制御信号
に応答する装置であって、該装置が：各々が第一の電気
的構成要素に結合されている複数の第一ゲートで、前記
第一ゲートのひとつは電力が供給された時に、ひとつの
作動信号を前記結合されている第一構成要素に伝送す
る、前記複数の第一ゲートと；前記複数の第一ゲートに
結合された少なくともひとつの第一バッファ装置で、該
バッファ装置は前記制御信号が第一状態を有するときに
電力を前記複数の第一ゲートに供給する、前記第一バッ
ファ装置と；各々が第二の電気的構成要素に結合された
少なくともひとつの第二ゲートで、該第二ゲートの各々
は作動信号を前記第二の電気的構成要素に伝送し、各々
の前記第二の電気的構成要素第一の電気的構成要素に関
連している、前記第二ゲートと；前記第二ゲートに結合
された第二バッファ装置で、該第二バッファ装置は前記
制御信号が第二論理状態を有する時に電力を前記第二ゲ
ートに供給する、前記第二バッファ装置と；そして第二
の電気的構成要素に関連する第一の電気的構成要素が作
動信号を受信する時を判定するための識別回路で、該識
別回路が前記論理信号の状態を制御する、前記識別回路
とを含む、前記装置。

【００２１】（２）第１項記載の装置に於いて、前記識
別装置が前記制御信号の状態の変更を、前記第二の電気
的構成要素が作動信号を受信するべきでは無いと判断し
たときに行う、前記装置。

【００２２】（３）第２項記載の装置に於いて、前記ゲ
ート装置が二つの直列接続されたトランジスタを含み、
前記トランジスタの内のひとつがバッファ装置に結合さ
れている、前記装置。

【００２３】（４）第３項記載の装置に於いて、前記バ
ッファ装置が更に：前記二つの結合されたトランジスタ
のゲート端子に結合された出力端子を有する反転増幅器
と；前記直列接続されたトランジスタのひとつと並列結
合された第三トランジスタとを含み、前記作動信号が前
記反転増幅器の入力端子と前記第三トランジスタのゲー
ト端子とに供給される、前記装置。

【００２４】（５）第４項記載の装置に於いて、前記バ
ッファ装置が並列結合された二つのトランジスタを含
み、各々のゲート装置が電力を前記バッファ装置トラン
ジスタに結合された端子から受け取る、前記装置。

【００２５】（６）第２項記載の装置に於いて、前記第
一グループのゲート装置に供給される作動信号が、前記
第一の電気的構成要素を作動させるための第一アドレス
指定装置によって生成され、前記第一の電気的構成要素
が集積回路記憶装置内の正規導通経路であり、前記第二
グループのゲート装置に供給される作動信号が、前記第
二の電気的構成要素を作動させるための第二アドレス指
定装置によって生成され、前記第二の電気的構成要素が
欠陥を有する正規導通経路と置き換わる冗長導通経路で
あり、前記識別装置が前記第二アドレス指定装置の中に
含まれる、前記装置。

【００２６】（７）第６項記載の装置に於いて、前記識
別装置が前記制御信号を前記バッファ装置に供給し、前
記制御信号は前記冗長導体経路が作動された時に前記第
二状態を有する、前記装置。

【００２７】（８）供給された信号のセットに応答して
導通経路に信号を供給するための装置であって、該装置
が：前記供給された信号のセットに応答して第一の誘導
された信号セットを提供するための第一復号回路と；前
記供給された信号のセットに応答して第二の誘導された
信号セットを提供するための第二復号回路で、該第二復
号回路は制御信号の状態を第一状態から第二状態に変化
させるための少なくともひとつの予め定められている供
給信号のセットに応答する、前記第二復号回路と；供給
される前記第一誘導信号セットを有する第一駆動器装置
で、該第一駆動器装置は各々の供給された信号セットに
関連して第一導通経路に信号を供給する、前記第一駆動
器装置と；供給される前記第二誘導信号セットを有する
第二駆動器装置で、該第二駆動器装置は各々の供給され
た信号セットに関連して第二導通経路に信号を供給す
る、前記第二駆動器装置と；そして前記第一並びに第二
駆動器装置に結合され前記制御信号に応答して、前記制
御信号が前記第一状態の時には電力を前記第一駆動器に
供給する電力分配装置で、該電力分配装置は前記制御信
号が前記第二状態の時には前記第二駆動器装置に電力を
供給する、前記電力分配装置とを有する、前記装置。

【００２８】（９）第８項記載の装置に於いて、前記装
置が半導体メモリ装置内のアドレス指定装置であり、前
記第一導通経路が正規記憶セルのグループに結合され、
前記第二導通経路が冗長記憶セルのグループに結合され
ている、前記装置。

【００２９】（１０）第９項記載の装置に於いて、前記
第二復号装置が同じ供給信号セットに応答して、前記第
一駆動器装置によって作動信号を導通経路に供給する結
果となるようにプログラムされている、前記装置。

【００３０】（１１）第１０項記載の装置に於いて、前
記電力分配装置による電力の適用が、前記第一及び第二
駆動器段の出力段になされる、前記装置。

【００３１】（１２）第１１項記載の装置に於いて、前
記第二駆動器装置から作動信号を受け取った導通経路
が、前記第一駆動装置により作動された導通経路と置き
換わる、前記装置。

【００３２】（１３）冗長導通経路を具備した半導体メ
モリ内の欠陥を有する正規導通経路を置き換えるための
方法であって、正規導通経路は各々の正規導通経路に関
連する信号グループに応答してアドレス指定装置により
作動されている、前記方法が：前記欠陥を有する正規導
通経路に関連するアドレスを識別し；前記第一アドレス
指定装置の少なくとも一部から電力を取り除き、前記第
一アドレス指定装置から前記電力を取り除くことによ
り、前記第一アドレス指定装置が前記欠陥を有する冗長
導通経路を作動させることを防止するように、前記電力
を取り除き；前記欠陥を有する正規導通経路の前記関連
するアドレスが識別された時に、関連する冗長導通経路
を作動させる、以上の手順を含む前記方法。

【００３３】（１４）第１３項記載の方法に於いて、前
記関連する冗長導通経路の前記作動が第二アドレス指定
装置によって実施され、前記方法が更に欠陥を有する正
規導通経路に関連しないアドレスが前記第二アドレス指
定装置に供給されない時に、前記第二アドレス指定装置
の一部から電力を取り除く手順を含む、前記方法。

【００３４】（１５）第１４項記載の方法が更に：前記
第二アドレス指定装置が欠陥を有する正規導通経路に関
連するアドレス信号グループを識別した時に、制御信号
の論理状態を変化させ；前記制御信号を電力分配装置に
供給し；前記制御信号の論理状態が変化された時に、前
記第一アドレス指定装置から前記第二アドレス指定装置
に前記電力分配装置によって電力の適用を切り替える、
以上の手順を含む、前記方法。

【００３５】（１６）第１５項記載の方法に於いて、第
一アドレス指定装置の少なくとも一部から電力を前記取
り除く手順が、前記アドレス指定装置の複数の出力ゲー
トから電力を取り除く手順を含み；そして前記第二アド
レス指定装置の一部から電力を前記取り除く前記手順
が、前記アドレス指定装置の少なくともひとつの出力ゲ
ートから電力を取り除く手順を含む、前記方法。

【００３６】（１７）複数の作動信号の中の第一の選択
された作動信号の伝送を、第二の選択された作動信号で
置き換えるための、信号置き換え装置であって、前記作
動信号は関連する入力信号グループに応答して生成され
る、前記置き換え装置が：複数の入力信号グループに応
答する第一信号生成装置で、該第一信号生成装置は前記
入力信号グループの各々に応答して関連する作動信号を
生成させる、前記第一信号生成装置と；第二の選択され
た関連作動信号を生成するための少なくともひとつの選
択された入力信号グループに応答する第二信号生成装置
で、該第二信号生成装置は前記選択された入力信号グル
ープに応答してひとつの制御信号を生成させる、前記第
二信号生成装置と；そして前記制御信号に応答し、前記
第一及び第二信号生成装置に結合された電力分配装置
で、該電力装置は前記制御信号に応答して、前記第一信
号生成装置から電力を取り除き、そして前記第二信号生
成装置に電力を供給する、前記電力分配装置とを含む、
前記置き換え装置。

【００３７】（１８）第１７項記載の置き換え装置に於
いて、非選択入力信号グループが前記第一及び前記第二
信号生成装置に適用されると、前記制御信号を前記電力
分配装置から取り除く、前記置き換え装置。

【００３８】（１９）第１８項記載の置き換え装置に於
いて、前記第一及び前記第二信号生成装置が出力ゲート
装置を含み、各々の出力ゲート装置は関連する作動信号
を伝送し、前記電力分配装置が前記出力ゲートに結合さ
れている、前記置き換え装置。

【００３９】（２０）第１９項記載の置き換え装置に於
いて、前記出力ゲート装置の各々が：第一トランジスタ
と；そして前記第一トランジスタに直列結合された第二
トランジスタを含み、前記伝送される作動信号が前記第
一及び第二トランジスタのゲート端子に結合されてお
り、前記第一及び第二トランジスタの端子間の前記結合
が前記ゲート装置の出力端子であり、前記第二トランジ
スタの第二端子が前記電力分配装置に結合されている、
前記置き換え装置。

【００４０】（２１）第２０項記載の置き換え装置に於
いて、前記電力分配装置が前記第一及び前記第二信号生
成装置の各々に結合された、少なくともひとつの出力バ
ッファ装置を含み、該出力バッファ装置は直列接続され
た第一及び第二バッファトランジスタを含み、前記出力
ゲートが前記第一及び第二トランジスタの間に結合され
ている、前記置き換え装置。

【００４１】（２２）第２１項記載の置き換え装置に於
いて、前記入力信号グループがアドレス信号グループで
あり、前記第一信号生成装置が記憶装置内の正規導通経
路を作動させるための装置であり、前記第二信号生成装
置が冗長導通経路を作動させるためのものである、前記
置き換え装置。

【００４２】（２３）第２２項記載の置き換え装置に於
いて、前記入力信号グループがアドレス信号グループで
あり、前記第一信号生成装置が記憶装置内の正規導通経
路を作動させるための装置であり、前記第二信号生成装
置が冗長導通経路を作動させるためのものである、前記
置き換え装置。

【００４３】（２４）第２３項記載の置き換え装置に於
いて、前記ゲート装置が更に：前記第二トランジスタと
並列結合された第三トランジスタと；そして反転増幅器
とを含み、該反転増幅器の入力端子には前記作動信号が
供給され、前記反転増幅器の出力端子は前記第一及び第
二ゲート装置トランジスタのゲート端子に結合されてい
る、前記置き換え装置。

【００４４】（２５）集積回路メモリ装置内の正規メモ
リ構成部品と冗長メモリ構成部品との間の選択を行うた
めに、正規メモリ構成部品にアクセスするかまたは冗長
メモリ構成部品にアクセスするかの要求を示す論理信号
が、供給されるアドレス信号グループに応答して生成さ
れる。論理信号が第一論理状態を有する時には、電力３
５が正規列導通経路を作動させる列アドレス指定装置の
出力段３２に供給され、そして電力が出力段３７、これ
はそれ以外の場合に冗長列導通経路を作動させる、から
引き上げられる。論理信号が第二論理状態を有する時に
は、電力３５が冗長列導通経路を作動させる出力段３７
に供給され、そして電力が出力段３２、これはそれ以外
の場合に正規列導通経路を作動させる、から引き上げら
れる。出力段への電力を直接制御することにより、制御
信号とその他の派メータに依存する信号との組み合わせ
が不要となり、その結果論理信号変化への応答がより速
くなる。

【図面の簡単な説明】

【図１】関連する技術に基づく列アドレス指定装置のブ
ロック図。

【図２】図１に示す列アドレス指定装置の一部を更に詳
細に示す、部分図式図。

【図３】本発明に基づく列アドレス指定装置のブロック
図。

【図４】本発明に基づく列アドレス指定装置の一部を示
す、部分図式図。

【図５】提出された実施例に基づく図４のバッファユニ
ットの回路図。

【図６】本発明に基づく図４のゲートユニットの回路
図。

【符号の説明】

１１ 正規列アドレス復号回路 １２、３２ 正規列復号器／駆動器装置 １６ 冗長列アドレス検出回路 １７ 冗長列復号器／駆動器装置 ３５ 電力分配装置 ４１，４２，４３，４４，４５ バッファ装置 ４６，４７，４８，４９ ゲート装置 ５１、６１ ｐチャンネルトランジスタ ５２、６２、６３ ｎチャンネルトランジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第一グループの電気的構成要素のひと
   つ、または第二グループの電気的構成要素のひとつのい
   ずれかに作動信号を選択的に供給するための制御信号に
   応答する装置であって、該装置が：各々が第一の電気的
   構成要素に結合されている複数の第一ゲートで、前記第
   一ゲートのひとつは電力が供給された時に、ひとつの作
   動信号を前記結合されている第一構成要素に伝送する、
   前記複数の第一ゲートと；前記複数の第一ゲートに結合
   された少なくともひとつの第一バッファ装置で、該バッ
   ファ装置は前記制御信号が第一状態を有するときに電力
   を前記複数の第一ゲートに供給する、前記第一バッファ
   装置と；各々が第二の電気的構成要素に結合された少な
   くともひとつの第二ゲートで、該第二ゲートの各々は作
   動信号を前記第二の電気的構成要素に伝送し、各々の前
   記第二の電気的構成要素第一の電気的構成要素に関連し
   ている、前記第二ゲートと；前記第二ゲートに結合され
   た第二バッファ装置で、該第二バッファ装置は前記制御
   信号が第二論理状態を有する時に電力を前記第二ゲート
   に供給する、前記第二バッファ装置と；そして第二の電
   気的構成要素に関連する第一の電気的構成要素が作動信
   号を受信する時を判定するための識別回路で、該識別回
   路が前記論理信号の状態を制御する、前記識別回路とを
   含む、前記装置。
2. 【請求項２】 冗長導通経路を具備した半導体メモリ内
   の、欠陥を有する正規導通経路を置き換えるための方法
   であって、正規導通経路は各々の正規導通経路に関連す
   る信号グループに応答してアドレス指定装置により作動
   されている、前記方法が：前記欠陥を有する正規導通経
   路に関連するアドレスを識別し；前記第一アドレス指定
   装置の少なくとも一部から電力を取り除き、前記第一ア
   ドレス指定装置から前記電力を取り除くことにより、前
   記第一アドレス指定装置が前記欠陥を有する冗長導通経
   路を作動させることを防止するように、前記電力を取り
   除き；前記欠陥を有する正規導通経路の前記関連するア
   ドレスが識別された時に、関連する冗長導通経路を作動
   させる、以上の手順を含む前記方法。