JPH0481840B2 - - Google Patents

Description

請求の範囲 １ ａ 情報をストアするためのメモリを備え、
前記メモリは複数の行と複数の列のマトリツク
スと冗長行を有し、 ｂ 前記メモリ内の情報をストアするためと前記
複数の列のすべてから１つの欠陥行を切り離す
ように前記メモリにアクセスすることによつて
前記複数の行のうちの前記欠陥行を回避するた
めに、前記複数の行と前記複数の列をアクセス
するためにそれぞれ行と列のアドレスを受取つ
てデコードするための行アドレスデコーダ手段
と列アドレスデコーダ手段をさらに備え、前記
欠陥行は１つの行アドレスを有しており、 ｃ 前記冗長行を選択するために、前記行アドレ
スの任意の１つを受取つてデコードするために
前記冗長行へ接続されているプログラム可能な
デコーダ手段をさらに備え、 ｄ 前記欠陥行の前記行アドレスをデコードする
前記プログラム可能なデコーダ手段をプログラ
ムするために前記列アドレスデコーダ手段へ接
続されている手段をさらに含むことを特徴とす
る情報をアクセスするための装置。 ２ 前記行アドレスデコーダ手段は前記欠陥行を
アクセスし、一方、前記列アドレスデコーダ手段
は前記欠陥行を前記複数の列の前記すべてから分
離するために前記複数の列をアドレスすることを
特徴とする請求の範囲第１項記載の装置。 ３ 前記行アドレスデコーダ手段は、前記複数の
行の非欠陥行が前記複数の列から分離されること
を防ぐために、プログラム不能であることを特徴
とする請求の範囲第１項記載の装置。 ４ 前記列アドレスデコーダ手段とプログラムす
るための前記手段は、共通なピンを有しているこ
とを特徴とする請求の範囲第１項記載の装置。 ５ 前記共通なピンは前記プログラム可能なデコ
ーダ手段をプログラムするためにプログラミング
電圧を受取ることを特徴とする請求の範囲第４項
記載の装置。 ６ 前記プログラム可能なデコーダ手段は、 ａ プログラム可能なデコーダ素子を含む複数の
デコーダ列と、 ｂ 前記複数のデコーダ列と交差して延びかつそ
れらと接続されているデコーダラインを備えて
いることを特徴とする請求の範囲第１項記載の
装置。 ７ 前記プログラムする手段は、前記プログラム
可能なデコーダ素子をプログラムするために、前
記複数のデコーダ列の各々をシーケンシヤルにア
クセスすることを特徴とする請求の範囲第６項記
載の装置。 ８ 前記プログラム可能なデコーダ素子はデコー
ダヒユーズであることを特徴とする請求の範囲第
７項記載の装置。 ９ 前記プログラムする手段は、前記プログラム
可能なデコーダ手段へプログラミング電流をゲー
トする手段を含むことを特徴とする請求の範囲第
１項記載の装置。 １０ 前記冗長行の選択を検査する手段をさらに
備えていることを特徴とする請求の範囲第１項記
載の装置。 １１ 前記プログラム可能なデコーダ手段のプロ
グラミングを検査する手段をさらに備えているこ
とを特徴とする請求の範囲第１項記載の装置。 １２ 前記冗長行の選択と前記プログラム可能な
デコーダ手段のプログラミングを検査する手段を
さらに備えていることを特徴とする請求の範囲第
１項記載の装置。 １３ ａ 複数の行と複数の列のマトリツクスを
有しかつ前記複数の列を横切つて延びている冗
長行を有するプログラム可能なメモリと、 ｂ 前記複数の行をアクセスするために行アドレ
スを受取つてデコードするように前記複数の行
に接続されている行アドレスデコーダ手段と、 ｃ 前記複数の列をアクセスするために列アドレ
スを受取つてデコードするように前記複数の列
に接続されている列アドレスデコーダ手段を備
え、前記行アドレスデコーダ手段は１つの行ア
ドレスを有する１つの欠陥行をアクセスして前
記列アドレスデコーダ手段は前記複数の列をシ
ーケンシヤルにアドレスし、そして前記複数の
列から前記欠陥行を分離し、 ｄ 前記複数の行への行アドレスの任意の１つを
受取つてデコードするために、前記行アドレス
デコーダ手段と前記冗長行へ接続されているプ
ログラム可能なデコーダ手段をさらに備え、 ｅ 前記欠陥行への前記行アドレスをデコードす
るように前記プログラム可能なデコーダ手段を
プログラムするために、前記列アドレスデコー
ダ手段へ接続されている手段をさらに含むこと
を特徴とする冗長メモリ回路。 １４ 前記プログラム可能なデコーダ手段は、 ａ 各々が第１のプログラム可能なデコーダ素子
を有する第１のプログラミング電流ラインと第
２のプログラム可能なデコーダ素子を有する第
２のプログラミング電流ラインを含む複数のデ
コーダ列と、 ｂ 前記複数のデコーダ列を横切つて延びかつ前
記複数のデコーダ列の各々のために、前記第１
のプログラミング電流ラインに接続された第１
のダイオードと、前記第２のプログラミング電
流ライン接続された第２のダイオードとを有す
るデコーダラインを備えていることを特徴とす
る請求の範囲第１３項記載の冗長メモリ回路。 １５ 前記プログラムする手段は、前記複数のデ
コーダ列へプログラミング電流をシーケンシヤル
に接続する手段を含むことを特徴とする請求の範
囲第１４項記載の冗長メモリ回路。 １６ 前記プログラミング電流は、前記欠陥行ア
ドレスに応答して、前記第１のプログラミング電
流ラインまたは前記第２のプログラミング電流ラ
インに接続されることを特徴とする請求の範囲第
１５項記載の冗長メモリ回路。 １７ 前記シーケンシヤルに接続される手段は、
前記複数のデコーダ列へ前記プログラミング電流
をゲートする手段を含むことを特徴とする請求の
範囲第１５項記載の冗長メモリ回路。 １８ 前記第１のプログラム可能なデコーダ素子
と前記第２のプログラム可能なデコーダ素子は、
デコーダヒユーズであることを特徴とする請求の
範囲第１５項記載の冗長メモリ回路。 １９ 前記冗長行の選択と前記プログラム可能な
デコーダ手段のプログラミングを検査する手段を
さらに含むことを特徴とする請求の範囲第１３項
記載の冗長メモリ回路。 ２０ ａ 複数の行と複数の列のマトリツクスを
有し、かつ前記複数の列を横切つて延びている
第１の冗長行と前記複数の列を横切つて延びて
いる第２の冗長行を有するプログラム可能な読
出専用メモリと、 ｂ 行アドレスを受取つてデコードするために前
記複数の行へ接続されている行アドレスデコー
ダ手段と、 ｃ 列アドレスを受取つてデコードするように前
記複数の列へ接続されている列アドレスデコー
ダ手段を備え、前記行アドレスデコーダ手段は
少なくとも１つの欠陥行をアクセスして前記列
アドレスデコーダ手段は前記複数の列をシーケ
ンシヤルにアクセスし、そして前記複数の列か
ら前記欠陥行を分離し、 ｄ 前記複数の行に対応する行アドレスの任意の
１つをデコードするために、前記第１の冗長行
と前記第２の冗長行へ接続されたプログラム可
能な冗長行アドレスデコーダ手段をさらに備
え、前記プログラム可能な冗長行アドレスデコ
ーダ手段は第１の冗長行と前記第２の冗長行の
それぞれのために、 前記行アドレスデコーダ手段へ接続された
第１と第２の複数のデコーダ列を備え、その
各々は第１のプログラム可能なデコーダヒユ
ーズを有する第１のプログラミング電流ライ
ンと第２のプログラム可能なデコーダヒユー
ズを有する第２のプログラミング電流ライン
を含んでおり、 前記複数の第１と第２のデコーダ列を横切
つて延びておりかつ前記第１と第２の複数の
デコーダ列の各々のために、前記第１のプロ
グラミング電流ラインへ接続された第１のダ
イオードと、前記第２のプログラミング電流
ラインへ接続された第２のダイオードとを有
する第１と第２のデコーダラインをさらに含
み、 ｅ 少なくとも前記１つの欠陥行への１つの行ア
ドレスをデコードするように前記プログラム可
能な冗長行アドレスデコーダ手段をプログラム
するために、前記列アドレスデコーダ手段へ接
続された手段をさらに備え、前記プログラミン
グ手段は、１つの行アドレスに応答して前記第
１のプログラム可能なデコーダヒユーズまたは
前記第２のプログラム可能なデコーダヒユーズ
をプログラムするために、それぞれ前記複数の
デコーダ列へプログラミング電流をシーケンシ
ヤルにゲートする手段を含んでいることを特徴
とする集積回路。 ２１ 前記第１の冗長行と前記第２の冗長行の前
記選択を検査し、かつ前記プログラム可能な冗長
行アドレスデコーダ手段のプログラミングを検査
するための手段をさらに備えていることを特徴と
する請求の範囲第２０項記載の集積回路。 ２２ 複数の行と複数の列のマトリツクスおよび
冗長行を有しかつ行アドレスと列アドレスに応答
してアクセス可能なメモリにおいて、前記複数の
行の１つの欠陥行を前記冗長行と置換える方法で
あつて、 ａ 前記欠陥行の１つの行アドレスと一連の列ア
ドレスに応答して前記複数の列から前記欠陥行
全体を分離し、 ｂ 前記欠陥行アドレスと一連の列アドレスに応
答して前記冗長行をアクセスするために、前記
欠陥行アドレスを用いてプログラム可能な手段
をプログラムする方法。 ２３ 前記分離するステツプは、 ａ 前記欠陥行アドレスに応答してその欠陥行を
アクセスし、 ｂ 前記列アドレスに応答して前記複数の列をシ
ーケンシヤルにアクセスし、 ｃ 前記複数の列のシーケンシヤルなアクセシン
グの各々において前記欠陥行をプログラムする
ことを含むのを特徴とする請求の範囲第２２項
記載の方法。 ２４ 前記複数の行と前記複数の列はプログラム
可能な素子によつて相互接続されており、前記プ
ログラミングのステツプは前記欠陥行と前記複数
の列を相互接続しているプログラム可能な素子を
開くことを含むのを特徴とする請求の範囲第２３
項記載の方法。 ２５ プログラム可能な手段をプログラムする前
記ステツプは、 ａ 前記プログラム可能な手段へ前記欠陥行アド
レスを与え、前記欠陥行アドレスは複数のビツ
トを有し、 ｂ 前記列アドレスに応答して、前記複数のビツ
トの各々のビツトのために前記プログラム可能
な手段をシーケンシヤルにアクセスし、 ｃ シーケンシヤルなアクセシングの各々におい
て前記欠陥行アドレスをデコードするように前
記プログラム可能な手段をプログラムすること
を含むのを特徴とする請求の範囲第２２項記載
の方法。 ２６ シーケンシヤルなアクセシングにおいてプ
ログラムするステツプは、 ａ プログラミング電圧を供給し、 ｂ 前記プログラミング電圧に応答して、 シーケンシヤルなアクセシングの各々において前
記プログラム可能な手段へプログラミング電流を
ゲートすることを含むのを特徴とする請求の範囲
第２５項記載の方法。 ２７ 前記冗長行による前記欠陥行の置換を検査
することをさらに含むことを特徴とする請求の範
囲第２２項記載の方法。 ２８ 前記プログラム可能な手段のプログラミン
グの検査をすることをさらに含むことを特徴とす
る請求の範囲第２２項記載の方法。 ２９ 複数の行と列のマトリツクスおよび１つの
冗長行を含みその複数の行の１つが欠陥であるメ
モリと、行アドレスに応答して前記複数の行をア
クセスする行アドレスデコーダ手段と、列アドレ
スに応答して前記複数の列をアドレスする列アド
レスデコーダ手段と、前記冗長行をアクセスする
プログラム可能な冗長行アドレスデコーダ手段と
を有する冗長メモリ回路をプログラムする方法で
あつて、 ａ １つの欠陥行アドレスに応答して前記行アド
レスデコーダ手段によつて前記欠陥行をアクセ
スし、 ｂ 前記列アドレスに応答して前記列アドレスデ
コーダ手段で前記複数の列をシーケンシヤルに
アクセスし、 ｃ 前記複数の列から前記欠陥行全体を分離する
ために、前記複数の列のシーケンシヤルなアク
セシングの各々において前記アドレスされた欠
陥行をプログラムし、 ｄ 前記プログラム可能な冗長行アドレスデコー
ダ手段へ前記欠陥行アドレスを与え、 ｅ 前記列アドレスに応答して前記プログラム可
能な冗長行アドレスデコーダ手段をシーケンシ
ヤルにアクセスし、 ｆ 前記欠陥行アドレスをデコードするために、
前記プログラム可能な冗長行アドレスデコーダ
手段のシーケンシヤルなアクセシングの各々に
おいて、前記プログラム可能な冗長行アドレス
デコーダ手段をプログラムすることを含むのを
特徴とする方法。 ３０ 前記複数の行と列はプログラム可能なヒユ
ーズによつて相互接続されており、前記アドレス
された欠陥行をプログラムするステツプは前記複
数の列と前記欠陥行に交差して接続されているプ
ログラム可能なヒユーズを開くことを含むのを特
徴とする請求の範囲第２９項記載の方法。 ３１ 前記行アドレスは複数のビツトを有し、前
記プログラム可能な冗長行アドレスデコーダ手段
はデコーダラインと、それぞれ前記デコーダライ
ンに接続された前記行アドレスの複数のビツトと
関係付けられている複数のデコーダ列を含み、前
記プログラム可能な冗長行アドレスデコーダ手段
をシーケンシヤルにアクセスするステツプは前記
複数のデコーダ列をシーケンシヤルにアクセスす
ることを含むのを特徴とする請求の範囲第２９項
記載の方法。 ３２ 前記プログラム可能な冗長行アドレスデコ
ーダ手段をプログラムするステツプは、 ａ プログラミング電圧を供給し、 ｂ 前記プログラミング電圧に応答して、 前記複数のデコーダ列のシーケンシヤルなアクセ
シングの各々において前記複数のデコーダ列へプ
ログラミング電流をゲートすることを含むのを特
徴とする請求の範囲第３１項記載の方法。 ３３ ａ 前記冗長行による前記欠陥行の置換を
検査し、 ｂ 前記プログラム可能な冗長行アドレスデコー
ダ手段の適切なプログラミングを検査すること
をさらに含むのを特徴とする請求の範囲第２９
項記載の方法。 ３４ ａ 情報をストアするために複数の行と列
のマトリツクスと１つの冗長行を有するメモリ
を備え、前記冗長行は前記複数の行の１つの欠
陥行と置換わり、 ｂ 前記情報をストアして読出すために、前記複
数の行と列をアクセスするために行と列のアド
レスを受取るための行アドレスデコーダ手段と
列アドレスデコーダ手段をさらに備え、 ｃ 前記冗長行を選択するために、前記欠陥行へ
の行アドレスを受取つてデコードするために前
記冗長行へ接続されているプログラムされたデ
コーダ手段をさらに含み、 ｄ 前記冗長行が前記欠陥行と置換わつたかどう
かと、前記プログラムされたデコーダ手段が前
記欠陥行への前記行アドレスに加えて１つの行
アドレスに応答するかどうかを感知するための
手段をさらに含むことを特徴とする冗長メモリ
回路。 ３５ 前記欠陥行アドレスは複数のビツトを有
し、前記プログラムされたデコーダ手段は前記欠
陥行アドレスを受取りかつ複数のペアのプログラ
ム可能なデコーダ素子を有しており、前記ペアの
各々は前記ビツトの１つと関係付けられており、
さらに前記感知する手段は前記冗長行が前記受取
られた欠陥行アドレスをビツトごとに補数化する
のに応答して前記プログラムされたデコーダ手段
によつて回避されるかどうかを感知することを特
徴とする請求の範囲第３４項記載の冗長メモリ回
路。 ３６ 複数の行と列のマトリツクスと１つの冗長
行を有しかつ前記冗長行をアクセスするためのプ
ログラムされたデコーダ手段を有するメモリにお
いて、前記プログラムされたデコーダ手段が前記
冗長行に加えて前記複数の行の１つの行をアクセ
スしているかどうかを決定する方法であつて、 ａ 前記プログラムされたデコーダ手段へ前記欠
陥行への１つのアドレスを入力し、前記欠陥行
アドレスは複数のビツトを有しており、 ｂ 前記入力された欠陥行アドレスをビツトごと
に補数化し、 ｃ 前記冗長行が前記欠陥行アドレスの任意のビ
ツトを補数化するのに応答してアクセスされて
いるか否かを感知することを含むのを特徴とす
る方法。 発明の背景 発明の分野 本発明は全般にストアされた情報をアクセスす
るための装置に関し、特に冗長メモリ回路とその
回路をプログラムする方法に関するものである。 背景と先行技術の議論 ストアされた情報をアクセスするために、広範
な種々の装置が存在している。１つのタイプの装
置は冗長メモリ回路として知られており、それは
情報をストアするためのメモリとストアされた情
報をアクセスするための回路を有している。プロ
グラム可能な読出専用メモリ（PROM）または
ランダムアクセスメモリ（RAM）のようなメモ
リは、通常は相互接続された行と列のマトリツク
スに配置されたプログラム可能なデータビツト記
憶素子の配列を有している。メモリにストアされ
ている情報をアクセスするために用いられる回路
は行と列のアドレスデコーダを含んでおり、それ
は行と列のアドレスを受取つてデコードし、それ
によつて対応する行と列を活動化する。たとえば
PROMにおいて、各プログラム可能なデータビ
ツト記憶素子はヒユーズであつて、それは１つの
論理レベル、たとえば論理１のデータビツトをス
トアするために“破断”、すなわち開かれてプロ
グラムされているか、または他の論理レベル、す
なわち論理０のデータビツトをストアするために
閉じたまま残されている。冗長メモリ回路は、た
とえば半導体チツプ上の集積回路（IC）として
製造することができ、それはICパツケージ内に
収納し得る。 メモリの製造において、任意の１つまたはそれ
以上の周知の欠陥が起こり得る。その欠陥は、或
る行において情報をストアするために用いること
ができない或る１つのビツトまたは複数のビツト
を生じる。したがつて、冗長メモリ回路は、通常
はその欠陥の行を置換える冗長行とプログラム可
能な行アドレスデコーダを有するメモリを備えて
製造され、そのデコーダは欠陥行へのアドレスに
応答して冗長行をアクセスするために用いられ
る。冗長メモリ回路を利用するための通常のアル
ゴリズムは２つの基本動作を含み、それは第１に
欠陥行を回避して、第２に冗長行を選択する。 1981年２月10日発行のTsang達の米国特許第
4250570号は、そのような冗長メモリ回路を開示
している。欠陥行を回避するための２つの実施例
が述べられている。２つの実施例のうちの１つは
欠陥行をその関連する行アドレスデコーダから物
理的に永久に回避し、一方、他の実施例は欠陥行
がアドレスされるときはいつでもその欠陥行をそ
の行アドレスデコーダから電子的に回避する。ま
た、Tsang達は欠陥行を選択するための実施例を
開示している。 欠陥行を物理的に回避するための特許の一実施
例において、各行アドレスデコーダとメモリの対
応する行との間に付加的な回路が与えられてい
る。この付加的な回路は、特定の行アドレスデコ
ーダの出力を対応する行へ接続するために、メモ
リの外部のプログラム可能なヒユーズと他の成分
を含んでいる。メモリ内の欠陥行が識別された後
に、対応する行アドレスデコーダはプログラムす
る電流をヒユーズと他の成分に通すように能動化
され、それによつてヒユーズを開いて欠陥行を行
アドレスデコーダから物理的に分離する。 欠陥行を物理的に回避する１つの実施例に伴な
う問題は、各行アドレスデコーダとメモリ内の関
連する行との間に付加的な回路が必要であるとい
う事実であつて、それはこの回路を支えるICチ
ツプ上の大きなスペースの必要性と高い製造コス
トのような不都合を生じる。また、データビツト
をストアするためのメモリをプログラムするとき
に、正常なまたは非欠陥の行が回避される可能性
あつて好ましくない。これはプログラム電流の結
果として起こり得て、その電流はビツトをストア
するために正常な行へ与えられ、電流はプログラ
ム可能な外部ヒユーズを通つて流れてそのヒユー
ズを開け、それによつてその正常な行を対応する
行アドレスデコーダから物理的に分離する。さら
に、欠陥行は対応する行アドレスデコーダから分
離されるが、メモリの内部でその欠陥行全体、特
にプログラムされていないかまたは閉じられてい
るデータビツト記憶素子はそのメモリマトリツク
スのすべての列から分離されてはいない。これ
は、その欠陥行が列に接続されている寄生キヤパ
シタンスを有するということを意味する。したが
つて、正常な行を読出すとき、欠陥行にも相互接
続されている列に結ばれた寄生キヤパシタンスも
放電されなければならず、したがつて不都合にも
メモリアクセスの速度を低下させる。 Tsang達の他の実施例において、欠陥行を電子
的に回避するために、冗長行アドレスデコーダ、
特にNANDゲートは関連する冗長行をアクセス
する信号を出力することによつて欠陥行へのアド
レスに応答する。さらに、この出力信号は対応す
る行と関連するすべての他の行アドレスデコーダ
を不能化するようにインバータを介して接続さ
れ、それらのデコーダの１つは欠陥行へのアドレ
スをも受取る行アドレスデコーダである。したが
つて、冗長行以外であつて欠陥行を含むすべての
行は、欠陥行へのアドレスが冗長行アドレスデコ
ーダによつて受取られたときに電子的に回避され
る。この実施例に伴なう１つの不都合は、冗長行
にストアされたデータをアクセスするときに遅れ
が生じ、それによつてメモリアクセス速度が低下
するということである。これは、冗長行へのアク
セスが行なわれる前に他の行アドレスを十分にか
つ確実に不能化するためにかなりの時間が必要と
されるからである。さらに、上述の実施例のよう
に、その欠陥行の全体が内部的に列から分離され
ず、したがつて正常な列を読出すときにメモリア
クセス速度が低下するという同じ不都合を生じ
る。 Tsang達の実施例において、冗長行を選択する
ために、冗長行アドレスデコーダは冗長行をアク
セスするために欠陥行のアドレスをデコードする
かまたはそのアドレスに応答するようにプログラ
ムされる。デコーダの関連するデコーダヒユーズ
とアドレスバツフアは、欠陥行アドレスの各ビツ
トと関係付けられている。本来的に、冗長行アド
レスデコーダのプログラムミングはビツトごとに
起こり、現在プログラムされつつあるビツトに対
応するアドレスバツフア以外のすべてのアドレス
バツフアは高電位レベルに保持される。次に、プ
ログラミング電流は、関連するデコーダヒユーズ
の１つをプログラムするために、１つのアドレス
バツフアに通されるかまたはそのバツフアによつ
てシンクされる。残留しているアドレスバツフア
に関連する残留デコーダヒユーズは、プログラミ
ング中のいずれのときにおいても高電位レベルに
維持されているものを除いて、すべてのアドレス
バツフアと同様にプログラムされる。 冗長行アドレスデコーダの従来のプログラムミ
ングに伴なう不都合は、任意のときにおいて１つ
を除いたすべてのアドレスバツフアが高電位レベ
ルにならなければならないということである。こ
れは重大な多重化の問題を生じ、マルチプレクサ
は１つを除くすべてのアドレスバツフアへ非常に
高い入力電位を同時に切換えなければならず、こ
れは達成するのが困難である。また、高入力電位
のこの多重化は、冗長行アドレスデコーダのプロ
グラミングの方法を複雑化する。 さらに、冗長行アドレスデコーダのデコーダヒ
ユーズのためのプログラミング電流は、制御され
た方法で与えられていない。すなわち、プログラ
ミング電流は、ヒユーズが少し開くまで各デコー
ダヒユーズを通つて発達または増大する。これ
は、行アドレスのビツトを確実に表わす広いギヤ
ツプを与えるために、プログラミングの観点から
して、十分にヒユーズが開かれないかもしれない
という不都合を有する。さらに、その特許の冗長
行アドレスデコーダは多重エミツタトランジスタ
（MET）を用い、その出力は冗長行に接続されて
おり、そのMETは本来的に低いエミツタ破壊電
圧を有している。したがつて、冗長行アドレスデ
コーダのプログラミング段階において、その冗長
行はこのエミツタベース電圧破壊現象によつて望
まずしてプログラミング電圧にさらされ得る。し
たがつて、プログラミング電圧は最適のものより
低い限度に設定されなければならない。 従来の冗長メモリ回路のもう１つの全体的な不
都合は、行と列のアドレスを与えるパツドのよう
な典型的なボンデイングパツドに加えて、プログ
ラミング電流を与えるICチツプ上のプログラミ
ングパツドが欠陥行を回避するためと冗長行を選
択するために必要とされ、それによつて望まずし
て回路に必要な成分の数が増大するということで
ある。また、従来の冗長メモリ回路のプログラミ
ングは、通常は製造プロセスにおいて“ウエハソ
ート（ウエハ分類）”として知られる時点におい
て行なわれる。この段階で行なわれるとき、その
プログラミング電流は長い針状のプローブを通ら
なければならず、そのプローブは望まざる抵抗と
誘電の効果を有し、その効果はプログラミング電
圧を制限するとともにデコーダヒユーズが開いた
ときに誘電電圧のオーバシユートとリンギングを
生じて、チツプに電圧的なストレスを生じる。 発明の概要 本発明の１つの目的は、ストアされた情報をア
クセスするための新規な装置を提供することであ
る。 本発明のもう１つの目的は、最小の数の成分を
有する冗長メモリ回路を提供することである。 本発明のさらにもう１つの目的は、メモリの正
常な行の回避を避けることである。 本発明のさらにもう１つの目的は、欠陥行を有
するメモリへの高速のアクセスを提供することで
あり、すなわち冗長行をアクセスするときにアク
セスタイムのロスをなくすことである。 本発明のさらにもう１つの目的は、欠陥行を回
避して冗長行を選択するために冗長メモリ回路を
確実かつ便利にプログラムすることである。 本発明のさらにもう１つの目的は、メモリの欠
陥行のアドレスをデコードするために、冗長メモ
リ回路の冗長行アドレスデコーダを容易にプログ
ラムできるようにすることである。 本発明のさらにもう１つの目的は、冗長メモリ
回路のプログラミングのために、比較的高いプロ
グラミング電圧と電流を与えることができるよう
にすることである。 本発明の付加的な目的、利点および新規な特徴
は以下の記述において一部が述べられ、また一部
は以下の説明を調べることによつて当該分野に習
熟した人達に明らかとなるであろうし、または本
発明の実施によつて学ぶことができる。本発明の
目的や利点は、添付された請求の範囲において特
に指摘されている手段と組合せによつて現実化さ
れて得られる。 発明の説明 本発明の目的に従つて前述のことや他の目的を
達成するために、ここで実施化されて広く述べら
れるように、この発明の装置は複数の行と列のマ
トリツクスと冗長行を有するメモリと、複数の行
と列をアクセスするためと複数の行のうちの欠陥
行を回避するためにそれぞれ行と列のアドレスを
受取つてデコードする行アドレスデコーダ手段と
列アドレスデコーダ手段と、冗長行を選択するた
めに行アドレスの任意の１つを受取つてデコード
するために冗長行へ接続されているプログラム可
能なデコーダ手段と、欠陥行の行アドレスをデコ
ードするプログラム可能なデコーダ手段をプログ
ラムするために列アドレスデコーダ手段へ接続さ
れている手段とを含んでいる。 好ましくは、欠陥行全体が複数の列から分離さ
れている。プログラム可能なデコーダ手段は、デ
コーダ素子のためにシーケンシヤルにプログラミ
ング電流を与えるよう、シーケンシヤルにアクセ
スされるプログラム可能なデコーダ素子を有する
複数のデコーダ列を有することも好ましいことで
ある。望ましくは、その装置は冗長行の選択とプ
ログラム可能なデコーダ手段の適切なプログラム
を検査するための手段をも含む。 本発明のもう１つの態様において、その目的と
対象物に従つて、複数の行と複数の列のマトリク
スおよび冗長行を有するメモリにおいて複数の行
のうちの欠陥行を冗長行で置換える方法が与えら
れ、そのメモリは行アドレスと列アドレスに応答
してアクセス可能であつて、その方法は欠陥行ア
ドレスと列アドレスへの行アドレスに応答してそ
の欠陥行を複数の列から完全に分離するステツプ
と欠陥行アドレスと列アドレスに応答して冗長行
をアクセスするために欠陥行アドレスでプログラ
ム可能なデコーダ手段をプログラムするステツプ
とを含む。 得られた利益と長所の説明 本発明によれば、メモリとアクセスするのに用
いられる行アドレスと列アドレスのデコーダ手段
は１つの欠陥行全体を複数の列から分離するため
にも用いられ、したがつて回避アルゴリズムのた
めの付加的な成分を必要とせず、かつ正常な行へ
のアクセス速度を低下させないようにその欠陥行
を列から完全に分離する。また、本発明は従来の
冗長メモリ回路のようにメモリ外部の同様なヒユ
ーズを必要としないので正常な行を回避すること
を防ぎ、また高いプログラミング電圧で冗長行ア
ドレスデコーダをプログラムすることによつて冗
長行を選択することもでき、それはこのプログラ
ムが“ウエハソート”よりむしろ“パツケージレ
ベル”において通常のICパツケージピンを介し
て行なわれ得るからである。さらに、そのような
プログラミングは従来の冗長メモリ回路の多重化
問題を生じることなしに行ない得て、それはこの
機能のために本発明において列アドレスを用いる
ことから生じる結果である。また、回避と選択の
プログラミングは、それが冗長メモリ回路がIC
パツケージ内に収納された後に行なわれるので、
ユーザまたは製造業者がそのプログラミングを行
ない得るという利点を有している。さらに、欠陥
行の回避と冗長行の適切な選択は、いかなる付加
的なICパツケージピンを必要とせずにそのパツ
ケージの製造業者またはユーザによつて検査され
得る。

【図面の簡単な説明】

明細書に組込まれてその一部を形成する添付さ
れた図面は本発明の実施例を図解しており、詳細
な説明とともに本発明の原理を説明する助けとな
る。第１図は本発明を備えた全体のシステムのブ
ロツクで図である。第２図は本発明の装置のブロ
ツクで図である。第３図は第２図に示された本発
明の回路成分の概略図である。第４図は第２図の
本発明の他の回路成分の概略図である。第５図は
第３図と第４図の関係を示している。

【発明の詳細な説明】

ここで、本発明の好ましい実施例が詳細に参照
され、その例が添付された図面に図解されてい
る。 第１図は集積回路（IC）パツケージ１２を有
するシステム１０が図解されており、そのパツケ
ージはストアされた情報をアクセスするためのプ
ログラム可能な装置１４を収納している。パツケ
ージ１２はSLで全体的に示された信号ライン上
の種々の信号を受取るための複数のピンＰとSL
上の種々の信号を発生させるための１６で全体的
に示された回路を含んでいる。パツケージ１２、
特に装置１４はSL上の信号に応答してプログラ
ムされ、そのようなプログラムの後に回路１６か
ら独立した別個の有用な製品となる。 より特定的には、装置１４は冗長メモリ回路１
８を含んでおり、それは説明される他の回路成分
１９などのほか、メモリ２０を含んでおり、その
メモリは複数の行Ｒとその行Ｒと相互接続されて
いる複数の列Ｃのマトリツクス２２内に情報をス
トアする。一例として、マトリツクス２２は少な
くとも１つの冗長行RR_Oをも有しており、それは
本発明に従つて複数の行Ｒ内の欠陥行と置換わる
ように選択し得る。メモリ２０は、たとえばプロ
グラム可能な読出専用メモリ（PROM）または
ランダムアクセスメモリ（RAM）あるいは他の
タイプのプログラム可能なメモリであつてもよ
い。また、冗長メモリ回路１８は集積回路（IC）
として実施されるよう示されているが、その冗長
メモリ回路１８は他のタイプの実施回路を構成し
得ることが認識されよう。 回路１６はSLのアドレスライン２６上にアド
レスA_O……A_Y……A_X……を発生するためのアド
レス発生器２４を含んでいる。特に、アドレス発
生器２４はＹビツト列アドレスA_O−A_Yを発生し、
それらはライン２６からライン２８を通してピン
P_O−P_Yへ接続されており、またアドレス発生器
２４は（Ｘ−Ｙ）ビツト行アドレスA_Y+1−A_Xを
発生し、それらはライン２６からライン３０を通
してピンP_Y+1−P_Xへ接続される。それぞれピン
P_O−P_Yで受取られる列アドレスA_O−A_Yのビツト
A_O−A_Yはそれぞれ複数の列Ｃを識別する。ビツ
トA_Yはまた、さらに述べられるように、たとえ
ばメモリ２０が１以上の冗長行RR_Oを有している
場合に用いられる１つの制御ビツトでもある。行
アドレスA_Y+1−A_XのビツトA_Y+1−A_Xはそれぞれ
ライン３０によつてピンP_Y+1−P_Xへ接続されて
おり、それぞれ複数の行Ｒを識別する。したがつ
て、たとえば、マトリツクス２２が32の列Ｃを有
するならば、そのとき発生器２４は５ビツトの列
アドレスA₀−A₄を生じ、A₄は制御の目的のため
にも用いられる。また、マトリツクス２２が128
の行Ｒを有するならば、そのとき発生器２４は７
ビツトの行アドレスA₅−A₁₁を生じる。 信号発生器３２はSLのライン３４上に制御信
号を生じる。たとえば、チツプ選択（CS）信号
は信号発生器３２によつてライン３４上に生じ、
パツケージ１２のピンP_OSに受取られる。プログ
ラミング電圧源３６は、たとえばパツケージ１２
のピンP₃（特定的に図示せず）へ接続されている
ライン３８を通して、プログラミング電圧を供給
する。したがつて、ピンP₃は列アドレスA₀−A₄
のビツトA₃を受取る目的とプログラミング電圧
を受取るために用いられる。さらに述べられるよ
うに、CSは、冗長メモリ回路１８をプログラム
するために、ライン３８上のプログラミング電圧
に応答して生じたプログラミング電流のゲーテイ
ングを制御する。 第２図は冗長メモリ回路１８をより詳細に示し
ており、情報をストアするためのメモリ２０とマ
トリツクス２２を含んでいる。この例において、
メモリ２０のマトリツクス２２は32の列C₀−C₃₁
と128の行R₀−R₁₂₇を有しており、それらはデー
タビツト記憶素子を構成するプログラム可能な装
置PDによつて相互接続されている。マトリツク
ス２２はまた、少なくとも１つの冗長行RR₀を含
んでおり、それは複数の行C₀−C₈₁を横切つて延
びておりかつデータをストアするためのプログラ
ム可能な装置PDを有している。その冗長行RR₀
がなければ、データは欠陥行R₀−R₁₂₇へストア
されるであろう。さらに示されているように、メ
モリ２０はたとえば２つのバンクB₁とB₂へ分割
し得る。列C₀−C₁₅はバンクB₁に沿つて延び、列
C₁₆−C₈₁はバンクB₂に沿つて延びることができ
る。さらに述べられるように、ビツトA₄はバン
クB₁の列C₀−C₁₅を活動化させるために用いるこ
とができ、一方、ビツト₄はバンクB₂の列C₁₆−
C₈₁を活動化するために用いることができる。 さらに述べられるように、周知の理由によつ
て、マトリツクス２２は１またはそれ以上の欠陥
を有しているかもしれず、それらの欠陥はプログ
ラム可能な装置PDを介して１またはそれ以上の
データビツトをストアするために或る行R₀−
R₁₂₇を使用不能にする。たとえば、或る欠陥が行
R₅₀を情報の記憶のために用いられることを妨げ
得る。したがつて、本発明によつて、欠陥行R₅₀
は回避されて冗長行RR₀が欠陥行R₅₀と置換わる
ように選択される。特に、行R₅₀の全体は、プロ
グラム可能な装置PDのプログラミングによつて、
複数の列C₀−C₈₁から分離されるであろう。行R₀
−R₁₂₇が欠陥であるか否かを最初に検知する方法
はよく知られており、“アレイブランクチエツキ
ング”として知られているプロセス中に行ない得
る。 冗長メモリ回路１８はまた、ピンP₀−P₈を介
して列アドレスA₀−A₄のビツトA₀−A₃を受取つ
てデコードするためと、ピンP₄を介してA₄を受
取つてデコードするために列アドレスデコーダ手
段４０を有している。冗長メモリ回路１８はま
た、ピンP₅−P₁₁を介して行アドレスA₅−A₁₁を
受取つてデコードするために行アドレスデコーダ
手段４２を含んでいる。列アドレスA₀−A₄のA₀
−A₃に応答して、デコーダ手段４０はライン４
４上に複数の列選択信号CS₀−CS₁₅を出力し、ま
たA₄に応答してデコーダ手段４０はライン４６
上にA₄と₄を出力する。 列選択回路（CSC）手段４８は、ライン４４上
のCS₀−CS₁₅にそれぞれ応答して、またライン４
６上のA₄と₄に応答して、ライン５０を通して
複数の列C₀−C₃₁を選択しまたは活動化する。ラ
イン４４からのブランチライン５２は後述される
目的のためにCS₀−CS₆を運ぶ。 行アドレスデコーダ手段４２は、行R₀−R₁₂₇
上にアクセスまたはドライブするためにライン５
４上にそれぞれ行ドライバ（RD）信号RD₀−
RD₁₂₇を出力することによつて、行アドレスA₅−
A₁₁に応答する。したがつて、たとえば、マトリ
ツクス２２の１つの列Ｒ全体は行アドレスA₅−
A₁₁を保持することによつてデコーダ手段４２に
おけるその行へアクセスされ得て、その間CS₀−
CS₁₅をシーケンシヤルに発生するために列アド
レスA₀−A₄をインクリメントするかまたは順序
付けし、それによつて、１つの行Ｒを横切つて接
続されているすべての列C₀−C₃₁をシーケンシヤ
ルに選択する。この行と列のアドレツシングアル
ゴリズムは、さらに述べられるように、欠陥行
R₅₀のような任意の欠陥行Ｒを回避するために用
いられる。 冗長メモリ回路１８はまた、冗長行ドライバ
（RRD₀）信号を運ぶライン５８を介して冗長行
RR₀をアクセスするために、プログラム可能な冗
長行アドレスデコーダ手段５６をも含んでいる。
デコーダ手段５６は、行アドレスA₅−A₁₁の任意
の１つを受取つてデコードするために、ライン６
０を介して行アドレスデコーダ手段４２へ接続さ
れている。さらに述べられるように、プログラム
されるとき、冗長行アドレスデコーダ手段５６
は、欠陥行Ｒすなわちこの例の場合行R₅₀への行
アドレスA₅−A₁₁をデコードし、それによつて冗
長行RR₀が選択される。 さらに、冗長メモリ回路１８は、欠陥行R₅₀の
ような任意の欠陥行R₀−R₁₂₇の行アドレスA₅−
A₁₁をデコードするために、プログラム可能な冗
長行アドレスデコーダ手段をプログラムする手段
６２を有している。一般に、プログラミング手段
６２は、ライン６４を介して欠陥行アドレスA₅
−A₁₁のビツトをデコーダ手段５６内へそれぞれ
シーケンシヤルにプログラムするために、ライン
５２上のCS₀−CS₆に応答する。したがつて、ラ
イン５２上の列選択信号の数は少なくとも行アド
レスA₅−A₁₁のビツトの数に等しく、この例の場
合、行アドレスA₅−A₁₁の７ビツトに関してそれ
ぞれ７つの信号CS₀−CS₆が存在する。 特に、第２図にも示されているように、供給源
３６からのライン３８上のプログラミング電圧
（第１図参照）は、ピンP₃を介してライン６６に
よつてプログラミング手段６２へ接続される。ま
た、信号発生器３２（第１図参照）からのチツプ
選択信号CSは、ライン３４とピンP_CSを介してラ
イン６８によつてプログラミング手段６２へ接続
され、プログラミング手段６２はライン４６上の
A₄／₄をも受取る。プログラミング電圧がライ
ン６６上に与えられ、かつライン６８上のCSと
ライン４６上のA₄／₄に応答して、プログラミ
ング電流は、列アドレスA₀−A₄のA₀−A₂から発
生されるCS₀−CS₆に応答して欠陥行アドレスA₅
−A₁₁のビツトをプログラムするために、ライン
６４を介してプログラム手段６２からデコーダ手
段５６へゲートされる。したがつて、本来的に、
ライン５２上のCS₀−CS₆のシーケンシヤルな発
生はプログラミング手段６２内で多重化機能を与
え、ライン６６上のプログラミング電圧は欠陥行
アドレスA₅−A₁₁のビツトをデコーダ手段５６内
へプログラムするためにライン６４上のプログラ
ミング電流をシーケンシヤルに生じるように用い
られる。 もし、もう１つの欠陥行Ｒを置換えるためにメ
モリ２０が冗長行RR₀ともう１つの冗長行RR₁
（第３図参照）を備えて製造されていれば、ビツ
トA₄と₄はプログラム手段６２によつて用いら
れる。この場合、プログラム手段６２はもう１つ
の欠陥行アドレスA₅−A₁₁をデコードするために
デコーダ手段５６をプログラムし、それによつて
他の冗長行RR₁を選択する。 冗長メモリ回路１８のもう１つの特徴は、冗長
行RR₀またはRR₁の選択を検査するためとプログ
ラム可能なデコーダ手段５６の適切なプログラミ
ングを検査するための手段７０である。手段７０
は、ライン７２を介してこの選択と適切なプログ
ラミングを感知するために、ライン４６上のA₄
と₄に応答する。その検査はパツケージ１２上
の付加的なピンＰを用いることなく行ない得て、
またパツケージ１２の製造業者またはユーザによ
つて行なうことができ、これはさらに十分に後述
される。 動作において、通常、冗長メモリ回路１８を有
するICパツケージ１２は１つの冗長行RR₀を備え
て製造されたと仮定する。また、上述の“アレイ
ブランクチエツキング”プロセスは行なわれたか
または行なわれつつあり、さらに行R₅₀が欠陥で
あると識別されると仮定する。 そのとき、本発明に従つて、欠陥行R₅₀への行
アドレスA₅−A₁₁は、ライン５４の１つを通して
行R₅₀上にドライブすることによつて応答する行
アドレスデコーダ手段４２へピンP₅−P₁₁を介し
て供給され、または手段４２に保持される。次
に、この欠陥行アドレスA₅−A₁₁がデコーダ手段
４２に保持されて、列アドレスA₀−A₄がシーケ
ンシヤルに発生されてピンP₀−P₄へ供給され、
そしてバンクB₁とバンクB₂をそれぞれ活動化す
るA₄と₄で複数の列C₀−C₈₁をそれぞれアクセ
スするA₀−A₃に応答して、CS₀−CS₁₅がシーケ
ンシヤルに発生される。さらに述べられるよう
に、各列C₀−C₃₁がアクセスされるとき、プログ
ラミング電流は、行R₅₀へ接続された関連するプ
ログラム可能な装置PDをプログラムまたは開く
ためにそれぞれの列C₀−C₃₁を介して供給され、
それによつて欠陥行R₅₀全体が複数の列C₀−C₃₁
から物理的に分離される。 今、欠陥行R₅₀が回避され、次に冗長行RR₀が
選択されるべきである。冗長行RR₀を選択するた
めに、欠陥行アドレスA₅−A₁₁はピンP₅−P₁₁で
保持される。次に、列アドレスA₀−A₄が再びシ
ーケンシヤルにピンP₀−P₄へ与えられ、それに
よつて列アドレスデコーダ手段４０は、ライン４
４そしてライン５２上のA₀−A₂に応答して、シ
ーケンシヤルにCS₀−CS₆を出力する。プログラ
ミング手段６２は、ライン６８上のCSへのCS₀−
CS₆とライン６６上のプログラミング電圧に応答
して、プログラム可能な冗長行アドレスデコーダ
手段５６へのライン６４上に、プログラミング電
流をシーケンシヤルにゲートする。その結果、欠
陥行R₅₀に関する欠陥行アドレスA₅−A₁₁の各ビ
ツトは、デコーダ手段５６内へプログラムされ
る。したがつて、デコーダ手段５６はそのように
プログラムされ、その後は、欠陥行R₅₀への欠陥
行アドレスA₅−A₁₁が発生されたときはいつで
も、デコーダ手段５６と４２の両方が欠陥行R₅₀
と冗長行RR₀上へドライブするように応答する。
しかし、欠陥行R₅₀は既に分離されているので、
冗長行RR₀のみが選択される。 欠陥行R₅₀が回避されて冗長行RR₀が選択され
た後に、手段７０は上述の検査機能を実行するた
めに用いることができ、これはさらに十分に後述
される。 第３図にさらに詳しく示されているように、列
アドレスデコーダ手段４０は、列アドレスA₀−
A₄をそれぞれ入力ライン76₀−76₄上に受取るため
に、個々の行アドレスバツフアAB₀−AB₄からな
る列アドレスバツフア７４を含んでいる。各バツ
フアAB₀−AB₄は、それが受取る対応するビツト
の真および相補的な論理値をライン78₀，78₀−
78₄，78₄上に出力し、たとえばバツフアAB₀はラ
イン78₀，78₀上にそれぞれA₀と₀を出力する。
列アドレスデコーダ８０は列アドレスA₀−A₄を
デコードするためにそれぞれのアドレスバツフア
AB₀−AB₄の真および相補的な出力を受取る。し
たがつて、デコーダ８０はライン76₀−76₃上の或
る与えられた列アドレスA₀−A₄のA₀−A₈に応答
してそれぞれのライン４４上にCS₀−CS₁₅の任意
の１つを出力し、またライン７６₄上のA₄に応答
してライン４６上にA₄と₄を出力する。 列選択回路手段４８は、それぞれの列C₀−C₈₁
へ電流を供給するためにそれぞれの列選択回路
CSC₀−CSC₈₁を含むとともにシヨツトキダイオ
ード８４とシヨツトキダイオード８６を含んでお
り、これらのダイオードはバイアスされたときに
それぞれの列C₀−C₈₁へプログラミング電流を流
すようにゲートするために共通ゲーテイングライ
ン８８に接続されている。示されているように、
ダイオード８４はそれぞれCS₀−CS₁₅に応答して
バイアスされ、一方、ダイオード８６はA₄また
は₄によつてバイアスされ、これはさらにさら
に述べられる。プログラミング電流源８２は、共
通ライン８９上に従来の“アレイプログラミング
電圧”を受取る。 列選択回路CSC₀−CSC₁₅の動作において、A₄
は関連するダイオード８６をバイアスするために
論理１にあると仮定する。このとき、CSC₀−
CSC₁₅の列選択回路CSC₀と関連して、CS₀が論理
１のときに、関連するダイオード８４はバイアス
されて、電流源８２からのプログラミング電流は
列C₀に沿つて流れるようにゲートされる。CS₀が
論理０のとき、電流は列C₀へ流れるようにゲー
トされはしない。A₄が論理１のままの状態で、
CS₁−CS₁₅にそれぞれ応答して、列選択回路
CSC₀−CSC₁₅のために同様な動作が起こる。シ
ーケンシヤルに発生させられた列アドレスA₀−
A₄のA₀−A₃に応答して、CS₀−CS₁₅がシーケン
シヤルに発生させられるので、各列C₀−C₁₅はシ
ーケンシヤルにアクセスされる。 同様に、₄はCSC₁₆−CSC₈₁の関連するダイオ
ード８６をバイアスするために論理１にあると仮
定する。このとき、CS₀−CS₁₅が発生すれば、上
述のように、CSC₁₆−CSC₃₁の電流源８２からの
プログラミング電流は列C₁₆−C₈₁に沿つて流れる
ようにシーケンシヤルにゲートされる。 第３図はさらに詳しくメモリ２０をも示してお
り、特にプログラム可能な装置PDによつて相互
接続された複数の行R₀−R₁₂₇と複数の列C₀−C₈₁
を有するマトリツクス２２を示している。さら
に、冗長行RR₀ともう１つの冗長行RR₁も示され
ており、それらの各々は欠陥行R₀−R₁₂₇と置換
えるために用いることができる。従来のように、
情報の１ビツトは或る列C₀−C₈₁と或る行R₀−
R₁₂₇の間の各交差点またはプログラム可能な装置
PDにおいてストアされる。各プログラム可能な
装置PDは、ヒユーズ９２のようなプログラム可
能な素子９０と、たとえばシヨツトキダイオード
９４を含んでいる。もしヒユーズ９２がプログラ
ムされていなければ、すなわちそれが示されてい
るように閉じたままであれば、これはたとえば論
理０のような１つの論理状態を構成し、もしその
ヒユーズがプログラムされているか“破断”され
ていれば、すなわちそれが開かれていれば、これ
は他の論理状態、すなわち論理１を構成する。知
られているように、ヒユーズ９２が破断されてい
なければ、各交差点PDにおいて寄生キヤパシタ
ンスＣが存在し、それは或るアドレスされた列
C₀−C₈₁に沿つて充電されなければならない。し
たがつて、そのキヤパシタンスは、アドレスされ
た行R₀−R₁₂₇に沿つて列C₀−C₃₁がシーケンシヤ
ルにアドレスされるときに、そのストアされた情
報がアクセスされる速度を低下させる。本発明に
よれば、欠陥行R₅₀全体を複数の列C₀−C₃₁から
分離することによつて、その行に寄生キヤパシタ
ンスＣが存在せず、そしてメモリ速度は正常な行
Ｒ（第１図に示されている）をアクセスするとき
に低下させられない。 第３図に示されているように、欠陥行R₅₀はそ
れを情報のストレージとして用いることを妨げる
１またはそれ以上の数の周知の欠陥を有すること
があり得る。たとえば、列C₃₁とR₅₀を相互接続す
るヒユーズ９２が欠陥であり得て、たとえば、製
造された状態でこのとき閉じているべきであるの
に開いていることがあり得る。あるいは、たとえ
ば、行R₅₀が列C₈と列C₉（特定的に示さず）間に
開いた金属ラインを有し、列C₉−C₈₁でストアさ
れるビツトが行R₅₀に沿つて読出されるのを妨げ
ることがあり得る。本発明によれば、行R₅₀が１
つまたはそれ以上のこれらの欠陥を有すると検知
されたとき、それはすべての関連するヒユーズ９
２を開くことによつて列C₀−C₃₁から完全に分離
され、そしてたとえば冗長行RR₀によつて置換え
られる。 ここまで述べられた第３図の動作において、従
来の“アレイブランクチエツキング”を用いて、
行R₅₀が欠陥であると決定され、行R₅₀へのアド
レスA₅−A₁₁に応答して、行アドレスデコーダ手
段４２によつて好ましくアドレスされつつある
（第２図参照）と仮定する。また、ライン７６₄上
のA₄が高で、ライン４６上のA₄が論理１であつ
て、CSC₀−CSC₁₅に関連するダイオード８６を
バイアスすると仮定する。このとき、列アドレス
A₀−A₄がシーケンシヤルに発生させられて、A₀
−A₃はCS₀−CS₁₅をシーケンシヤルに与える。し
たがつて、CSC₀−CSC₁₅のダイオード８４はシ
ーケンシヤルにバイアスされて、それによつてプ
ログラミング電流は列C₀−C₁₅とプログラム可能
な装置PDを通してシーケンシヤルにアドレスさ
れた行R₅₀へ流れ、そして行ドライバRD₅₀によつ
てシンクさせられる（第４図参照）。その結果、
各列C₀−C₁₅と欠陥行R₅₀の間の関連するヒユー
ズ９２は破断される。 次に、ライン７６₄上のA₄は低にされ、したが
つてライン４６上の₄を論理１にしてCSC₁₆−
CSC₃₁のダイオード８６をバイアスする。次に、
A₀−A₃はシーケンシヤルにCS₀−CS₁₅を生じる
ために再び順序付けられる。したがつて、CSC₁₆
−CSC₃₁のダイオード８４はシーケンシヤルにバ
イアスされて、このときプログラミング電流はア
ドレスされた行R₅₀へシーケンシヤルなC₁₆−C₃₁
とそれぞれのプログラミング装置PDへ流れる。
その結果、残留している列C₁₆−C₃₁と欠陥行R₅₀
の間の関連するヒユーズ９２は、それらを開いた
状態にプログラムすることによつて分離される。 今、欠陥行R₅₀全体は複数の列C₀−C₃₁から分
離されている。これによつて行R₅₀を回避する手
順が完了する。欠陥であると検知されて決定され
た任意の他の行Ｒも同様に回避することができ
る。 また、第３図には、メモリ２０内にストアされ
ているデータを読出すために列C₀−C₃₁をアクセ
スするための従来の列選択回路CSC′₀−CSC′₃₁が
示されている。列選択回路CSC′₀−CSC′₃₁は、ラ
イン８９′、それぞれCS₀−CS₁₅によつてバイア
スされているダイオード８４′、および（CSC′₀
−CSS′₁₅のための）A₄と（CSC′₁₆−CSC′₃₁のた
めの）₄によつてバイアスされているダイオー
ド８６′を介して読出電流源８２′を有している。
回路CSC′₀−CSC′₃₁は、列C₀−C₃₁へそれぞれ接
続されかつトランジスタT₀−T₃₁へそれぞれ接続
されている接続点J₀−J₃₁を有している。容易に
わかるであろうように、A₄が論理１でCS₀−CS₁₅
がシーケンシヤルに生じるとき、読出電流はソー
ス８２′からシーケンシヤルに与えられて、デー
タを読出すためにCSC′₀−CSC′₁₅の接続点J₀−J₁₅
を介して列C₀−C₁₅へ与えられる。₄が論理１で
CS₀−CS₁₅がシーケンシヤルに生じるとき、読出
電流はデータを読出すためにソース８２′から
CSC′₁₆−CSC′₃₁の接続点J₁₆−J₃₁を介して列C₁₆−
C₃₁へシーケンシヤルに供給される。 第４図を参照して、行アドレスデコーダ手段４
２は、ライン９６₅−９６₁₁でそれぞれ行アドレ
スA₅−A₁₁を受取るための個々のアドレスバツフ
アAB₅−AB₁₁を有する行アドレスバツフア９５
を含んでいる。各アドレスバツフアAB₅−AB₁₁
の出力は入力の真および相補的な論理値であり、
たとえばアドレスバツフアAB₅はライン９８₅，
９８₅上にそれぞれA₅と₅を出力する。各アドレ
スバツフアAB₅−AB₁₁は、１つまたはそれ以上
の欠陥行アドレスで冗長行アドレスデコーダ手段
５６をプログラムするためにその出力の１つにお
いて受取られるプログラミング電流をシンクさ
せ、これはさらに述べられる。 デコーダ手段４２の従来の行アドレスデコーダ
１００は、それぞれ行R₀−R₁₂₇に接続されたア
ドレスデコーダラインADL₀−ADL₁₂₇と行ドラ
イバRD₀−RD₁₂₇を有している。デコーダライン
ADL₀−ADL₁₂₇は、それぞれペアのライン９８₅，
９８₅……９８₁₁，９８₁₁へ続いているペアの列ラ
イン１０８₅，１０８₅……１０８₁₁，１０８₁₁に
接続されたシヨツトキダイオード１０６を有して
いる。各デコーダラインADL₀−ADL₁₂₇はそれ
ぞれの電流源１１０₀−１１０₁₂₇を介してデコー
ダ電流が供給される。もし、たとえば行R₀がア
ドレスされるべきであるならば、そのときアドレ
スA₅−A₁₁は1111111であつて、行ドライバRD₀
を介して行R₀へドライブするためにこのアドレ
スをデコードするADL₀においてのみ生ずる。同
様に、他のラインADL₁−ADL₁₂₇は独自にそれ
ぞれの行アドレスA₅−A₁₁をデコードする。 前述のように、行アドレスA₅−A₁₁の任意の１
つをデコードするようにプログラムされ得るプロ
グラム可能な冗長行アドレスデコーダ手段５６
は、冗長行RR₀をアクセスするために冗長行デコ
ーダラインRRDL₀と冗長行ドライバRRD₀を有
し、さらにそれぞれRRDL₀と相互接続されてい
る複数のデコーダ列（DC₀）₀−（DC₆）₀を有してい
る。特に、複数のデコーダ列（DC₀）₀−（DC₆）₀
は、最後にライン１０８₅−１０８₁₁介してアド
レスバツフアAB₅−AB₁₁の真の出力部で終端す
るプログラミング電流ライン１１２₅−１１２₁₁
を含み、さらに最後に線１０８₅−１０８₁₁を介
してアドレスバツフアAB₅−AB₁₁の相補的な出
力部において終端する並列なプログラミング電流
ライン１１２₅−１１２₁₁を含んでいる。そのよ
うな各プログラミング電流ラインは、直列に接続
されたシヨツトキダイオード１１４とデコーダヒ
ユーズ１１８のようなプログラム可能な素子１１
６とを有している。ラインRRDL₀はそれぞれの
ダイオード１２２を介してデコーダ列（DC₀）₀−
（DC₆）₀の各プログラミングライン１１２₅，１１
２₅……１１２₁₁，１１２₁₁に接続されており、そ
れらのダイオード１２２はそのような各ラインの
デコーダヒユーズ１１８とダイオード１４４との
間で接続されている。 同様に、デコーダ手段５６は、RRDL₁と相互
接続されている複数のデコーダ列（DC₀）₁−
（DC₆）₁と冗長行RR₁をそれぞれアクセスするた
めに、冗長行デコーダラインRRDL₁と冗長行ド
ライバRRD₁を有している。複数のデコーダ列
（DC₀）₁−（DC₆）₁は、接続点１２４を介して最後
にアドレスバツフアAB₅−AB₁₁の真の出力部で
終端するプログラミング電流ライン１２０₅−１
２０₁₁を含んでおり、さらに接続点１２６を介し
て最後にAB₅−AB₁₁の相補的な出力部で終端す
る並列なプログラミング電流ライン１２０₅−１
２０₁₁を含んでいる。そのような各プログラミン
グ電流ラインは、図示されているように、同様に
直列に接続されたダイオード１１４とデコーダヒ
ユーズ１１８を有している。ラインRRDL₁は、
同様にダイオード１２２を介してデコーダ列
（DC₀）₁−（DC₆）₁のそれぞれのラインに接続され
ている。 さらに述べられるように、デコーダ列（DC₀）₀
−（DC₆）₀の各ペアのライン１１２₅，１１２₅……
１１２₁₁，１１２₁₁のデコーダヒユーズ１１８の
１つは、欠陥行アドレスA₅−A₁₁に依存してプロ
グラムされまたは、破断される。結果として、冗
長行デコーダラインRRDL₀は、冗長行RR₀をア
クセスするためにその欠陥行アドレスをデコード
する。同様に、デコーダ列（DC₀）₁−（DC₆）₁の各
ペアのライン１２０₅，１２０₅……１２０₁₁，１
２０₁₁のデコーダヒユーズ１１８の１つは、もう
１つの欠陥行アドレスA₅−A₁₁に依存してプログ
ラムされまたは破断される。結果として、冗長行
デコーダラインRRDL₁は、冗長行RR₁をアクセ
スするためにこの他方の欠陥行アドレスをデコー
ドする。 プログラミング手段６２は、好ましくは複数の
デコーダ列（DC₀）₀−（DC₆）₀へのプログラミング
電流の流れをプログラムまたは制御するために、
複数のプログラミング回路部分（PCS₀）₀−
（PCS₆）₀を含む。もう一方の複数のプログラミン
グ回路部分（PCS₀）₁−（PCS₆）₁は、複数のデコー
ダ列（DC₀）₁−（DC₆）₁へのプログラミング電流の
流れをプログラムまたは制御するために用いられ
る。また、手段６２は、好ましくはすべてのプロ
グラミング回路部分（PCS₀）₀−（PCS₆）₀，
（PCS₀）₁−（PCS₆）₁に共通なゲーテイング回路部
分（GCS）を含んでおり、それはプログラミン
グ手段６２によるデコーダ手段５６へのプログラ
ミング電流のゲーテイングを制御する。 各プログラミング回路部分（PCS₀）₀−（PCS₆）
₀と（PCS₀）₁−（PCS₆）₁は、プログラミング電圧
がピンP₃へ与えられたときに共通ライン６６上
にプログラミング電圧を受取る（第２図参照）。
プログラミング電流部分（PCS₀）₀−（PCS₆）₀は、
ライン１３２によつてゲートされたときにライン
６６上のプログラミング電圧に応答してそれぞれ
のデコーダ列（DC₀）₀−（DC₆）₀へライン１３０に
よつてプログラミング電流を供給するために、そ
れぞれの電流源１２８を有している。本発明のこ
の態様において、プログラミング回路部分
（PCS₀）₀−（PCS₆）₀はA₄を運ぶライン４６の１つ
とライン１３２の間に接続されたダイオード１３
４を有している（第２図参照）。もしA₄が論理０
であれば、電流源１２８からのプログラミング電
流はダイオード１３４とライン１３２を介してゲ
ートオフされるであろう。したがつて、A₄が論
理０のときプログラミング回路部分（PCS₀）₀−
（PSC₆）₀のすべてが不能化され、それぞれのデコ
ーダ列（DC₀）₀−（DC₆）₀へはプログラミング電流
が供給されないであろう。一方、もしA₄が論理
１であれば、ダイオード１３４がバイアスされ
て、それによつてプログラミング電流源１２８は
デコーダ列（DC₀）₀−（DC₆）₀へライン１３０を通
してプログラミング電流を供給するためにゲート
オンされ得る。 （PCS₀）₀−（PCS₆）₀の他のダイオード１３６
は、CS₀−CS₆を運ぶそれぞれのライン５２とラ
イン１３２との間に接続されている（第２図参
照）。CS₀−CS₆がそれぞれ論理０のとき、電流源
１２８からのプログラミング電流はライン１３２
とダイオード１３６によつてゲートオフされ、そ
れによつてプログラミング電流はデコーダ列
（DC₀）₀−（DC₆）₀へ供給されない。CS₀−CS₆が論
理１のとき、ダイオード１３６はバイアスされ、
それによつて電流源１２８がゲートオンされて、
ライン１３０によつてデコーダ列（DC₀）₀−
（DC₆）₀へプログラミング電流を供給し得る。CS₀
−CS₆は論理１状態へシーケンシヤルに切換えら
れるので、前述のように、或る与えられたときに
ただ１つの電流源１２８がゲートオンされて、対
応するデコーダ列（DC₀）₀−（DC₆）₀へプログラミ
ング電流を流すことが許される。これは、事実
上、プログラミング手段６２の多重化機能をな
し、それによつて電流源１２８からのプログラミ
ング電流が多重化またはシーケンシヤルにゲート
オンまたはターンオンされて、そのプログラミン
グ電流はそれぞれのデコーダ列（DC₀）₀−（DC₆）
₀へ供給され得る。この列の順序化の間に、行ア
ドレスバツフアAB₅−AB₁₁全体が欠陥行をアド
レスするのに必要な通常の論理レベルにあり、し
たがつて従来の冗長メモリ回路に反して、高い電
圧レベルがAB₅−AB₁₁の入力へ多重化される必
要はない。 各プログラミング回路部分（PSC₀）₀−（PCS₆）
₀はダイオード１３８をも有しており、それはラ
イン１４０によつてゲーテイング回路部分GCS
とライン１３２の間で接続されている。ライン１
４０が論理０のとき、電流源１２８からのプログ
ラミング電流はライン１３２、ダイオード１３８
およびライン１４０を介してゲートオフされ、こ
れはさらに述べられる。ライン１４０が論理１へ
切換えられるとき、ダイオード１３８がバイアス
されて、電流源１２８からのプログラミング電流
はそれぞれのデコーダ列（DC₀）₀−（DC₆）₀へライ
ン１３０を通して流れるようにゲートオンされ得
る。 デコーダ列（DC₀）₁−（DC₆）₁へプログラミング
電流を供給するためのプログラミング回路部分
（PCS₀）₁−（PCS₆）₁は、プログラミング回路部分
（PCS₀）₀−（PCS₆）₀と同様である。したがつて、
（PCS₀）₁−（PCS₆）₁に関して、電流源１２８はラ
イン６６に接続されており、ダイオード１３８は
それぞれCS₀−CS₆を運ぶライン５２へ接続され
ており（第２図参照）、ダイオード１３８はゲー
テイング制御部分GCSへ接続されている。しか
し、（PCS₀）₁−（PCS₆）₁のダイオード１３４は₄
を運ぶライン４６の他のものに接続されている。
したがつて、（PCS₀）₁−（PCS₆）₁ダイオード１３
４または（PCS₀）₀−（PCS₆）₀のどちらかが、複数
のデコーダ列（DC₀）₁−（DC₆）₁または複数のデコ
ーダ列（DC₀）₀−（DC₆）₀へプログラミング電流を
供給するために、前者の電流源１２８または後者
の電流源１２８を能動化させるためにバイアスさ
れる。 ゲーテイング制御部分GCSはトランジスタ１
４２を含んでおり、そのベースはCSを運ぶピン
P_CSへライン６８を介して接続されている（第２
図参照）。トランジスタ１４２のコレクタは接続
点１４４へ接続されており、エミツタはライン１
４６によつてアースに接続されている。１４８で
全体的に示されているトランジスタダイオード経
路はプログラミング電圧を運ぶライン６６と接続
点１４４との間に接続されている。もう１つのト
ランジスタ１５０は接続点１４４の電圧によつて
ベースがバイアスされており、出力ライン１４０
につながる接続点１５２へ接続されたコレクタと
アースに接続されたエミツタを有している。１５
４で全体的に示された抵抗ダイオード経路は、接
続点１５２と正の供給電圧V_CCへ接続されてい
る。 GCSの動作において、ライン６８上のCSが論
理０のとき、トランジスタ１４２はバイアスオフ
され、それによつて、経路１４８内の電流はトラ
ンジスタ１５０をターンオフするために接続点１
４４にバイアス電圧を生じる。その結果、電流は
経路１５４から接続点１５２とトランジスタ１５
０を通してアースに流れ、それによつてライン１
４０は論理０となる。CSが論理１に切換えられ
るとき、トランジスタ１４２はターンオンされ
て、トランジスタ１５０のベース電流は経路１４
８と接続点１４４を通して流れ、さらにライン１
４６を介してターンオンされたトランジスタ１４
２のコレクタを通してアースへ流れ、それによつ
てトランジスタ１５０ターンオフされる。その結
果、接続点１５２とライン１４０はすべてのダイ
オード１３８をバイアスするために論理１へ切換
えられる。 冗長行RR₀を選択するためのプログラムデコー
ダ手段５６に一般的な動作において、たとえば欠
陥行R₅₀への欠陥行アドレスA₅−A₁₁は、アドレ
スバツフアAB₅−AB₁₁へ入力されると仮定する。
この欠陥行アドレスA₅−A₁₁のビツトの各々の論
理１または論理０の状態に依存して、各アドレス
バツフアAB₅−AB₁₁の出力ライン９８₅，９８₅
……９８₁₁，９８₁₁の１つは論理０になり、それ
によつてAB₅−AB₁₁はそれらの論理０のライン
を介してプログラミング電流をシンクさせること
ができる。また、（PCS₀）₀−（PCS₆）₀のダイオー
ド１３４をバイアスするためにA₄が論理１であ
ると仮定する。 そのとき、比較的高いプログラミング電圧、た
とえば20ボルトがピンP₃とライン６６を介して
（PCS₀）₀−（PCS₆）₀へ供給される。次に、第１の
列アドレスA₀−A₄が発生されて、（PCS₀）₀のダ
イオード１３６をバイアスするためにビツトA₀
−A₂から論理１のCS₀を生じ、一方、CS₁−CS₆
は論理０である。そして、論理１のCSがライン
６８へ与えられて、ライン１４０を論理１として
ダイオード１３８がバイアスされる。その結果、
このとき、電流源１２８からのプログラミング電
流がデコーダ列（DC₀）₀へのライン１３０上へゲ
ートされる。 結果として、プログラミング電流は前述のよう
にビツトA₅の論理状態に依存して、ライン１１
２₅またはライン１１２₅を通して流れ、そして関
連するヒユーズ１１８を破断または開いて他のヒ
ユーズ１１８を閉じられたままに残す。その結
果、破断されていないヒユーズ１１８に接続され
ているダイオード１２２は冗長行デコーダライン
RDRL₀と回路状態にある。この点において、１
つのビツト、すなわちA₅がデコーダ手段５６の
RRDL₀内へプログラムされる。 その後、欠陥行アドレスA₅−A₁₁のビツトA₆を
プログラムするために、ライン６６上のプログラ
ミング電流が低くされて、ライン６８上のCSが
論理０に切換えられる。そして、列アドレスA₀
−A₄がインクリメントされて論理１のCS₁を生
じ、CS₀，CS₂−CS₆は論理０である。次に、プ
ログラミング電圧はライン６６上で再び高められ
て、そしてCSは論理１へ切換えられる。その結
果、プログラミング電流は（DC₁）₀（特定的には
図示せず）へ供給され、前述と同様にデコーダヒ
ユーズ（図示せず）の１つが破断されて、他のデ
コーダヒユーズは閉じたままに維持される。 その後に、アドレスバツフアAB₅−AB₁₁に保
持されている欠陥行アドレスA₅−A₁₁をビツトご
とにプログラムするために、同様のプロセスが生
じる。これによつて、この例の場合の欠陥行R₅₀
のためのアドレスデコーダラインADL₅₀がAB₅−
AB₁₁に接続されているのと同様に、冗長行デコ
ーダラインRRDL₀がアドレスバツフアAB₅−
AB₁₁へ接続される。したがつて、この欠陥行ア
ドレスA₅−A₁₁がAB₅−AB₁₁にあるときは、そ
れは欠陥行R₅₀の代わりに冗長行RR₀を選択する
ためにRRDL₀によつてデコードされる。 さらに、RRDL₁は、もう一つの欠陥行R₀−
R₄₉，R₅₁−R₁₂₇へのもう一つの欠陥行アドレスを
デコードするために、同様にプログラムされ得
る。これを達成するために、他の欠陥行アドレス
A₅−A₁₁はAB₅−AB₁₁に保持され、₄は
（PCS₀）₁−（PCS₆）₁を活動化するために論理１に
保持される。その結果、プログラミング電流は
RRDL₁をプログラムするために（DC₀）₁−（DC₆）
₁へシーケンシヤルにゲートされ得る。 上述のゲーテイング機能をプログラムすること
によつて、プログラミング電流がゲートオンされ
る前にライン６６上のプログラミング電圧がその
充満値、たとえば20ボルトまで上がることを許さ
れ、それによつて論理１のCSがライン６８上に
形成されたときにプログラミング電流の“ラツシ
ユ”を生じる。したがつて、このプログラミング
電流のラツシユは、特定のデコーダヒユーズ１１
８が十分に破断されて開かれ、それによつてデコ
ーダ手段５６を確実にプログラムすることを保証
する。 欠陥行R₅₀を回避して冗長行RR₀を選択するた
めの本発明の全体的な特定の動作において、行
R₅₀への行アドレスA₅−A₁₁がAB₅−AB₁₁へ入力
されることによつて“アレイブランクチエツキン
グ”が生じると仮定する。また、この“アレイブ
ランクチエツキング”プロセスを用いることによ
つて、行R₅₀が欠陥であると決定されたと仮定す
る。 今、欠陥行アドレスA₅−A₁₁がアドレス発生器
２４によつて発生されてAB₅−AB₁₁に保持され
れば、デコーダ９５のアドレスデコーダライン
ADL₅₀は行ドライバRD₅₀を介して行R₅₀上にドラ
イブすることによつて応答する。そして、列アド
レスA₀−A₄はアドレス発生器２４によつてシー
ケンシヤルに発生されて、AB₀−AB₄によつて受
取られる。したがつて、列アドレスデコーダ８０
は、電流源８２から列C₀−C₃₁へプログラミング
電流を与えるために、CS₀−CS₁₅、およびA₄と
_４をシーケンシヤルに発生する。その結果、列C₀
−C₃₁をアドレスされた行R₅₀へ接続しているヒユ
ーズ９２はシーケンシヤルに破断され、それによ
つて行R₅₀は列C₀−C₃₁から全体が分離される。 次に、冗長行RR₀を選択するために、欠陥行ア
ドレスA₅−A₁₁はアドレス発生器２４によつて発
生されてAB₅−AB₁₁で保持され続ける。そして、
プログラム電圧源３６は、ピンP₃を介してライ
ン６６へプログラミング電流を与えるために活動
化される。次に、アドレス発生器２４はAB₀−
AB₄で列アドレスA₀−A₄を生じるためにインク
リメントされ、A₀−A₂を介して論理１のCS₀を
生じる。そして、制御信号発生器３２はライン６
８上にCSを生じるために能動化され、それによ
つてデコーダ列（DC₀）₀へプログラミング電流を
ゲートする。 その後に、プログラミング電圧の供給が停止さ
れて、CSは論理０に切換えられる。そして、プ
ログラミング電圧が再び供給源３６によつて与え
られ、アドレス発生器２４によつて生ぜられた列
アドレスA₀−A₄がインクリメントされて、論理
１のCS₁が生ぜられる。次に、論理１のCSが再び
発生器３２によつて生ぜられ、そのとき、プログ
ラミング電流はデコーダ列（DC₁）₀へゲートされ
る。 上記のプロセスは、欠陥行アドレスA₅−A₁₁の
ビツトをRRDL₀内へプログラムするためにCS₆
の発生まで続けられる。さらに、今認識し得るよ
うに、もう１つの欠陥行Ｒがその欠陥行を回避し
てRRDL₁をプログラムすることによつて冗長行
RR₁を選択するとすれば、同様な動作が起こる。 今、少なくとも冗長行RR₀が選択されてICパツ
ケージ１２がプログラムされていれば、そのシス
テム１０はパツケージ製造業者が検査手段７０を
用いてこの選択を検査するために用いられ得る。
あるいは、ICパツケージ１２はユーザに売られ
て、そのユーザがパツケージ自身のアドレス発生
器２４を用いてその検査を行なうことができ、こ
れは今述べられる。 再び第３図を参照して、検査する手段７０は回
路７０Ａと回路７０Ｂを含んでいる。回路７０Ａ
は、相互接続１６０を介して冗長行RR₀へ接続さ
れておりかつ相互接続１６２を介して冗長行RR₁
へ接続されているライン１５８に沿つて電流を供
給するための電流源１５６を有している。ダイオ
ード１６４とダイオード１６６はライン１６８に
接続されており、そのラインは接続点１７０へ接
続されていて論理１にあるA₄と₄によつてバイ
アスされ得る。A₄と₄は、通常の論理１よりは
るかに高い電圧、たとえば13ボルトをライン７６
_４でA₄の入力バツフアAB₄へ供給することによつ
て、どちらも論理１に強制される。この高電圧は
5Vのツエナーダイオード回路（図示せず）を用
いるバツフアAB₄の通常の機能を無視して、₄
のライン７８₄を論理１に強制し、一方、A₄の真
の出力７８₄はA₄のアドレスバツフアAB₄におい
て用いられる通常の回路によつて論理１になる。
このバイアスする条件において、トランジスタ１
７２はターンオンされ得る。センスアンプ１７４
は、トランジスタ１７２のオン・オフを感知する
ために、接続点１７６を介してトランジスタ１７
２のエミツタに接続されている。 回路７０Ｂは、同様に電流源１５６、ダイオー
ド１６４、ダイオード１６６、ライン１６８、接
続点１７０、トランジスタ１７２、およびセンス
アンプ１７４に接続された接続点１７６を有して
いる。しかし、回路７０Ｂの比較し得るライン１
５８′は相互接続１６０を介して冗長行RR₀にの
み接続されている。 動作において、冗長メモリ回路１８が行R₅₀の
ような欠陥行Ｒと置換わる少なくとも１つの冗長
行RR₀またはRR₁を有していることを検査するた
めに、すべての列C₀−C₃₁はCS₀−CS₁₅を論理０
にすることによつて不活動化される。そして、ラ
イン１５８と１５８′はたとえば13ボルトの高電
圧をピンP₄を介してAB₄へ供給することによつ
て選択され、それによつてA₄と₄は回路７０Ａ
と回路７０Ｂのダイオード１６４と１６６をバイ
アスするために論理１になる。もし冗長行RR₀と
冗長行RR₁のいずれもがアドレスされていないと
仮定すれば、すなわちそれぞれの行ドライバ
RRD₀とRRD₁がデコーダ手段５６を介して保持
されていないのでライン１５８と１５８′が行
RR₀とRR₁から分離されていると仮定すれば、電
流源１５６から回路７０Ａと回路７０Ｂへ電流は
流れず、バイアスする電圧はそれぞれのトランジ
スタ１７２をターンオンするために接続点１７０
で生ぜられる。それぞれのセンスアンプ１７４は
トランジスタ１７２のオン状態を感知する。 そのとき、前に示されたように、冗長行RR₀は
プログラムされたデコーダ手段５６を介してアド
レスされる。その結果、ライン１５８と１５８′
は冗長行RR₀と接続され、それによつて電流源か
ら相互接続１６０を介して冗長行RR₀へ電流が流
れる。したがつて、回路７０Ａと回路７０Ｂのト
ランジスタ１７２はターンオフされ、これはそれ
ぞれのセンスアンプ１７４によつて感知されて、
それによつて冗長行RR₀が活動していることまた
は選択されていることを示す。 次に、冗長行RR₁は、プログラムされたデコー
ダ手段５６によつて活動化される。このとき、相
互接続点１６２を介してライン１５８に沿つて電
流源１５６から冗長行RR₁へ電流が流れ、それに
よつて回路７０Ａのトランジスタ１７２がオフに
維持される。しかし、冗長行RR₀がアドレスされ
ていなければ、そのとき回路７０Ｂの電流源１５
６からの電流はライン１５８′に沿つて流れるこ
とができず、したがつて回路７０Ｂのトランジス
タ１７２はバイアスオンされる。回路７０Ａのト
ランジスタ１７２のオフ状態と回路７０Ｂのトラ
ンジスタ１７２のオン状態はそれぞれのセンスア
ンプ１７４によつて感知され、それによつて冗長
行RR₁が活動化または選択されたことを示す。 前には述べられなかつたが、たとえば、実際に
は１つの欠陥行への１つのアドレスをデコードす
べきだけのときに多重行R₀−R₁₂₇へのアドレス
をデコードするように、プログラム可能なデコー
ダ手段５６の冗長行デコーダラインRRDL₀が不
適切にプログラムされるかもしれないという可能
性がある。これは、たとえば或る与えられたデコ
ーダ列（DC₀）₀−（DC₆）₀の２つのデコーダヒユー
ズ１１８が誤つて破断されるかまたは開かれる場
合に起こる。先に示されたように、これら２つの
デコーダヒユーズの１つのみが行アドレスA₅−
A₁₁の或る与えられたビツトのために破断される
べきである。さもなくば、認識し得るであろうよ
うに、たとえば２つの独立な行アドレスがそれぞ
れ論理１と論理０のビツトA₅を有しかつデコー
ダ列（DC₀）₀の両方のデコーダヒユーズ１１８が
開いているとすれば、これらのビツトは同じビツ
トとしてデコードされ、ここは誤りである。もし
任意のデコーダ列（DC₀）₀−（DC₆）₀または
（DC₀）₁−（DC₆）₁の２つのデコーダヒユーズ１１
８が開かれているとすれば、冗長メモリ回路１１
８は不良であつて廃棄されるべきかまたは使用さ
れるべきでない。 プログラム可能なデコーダ手段５６が適切にプ
ログラムされて、たとえばRRDL₀が１つの行R₀
−R₁₂₇のみをデコードするかどうかを検査するた
めに、以下のプロセスがビツトごとに行なわれな
ければならない。まず、上述のように、ライン５
８と冗長行RR₀が冗長行アドレスA₅−A₁₁に応答
して選択される。次に、行RR₀を選択するために
用いられるAB₅−AB₁₁における行アドレスA₅−
A₁₁のビツトA₅が補数化される。回路７０Ａのセ
ンスアンプ１７４と回路７０Ｂのセンスアンプ１
７４によつて感知されるときに、行RR₀がなおも
選択されていれば、これはRRDL₀が１以上のア
ドレスをデコードしていることを示し、これは不
適切である。もしこの行アドレスA₅−A₁₁のビツ
トA₅を補数化するときに行RR₀がドライブオン
されていなければ、RRDL₀はビツトA₆−A₁₁に
依存して正常であり得る。 したがつて、この検査を完了するために、アド
レスA₅−A₁₁の１つのビツトのみが一時に補数化
され得る。したがつて、この行アドレスA₅−A₁₁
のビツトA₅が補数化された後に、それは行RR₀
を選択するために以前の補数化されていない状態
に切換えられて戻らなければならない。次に、こ
の行アドレスA₅−A₁₁のビツトA₆が補数化され
る。再び、もし行RR₀が選択されたままであれ
ば、これはRRDL₀が１以上のアドレスをデコー
ドしていることを示し、これは不適切である。も
しこの行アドレスA₅−A₁₁のビツトA₆を補数化す
るときに、行RR₀がドライブオンされていなけれ
ば、RRDL₀は残りのビツトA₇−A₁₁に依存して
正常であり得る。この検査プロセスは残りのビツ
トA₇−A₁₁を通して続けられる。 デコーダラインRRDL₁の適切なプログラミン
グを検査するために同様なプロセスを用い得る。 本発明の好ましい実施例の先の記述は、説明の
目的のために示されたものである。開示された正
確な形態に本発明を限定することは意図されてお
らず、明白な多くの修正や変更が上記の教示に照
らして可能である。実施例は、本発明の原理とそ
の実際の応用を最もよく説明するために選択され
て述べられたものであつて、それによつて当該分
野に習熟した人達が種々の実施例において本発明
を最もよく利用しかつ意図された特定の利用に対
して適するような種々の変更とともに利用するこ
とを可能にする。本発明の範囲は添付された請求
の範囲によつて決定されるべきである。