JPH09129570A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09129570A JPH09129570A JP7303817A JP30381795A JPH09129570A JP H09129570 A JPH09129570 A JP H09129570A JP 7303817 A JP7303817 A JP 7303817A JP 30381795 A JP30381795 A JP 30381795A JP H09129570 A JPH09129570 A JP H09129570A
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- compound semiconductor
- semiconductor substrate
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Abstract
(57)【要約】
【課題】 イオン注入された化合物半導体基板をアニー
ルする工程において、当該基板に発生するスリップライ
ンを抑制する。 【解決手段】 ＧａＡｓウエハにＳｉイオンを注入した
後、ウエハ表面にＳｉＮxからなる保護膜を形成する。
ついで、当該ウエハを赤外線ランプアニール炉に入れ、
基板温度を８２５℃まで昇温させて８２５℃に１５分間
保持した後、１００℃／分、好ましくは５０℃／分の降
温速度でウエハを冷却した。
ルする工程において、当該基板に発生するスリップライ
ンを抑制する。 【解決手段】 ＧａＡｓウエハにＳｉイオンを注入した
後、ウエハ表面にＳｉＮxからなる保護膜を形成する。
ついで、当該ウエハを赤外線ランプアニール炉に入れ、
基板温度を８２５℃まで昇温させて８２５℃に１５分間
保持した後、１００℃／分、好ましくは５０℃／分の降
温速度でウエハを冷却した。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関する。特に、本発明はＧａＡｓやＩｎＰ等の化合
物半導体にイオン注入した後のアニール工程における降
温時の温度管理に関する。
法に関する。特に、本発明はＧａＡｓやＩｎＰ等の化合
物半導体にイオン注入した後のアニール工程における降
温時の温度管理に関する。
【０００２】
【従来の技術】ＧａＡｓ、ＩｎＰ及びこれらの混晶等の
化合物半導体からなる基板にイオン注入して活性層を形
成する工程においては、イオン注入層を活性化させるた
め、所定温度で化合物半導体基板をアニールする。
化合物半導体からなる基板にイオン注入して活性層を形
成する工程においては、イオン注入層を活性化させるた
め、所定温度で化合物半導体基板をアニールする。
【０００３】イオン注入技術を用いて化合物半導体基板
に活性層を形成する際、当該基板は注入されたイオンに
よって結晶損傷を受ける。よって、イオン注入時に導入
された結晶欠陥を回復し、かつ注入不純物を正しい格子
位置に入れてドナーもしくはアクセプターを活性化する
ため、イオン注入後においてアニール処理が行なわれ
る。
に活性層を形成する際、当該基板は注入されたイオンに
よって結晶損傷を受ける。よって、イオン注入時に導入
された結晶欠陥を回復し、かつ注入不純物を正しい格子
位置に入れてドナーもしくはアクセプターを活性化する
ため、イオン注入後においてアニール処理が行なわれ
る。
【０００４】化合物半導体基板のアニール方法として
は、一般に電気炉又は赤外線ランプアニール炉を用い、
所定の温度プログラムに従って８００〜８５０℃の温度
でアニールするのが一般的である。図１はイオン注入層
を活性化するためのアニール処理の温度プログラムの一
例を示す。この例では、基板を加熱することによって基
板温度を室温から８５０℃まで連続的に昇温させ、８５
０℃の温度に１５分間保持した後、化合物半導体基板を
室温に放置することによって自然冷却させている。
は、一般に電気炉又は赤外線ランプアニール炉を用い、
所定の温度プログラムに従って８００〜８５０℃の温度
でアニールするのが一般的である。図１はイオン注入層
を活性化するためのアニール処理の温度プログラムの一
例を示す。この例では、基板を加熱することによって基
板温度を室温から８５０℃まで連続的に昇温させ、８５
０℃の温度に１５分間保持した後、化合物半導体基板を
室温に放置することによって自然冷却させている。
【０００５】さらに、アニール処理を行なう際には、化
合物半導体基板の構成原子が解離しないよう、基板表面
にＳｉＮx等の保護膜を設けた状態で行なう（キャップ
アニール法）のが一般的である。
合物半導体基板の構成原子が解離しないよう、基板表面
にＳｉＮx等の保護膜を設けた状態で行なう（キャップ
アニール法）のが一般的である。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来例のように化合物半導体基板を所定温度（例えば、８
５０℃）に保ってアニールした後、当該基板を自然放熱
によって冷却する場合には、基板の降温速度は比較的大
きい。そして、化合物半導体基板の降温速度が大きい
と、基板周辺部に結晶転位による欠陥、特にスリップ転
位によるスリップラインが多く発生する。このため、化
合物半導体基板上に形成されるデバイスの特性の均一性
が著しく損われると共に半導体装置の信頼性も低下させ
るという問題があった。
来例のように化合物半導体基板を所定温度（例えば、８
５０℃）に保ってアニールした後、当該基板を自然放熱
によって冷却する場合には、基板の降温速度は比較的大
きい。そして、化合物半導体基板の降温速度が大きい
と、基板周辺部に結晶転位による欠陥、特にスリップ転
位によるスリップラインが多く発生する。このため、化
合物半導体基板上に形成されるデバイスの特性の均一性
が著しく損われると共に半導体装置の信頼性も低下させ
るという問題があった。
【０００７】本発明は叙上の従来例の欠点に鑑みてなさ
れたものであり、その目的とするところは、イオン注入
した化合物半導体基板をアニール処理する工程における
結晶転位を抑制することにある。
れたものであり、その目的とするところは、イオン注入
した化合物半導体基板をアニール処理する工程における
結晶転位を抑制することにある。
【０００８】
【課題を解決するための手段】請求項１に記載の半導体
装置の製造方法は、化合物半導体基板にイオン注入を行
ない、ついでイオン注入領域を活性化するために前記化
合物半導体基板を所定の温度で熱処理した後、該化合物
半導体基板を前記所定温度から降温するその降温速度を
１００℃／分以下とすることを特徴としている。
装置の製造方法は、化合物半導体基板にイオン注入を行
ない、ついでイオン注入領域を活性化するために前記化
合物半導体基板を所定の温度で熱処理した後、該化合物
半導体基板を前記所定温度から降温するその降温速度を
１００℃／分以下とすることを特徴としている。
【０００９】請求項２に記載の実施態様は、請求項１記
載の半導体装置の製造方法において、前記降温速度を５
０℃／分以下とすることを特徴としている。
載の半導体装置の製造方法において、前記降温速度を５
０℃／分以下とすることを特徴としている。
【００１０】請求項３に記載の実施態様は、請求項１記
載の半導体装置の製造方法において、前記化合物半導体
基板を８００℃〜９５０℃程度の温度で熱処理した後、
該化合物半導体基板を前記温度から３００℃程度まで１
００℃／分以下の降温速度で降温させることを特徴とし
ている。
載の半導体装置の製造方法において、前記化合物半導体
基板を８００℃〜９５０℃程度の温度で熱処理した後、
該化合物半導体基板を前記温度から３００℃程度まで１
００℃／分以下の降温速度で降温させることを特徴とし
ている。
【００１１】
【作用】化合物半導体基板にイオン注入を行なった後の
アニール処理において、当該基板を所定温度に保持して
アニールを行なった後、従来よりも遅い降温速度、具体
的には、１００℃／分以下で降温させたところ、スリッ
プラインの密度の小さな基板を得ることができた。
アニール処理において、当該基板を所定温度に保持して
アニールを行なった後、従来よりも遅い降温速度、具体
的には、１００℃／分以下で降温させたところ、スリッ
プラインの密度の小さな基板を得ることができた。
【００１２】また、降温速度をさらに低くして５０℃／
分以下としたところ、基板に発生する歪が小さくなり、
基板の反りを防止することができた。よって、露光装置
（ステッパー）によって基板上のフォトレジスト等にパ
ターンを焼き付ける際にも、基板の反りに起因するパタ
ーン精度の低下を小さくできる。
分以下としたところ、基板に発生する歪が小さくなり、
基板の反りを防止することができた。よって、露光装置
（ステッパー）によって基板上のフォトレジスト等にパ
ターンを焼き付ける際にも、基板の反りに起因するパタ
ーン精度の低下を小さくできる。
【００１３】さらに、上記降温速度の条件は、熱処理の
温度が８００℃〜９５０℃程度の場合には、基板温度が
３００℃程度より高い領域でコントロールされていれば
よく、３００℃程度より低い領域では上記条件から外れ
てもスリップラインの発生密度には影響がなかった。
温度が８００℃〜９５０℃程度の場合には、基板温度が
３００℃程度より高い領域でコントロールされていれば
よく、３００℃程度より低い領域では上記条件から外れ
てもスリップラインの発生密度には影響がなかった。
【００１４】
【発明の実施の形態】本発明は、イオン注入されたＧａ
ＡｓやＩｎＰ等の化合物半導体基板を所定の熱処理（例
えば８００〜９５０℃）で一定時間（例えば、１５分
間）熱処理した後、１００℃／分以下、好ましくは５０
℃／分以下の降温速度で冷却させることを特徴としてい
る。特に、スリップラインの発生を抑制するためには、
所定の熱処理から基板温度を下げ始める段階で降温速度
を１００℃／分以下もしくは５０℃／分以下に制御する
ことが効果的であって、基板温度が所定の熱処理に比較
して十分下がった後には降温速度の値はスリップライン
の発生密度に影響しなかった。
ＡｓやＩｎＰ等の化合物半導体基板を所定の熱処理（例
えば８００〜９５０℃）で一定時間（例えば、１５分
間）熱処理した後、１００℃／分以下、好ましくは５０
℃／分以下の降温速度で冷却させることを特徴としてい
る。特に、スリップラインの発生を抑制するためには、
所定の熱処理から基板温度を下げ始める段階で降温速度
を１００℃／分以下もしくは５０℃／分以下に制御する
ことが効果的であって、基板温度が所定の熱処理に比較
して十分下がった後には降温速度の値はスリップライン
の発生密度に影響しなかった。
【００１５】また、降温速度を５０℃／分以下にする
と、スリップラインが減少すると共に化合物半導体基板
の表面におけるアニール後の歪も小さくすることができ
る。
と、スリップラインが減少すると共に化合物半導体基板
の表面におけるアニール後の歪も小さくすることができ
る。
【００１６】また、化合物半導体基板のアニール処理に
は、一般に電気炉や赤外線ランプアニール炉が用いられ
るが、本発明の降温速度を維持するためには、所定の熱
処理から基板温度を下げていく冷却期間においてもヒー
タやランプはオフにすることなく、発熱量をコントロー
ルしながら徐々に発熱量を小さくしていく必要がある。
従来のように、電気炉や赤外線ランプアニール炉のヒー
タやランプを冷却期間中オフにしたのでは、本発明の降
温速度を得ることができない。
は、一般に電気炉や赤外線ランプアニール炉が用いられ
るが、本発明の降温速度を維持するためには、所定の熱
処理から基板温度を下げていく冷却期間においてもヒー
タやランプはオフにすることなく、発熱量をコントロー
ルしながら徐々に発熱量を小さくしていく必要がある。
従来のように、電気炉や赤外線ランプアニール炉のヒー
タやランプを冷却期間中オフにしたのでは、本発明の降
温速度を得ることができない。
【００１７】（第１の実施例）液体封止チョクラルスキ
ー（ＬＥＣ）法により作製されたＧａＡｓ単結晶より得
られた面方位（１００）の半絶縁性ＧａＡｓウエハ（３
インチのＧａＡｓウエハ）に注入エネルギー１５０ｋｅ
Ｖ、５×１０12ｃｍ-2の注入条件で29Ｓｉを注入した。
イオン注入後、プラズマＣＶＤ装置を用いてイオン注入
されたＧａＡｓウエハの表面に、基板温度３００℃にお
いて、ＳｉＮx膜を１０００Å程度の厚みに成膜して保
護膜を形成した。こうしてサンプルとなる多数のＧａＡ
ｓウエハを用意した後、当該サンプルを赤外線ランプア
ニール炉に入れ、図２に実線で示すように、それぞれ同
一の昇温速度（通常の昇温速度）で８２５℃まで昇温さ
せ、８２５℃の温度に１５分間保持し、それぞれ２５℃
／分、５０℃／分、１００℃／分、２００℃／分の各降
温速度で炉内において８２５℃から室温まで冷却した。
ー（ＬＥＣ）法により作製されたＧａＡｓ単結晶より得
られた面方位（１００）の半絶縁性ＧａＡｓウエハ（３
インチのＧａＡｓウエハ）に注入エネルギー１５０ｋｅ
Ｖ、５×１０12ｃｍ-2の注入条件で29Ｓｉを注入した。
イオン注入後、プラズマＣＶＤ装置を用いてイオン注入
されたＧａＡｓウエハの表面に、基板温度３００℃にお
いて、ＳｉＮx膜を１０００Å程度の厚みに成膜して保
護膜を形成した。こうしてサンプルとなる多数のＧａＡ
ｓウエハを用意した後、当該サンプルを赤外線ランプア
ニール炉に入れ、図２に実線で示すように、それぞれ同
一の昇温速度（通常の昇温速度）で８２５℃まで昇温さ
せ、８２５℃の温度に１５分間保持し、それぞれ２５℃
／分、５０℃／分、１００℃／分、２００℃／分の各降
温速度で炉内において８２５℃から室温まで冷却した。
【００１８】こうしてアニール処理の完了したＧａＡｓ
ウエハを多数得た後、直径３インチの各ＧａＡｓウエハ
の外周部５ｍｍ幅の領域（図３に示したＧａＡｓウエハ
Ｗのうち斜線を施した領域）におけるスリップラインの
数を測定した。この結果を図４に示す。この図４の測定
結果に示されているように、降温速度が１００℃／分の
領域ではスリップラインの数はほぼ降温速度と比例して
増加しているが、降温速度が１００℃／分を越えると急
激にスリップラインの数が増加している。従って、スリ
ップラインの数（つまり、スリップラインの発生密度）
を小さくするためには、降温速度を１００℃／分以下に
すれば良いことがわかる。また、降温速度を５０℃／分
以下にすればスリップラインの数がさらに小さくなり、
加えてＧａＡｓウエハ表面におけるアニール後のウエハ
の歪も小さくすることができた。
ウエハを多数得た後、直径３インチの各ＧａＡｓウエハ
の外周部５ｍｍ幅の領域（図３に示したＧａＡｓウエハ
Ｗのうち斜線を施した領域）におけるスリップラインの
数を測定した。この結果を図４に示す。この図４の測定
結果に示されているように、降温速度が１００℃／分の
領域ではスリップラインの数はほぼ降温速度と比例して
増加しているが、降温速度が１００℃／分を越えると急
激にスリップラインの数が増加している。従って、スリ
ップラインの数（つまり、スリップラインの発生密度）
を小さくするためには、降温速度を１００℃／分以下に
すれば良いことがわかる。また、降温速度を５０℃／分
以下にすればスリップラインの数がさらに小さくなり、
加えてＧａＡｓウエハ表面におけるアニール後のウエハ
の歪も小さくすることができた。
【００１９】（第２の実施例）第１の実施例と同様の条
件で、面方位（１００）を有する３インチのＧａＡｓウ
エハに29Ｓｉを注入し、表面にＳｉＮx膜からなる保護
膜を形成し、サンプルとなる多数のＧａＡｓウエハを用
意した。この後、当該サンプルを赤外線ランプアニール
炉に入れ、それぞれ同一の昇温速度（通常の昇温速度）
で８２５℃まで昇温させ、８２５℃の温度に１５分間保
持した後、それぞれ２５℃／分、５０℃／分、１００℃
／分、２００℃／分の各降温速度で炉内において８２５
℃から３００℃まで冷却させた。この後、図２に破線で
示すように、基板温度が３００℃に達した段階で、１０
０℃／分以上の降温速度で冷却させた。
件で、面方位（１００）を有する３インチのＧａＡｓウ
エハに29Ｓｉを注入し、表面にＳｉＮx膜からなる保護
膜を形成し、サンプルとなる多数のＧａＡｓウエハを用
意した。この後、当該サンプルを赤外線ランプアニール
炉に入れ、それぞれ同一の昇温速度（通常の昇温速度）
で８２５℃まで昇温させ、８２５℃の温度に１５分間保
持した後、それぞれ２５℃／分、５０℃／分、１００℃
／分、２００℃／分の各降温速度で炉内において８２５
℃から３００℃まで冷却させた。この後、図２に破線で
示すように、基板温度が３００℃に達した段階で、１０
０℃／分以上の降温速度で冷却させた。
【００２０】こうしてアニール処理の完了したＧａＡｓ
ウエハを得た後、３インチの各ＧａＡｓウエハの外周部
５ｍｍの領域におけるスリップラインの数を測定した。
この結果は、第１の実施例の結果と有意差がなく、スリ
ップラインの数の増減には影響がなかった。
ウエハを得た後、３インチの各ＧａＡｓウエハの外周部
５ｍｍの領域におけるスリップラインの数を測定した。
この結果は、第１の実施例の結果と有意差がなく、スリ
ップラインの数の増減には影響がなかった。
【００２１】この第２実施例より分かるように、降温速
度を１００℃／分以下にコントロールする効果の高いの
は、冷却開始の領域であって、所定の熱処理温度（最高
温度）に比べて十分に基板温度が下がった領域の降温速
度は、スリップラインの数の増減には影響がないと言え
る。
度を１００℃／分以下にコントロールする効果の高いの
は、冷却開始の領域であって、所定の熱処理温度（最高
温度）に比べて十分に基板温度が下がった領域の降温速
度は、スリップラインの数の増減には影響がないと言え
る。
【００２２】
【発明の効果】本発明にあっては、イオン注入された化
合物半導体基板のアニール処理において当該基板を１０
０℃／分以下の降温速度で冷却することにより、アニー
ル処理時に化合物半導体基板に発生する結晶転位の発生
密度を小さくできた。このため、化合物半導体基板上に
形成されるデバイスの特性の均一性を高めると共に半導
体装置の信頼性も向上する。また、降温速度を５０℃／
分以下とすると、化合物半導体基板に発生する歪が小さ
くなり、基板の反りを小さくできた。このため、露光装
置（ステッパー）によって基板上のフォトレジスト等に
パターンを焼き付ける際にも、パターンの焦点ボケによ
るパターン精度の低下を小さくできる。
合物半導体基板のアニール処理において当該基板を１０
０℃／分以下の降温速度で冷却することにより、アニー
ル処理時に化合物半導体基板に発生する結晶転位の発生
密度を小さくできた。このため、化合物半導体基板上に
形成されるデバイスの特性の均一性を高めると共に半導
体装置の信頼性も向上する。また、降温速度を５０℃／
分以下とすると、化合物半導体基板に発生する歪が小さ
くなり、基板の反りを小さくできた。このため、露光装
置（ステッパー）によって基板上のフォトレジスト等に
パターンを焼き付ける際にも、パターンの焦点ボケによ
るパターン精度の低下を小さくできる。
【００２３】また、降温速度の条件は、熱処理温度が８
００℃〜９５０℃程度であれば、基板温度が３００℃よ
り高い領域で１００℃／分以下にコントロールされてい
ればよい。従って、例えば３００℃以下で降温速度を１
００℃／分よりも大きくすることにより、結晶転位を増
加させることなくアニール時間を短縮することができ
る。
００℃〜９５０℃程度であれば、基板温度が３００℃よ
り高い領域で１００℃／分以下にコントロールされてい
ればよい。従って、例えば３００℃以下で降温速度を１
００℃／分よりも大きくすることにより、結晶転位を増
加させることなくアニール時間を短縮することができ
る。
【図１】従来のアニール工程における温度プログラムの
様子を示す図である。
様子を示す図である。
【図２】本発明の一実施例における温度プログラムの様
子を示す図である。
子を示す図である。
【図３】サンプルに用いたウエハのスリップラインを数
えた領域を示す図である。
えた領域を示す図である。
【図４】ウエハの降温速度とストリップラインの数との
関係を調べた結果を示す図である。
関係を調べた結果を示す図である。
Claims (3)
- 【請求項１】 化合物半導体基板にイオン注入を行な
い、ついでイオン注入領域を活性化するために前記化合
物半導体基板を所定の温度で熱処理した後、該化合物半
導体基板を前記所定温度から降温するその降温速度を１
００℃／分以下とすることを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記降温速度を５０℃／分以下とするこ
とを特徴とする、請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 前記化合物半導体基板を８００〜９５０
℃程度の温度で熱処理した後、該化合物半導体基板を前
記温度から３００℃程度まで１００℃／分以下の降温速
度で降温させることを特徴とする、請求項１に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7303817A JPH09129570A (ja) | 1995-10-27 | 1995-10-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7303817A JPH09129570A (ja) | 1995-10-27 | 1995-10-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129570A true JPH09129570A (ja) | 1997-05-16 |
Family
ID=17925668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7303817A Pending JPH09129570A (ja) | 1995-10-27 | 1995-10-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09129570A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1309021C (zh) * | 2003-12-25 | 2007-04-04 | 北京有色金属研究总院 | 一种消除硅单晶片器件制作区原生坑缺陷的方法 |
| KR20150070946A (ko) | 2013-12-17 | 2015-06-25 | 미쓰비시덴키 가부시키가이샤 | 반도체장치의 제조방법 |
-
1995
- 1995-10-27 JP JP7303817A patent/JPH09129570A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1309021C (zh) * | 2003-12-25 | 2007-04-04 | 北京有色金属研究总院 | 一种消除硅单晶片器件制作区原生坑缺陷的方法 |
| KR20150070946A (ko) | 2013-12-17 | 2015-06-25 | 미쓰비시덴키 가부시키가이샤 | 반도체장치의 제조방법 |
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