JPH09129604A - 半導体装置の微細パターンの形成方法 - Google Patents
半導体装置の微細パターンの形成方法Info
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- JPH09129604A JPH09129604A JP28335695A JP28335695A JPH09129604A JP H09129604 A JPH09129604 A JP H09129604A JP 28335695 A JP28335695 A JP 28335695A JP 28335695 A JP28335695 A JP 28335695A JP H09129604 A JPH09129604 A JP H09129604A
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】既存の露光装置でも十分な解像度を得ることが
でき、コストもあまり増大させることなく微細なパター
ンを形成することができる半導体装置の微細パターン形
成方法を提供する。 【解決手段】次の工程を特徴とする微細パターンの形成
方法。 基板（Ｓｉ基板１１）上に第１のレジストパターン１
５を形成する工程（図１（ｃ））。 この第１のレジストパターン１５をマスクにして下地
膜（ＳｉＯ2 膜１２）を途中までエッチングする工程
（図１（ｅ））。 この第１のレジストパターン１５を残した状態の前記
基板（Ｓｉ基板１１）上に第２のレジストパターン１８
を形成する工程（図１（ｈ））。 前記第１のレジストパターン１５と前記第２のレジス
トパターン１８が合成されたレジストパタ−ンをマスク
にして前記下地膜（ＳｉＯ2 膜１２）をさらにエッチン
グする工程（図１（ｉ））。
でき、コストもあまり増大させることなく微細なパター
ンを形成することができる半導体装置の微細パターン形
成方法を提供する。 【解決手段】次の工程を特徴とする微細パターンの形成
方法。 基板（Ｓｉ基板１１）上に第１のレジストパターン１
５を形成する工程（図１（ｃ））。 この第１のレジストパターン１５をマスクにして下地
膜（ＳｉＯ2 膜１２）を途中までエッチングする工程
（図１（ｅ））。 この第１のレジストパターン１５を残した状態の前記
基板（Ｓｉ基板１１）上に第２のレジストパターン１８
を形成する工程（図１（ｈ））。 前記第１のレジストパターン１５と前記第２のレジス
トパターン１８が合成されたレジストパタ−ンをマスク
にして前記下地膜（ＳｉＯ2 膜１２）をさらにエッチン
グする工程（図１（ｉ））。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の微細
パターンの形成方法に関するものである。
パターンの形成方法に関するものである。
【０００２】
【従来の技術】半導体装置の製造において、微細パター
ンは主にフォトリソグラフィ技術とエッチング技術によ
って形成されている。フォトリソグラフィ技術はレジス
トにマスクのパターンを転写する工程であり、エッチン
グ技術はパターン形成されたレジストをマスクとして下
地膜を加工する工程である。
ンは主にフォトリソグラフィ技術とエッチング技術によ
って形成されている。フォトリソグラフィ技術はレジス
トにマスクのパターンを転写する工程であり、エッチン
グ技術はパターン形成されたレジストをマスクとして下
地膜を加工する工程である。
【０００３】この微細パターンの形成方法の１例とし
て、従来のコンタクトホールの形成方法について説明す
る。
て、従来のコンタクトホールの形成方法について説明す
る。
【０００４】図３は、従来のコンタクトホールの形成方
法を示す模式的縦断面図である。コンタクトホールの形
成は、フォトリソグラフィ技術及びエッチング技術を用
いた以下の５つの主な工程から構成されている。
法を示す模式的縦断面図である。コンタクトホールの形
成は、フォトリソグラフィ技術及びエッチング技術を用
いた以下の５つの主な工程から構成されている。
【０００５】Ｓｉ基板１１上にＳｉＯ2 膜１２を形成
する。その上に感光性高分子から成るレジスト３３を塗
布する。次いで、プリベークを行ないレジスト膜３３中
に含まれる有機溶剤を除去する（図３（ａ））。
する。その上に感光性高分子から成るレジスト３３を塗
布する。次いで、プリベークを行ないレジスト膜３３中
に含まれる有機溶剤を除去する（図３（ａ））。
【０００６】マスクパターン３４を露光によってレジ
スト膜３３上に転写する（図３（ｂ））。
スト膜３３上に転写する（図３（ｂ））。
【０００７】レジストを現像して、マスクパターン３
４に対応する凹部１９を有するレジストパターン３５を
形成する。次いで、ポストベークを行ない、レジストパ
ターン３５に含まれた水分を蒸発させ、ＳｉＯ2 膜１２
との密着性を高めておく（図３（ｃ））。
４に対応する凹部１９を有するレジストパターン３５を
形成する。次いで、ポストベークを行ない、レジストパ
ターン３５に含まれた水分を蒸発させ、ＳｉＯ2 膜１２
との密着性を高めておく（図３（ｃ））。
【０００８】このレジストパターン３５をマスクにし
て、ＳｉＯ2 膜１２にエッチング処理を施し、コンタク
トホール２１を形成する（図３（ｄ））。
て、ＳｉＯ2 膜１２にエッチング処理を施し、コンタク
トホール２１を形成する（図３（ｄ））。
【０００９】次に不要となったレジストパターン３５
を除去する（図３（ｅ））。
を除去する（図３（ｅ））。
【００１０】図４は、このようにして形成される従来の
コンタクトホールを示す模式的縦断面図である。
コンタクトホールを示す模式的縦断面図である。
【００１１】半導体装置の高集積化に伴って回路パター
ンが微細になり、より一層の微細加工技術が必要となっ
ている。フォトリソグラフィ技術に関しては、解像度を
向上させる必要があり、露光装置の改良及び材料の開発
が進められている。
ンが微細になり、より一層の微細加工技術が必要となっ
ている。フォトリソグラフィ技術に関しては、解像度を
向上させる必要があり、露光装置の改良及び材料の開発
が進められている。
【００１２】露光装置の改良は、レンズ開口径を大きく
する、短波長の露光波長を使用する、位相シフトマスク
を使用する等の方向で進んでいる。位相シフトマスクを
用いる方法は、マスク上の隣り合う開口部の一方に位相
を１８０゜変化させるシフタを設けて、隣り合う開口部
からの光の干渉を抑えて解像度を向上させる方法であ
る。
する、短波長の露光波長を使用する、位相シフトマスク
を使用する等の方向で進んでいる。位相シフトマスクを
用いる方法は、マスク上の隣り合う開口部の一方に位相
を１８０゜変化させるシフタを設けて、隣り合う開口部
からの光の干渉を抑えて解像度を向上させる方法であ
る。
【００１３】レジスト材料の開発としては、高解像度の
レジストの開発、光露光用コントラスト増幅材料：ＣＥ
Ｌ（Contrast Enhanced Layer ）材料の開発等が進めら
れている。ＣＥＬ材料を使用する方法は、レジスト膜の
上にこのレジスト膜に比べて吸光度がはるかに高いＣＥ
Ｌ膜を塗布することにより、相対的に強い光だけを透過
させ、弱い光をカットして、結果として下層レジスト膜
へ入射する露光像のコントラストを高めるものである。
レジストの開発、光露光用コントラスト増幅材料：ＣＥ
Ｌ（Contrast Enhanced Layer ）材料の開発等が進めら
れている。ＣＥＬ材料を使用する方法は、レジスト膜の
上にこのレジスト膜に比べて吸光度がはるかに高いＣＥ
Ｌ膜を塗布することにより、相対的に強い光だけを透過
させ、弱い光をカットして、結果として下層レジスト膜
へ入射する露光像のコントラストを高めるものである。
【００１４】
【発明が解決しようとする課題】しかし、位相シフトマ
スクを使用する場合は、微細加工性及び線幅の制御性に
優れているが、マスク開発にかなりのコストがかかる。
また、パターン種に応じた位相シフタを設ける必要があ
り、マスク欠陥が生じた場合のマスクの修正が行いにく
いという問題がある。
スクを使用する場合は、微細加工性及び線幅の制御性に
優れているが、マスク開発にかなりのコストがかかる。
また、パターン種に応じた位相シフタを設ける必要があ
り、マスク欠陥が生じた場合のマスクの修正が行いにく
いという問題がある。
【００１５】ＣＥＬ材料を使用する場合は、やはり微細
加工性には優れているが、下地段差によるＣＥＬ膜の膜
厚変動によりパターン寸法が変化するという難点があ
る。また、ＣＥＬ膜のため透過光がカットされる分、多
くの露光量が必要となり、露光時間が長くなり、スルー
プットが低下するという問題がある。またＣＥＬ材料の
コストがかかるという問題もある。
加工性には優れているが、下地段差によるＣＥＬ膜の膜
厚変動によりパターン寸法が変化するという難点があ
る。また、ＣＥＬ膜のため透過光がカットされる分、多
くの露光量が必要となり、露光時間が長くなり、スルー
プットが低下するという問題がある。またＣＥＬ材料の
コストがかかるという問題もある。
【００１６】このように位相シフトマスクおよびＣＥＬ
材料が抱えている問題点からわかるように、微細加工精
度を高めるこれらの露光装置の改良およびレジスト材料
の開発は、コスト上昇や新たなプロセスに起因する問題
点を生じる。
材料が抱えている問題点からわかるように、微細加工精
度を高めるこれらの露光装置の改良およびレジスト材料
の開発は、コスト上昇や新たなプロセスに起因する問題
点を生じる。
【００１７】一方、エッチング技術においても、パター
ンの微細化に伴う歩留まりの低下がより問題となる。例
えば、コンタクトホールの場合、ホール径が小さくなる
とエッチングガスが侵入しにくくなり、エッチレートが
低下する。このため、大小異なるホール径のコンタクト
ホールが存在すると、各コンタクトホールにおいてエッ
チレートが異なり、下地膜の膜厚が同じであっても各々
のコンタクトホールを開口させるのに必要なエッチング
時間が異なるため、オーバーエッチングに伴う下地膜の
さらに下地へのダメージの問題が生じる。そのためマス
ク設計する際、ホール径を最小コンタクトホール径に統
一する手法が採られるが、微細なコンタクトホールが増
加するため、コンタクトホールを開口させる歩留まりが
低下してしまう。また、その後のコンタクトホール内へ
のメタル成膜においても、微細なコンタクトホールの底
部にステップカバレッジ良く成膜することが困難であ
り、さらに歩留まりが低下してしまう。
ンの微細化に伴う歩留まりの低下がより問題となる。例
えば、コンタクトホールの場合、ホール径が小さくなる
とエッチングガスが侵入しにくくなり、エッチレートが
低下する。このため、大小異なるホール径のコンタクト
ホールが存在すると、各コンタクトホールにおいてエッ
チレートが異なり、下地膜の膜厚が同じであっても各々
のコンタクトホールを開口させるのに必要なエッチング
時間が異なるため、オーバーエッチングに伴う下地膜の
さらに下地へのダメージの問題が生じる。そのためマス
ク設計する際、ホール径を最小コンタクトホール径に統
一する手法が採られるが、微細なコンタクトホールが増
加するため、コンタクトホールを開口させる歩留まりが
低下してしまう。また、その後のコンタクトホール内へ
のメタル成膜においても、微細なコンタクトホールの底
部にステップカバレッジ良く成膜することが困難であ
り、さらに歩留まりが低下してしまう。
【００１８】すなわち、０．５μｍ以下の微細加工にな
ると、既存の露光装置ではパターン形成に安定で十分な
解像度を得ることが困難になるのみならず、新たな露光
装置の改良およびレジスト材料の開発もコスト上昇や新
たなプロセスの問題点を生じる、またプロセス開発も難
しくなる。
ると、既存の露光装置ではパターン形成に安定で十分な
解像度を得ることが困難になるのみならず、新たな露光
装置の改良およびレジスト材料の開発もコスト上昇や新
たなプロセスの問題点を生じる、またプロセス開発も難
しくなる。
【００１９】本発明は、このような課題に鑑みてなされ
たものであり、既存の露光装置でも十分な解像度を得る
ことができ、コストもあまり増大させることなく微細な
パターンを形成することができる微細パターン形成方法
を提供することを目的としている。
たものであり、既存の露光装置でも十分な解像度を得る
ことができ、コストもあまり増大させることなく微細な
パターンを形成することができる微細パターン形成方法
を提供することを目的としている。
【００２０】さらに、本発明は微細なパターンのエッチ
ング時の歩留まり及びステップカバレッジの改善による
微細なパターン内への成膜時の歩留まりを改善し、半導
体装置の歩留まりを向上させることを目的としている。
ング時の歩留まり及びステップカバレッジの改善による
微細なパターン内への成膜時の歩留まりを改善し、半導
体装置の歩留まりを向上させることを目的としている。
【００２１】
【課題を解決するための手段】本発明者は、フォトリソ
グラフィ工程およびエッチング工程を繰り返し行うこと
によって、微細パターンを形成できることを知見した。
グラフィ工程およびエッチング工程を繰り返し行うこと
によって、微細パターンを形成できることを知見した。
【００２２】本発明の微細パターンの形成方法は、基板
上に第１のレジストパターンを形成し、この第１のレジ
ストパターンをマスクにして下地膜を途中までエッチン
グし、この第１のレジストパターンを残した状態の前記
基板上に第２のレジストパターンを形成し、前記第１の
レジストパターンと前記第２のレジストパターンが合成
されたレジストパタ−ンをマスクにして前記下地膜をさ
らにエッチングすることを特徴としている。
上に第１のレジストパターンを形成し、この第１のレジ
ストパターンをマスクにして下地膜を途中までエッチン
グし、この第１のレジストパターンを残した状態の前記
基板上に第２のレジストパターンを形成し、前記第１の
レジストパターンと前記第２のレジストパターンが合成
されたレジストパタ−ンをマスクにして前記下地膜をさ
らにエッチングすることを特徴としている。
【００２３】通常のフォトリソグラフィ工程で断面形状
が矩形の第１のレジストパターンを形成する。この第１
のレジストパタ−ンをマスクにして、下地膜を所定の深
さまでエッチングした後、第２のレジスト膜を塗布す
る。
が矩形の第１のレジストパターンを形成する。この第１
のレジストパタ−ンをマスクにして、下地膜を所定の深
さまでエッチングした後、第２のレジスト膜を塗布す
る。
【００２４】そうすると、第１のレジストパターン上部
及び第１のレジストパターン間の凹部に第２のレジスト
膜が塗布されるが、第１のレジスト膜と第２のレジスト
膜を重ねて見た場合、第１のレジストパターンの領域は
レジストが厚く、第１のレジストパターン間の凹部では
レジストが薄くなる。このようにレジストの膜厚を場所
により変えることができるので、第１のレジストパター
ンの領域のレジストの膜厚として従来のレジストの膜厚
を確保しつつ、第１のレジストパターン間の凹部のレジ
ストを従来のレジストの膜厚に比べて薄くできる。ま
た、下地膜を途中までエッチングし、下地膜の残りの厚
みは薄くなっているので、エッチングの際に必要なレジ
スト膜厚はさらに薄くできる。
及び第１のレジストパターン間の凹部に第２のレジスト
膜が塗布されるが、第１のレジスト膜と第２のレジスト
膜を重ねて見た場合、第１のレジストパターンの領域は
レジストが厚く、第１のレジストパターン間の凹部では
レジストが薄くなる。このようにレジストの膜厚を場所
により変えることができるので、第１のレジストパター
ンの領域のレジストの膜厚として従来のレジストの膜厚
を確保しつつ、第１のレジストパターン間の凹部のレジ
ストを従来のレジストの膜厚に比べて薄くできる。ま
た、下地膜を途中までエッチングし、下地膜の残りの厚
みは薄くなっているので、エッチングの際に必要なレジ
スト膜厚はさらに薄くできる。
【００２５】このため、第１のレジストパターン間の凹
部ではレジストが薄くなっているため、露光時の解像度
が向上し、この凹部に微細なレジストパターンを形成す
ることができるのである。
部ではレジストが薄くなっているため、露光時の解像度
が向上し、この凹部に微細なレジストパターンを形成す
ることができるのである。
【００２６】また、本発明の方法によれば、パターンが
形成される下地膜のうち微細パターンが形成される厚み
は第１のレジストパターンをマスクにしたエッチング後
の厚みであり、薄くなっている。そのため微細パターン
を形成する際のエッチングのばらつきによる歩留まりの
低下を抑えることができる。
形成される下地膜のうち微細パターンが形成される厚み
は第１のレジストパターンをマスクにしたエッチング後
の厚みであり、薄くなっている。そのため微細パターン
を形成する際のエッチングのばらつきによる歩留まりの
低下を抑えることができる。
【００２７】また、本発明の方法によれば、下地膜には
粗いパターンと微細パターンとが段となった断面形状が
形成される。この断面形状により、その後の成膜の際に
はステップカバレッジ良く成膜できる。
粗いパターンと微細パターンとが段となった断面形状が
形成される。この断面形状により、その後の成膜の際に
はステップカバレッジ良く成膜できる。
【００２８】図２は、本発明方法により形成されるコン
タクトホールを示す模式的断面図である。コンタクトホ
ール２１は段を有する形状であって、従来のコンタクト
ホール（図４）に比べて上部の孔が広く、コンタクトホ
ール２１内へのメタル成膜の際にはステップカバレッジ
良く成膜できる。
タクトホールを示す模式的断面図である。コンタクトホ
ール２１は段を有する形状であって、従来のコンタクト
ホール（図４）に比べて上部の孔が広く、コンタクトホ
ール２１内へのメタル成膜の際にはステップカバレッジ
良く成膜できる。
【００２９】なお、第２のレジスト膜の塗布に際して
は、低粘度のレジストを高速回転で塗布することが好ま
しい。こうすることにより、第１のレジスト膜と第２の
レジスト膜を重ねて見た場合のレジスト膜厚を、第１の
レジストパターンの領域を厚く、第１のレジストパター
ン間の凹部領域ではレジストを薄くするように、効果的
に塗布できる。
は、低粘度のレジストを高速回転で塗布することが好ま
しい。こうすることにより、第１のレジスト膜と第２の
レジスト膜を重ねて見た場合のレジスト膜厚を、第１の
レジストパターンの領域を厚く、第１のレジストパター
ン間の凹部領域ではレジストを薄くするように、効果的
に塗布できる。
【００３０】
【発明の実施の形態】以下、本発明の半導体装置の微細
パターン形成方法をコンタクトホールの形成に適用した
１例を図面に基づいて説明する。図１は、この微細パタ
ーン形成方法を説明する各工程を示した模式的断面図で
ある。
パターン形成方法をコンタクトホールの形成に適用した
１例を図面に基づいて説明する。図１は、この微細パタ
ーン形成方法を説明する各工程を示した模式的断面図で
ある。
【００３１】ＳｉＯ2 膜１２が成膜されたＳｉ基板１
１上に、感光性高分子から成る第１のレジスト膜１３を
塗布する。次いでプリベークを行ないレジスト膜１３中
に含まれる有機溶剤を除去する（図１（ａ））。
１上に、感光性高分子から成る第１のレジスト膜１３を
塗布する。次いでプリベークを行ないレジスト膜１３中
に含まれる有機溶剤を除去する（図１（ａ））。
【００３２】第１のマスクパターン１４を通してレジ
スト膜１３を露光する。次いで露光時の定在波効果を緩
和させるベーク処理（ＰＥＢ処理）を施す（図１
（ｂ））。
スト膜１３を露光する。次いで露光時の定在波効果を緩
和させるベーク処理（ＰＥＢ処理）を施す（図１
（ｂ））。
【００３３】現像して、凹部１９を有する第１のレジ
ストパターン１５を形成する。次いでポストベークを行
ない、レジスト中に含まれた水分を蒸発させ下地膜との
密着性を高めておく（図１（ｃ））。
ストパターン１５を形成する。次いでポストベークを行
ない、レジスト中に含まれた水分を蒸発させ下地膜との
密着性を高めておく（図１（ｃ））。
【００３４】遠紫外光キュア処理（ＵＶキュア）を施
すことによって、後の第２のレジスト膜の塗布特性を改
善する（図１（ｄ））。
すことによって、後の第２のレジスト膜の塗布特性を改
善する（図１（ｄ））。
【００３５】この第１のレジストパタ−ン１５をマス
クにして下地ＳｉＯ2 膜１２を所定の深さ、例えば下地
ＳｉＯ2 膜１２の膜厚の半分、エッチングする（図１
（ｅ））。
クにして下地ＳｉＯ2 膜１２を所定の深さ、例えば下地
ＳｉＯ2 膜１２の膜厚の半分、エッチングする（図１
（ｅ））。
【００３６】第２のレジスト膜１６を塗布する（図１
（ｆ））。第１のレジストパターン１５の上部周辺は薄
くなるが、それ以外の領域ではほぼ同等のレジスト膜厚
で塗布される。第１のレジスト膜と第２のレジスト膜の
合成されたレジスト膜厚は、第１のレジストパターン１
５部分はレジストが厚く、第１のレジストパターン間の
凹部１９はレジストが薄くなる。次いでプリベークを行
ない、レジスト中に含まれる有機溶剤を除去する。
（ｆ））。第１のレジストパターン１５の上部周辺は薄
くなるが、それ以外の領域ではほぼ同等のレジスト膜厚
で塗布される。第１のレジスト膜と第２のレジスト膜の
合成されたレジスト膜厚は、第１のレジストパターン１
５部分はレジストが厚く、第１のレジストパターン間の
凹部１９はレジストが薄くなる。次いでプリベークを行
ない、レジスト中に含まれる有機溶剤を除去する。
【００３７】第２のマスクパターン１７を通してレジ
スト膜１６を露光する。次いで定在波効果を緩和させる
ＰＥＢ処理を施す（図１（ｇ））。
スト膜１６を露光する。次いで定在波効果を緩和させる
ＰＥＢ処理を施す（図１（ｇ））。
【００３８】現像して、凹部２０を有する第２のレジ
ストパターン１８を形成する。次いでポストベークを行
ない、レジスト中に含まれた水分を蒸発させ下地膜との
密着性を高めておく（図１（ｈ））。
ストパターン１８を形成する。次いでポストベークを行
ない、レジスト中に含まれた水分を蒸発させ下地膜との
密着性を高めておく（図１（ｈ））。
【００３９】合成されたレジストパタ−ンをマスクに
して下地膜の残膜量をエッチングしコンタクトホ−ル２
１を開口させる（図１（ｉ））。
して下地膜の残膜量をエッチングしコンタクトホ−ル２
１を開口させる（図１（ｉ））。
【００４０】そして、不要となったレジストパターン１
８、１５を除去する。
８、１５を除去する。
【００４１】なお、第１のレジストパタ−ンをマスクに
して下地膜をエッチングする量は全体のエッチング量に
対して、３０〜７０％が好ましい。
して下地膜をエッチングする量は全体のエッチング量に
対して、３０〜７０％が好ましい。
【００４２】その理由は、エッチングに関して言えば、
エッチング量が少なすぎると、後の合成されたレジスト
パタ−ンによるエッチングの際の下地膜の残膜量が多
く、エッチング歩留まりが低下するおそれがあり、エッ
チング量が多すぎると、第１のレジストパタ−ンによる
エッチングの際、エッチングのばらつきで場所により下
地膜が完全にエッチングされてしまうおそれがあるから
である。
エッチング量が少なすぎると、後の合成されたレジスト
パタ−ンによるエッチングの際の下地膜の残膜量が多
く、エッチング歩留まりが低下するおそれがあり、エッ
チング量が多すぎると、第１のレジストパタ−ンによる
エッチングの際、エッチングのばらつきで場所により下
地膜が完全にエッチングされてしまうおそれがあるから
である。
【００４３】後の成膜に関して言えば、エッチング量が
少なすぎると、成膜時のステップカバレッジの向上への
寄与が少なく、エッチング量が多すぎると、第１のレジ
ストパタ−ンによるエッチングの際に形成される段差部
に対するステップカバレッジが悪化するからである。
少なすぎると、成膜時のステップカバレッジの向上への
寄与が少なく、エッチング量が多すぎると、第１のレジ
ストパタ−ンによるエッチングの際に形成される段差部
に対するステップカバレッジが悪化するからである。
【００４４】第２のレジスト膜の塗布にあたっては、レ
ジストパターン間の凹部領域に薄く塗布するため、粘度
が１０〜１５ｃｐ（レジスト塗布膜厚にして０．３〜
０．５μｍ）である低粘度のレジストを５０００ｒｐｍ
以上、特に６０００ｒｐｍ以上の高速回転で塗布するこ
とが好ましい。回転数が遅いと凹部領域へレジストが溜
まりやすく凹部領域のレジストの膜厚が厚くなりやすい
ためである。ただし、通常の装置の最高回転数は７００
０ｒｐｍ程度である。
ジストパターン間の凹部領域に薄く塗布するため、粘度
が１０〜１５ｃｐ（レジスト塗布膜厚にして０．３〜
０．５μｍ）である低粘度のレジストを５０００ｒｐｍ
以上、特に６０００ｒｐｍ以上の高速回転で塗布するこ
とが好ましい。回転数が遅いと凹部領域へレジストが溜
まりやすく凹部領域のレジストの膜厚が厚くなりやすい
ためである。ただし、通常の装置の最高回転数は７００
０ｒｐｍ程度である。
【００４５】
【実施例】以下、本発明の半導体装置の微細パターン形
成方法をコンタクトホールの形成に適用した実施例につ
いて図１に基づき具体的に説明する。
成方法をコンタクトホールの形成に適用した実施例につ
いて図１に基づき具体的に説明する。
【００４６】ＳｉＯ2 膜１２が０．８μｍ成膜された
Ｓｉ基板１１上に、住友化学工業株式会社製ＰＦＸ−１
５レジスト（粘度２５ｃｐ）を回転数５０００ｒｐｍで
塗布し、膜厚が１．１μｍの第１のレジスト膜１３を形
成する。次いで９５℃、２分の条件でプリベークを行な
った（図１（ａ））。
Ｓｉ基板１１上に、住友化学工業株式会社製ＰＦＸ−１
５レジスト（粘度２５ｃｐ）を回転数５０００ｒｐｍで
塗布し、膜厚が１．１μｍの第１のレジスト膜１３を形
成する。次いで９５℃、２分の条件でプリベークを行な
った（図１（ａ））。
【００４７】０．９μｍコンタクトホールを形成する
第１のマスクパターン１４を用いて、ニコン社製ＮＳＲ
１５０５Ｇ７Ｅステッパにより、３２５ｍｊ／ｃｍ2 の
露光条件でレジスト膜１３を露光した。次いで１１５
℃、２分の条件でＰＥＢ処理を施した（図１（ｂ））。
第１のマスクパターン１４を用いて、ニコン社製ＮＳＲ
１５０５Ｇ７Ｅステッパにより、３２５ｍｊ／ｃｍ2 の
露光条件でレジスト膜１３を露光した。次いで１１５
℃、２分の条件でＰＥＢ処理を施した（図１（ｂ））。
【００４８】現像して、凹部１９を有する第１のレジ
ストパターン１５を形成した。次いで１２０℃のポスト
ベークを行なった（図１（ｃ））。
ストパターン１５を形成した。次いで１２０℃のポスト
ベークを行なった（図１（ｃ））。
【００４９】遠紫外光キュア処理（ＵＶキュア）を施
した（図１（ｄ））。
した（図１（ｄ））。
【００５０】この第１のレジストパタ−ン１５をマス
クにして下地ＳｉＯ2 膜１２を０．４μｍエッチングし
た（図１（ｅ））。
クにして下地ＳｉＯ2 膜１２を０．４μｍエッチングし
た（図１（ｅ））。
【００５１】低粘度用レジストＰＦＸ−１５レジスト
（粘度１５ｃｐ）を５０００ｒｐｍで塗布し、第１のレ
ジストパターン１５上の平坦部での膜厚０．５μｍの第
２のレジスト膜１６を形成した。次いで９５℃、２分の
条件でプリベークを行なった（図１（ｆ））。
（粘度１５ｃｐ）を５０００ｒｐｍで塗布し、第１のレ
ジストパターン１５上の平坦部での膜厚０．５μｍの第
２のレジスト膜１６を形成した。次いで９５℃、２分の
条件でプリベークを行なった（図１（ｆ））。
【００５２】０．５μｍコンタクトホールを形成する
第２のマスクパターン１７を用いて、ＮＳＲ１５０５Ｇ
７Ｅステッパにより、１７５ｍｊ／ｃｍ2 の露光条件で
第２のレジスト膜１６を露光した。１１５℃、２分の条
件でＰＥＢ処理を施した（図１（ｇ））。
第２のマスクパターン１７を用いて、ＮＳＲ１５０５Ｇ
７Ｅステッパにより、１７５ｍｊ／ｃｍ2 の露光条件で
第２のレジスト膜１６を露光した。１１５℃、２分の条
件でＰＥＢ処理を施した（図１（ｇ））。
【００５３】現像して、凹部２０を有する第２のレジ
ストパターン１８を形成した。１２０℃のポストベーク
を行なった（図１（ｈ））。
ストパターン１８を形成した。１２０℃のポストベーク
を行なった（図１（ｈ））。
【００５４】合成されたレジストパタ−ンをマスクに
してＳｉＯ2 膜の残膜量０．４μｍをエッチングしコン
タクトホ−ル２１を開口させた（図１（ｉ））。
してＳｉＯ2 膜の残膜量０．４μｍをエッチングしコン
タクトホ−ル２１を開口させた（図１（ｉ））。
【００５５】そして、次に不要となったレジストパター
ン１８、１５を除去した。
ン１８、１５を除去した。
【００５６】なお、上記ＳｉＯ2 膜のエッチングはＣＦ
4 、ＣＨＦ3 、Ｈe 及びＡr の混合ガスを用い、平行平
板型の装置を使用し、高周波電力８５０Ｗ、電極間隔
１．０ｃｍ、試料温度−３０℃で行なった。
4 、ＣＨＦ3 、Ｈe 及びＡr の混合ガスを用い、平行平
板型の装置を使用し、高周波電力８５０Ｗ、電極間隔
１．０ｃｍ、試料温度−３０℃で行なった。
【００５７】こうすることにより、底部のホール径が
０．５μｍ、上部のホール径が０．９μｍの段差を有す
るコンタクトホールを形成することができた。
０．５μｍ、上部のホール径が０．９μｍの段差を有す
るコンタクトホールを形成することができた。
【００５８】
【発明の効果】以上詳述したように、本発明の半導体装
置の微細パターン形成方法においては、既存の露光装置
でも十分な解像度を得ることができ、コストもあまり増
大させることなく微細なパターンを形成することができ
る。
置の微細パターン形成方法においては、既存の露光装置
でも十分な解像度を得ることができ、コストもあまり増
大させることなく微細なパターンを形成することができ
る。
【００５９】さらに、本発明は微細なパターンのエッチ
ング時の歩留まり及びステップカバレッジの改善による
微細なパターン内への成膜時の歩留まりを改善し、半導
体装置の歩留まりを向上させることができる。
ング時の歩留まり及びステップカバレッジの改善による
微細なパターン内への成膜時の歩留まりを改善し、半導
体装置の歩留まりを向上させることができる。
【００６０】本発明方法と従来方法との比較を表１、表
２に示す。
２に示す。
【００６１】
【表１】
【００６２】
【表２】
【図１】本発明の半導体装置の微細パターンの形成方法
を各工程順に示した模式的断面図である。
を各工程順に示した模式的断面図である。
【図２】本発明のコンタクトホ−ルの模式的断面図であ
る。
る。
【図３】従来の半導体装置の微細パターンの形成方法を
各工程順に示した模式的断面図である。
各工程順に示した模式的断面図である。
【図４】従来のコンタクトホ−ルの模式的断面図であ
る。
る。
１１ Ｓｉ基板 １２ ＳｉＯ2 膜 １３ 第１のレジスト膜 １４ 第１のマスクパターン １５ 第１のレジストパターン １６ 第２のレジスト膜 １７ 第２のマスクパターン １８ 第２のレジストパターン １９ 凹部 ２０ 凹部 ２１ コンタクトホール ３３ レジスト膜 ３４ マスクパターン ３５ レジストパターン
Claims (1)
- 【請求項１】基板上に第１のレジストパターンを形成
し、この第１のレジストパターンをマスクにして下地膜
を途中までエッチングし、この第１のレジストパターン
を残した状態の前記基板上に第２のレジストパターンを
形成し、前記第１のレジストパターンと前記第２のレジ
ストパターンが合成されたレジストパタ−ンをマスクに
して前記下地膜をさらにエッチングすることを特徴とす
る半導体装置の微細パターンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28335695A JPH09129604A (ja) | 1995-10-31 | 1995-10-31 | 半導体装置の微細パターンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28335695A JPH09129604A (ja) | 1995-10-31 | 1995-10-31 | 半導体装置の微細パターンの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129604A true JPH09129604A (ja) | 1997-05-16 |
Family
ID=17664432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28335695A Pending JPH09129604A (ja) | 1995-10-31 | 1995-10-31 | 半導体装置の微細パターンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09129604A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001131740A (ja) * | 1999-10-29 | 2001-05-15 | Applied Materials Inc | 成膜方法及びスパッタリング装置 |
| KR100739530B1 (ko) * | 2006-06-07 | 2007-07-13 | 삼성전자주식회사 | 큰 종횡비의 콘택홀을 갖는 반도체장치의 제조 방법 |
| JP2008199054A (ja) * | 2004-02-23 | 2008-08-28 | Toshiba Corp | パターン形成方法 |
-
1995
- 1995-10-31 JP JP28335695A patent/JPH09129604A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001131740A (ja) * | 1999-10-29 | 2001-05-15 | Applied Materials Inc | 成膜方法及びスパッタリング装置 |
| JP2008199054A (ja) * | 2004-02-23 | 2008-08-28 | Toshiba Corp | パターン形成方法 |
| KR100739530B1 (ko) * | 2006-06-07 | 2007-07-13 | 삼성전자주식회사 | 큰 종횡비의 콘택홀을 갖는 반도체장치의 제조 방법 |
| US7531450B2 (en) | 2006-06-07 | 2009-05-12 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device having contact hole with high aspect-ratio |
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