JPH09129745A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 入力バッファＩＢの入力ハイレベル最大値Ｖ
ＩＨｍａｘを大きくし、メモリ集積回路等のシステム柔
軟性を高める。 【解決手段】 例えば電源電圧ＶＣＣとデータ入出力端
子ＤＩＯとの間に設けられるハイレベル出力用Ｐチャン
ネルＭＯＳＦＥＴＰ３ならびにデータ入出力端子ＤＩＯ
と接地電位ＶＳＳとの間に設けられるロウレベル出力用
ＮチャンネルＭＯＳＦＥＴＮ３を含むＰＮ型出力バッフ
ァＯＢと、その入力端子が上記データ入出力端子ＤＩＯ
に共通結合される入力バッファＩＢとを具備するメモリ
集積回路等において、出力バッファＯＢのハイレベル出
力用ＰチャンネルＭＯＳＦＥＴＰ３のウェル領域に、そ
の絶対値が電源電圧ＶＣＣよりも大きな高電位電源電圧
ＶＣＨを供給する。これにより、ハイレベル出力用Ｐチ
ャンネルＭＯＳＦＥＴＰ３のウェル領域及びドレイン間
に寄生する接合ダイオードのカソード電位を高め、その
データ入出力端子からみたオン電圧を高くする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置に関
し、例えば、ＣＭＯＳ（相補型ＭＯＳ）回路を基本素子
とするダイナミック型ＲＡＭ（ランダムアクセスメモ
リ）等のメモリ集積回路ならびにその出力バッファに利
用して特に有効な技術に関する。

【０００２】

【従来の技術】Ｐチャンネル及びＮチャンネルＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）が組み合わされてなるいわ
ゆるＣＭＯＳ回路があり、このようなＣＭＯＳ回路を基
本素子とするダイナミック型ＲＡＭ等のメモリ集積回路
がある。メモリ集積回路は、外部装置からデータ入力端
子を介して供給される書き込みデータを取り込み、書き
込み回路に伝達する入力バッファと、指定されたアドレ
スから読み出されたデータをデータ出力端子を介して外
部装置に出力する出力バッファとを備える。近年、メモ
リ集積回路はいわゆる多ビット化される傾向にあり、上
記データ入力端子及びデータ出力端子は、外部端子数の
削減を図る意味合いからデータ入出力端子として共通化
されることが多い。

【０００３】

【発明が解決しようとする課題】従来のメモリ集積回路
において、出力バッファはいわゆるトライステート型バ
ッファとされることが多く、回路の電源電圧とデータ出
力端子との間に設けられるハイレベル出力用のＭＯＳＦ
ＥＴと、データ出力端子と回路の接地電位との間に設け
られるロウレベル出力用のＭＯＳＦＥＴとを含む。ま
た、出力バッファはいわゆるＮＮ型バッファとされ、そ
れを構成するハイレベル出力用及びロウレベル出力用の
ＭＯＳＦＥＴは、ともにＮチャンネル型ＭＯＳＦＥＴと
される。周知のように、ＮＮ型バッファでは、ハイレベ
ル出力時の出力信号レベルがハイレベル出力用Ｎチャン
ネルＭＯＳＦＥＴのしきい値電圧分だけ低下するため、
出力ブースト用の回路を追加するなどのレベル補正対策
が必要となる。

【０００４】一方、昨今におけるメモリ集積回路の大規
模化・大容量化は目覚ましく、これにともなう素子の微
細化・高集積化が進みつつある。このことは、素子の耐
圧低下とメモリ集積回路の消費電力増大を招く原因とな
っているが、これに対処する一つの方法として、電源電
圧の低電圧化と出力バッファを含む回路のＣＭＯＳ化が
有効な手段と考えられる。前記のように、ＮＮ型バッフ
ァでは、ハイレベル出力用ＭＯＳＦＥＴのしきい値電圧
による出力ハイレベルの低下が問題とされ、その意味か
らも出力バッファのＣＭＯＳ化は有効な手段となる。

【０００５】ところが、データ入力端子及びデータ出力
端子がデータ入出力端子として共通化されるメモリ集積
回路では、入力バッファの入力端子と出力バッファの出
力端子とが共通結合されることで、入力バッファの入力
特性が出力バッファの回路構成に影響を受け、特にその
入力ハイレベル最大値ＶＩＨｍａｘに次のような問題点
が生じる。すなわち、ＣＭＯＳ化つまりハイレベル出力
用のＭＯＳＦＥＴをＰチャンネルＭＯＳＦＥＴとしたい
わゆるＰＮ型バッファでは、データ入出力端子に結合さ
れるハイレベル出力用のＰチャンネルＭＯＳＦＥＴのド
レインとなるＰ型拡散層とそのＮウェル領域との間にい
わゆるＰＮ接合ダイオードが寄生し、このＮウェル領域
は、一般にＰチャンネルＭＯＳＦＥＴのソース電位つま
り回路の電源電圧に結合される。このため、ＮＮ型バッ
ファでは比較的大きな値に設定することができた入力バ
ッファの入力ハイレベル最大値が、回路の電源電圧より
ハイレベル出力用ＭＯＳＦＥＴのしきい値電圧分だけ高
い電位に制限され、これによってメモリ集積回路のシス
テム柔軟性が低下するものである。

【０００６】この発明の目的は、その入力端子がＰＮ型
バッファの出力端子に共通結合される入力バッファの入
力ハイレベル最大値を大きくして、ＰＮ型の出力バッフ
ァを含むメモリ集積回路等のシステム柔軟性を高めるこ
とにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、例えば回路の電源電圧とデー
タ入出力端子との間に設けられるハイレベル出力用Ｐチ
ャンネルＭＯＳＦＥＴならびにデータ入出力端子と回路
の接地電位との間に設けられるロウレベル出力用Ｎチャ
ンネルＭＯＳＦＥＴを含むＰＮ型の出力バッファと、そ
の入力端子が上記データ入出力端子に共通結合される入
力バッファとを具備するメモリ集積回路等において、出
力バッファのハイレベル出力用ＰチャンネルＭＯＳＦＥ
Ｔのウェル領域に、その絶対値が回路の電源電圧より大
きな高電位電源電圧を基板電圧として供給する。

【０００９】上記した手段によれば、出力バッファを構
成するハイレベル出力用ＰチャンネルＭＯＳＦＥＴのウ
ェル領域及びドレイン間に寄生する接合ダイオードのカ
ソード電位を高め、そのデータ入出力端子からみたオン
電圧を高くして、入力バッファの入力ハイレベル最大値
を大きくすることができる。この結果、出力バッファが
ＣＭＯＳ化されることの特長を生かしつつ、入力バッフ
ァ及び出力バッファを含むメモリ集積回路等のシステム
柔軟性を高めることができる。

【００１０】

【発明の実施の形態】図１には、この発明が適用された
メモリ集積回路に含まれる入力バッファＩＢ及び出力バ
ッファＯＢの一実施例の回路図が示されている。また、
図２には、図１の出力バッファＯＢの一実施例の部分断
面構造図が示され、図３には、図１の入力バッファＩＢ
の一実施例の入力特性図が示されている。一方、図４に
は、この発明に先立って本願発明者等が開発したメモリ
集積回路に含まれる入力バッファＩＢ及び出力バッファ
ＯＢの回路図の一例が示されている。また、図５には、
図４の出力バッファＯＢの部分断面構造図の一例が示さ
れ、図６には、図４の入力バッファＩＢの入力特性図の
一例が示されている。これらの図をもとに、この実施例
のメモリ集積回路とその入力バッファＩＢ及び出力バッ
ファＯＢの構成及び動作ならびにその特徴について説明
する。なお、図１の各回路素子は、メモリ集積回路の図
示されない他の回路素子とともに、公知のＣＭＯＳ集積
回路の製造技術により、単結晶シリコンのような１個の
半導体基板上に形成される。また、以下の回路図におい
て、そのチャンネル（バックゲート）部に矢印が付され
るＭＯＳＦＥＴはＰチャンネル型（第１導電型）であっ
て、矢印の付されないＮチャンネル型（第２導電型）の
ＭＯＳＦＥＴと区別して示される。

【００１１】図１において、この実施例のメモリ集積回
路（半導体装置）は、その入力端子が所定の外部端子つ
まりデータ入出力端子ＤＩＯに結合される入力バッファ
ＩＢと、その出力端子が上記データ入出力端子ＤＩＯに
共通結合される出力バッファＯＢとを備える。なお、こ
のメモリ集積回路は、いわゆる多ビット構成とされ、図
示されない他の複数のデータ入出力端子ＤＩＯならびに
入力バッファＩＢ及び出力バッファＯＢを備える。以
下、図１に示される１個の入力バッファＩＢ及び出力バ
ッファＯＢを例に、本発明の具体的説明を進める。

【００１２】メモリ集積回路の入力バッファＩＢは、特
に制限されないが、回路の電源電圧ＶＣＣ（第１の電源
電圧）とデータ入出力端子ＤＩＯとの間に直列形態に設
けられる２個のＰチャンネルＭＯＳＦＥＴＰ１及びＰ２
と、上記データ入出力端子ＤＩＯと回路の接地電位ＶＳ
Ｓとの間に設けられるＮチャンネルＭＯＳＦＥＴＮ１と
を含む。なお、電源電圧ＶＣＣは、特に制限されない
が、＋５Ｖ（ボルト）のような正電位の電源電圧とさ
れ、接地電位ＶＳＳは０Ｖとされる。

【００１３】入力バッファＩＢを構成するＭＯＳＦＥＴ
Ｐ１のゲートには、メモリ集積回路の図示されないタイ
ミング発生回路から入力制御信号ＤＩＣＢ（ここで、そ
れが有効とされるとき選択的にロウレベルとされるいわ
ゆる反転信号等については、その名称の末尾にＢを付し
て表す。以下同様）が供給され、ＭＯＳＦＥＴＰ２及び
Ｎ１のゲートは、入力バッファＩＢの入力端子つまりデ
ータ入出力端子ＤＩＯに共通結合される。また、ＭＯＳ
ＦＥＴＰ２及びＮ１のドレインは、インバータＶ１の入
力端子に共通結合されるとともに、そのゲートに入力制
御信号ＤＩＣＢを受けるＮチャンネルＭＯＳＦＥＴＮ２
を介して接地電位ＶＳＳに結合される。インバータＶ１
の出力信号は、書き込みデータＷＤとして図示されない
後段のライトアンプに供給される。その一部がＭＯＳＦ
ＥＴＰ１及びＰ２のチャンネル部となるＮウェル領域は
電源電圧ＶＣＣに結合され、ＭＯＳＦＥＴＮ１及びＮ２
のチャンネル部となるＰウェル領域は接地電位ＶＳＳに
結合される。

【００１４】これにより、入力バッファＩＢは、入力制
御信号ＤＩＣＢのロウレベルを受けて選択的に伝達状態
とされ、外部装置からデータ入出力端子ＤＩＯを介して
供給される入力データを取り込み、書き込みデータＷＤ
として後段のライトアンプに伝達する。なお、入力制御
信号ＤＩＣＢがハイレベルとされるとき、入力バッファ
ＩＢではＭＯＳＦＥＴＮ２がオン状態とされ、書き込み
データＷＤは入力データの論理レベルに関係なくハイレ
ベルに固定される。

【００１５】次に、出力バッファＯＢは、特に制限され
ないが、電源電圧ＶＣＣとデータ入出力端子ＤＩＯとの
間に設けられるハイレベル出力用ＰチャンネルＭＯＳＦ
ＥＴＰ３と、データ入出力端子ＤＩＯと接地電位ＶＳＳ
との間に設けられるロウレベル出力用ＮチャンネルＭＯ
ＳＦＥＴＮ３を含む。このうち、ＭＯＳＦＥＴＰ３のゲ
ートには、ナンド（ＮＡＮＤ）ゲートＮＡ１の出力信号
が供給され、ＭＯＳＦＥＴＮ３のゲートには、ノア（Ｎ
ＯＲ）ゲートＮＯ１の出力信号が供給される。また、そ
の一部がＭＯＳＦＥＴＰ３のチャンネル部となるＮウェ
ル領域には所定の高電位電源電圧ＶＣＨが供給され、Ｍ
ＯＳＦＥＴＮ３のチャンネル部となるＰウェル領域には
接地電位ＶＳＳが供給される。ハイレベル出力用ＭＯＳ
ＦＥＴＰ３のゲート及びドレイン間には、データ入出力
端子ＤＩＯ側をアノードとすべくダイオード結合された
ＰチャンネルＭＯＳＦＥＴＰ４が並列形態に設けられ
る。なお、高電位電源電圧ＶＣＨは、電源電圧ＶＣＣよ
り絶対値の大きな＋７Ｖのような正電位とされる。ま
た、ＭＯＳＦＥＴＰ４は、ハイレベル出力用ＭＯＳＦＥ
ＴＰ３に比較して充分に小さなしきい値電圧を持つべく
設計される。

【００１６】出力バッファＯＢを構成するナンドゲート
ＮＡ１及びノアゲートＮＯ１の一方の入力端子には、図
示されない前段のリードアンプから読み出しデータＲＤ
が供給される。また、ノアゲートＮＯ１の他方の入力端
子には、図示されないタイミング発生回路から出力制御
信号ＤＯＣＢが供給され、ナンドゲートＮＡ１の他方の
入力端子には、そのインバータＶ２による反転信号が供
給される。

【００１７】これにより、出力バッファＯＢは、出力制
御信号ＤＯＣＢのロウレベルを受けて選択的に伝達状態
とされ、リードアンプから供給される読み出しデータＲ
Ｄに従ったハイレベル又はロウレベルの出力信号をデー
タ入出力端子ＤＩＯから外部装置に出力する。すなわ
ち、出力制御信号ＤＯＣＢがロウレベルとされ、読み出
しデータＲＤがロウレベルとされるとき、出力バッファ
ＯＢではナンドゲートＮＡ１及びノアゲートＮＯ１の出
力信号がともにハイレベルとされる。このため、ロウレ
ベル出力用ＭＯＳＦＥＴＮ３がオン状態となり、ハイレ
ベル出力用ＭＯＳＦＥＴＰ３はオフ状態となって、デー
タ入出力端子ＤＩＯにはＭＯＳＦＥＴＮ３を介して接地
電位ＶＳＳのようなロウレベルが出力される。一方、出
力制御信号ＤＯＣＢがロウレベルとされ、読み出しデー
タＲＤがハイレベルとされるとき、出力バッファＯＢで
はナンドゲートＮＡ１及びノアゲートＮＯ１の出力信号
がともにロウレベルとされる。このため、ロウレベル出
力用ＭＯＳＦＥＴＮ３はオフ状態となり、代わってハイ
レベル出力用ＭＯＳＦＥＴＰ３がオン状態となって、デ
ータ入出力端子ＤＩＯにはＭＯＳＦＥＴＰ３を介して電
源電圧ＶＳＳのようなハイレベルが出力される。言うま
でもなく、このとき、データ入出力端子ＤＩＯにおける
ハイレベルは、ＭＯＳＦＥＴＰ３のしきい値電圧の影響
を受けることなく電源電圧ＶＣＣまで引き上げられ、レ
ベル低下は生じない。

【００１８】なお、出力制御信号ＤＯＣＢがハイレベル
とされるとき、出力バッファＯＢではナンドゲートＮＡ
１の出力信号がハイレベルとされ、ノアゲートＮＯ１の
出力信号はロウレベルとされる。したがって、ハイレベ
ル出力用ＭＯＳＦＥＴＰ３とロウレベル出力用ＭＯＳＦ
ＥＴＮ３はともにオフ状態となり、データ入出力端子Ｄ
ＩＯはいわゆるハイインピーダンス状態とされる。

【００１９】ところで、出力バッファＯＢを構成するハ
イレベル出力用ＰチャンネルＭＯＳＦＥＴＰ３は、図２
に示されるように、Ｐ型半導体基板ＰＳＵＢのＮウェル
領域ＮＷＥＬＬ内に形成された一対のＰ型拡散層ｐ⁺ を
そのソース及びドレインとする。このうち、ＭＯＳＦＥ
ＴＰ３のソースとなる左側のＰ型拡散層ｐ⁺ は電源電圧
ＶＣＣに結合され、そのドレインとなる右側のＰ型拡散
層ｐ⁺ はデータ入出力端子ＤＩＯつまりボンディングパ
ッドＰＡＤに結合される。Ｎウェル領域ＮＷＥＬＬに
は、Ｎ型拡散層ｎ⁺ を介して電源電圧ＶＣＣより２Ｖ高
い高電位電源電圧ＶＣＨが基板電圧として供給される。
また、二つのＰ型拡散層ｐ⁺ の間つまりＮウェル領域Ｎ
ＷＥＬＬのＭＯＳＦＥＴＰ３のチャンネルとなる部分の
上層には、所定の絶縁膜を挟んでゲートとなるポリシリ
コン層が形成される。

【００２０】同様に、出力バッファＯＢを構成するロウ
レベル出力用ＮチャンネルＭＯＳＦＥＴＮ３は、Ｐ型半
導体基板ＰＳＵＢのＰウェル領域ＰＷＥＬＬ内に形成さ
れた一対のＮ型拡散層ｎ⁺ をそのソース及びドレインと
する。このうち、ＭＯＳＦＥＴＮ３のソースとなる右側
のＮ型拡散層ｎ⁺ は接地電位ＶＳＳに結合され、そのド
レインとなる左側のＮ型拡散層ｎ⁺ は上記ボンディング
パッドＰＡＤに共通結合される。Ｐウェル領域ＰＷＥＬ
Ｌには、Ｐ型拡散層ｐ⁺ を介して接地電位ＶＳＳが基板
電圧として供給される。また、二つのＮ型拡散層ｎ⁺ の
間つまりＰウェル領域ＰＷＥＬＬのＭＯＳＦＥＴＮ３の
チャンネルとなる部分の上層には、所定の絶縁膜を挟ん
でゲートとなるポリシリコン層が形成される。

【００２１】周知のように、ＭＯＳＦＥＴＰ３のドレイ
ンとなるＰ型拡散層ｐ⁺ とＮウェル領域ＮＷＥＬＬとの
接合部には、点線で示されるように、Ｐ型拡散層層ｐ⁺
をアノードとする寄生ダイオードが存在し、この寄生ダ
イオードが、ボンディングパッドＰＡＤつまりデータ入
出力端子ＤＩＯにその入力端子が共通結合された入力バ
ッファＩＢの入力特性に影響を与える。すなわち、デー
タ入出力端子ＤＩＯからみた入力バッファＩＢの入力ハ
イレベル最大値ＶＩＨｍａｘは、Ｎウェル領域ＮＷＥＬ
Ｌにおける基板電圧の電位をＶｎｗとし、寄生ダイオー
ドの順方向電圧をＶｄｆとするとき、 ＶＩＨｍａｘ≦Ｖｎｗ＋Ｖｄｆ なる値で制約を受ける。

【００２２】したがって、例えば図４及び図５に示され
るように、出力バッファＯＢを構成するＭＯＳＦＥＴＰ
３のＮウェル領域ＮＷＥＬＬに電源電圧ＶＣＣが基板電
圧として供給される従来のメモリ集積回路の場合、図６
に示されるように、入力バッファＩＢの入力ハイレベル
最大値ＶＩＨｍａｘが電源電圧ＶＣＣより寄生ダイオー
ドの順方向電圧Ｖｄｆ分だけ高い例えば５．５Ｖ〜６Ｖ
程度に制約され、ＮＮ型バッファを使用する場合に比較
してメモリ集積回路のシステム柔軟性が低下する。とこ
ろが、本実施例のように、ＭＯＳＦＥＴＰ３のＮウェル
領域ＮＷＥＬＬに電源電圧ＶＣＣより約２Ｖ高い高電位
電源電圧ＶＣＨが供給される場合、図３に示されるよう
に、入力バッファＩＢの入力ハイレベル最大値ＶＩＨｍ
ａｘは、高電位電源電圧ＶＣＨよりもさらに寄生ダイオ
ードの順方向電圧Ｖｄｆ分だけ高い例えば７．５Ｖ〜８
Ｖ程度に大きな値となる。この結果、出力バッファＯＢ
がＣＭＯＳ化されることの特長を生かしつつ、メモリ集
積回路としてのシステム柔軟性を高めることができるも
のである。言い換えるならば、この実施例の入力バッフ
ァＩＢでは、データ入出力端子ＤＩＯに７．５Ｖ〜８Ｖ
程度の比較的絶対値の大きなサージ電圧等が印加された
場合でも、データ入出力端子ＤＩＯからハイレベル出力
用ＭＯＳＦＥＴＰ３の基板部つまりＮウェル領域に流れ
込む電流を抑制し、ＭＯＳＦＥＴＰ３等のラッチアップ
を防止できるものとなる。

【００２３】なお、ＭＯＳＦＥＴＰ４は、データ入出力
端子ＤＩＯに入力ハイレベル最大値ＶＩＨｍａｘに近い
電圧が入力されるとき選択的にオン状態となり、ハイレ
ベル出力用ＭＯＳＦＥＴＰ３がオン状態となるのを防止
すべく作用する。前述のように、ＭＯＳＦＥＴＰ４は、
ハイレベル出力用ＭＯＳＦＥＴＰ３に比べて充分に小さ
なしきい値電圧を有する。このため、ハイレベル出力用
ＭＯＳＦＥＴＰ３は、データ入出力端子ＤＩＯに入力ハ
イレベル最大値ＶＩＨｍａｘに近い電圧が印加される場
合でもオフ状態のままとなり、これによってデータ入出
力端子ＤＩＯから電源電圧ＶＣＣ側に流れ込む電流を抑
制することができる。

【００２４】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）例えば回路の電源電圧とデータ入出力端子との間
に設けられるハイレベル出力用ＰチャンネルＭＯＳＦＥ
Ｔならびにデータ入出力端子と回路の接地電位との間に
設けられるロウレベル出力用ＮチャンネルＭＯＳＦＥＴ
を含むＰＮ型の出力バッファと、その入力端子が上記デ
ータ入出力端子に共通結合される入力バッファとを具備
するメモリ集積回路等において、出力バッファのハイレ
ベル出力用ＰチャンネルＭＯＳＦＥＴのウェル領域に、
その絶対値が回路の電源電圧より大きな高電位電源電圧
を基板電圧として供給することで、出力バッファを構成
するハイレベル出力用ＰチャンネルＭＯＳＦＥＴのウェ
ル領域及びドレイン間に寄生する接合ダイオードのカソ
ード側電位を高め、そのデータ入出力端子からみたオン
電圧を高くすることができるという効果が得られる。 （２）上記（１）項により、相応して入力バッファの入
力ハイレベル最大値を大きくすることができるという効
果が得られる。 （３）上記（１）項により、データ入出力端子に入力ハ
イレベル最大値に近いサージ電圧等が入力された場合で
も、データ入出力端子からハイレベル出力用ＭＯＳＦＥ
Ｔの基板部に流れ込む電流を抑制でき、これによってＭ
ＯＳＦＥＴＰ３等のラッチアップを防止することができ
るという効果が得られる。 （４）上記（１）項ないし（３）項により、出力バッフ
ァがＣＭＯＳ化されることの特長を生かしつつ、入力バ
ッファ及び出力バッファを含むメモリ集積回路等のシス
テム柔軟性を高めることができるという効果が得られ
る。

【００２５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、入力バッファＩＢ及び出力バッファ
ＯＢは、所定の保護素子を含むことができる。また、出
力バッファＯＢを構成するＭＯＳＦＥＴＰ３及びＮ３
は、並列結合された複数のＰチャンネルＭＯＳＦＥＴ又
はＮチャンネルＭＯＳＦＥＴに置き換えることができ
る。入力バッファＩＢ及び出力バッファＯＢの具体的回
路構成は、その基本的な論理条件が変化しない限りにお
いて種々の実施形態を採りうる。図２において、出力バ
ッファＯＢを構成する各素子のデバイス構造は、この実
施例による制約を受けないし、その配置及び大きさも同
様である。メモリ集積回路は、いわゆるトリプルウェル
構造を採ることができる。この場合、ＭＯＳＦＥＴＮ３
が形成されるＰウェル領域ＰＷＥＬＬに供給される基板
電圧の電位を接地電位ＶＳＳより低い負電位とすること
で、入力バッファＩＢの入力ロウレベル最小値を拡大す
ることができる。また、電源電圧の極性が反転され、電
源電圧ＶＣＣが０Ｖとされ接地電位ＶＳＳが負電位とさ
れる場合、例えば出力バッファＯＢのＮチャンネルＭＯ
ＳＦＥＴＮ３のＰウェル領域ＰＷＥＬＬに供給される基
板電圧の絶対値を電源電圧より大きくすることで、同様
な効果を得ることができる。

【００２６】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるメモ
リ集積回路及びその出力バッファに適用した場合につい
て説明したが、それに限定されるものではなく、例え
ば、入力バッファ及び出力バッファとして独立に形成さ
れるものや同様な入力バッファ及び出力バッファを含む
各種半導体装置にも適用できる。この発明は、少なくと
も入出力端子として共通化される外部端子とこの外部端
子にその入力端子及び出力端子が共通結合される入力バ
ッファ及び出力バッファとを含む半導体装置に広く適用
できる。

【００２７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、例えば回路の電源電圧とデ
ータ入出力端子との間に設けられるハイレベル出力用Ｐ
チャンネルＭＯＳＦＥＴとデータ入出力端子と回路の接
地電位との間に設けられるロウレベル出力用Ｎチャンネ
ルＭＯＳＦＥＴとを含むＰＮ型出力バッファと、その入
力端子がデータ入出力端子に共通結合される入力バッフ
ァとを具備するメモリ集積回路等において、出力バッフ
ァのハイレベル出力用ＰチャンネルＭＯＳＦＥＴのウェ
ル領域に、その絶対値が回路の電源電圧より大きな高電
位電源電圧を供給することで、出力バッファを構成する
ハイレベル出力用ＰチャンネルＭＯＳＦＥＴのドレイン
及びウェル領域間に寄生する接合ダイオードのカソード
電位を高め、そのデータ入出力端子からみたオン電圧を
高くして、入力バッファの入力ハイレベル最大値を大き
くすることができる。この結果、出力バッファがＣＭＯ
Ｓ化されることの特長を生かしつつ、メモリ集積回路等
のシステム柔軟性を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたメモリ集積回路に含まれ
る入力バッファ及び出力バッファの一実施例を示す回路
図である。

【図２】図１の出力バッファの一実施例を示す部分的な
断面構造図である。

【図３】図１の入力バッファの一実施例を示す入力特性
図である。

【図４】この発明に先立って本願発明者等が開発したメ
モリ集積回路に含まれる入力バッファ及び出力バッファ
の一例を示す回路図である。

【図５】図４の出力バッファの一例を示す部分的な断面
構造図である。

【図６】図４の入力バッファの一例を示す入力特性図で
ある。

【符号の説明】

ＩＢ……入力バッファ、ＯＢ……出力バッファ、ＤＩＯ
……データ入出力端子（外部端子）、ＤＩＣ……入力制
御信号、ＤＯＣ……出力制御信号、ＷＤ……書き込みデ
ータ、ＲＤ……読み出しデータ、ＶＣＨ……高電位電源
電圧、ＶＣＣ……電源電圧、ＶＳＳ……接地電位、Ｐ１
〜Ｐ４……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ３……
ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ２……インバー
タ、ＮＡ１……ナンド（ＮＡＮＤ）ゲート、ＮＯ１……
ノア（ＮＯＲ）ゲート。ＰＳＵＢ……Ｐ型半導体基板、
ＰＷＥＬＬ……Ｐウェル領域、ＮＷＥＬＬ……Ｎウェル
領域、Ｐ⁺ ……Ｐ型拡散層、Ｎ⁺ ……Ｎ型拡散層、ＰＡ
Ｄ……ボンディングパッド（データ入出力端子）、ＩＢ
……入力バッファ。ＶＩＨｍａｘ……入力ハイレベル最
大値、ＶＩＨｍｉｎ……入力ハイレベル最小値、ＶＩＬ
ｍａｘ……入力ロウレベル最大値、ＶＩＬｍｉｎ……入
力ロウレベル最小値。

フロントページの続き (72)発明者 宇田川 哲 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 その出力端子が所定の外部端子に結合さ
   れかつ第１の電源電圧と上記外部端子との間に設けられ
   そのウェル領域に上記第１の電源電圧よりも絶対値の大
   きな所定の高電位電源電圧の供給を受ける第１導電型の
   ＭＯＳＦＥＴを含む出力バッファと、その入力端子が上
   記外部端子に共通結合される入力バッファとを具備する
   ことを特徴とする半導体装置。
2. 【請求項２】 上記出力バッファは、上記外部端子と第
   ２の電源電圧との間に設けられる第２導電型のＭＯＳＦ
   ＥＴを含むトライステート型の出力バッファであること
   を特徴とする請求項１の半導体装置。
3. 【請求項３】 上記半導体装置は、ＣＭＯＳ回路を基本
   素子とするメモリ集積回路であることを特徴とする請求
   項１又は請求項２の半導体装置。