JPH09129832A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH09129832A JPH09129832A JP7306706A JP30670695A JPH09129832A JP H09129832 A JPH09129832 A JP H09129832A JP 7306706 A JP7306706 A JP 7306706A JP 30670695 A JP30670695 A JP 30670695A JP H09129832 A JPH09129832 A JP H09129832A
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- JP
- Japan
- Prior art keywords
- semiconductor device
- wiring
- semiconductor substrate
- insulating film
- layer
- Prior art date
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- Pending
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Abstract
(57)【要約】
【課題】 レーザートリミングによるザッピング調整用
配線層溶断の際の歩留まり低下防止 【解決手段】 回路素子が設けられた半導体基板（１
１，１２，１３）の表面に絶縁膜（１４）が形成され、
絶縁膜（１４）上にレーザートリミングされる複数の配
線層（１５，１５ａ，１５ｂ）が形成されてなる半導体
装置に於いて、複数の配線層（１５，１５ａ，１５ｂ）
を、半導体基板（１１）に周囲を電気的に分離し形成さ
れた複数の島（１２ａ，１２ｂ）上にそれぞれ一つずつ
配設する。
配線層溶断の際の歩留まり低下防止 【解決手段】 回路素子が設けられた半導体基板（１
１，１２，１３）の表面に絶縁膜（１４）が形成され、
絶縁膜（１４）上にレーザートリミングされる複数の配
線層（１５，１５ａ，１５ｂ）が形成されてなる半導体
装置に於いて、複数の配線層（１５，１５ａ，１５ｂ）
を、半導体基板（１１）に周囲を電気的に分離し形成さ
れた複数の島（１２ａ，１２ｂ）上にそれぞれ一つずつ
配設する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体ＩＣにおけ
る配線層をレーザートリミングするに適した半導体装置
の構造に関する。
る配線層をレーザートリミングするに適した半導体装置
の構造に関する。
【０００２】
【従来の技術】最近の半導体装置は、完成品の歩留まり
をあげたりあるいは種々の機能をオプションとして持た
せるために種々の調整が用いられ、ザッピングは、この
調整に用いられる手段の一つである。
をあげたりあるいは種々の機能をオプションとして持た
せるために種々の調整が用いられ、ザッピングは、この
調整に用いられる手段の一つである。
【０００３】図３は、ザッピング調整の一例を示す回路
構成図である、同図において、Ｒ１、Ｒ２、Ｒ３は電源
端子Ｔ１とＴ２との間に直列に配置された抵抗であり、
Ｓは抵抗Ｒ３を電気的にショートする配線である。ここ
で、同図の状態では、電源端子Ｔ１とＴ２との間の抵抗
は値Ｒ１、Ｒ２を加えた抵抗値であり、配線Ｓを切断し
た状態では、Ｒ１、Ｒ２、Ｒ３を加えた抵抗値となる。
構成図である、同図において、Ｒ１、Ｒ２、Ｒ３は電源
端子Ｔ１とＴ２との間に直列に配置された抵抗であり、
Ｓは抵抗Ｒ３を電気的にショートする配線である。ここ
で、同図の状態では、電源端子Ｔ１とＴ２との間の抵抗
は値Ｒ１、Ｒ２を加えた抵抗値であり、配線Ｓを切断し
た状態では、Ｒ１、Ｒ２、Ｒ３を加えた抵抗値となる。
【０００４】図４、図５は調整の具体的な半導体装置の
一例を示す、それぞれ平面図、断面図である。図４、図
５において、１はＰ型の半導体基板、２はＮ型のエピタ
キシャル層、３はＰ型のアイソレーション層、４は半導
体基板表面を保護する酸化膜などの絶縁層、５（５ａ、
５ｂ）は上述の配線Ｓを形成するアルミニウム材からな
るメタル配線層である。ここで、エピタキシャル層２は
図１に示す如く、アイソレーション層３に囲まれて一つ
の島を形成しており、この島は隣りの島と電気的に分離
している。なお、この島内には抵抗、あるいはトランジ
スタなどの回路素子が形成されているが、図を省略して
ある。
一例を示す、それぞれ平面図、断面図である。図４、図
５において、１はＰ型の半導体基板、２はＮ型のエピタ
キシャル層、３はＰ型のアイソレーション層、４は半導
体基板表面を保護する酸化膜などの絶縁層、５（５ａ、
５ｂ）は上述の配線Ｓを形成するアルミニウム材からな
るメタル配線層である。ここで、エピタキシャル層２は
図１に示す如く、アイソレーション層３に囲まれて一つ
の島を形成しており、この島は隣りの島と電気的に分離
している。なお、この島内には抵抗、あるいはトランジ
スタなどの回路素子が形成されているが、図を省略して
ある。
【０００５】図４において、レーザーによってトリミン
グされてメタル配線層５ａ、５ｂの細形部が溶断され
て、図３の場合で見ると電源端子Ｔ１、Ｔ２の間の抵抗
値がＲ１、Ｒ２、Ｒ３を加えた値になる。
グされてメタル配線層５ａ、５ｂの細形部が溶断され
て、図３の場合で見ると電源端子Ｔ１、Ｔ２の間の抵抗
値がＲ１、Ｒ２、Ｒ３を加えた値になる。
【０００６】
【発明が解決しようとする課題】しかし、上記構成の半
導体装置では、メタル配線層５の下部にある絶縁膜４が
薄い場合、またはトリミングの際のレーザーのパワーを
微妙にコントロール出来ない場合、メタル配線層５の細
形部がレーザーにより溶断した際、配線下部の絶縁膜４
を突き抜け、Ｎ型のエピタキシャル層２と接触して、メ
タル配線５とエピタキシャル層２からなる島とが電気的
にショートし、結果としてメタル配線５ａ、５ｂとが電
気的にショートして歩留まりを低下させる原因となり、
また、エピタキシャル層２にコンタクトを取っている抵
抗、あるいはトランジスタなどの回路素子とショートし
て歩留まりを低下させる原因となる、という問題があっ
た。
導体装置では、メタル配線層５の下部にある絶縁膜４が
薄い場合、またはトリミングの際のレーザーのパワーを
微妙にコントロール出来ない場合、メタル配線層５の細
形部がレーザーにより溶断した際、配線下部の絶縁膜４
を突き抜け、Ｎ型のエピタキシャル層２と接触して、メ
タル配線５とエピタキシャル層２からなる島とが電気的
にショートし、結果としてメタル配線５ａ、５ｂとが電
気的にショートして歩留まりを低下させる原因となり、
また、エピタキシャル層２にコンタクトを取っている抵
抗、あるいはトランジスタなどの回路素子とショートし
て歩留まりを低下させる原因となる、という問題があっ
た。
【０００７】
【課題を解決するための手段】上記課題は、上記島を複
数設けてそれぞれの島上に単一のメタル配線を設けるこ
とによって解決される。
数設けてそれぞれの島上に単一のメタル配線を設けるこ
とによって解決される。
【０００８】
【発明の実施の形態】図１、図２において本発明に係る
半導体装置の実施例について説明する。図１、図２はそ
れぞれ平面図、断面図であり、これら図面中、１１はＰ
型の半導体基板、１２（１２ａ、１２ｂ）はＮ型のエピ
タキシャル層、１３はＰ型のアイソレーション層、１４
は半導体基板表面を保護する酸化膜などの絶縁膜、１５
（１５ａ、１５ｂ）は上述の配線Ｓを形成するアルミニ
ウム材からなるメタル配線層である。ここで、エピタキ
シャル層１２ａ、１２ｂはそれぞれアイソレーション層
１３に囲まれて二つの島を形成しており、これらの島は
互いに電気的に分離している。（なお、これらの島内に
は抵抗、トランジスタなどの回路素子を形成しない構造
とする。）
半導体装置の実施例について説明する。図１、図２はそ
れぞれ平面図、断面図であり、これら図面中、１１はＰ
型の半導体基板、１２（１２ａ、１２ｂ）はＮ型のエピ
タキシャル層、１３はＰ型のアイソレーション層、１４
は半導体基板表面を保護する酸化膜などの絶縁膜、１５
（１５ａ、１５ｂ）は上述の配線Ｓを形成するアルミニ
ウム材からなるメタル配線層である。ここで、エピタキ
シャル層１２ａ、１２ｂはそれぞれアイソレーション層
１３に囲まれて二つの島を形成しており、これらの島は
互いに電気的に分離している。（なお、これらの島内に
は抵抗、トランジスタなどの回路素子を形成しない構造
とする。）
【０００９】図１において、レーザーによってトリミン
グされてメタル配線層１５ａ、１５ｂの細形部が溶断さ
れて、図３の場合で見ると電源端子Ｔ１、Ｔ２の間の抵
抗値がＲ１、Ｒ２、Ｒ３を加えた値になる。ここで、メ
タル配線１５ａ、１５ｂの細形部がレーザーにより溶断
した際、配線下部の絶縁層１４を突き抜け、Ｎ型のエピ
タキシャル層１２ａ、１２ｂに接触して、メタル配線１
５ａとエピタキシャル層１２ａからなる島、及びメタル
配線層１５ｂとエピタキシャル層１２ｂからなる島がそ
れぞれ電気的にショートしても、エピタキシャル層１２
ａと１２ｂはそれぞれアイソレーション層１３及びＰ型
の半導体基板１１とＰＮ接合により逆バイアスされるた
め、非導通となる。従って、メタル配線１５ａ、１５ｂ
はショートせず、歩留まりの低下を防止している。
グされてメタル配線層１５ａ、１５ｂの細形部が溶断さ
れて、図３の場合で見ると電源端子Ｔ１、Ｔ２の間の抵
抗値がＲ１、Ｒ２、Ｒ３を加えた値になる。ここで、メ
タル配線１５ａ、１５ｂの細形部がレーザーにより溶断
した際、配線下部の絶縁層１４を突き抜け、Ｎ型のエピ
タキシャル層１２ａ、１２ｂに接触して、メタル配線１
５ａとエピタキシャル層１２ａからなる島、及びメタル
配線層１５ｂとエピタキシャル層１２ｂからなる島がそ
れぞれ電気的にショートしても、エピタキシャル層１２
ａと１２ｂはそれぞれアイソレーション層１３及びＰ型
の半導体基板１１とＰＮ接合により逆バイアスされるた
め、非導通となる。従って、メタル配線１５ａ、１５ｂ
はショートせず、歩留まりの低下を防止している。
【００１０】なお、上記説明中、メタル配線について述
べたが、これに限ることなくポリシリコン配線、あるい
は薄膜抵抗のレーザートリミングにも適用することが出
来る。
べたが、これに限ることなくポリシリコン配線、あるい
は薄膜抵抗のレーザートリミングにも適用することが出
来る。
【００１１】
【発明の効果】以上述べたように、本発明に係る半導体
装置は、回路素子が設けられた半導体基板の表面に絶縁
膜が形成され、該絶縁膜上にレーザートリミングされる
複数の配線層が形成されてなる半導体装置に於いて、該
複数の配線層が、半導体基板に周囲を電気的に分離し形
成された複数の島上にそれぞれ一つずつ配設されてなる
ため、複数の配線層がレーザートリミングの際に、溶断
されて半導体基板の島に接触しても隣の島と電気的に分
離しているので、該複数の配線層がショートすることな
く歩留まりが向上するという利点が生じる。
装置は、回路素子が設けられた半導体基板の表面に絶縁
膜が形成され、該絶縁膜上にレーザートリミングされる
複数の配線層が形成されてなる半導体装置に於いて、該
複数の配線層が、半導体基板に周囲を電気的に分離し形
成された複数の島上にそれぞれ一つずつ配設されてなる
ため、複数の配線層がレーザートリミングの際に、溶断
されて半導体基板の島に接触しても隣の島と電気的に分
離しているので、該複数の配線層がショートすることな
く歩留まりが向上するという利点が生じる。
【図１】本発明に係る半導体装置の実施例を示す要部平
面図。
面図。
【図２】本発明に係る半導体装置の実施例を示し、図１
のＢ−Ｂ線断面図。
のＢ−Ｂ線断面図。
【図３】一般的なザッピング調整を示す図。
【図４】従来の半導体装置を示す平面図。
【図５】従来の半導体装置を示し、図４のＡ−Ａ線断面
図。
図。
１、１１ 半導体基板 ２、１２、１２ａ、１２ｂ エピタキシャル層 ３、１３ アイソレーション
層 ４、１４ 絶縁層 ５，１５，１５ａ，１５ｂ 配線層 Ｓ 配線
層 ４、１４ 絶縁層 ５，１５，１５ａ，１５ｂ 配線層 Ｓ 配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西田 敬久 神奈川県厚木市酒井1601 ミツミ電機株式 会社厚木事業所内
Claims (1)
- 【請求項１】 回路素子が設けられた半導体基板の表面
に絶縁膜が形成され、該絶縁膜上にレーザートリミング
される複数の配線層が形成されてなる半導体装置に於い
て、該複数の配線層が、半導体基板に周囲を電気的に分
離し形成された複数の島上にそれぞれ一つずつ配設され
てなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7306706A JPH09129832A (ja) | 1995-10-31 | 1995-10-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7306706A JPH09129832A (ja) | 1995-10-31 | 1995-10-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129832A true JPH09129832A (ja) | 1997-05-16 |
Family
ID=17960334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7306706A Pending JPH09129832A (ja) | 1995-10-31 | 1995-10-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09129832A (ja) |
-
1995
- 1995-10-31 JP JP7306706A patent/JPH09129832A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040106 |