JPH09129849A - 半導体素子のキャパシター及びその製造方法 - Google Patents
半導体素子のキャパシター及びその製造方法Info
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- JPH09129849A JPH09129849A JP8001741A JP174196A JPH09129849A JP H09129849 A JPH09129849 A JP H09129849A JP 8001741 A JP8001741 A JP 8001741A JP 174196 A JP174196 A JP 174196A JP H09129849 A JPH09129849 A JP H09129849A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/694—Electrodes comprising noble metals or noble metal oxides
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Abstract
(57)【要約】
【課題】本発明の目的は、プラグの表面酸化により性能
の低下及び割れ現象を防止し得る半導体素子のキャパシ
ター及びその製造方法を提供しようとする。 【解決手段】半導体基板上絶縁膜の接続ホール内にプラ
グ及び障壁層のＴｉＮプラグを順次形成し、該障壁層の
ＴｉＮプラグ上にキャパシター電極を被覆する半導体素
子のキャパシター及びその製造方法が提供されている。
の低下及び割れ現象を防止し得る半導体素子のキャパシ
ター及びその製造方法を提供しようとする。 【解決手段】半導体基板上絶縁膜の接続ホール内にプラ
グ及び障壁層のＴｉＮプラグを順次形成し、該障壁層の
ＴｉＮプラグ上にキャパシター電極を被覆する半導体素
子のキャパシター及びその製造方法が提供されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子のキャ
パシター及びその製造方法に係るもので、詳しくは、高
集積（high-intergrated）ＤＲＡＭ（dynamic random
access memory）素子のキャパシターとして必要な高
誘電膜キャパシターに適合する半導体素子のキャパシタ
ー及びその製造方法に関するものである。
パシター及びその製造方法に係るもので、詳しくは、高
集積（high-intergrated）ＤＲＡＭ（dynamic random
access memory）素子のキャパシターとして必要な高
誘電膜キャパシターに適合する半導体素子のキャパシタ
ー及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、半導体素子の高集積化に伴い、１
６Ｍｂｉｔｓ及び６４ＭｂｉｔｓのＤＲＡＭは量産され
ているが、２５６Ｍｂｉｔｓ、１ＧｂｉｔのＤＲＡＭは
未だ開発段階である。即ち、該ＤＲＡＭの高集積化に従
い単位セル（ｃｅｌｌ）のキャパシタンス領域が減小す
るので、その縮小された領域で所望のキャパシタンスを
得る研究が活発に行われている。従って、高誘電体材料
（high dielectric constant material）のキャパシタ
ー誘導体フィールムを用い、高誘電体薄膜を形成する研
究が進行されており、該高誘電体材料の物質は複合酸化
物の形態として、主に、ＢａＳｒＴｉＯ3 （ＢＳＴ）、
ＢａＴｉＯ3 、ＳｒＴｉＯ3 、ＰｂＺｒＯ3 等が用いら
れている。
６Ｍｂｉｔｓ及び６４ＭｂｉｔｓのＤＲＡＭは量産され
ているが、２５６Ｍｂｉｔｓ、１ＧｂｉｔのＤＲＡＭは
未だ開発段階である。即ち、該ＤＲＡＭの高集積化に従
い単位セル（ｃｅｌｌ）のキャパシタンス領域が減小す
るので、その縮小された領域で所望のキャパシタンスを
得る研究が活発に行われている。従って、高誘電体材料
（high dielectric constant material）のキャパシタ
ー誘導体フィールムを用い、高誘電体薄膜を形成する研
究が進行されており、該高誘電体材料の物質は複合酸化
物の形態として、主に、ＢａＳｒＴｉＯ3 （ＢＳＴ）、
ＢａＴｉＯ3 、ＳｒＴｉＯ3 、ＰｂＺｒＯ3 等が用いら
れている。
【０００３】且つ、このような複合酸化物の形態は、６
００ー７００℃の高温下でフィールムの蒸着が行われる
ため、該高温に適合する電極の物質及び電極の構造を得
ることが主要な課題となっている。そこで、従来多結晶
シリコンを電極の材料として用いていたが、該多結晶シ
リコンは蒸着の際、酸化して拡散されるので、その酸化
をある程度抑止する物質を用いるべきであった。従っ
て、高誘電体膜をキャパシター誘導体に用いるときは、
電極の構造を多層に構成し、該誘電体と基板間の拡散を
防止する拡散障壁層（diffusion barrier）と、酸化を
ある程度抑制し電導性を有する電極層と、基板との電気
的連結を行う接続プラグと、を夫々形成していた。
００ー７００℃の高温下でフィールムの蒸着が行われる
ため、該高温に適合する電極の物質及び電極の構造を得
ることが主要な課題となっている。そこで、従来多結晶
シリコンを電極の材料として用いていたが、該多結晶シ
リコンは蒸着の際、酸化して拡散されるので、その酸化
をある程度抑止する物質を用いるべきであった。従っ
て、高誘電体膜をキャパシター誘導体に用いるときは、
電極の構造を多層に構成し、該誘電体と基板間の拡散を
防止する拡散障壁層（diffusion barrier）と、酸化を
ある程度抑制し電導性を有する電極層と、基板との電気
的連結を行う接続プラグと、を夫々形成していた。
【０００４】即ち、従来、半導体素子のキャパシター及
びその製造方法においては、図２に示したように、半導
体基板１上に一双の絶縁ゲート電極２ａ、２ｂを有する
ＦＥＴトランジスタ（図示せず）が形成され、それらゲ
ート電極２ａ、２ｂ上に絶縁層３が形成され、該絶縁層
３の中央基板１上に接続ホールが食刻形成されて該接続
ホール内基板１上にソース叉はドレイン領域６が形成さ
れ、該ソース叉はドレイン領域６上面接続ホール内に多
結晶シリコンプラグ４が形成され、それら多結晶シリコ
ンプラグ４及び絶縁層上面にキャパシター５が形成され
ていた。且つ、該キャパシター５の構造及び形成段階に
おいては、先ず、前記多結晶シリコンプラグ４及び絶縁
層３上面所定部位にＴａ叉はＴｉＮのような導電性物質
の障壁層９が形成され、該障壁層９上に下部電極７ａが
形成され、それら下部電極７ａ上面及び障壁層９両方側
面にＢａＳｒＴｉＯ3 の誘電フィールム８が被覆され、
該誘電フィールム８上に上部電極７ｂが形成されてい
た。
びその製造方法においては、図２に示したように、半導
体基板１上に一双の絶縁ゲート電極２ａ、２ｂを有する
ＦＥＴトランジスタ（図示せず）が形成され、それらゲ
ート電極２ａ、２ｂ上に絶縁層３が形成され、該絶縁層
３の中央基板１上に接続ホールが食刻形成されて該接続
ホール内基板１上にソース叉はドレイン領域６が形成さ
れ、該ソース叉はドレイン領域６上面接続ホール内に多
結晶シリコンプラグ４が形成され、それら多結晶シリコ
ンプラグ４及び絶縁層上面にキャパシター５が形成され
ていた。且つ、該キャパシター５の構造及び形成段階に
おいては、先ず、前記多結晶シリコンプラグ４及び絶縁
層３上面所定部位にＴａ叉はＴｉＮのような導電性物質
の障壁層９が形成され、該障壁層９上に下部電極７ａが
形成され、それら下部電極７ａ上面及び障壁層９両方側
面にＢａＳｒＴｉＯ3 の誘電フィールム８が被覆され、
該誘電フィールム８上に上部電極７ｂが形成されてい
た。
【０００５】
【発明が解決しようとする課題】然るに、このような従
来半導体素子のキャパシター及びその製造方法において
は、次のような不都合な点があった。、下部電極７ａ
及び障壁層９の積層された上面及び両方側面に誘電フィ
ールム８を被覆するようになっているため、該誘電フィ
ールム８の被覆の際、積層段のコーナー１０ａ、１０ｂ
部位に充填漏泄が発生し、該充填漏泄部位にＳｉＯ2 の
ような絶縁物質が蒸着され易いという憂いがあった。
、誘電フィールム８の蒸着される間、障壁層９の両方
側壁は露出されるため高温の障壁層９が酸化して接触抵
抗を起こし、該障壁層９両方側壁面の酸化物により該障
壁層９と下部電極７ａ間の接着性が低下される。、障
壁層９両方側壁面の酸化により該障壁層９と多結晶シリ
コンプラグ４間の接着性が低下し、該多結晶シリコンプ
ラグ４の表面が酸化する憂いがあった。
来半導体素子のキャパシター及びその製造方法において
は、次のような不都合な点があった。、下部電極７ａ
及び障壁層９の積層された上面及び両方側面に誘電フィ
ールム８を被覆するようになっているため、該誘電フィ
ールム８の被覆の際、積層段のコーナー１０ａ、１０ｂ
部位に充填漏泄が発生し、該充填漏泄部位にＳｉＯ2 の
ような絶縁物質が蒸着され易いという憂いがあった。
、誘電フィールム８の蒸着される間、障壁層９の両方
側壁は露出されるため高温の障壁層９が酸化して接触抵
抗を起こし、該障壁層９両方側壁面の酸化物により該障
壁層９と下部電極７ａ間の接着性が低下される。、障
壁層９両方側壁面の酸化により該障壁層９と多結晶シリ
コンプラグ４間の接着性が低下し、該多結晶シリコンプ
ラグ４の表面が酸化する憂いがあった。
【０００６】
【課題を解決するための手段】本発明の目的は、多層電
極形成時のエッチングを容易に行い、キャパシター面積
の縮小に伴うミスアラインの発生を減らし得る半導体素
子のキャパシター及びその製造方法を提供しようとする
ものである。叉、本発明の他の目的は、プラグの表面酸
化によりキャパシターの性能が低下する現象を防止し、
障壁層の酸化により体積が膨張し応力を受けて電極が割
れる現象を防止し得る半導体素子のキャパシター及びそ
の製造方法を提供しようとするものである。
極形成時のエッチングを容易に行い、キャパシター面積
の縮小に伴うミスアラインの発生を減らし得る半導体素
子のキャパシター及びその製造方法を提供しようとする
ものである。叉、本発明の他の目的は、プラグの表面酸
化によりキャパシターの性能が低下する現象を防止し、
障壁層の酸化により体積が膨張し応力を受けて電極が割
れる現象を防止し得る半導体素子のキャパシター及びそ
の製造方法を提供しようとするものである。
【０００７】このような本発明の目的は、半導体基板上
に形成され接続ホールを有した絶縁膜と、該絶縁膜の接
続ホール内に該絶縁膜の厚さよりも低い厚さを有して形
成されたプラグと、該接続ホール内のプラグ上面に形成
された障壁層のＴｉＮプラグと、それらＴｉＮプラグ及
び絶縁膜上に形成されたキャパシター第１電極と、該キ
ャパシター第１電極上に形成された誘電体層と、該誘電
体層上に形成されたキャパシター第２電極と、を備えた
半導体素子のキャパシター及びその製造方法を提供する
ことにより達成される。
に形成され接続ホールを有した絶縁膜と、該絶縁膜の接
続ホール内に該絶縁膜の厚さよりも低い厚さを有して形
成されたプラグと、該接続ホール内のプラグ上面に形成
された障壁層のＴｉＮプラグと、それらＴｉＮプラグ及
び絶縁膜上に形成されたキャパシター第１電極と、該キ
ャパシター第１電極上に形成された誘電体層と、該誘電
体層上に形成されたキャパシター第２電極と、を備えた
半導体素子のキャパシター及びその製造方法を提供する
ことにより達成される。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態に対し
説明する。本発明に係る半導体素子のキャパシターにお
いては、図１（Ｊ）に示したように、半導体基板２０上
に形成され接続ホール２９を有した絶縁膜２８と、該絶
縁膜のＴｉＮプラグ３５と、それらＴｉＮプラグ３５及
び絶縁膜２８の接続ホール２９内に該絶縁膜２８の厚さ
よりも低い厚さを有して形成されたプラグ３２と、該接
続ホール２９内のプラグ３２上面に形成された障壁層２
８上に形成されたキャパシター第１電極３６と、該キャ
パシター第１電極３６上に形成された誘電体層４０と、
該誘電体層４０上に形成されたキャパシター第２電極４
２と、を備えている。
説明する。本発明に係る半導体素子のキャパシターにお
いては、図１（Ｊ）に示したように、半導体基板２０上
に形成され接続ホール２９を有した絶縁膜２８と、該絶
縁膜のＴｉＮプラグ３５と、それらＴｉＮプラグ３５及
び絶縁膜２８の接続ホール２９内に該絶縁膜２８の厚さ
よりも低い厚さを有して形成されたプラグ３２と、該接
続ホール２９内のプラグ３２上面に形成された障壁層２
８上に形成されたキャパシター第１電極３６と、該キャ
パシター第１電極３６上に形成された誘電体層４０と、
該誘電体層４０上に形成されたキャパシター第２電極４
２と、を備えている。
【０００９】そして、本発明に係る半導体素子のキャパ
シターを製造する方法においては、図１（Ａ）に示した
ように、基板２０上に所定形状のゲート電極２２とｎ+
形不純物拡散（ソース／ドレイン）領域２４、２５とフ
ィールド酸化膜２６とを夫々形成する。次いで、それら
ゲート電極２２、ｎ+ 不純物拡散（ソース／ドレイン）
領域２４、２５及びフィールド酸化膜２６上に、図１
（Ｂ）に示したように、３０００Å厚さの絶縁膜２８を
化学蒸着法により蒸着する。次いで、図１（Ｃ）に示し
たように、該絶縁膜２８の所定部位に写真食刻を施しキ
ャパシターストレージノード（capacitor storage nod
e）の形成される接続ホール２９を形成する。その後、
それら接続ホール２９及び絶縁膜２８上に２０００Å厚
さの多結晶シリコン層３０を低圧化学蒸着法により蒸着
する。
シターを製造する方法においては、図１（Ａ）に示した
ように、基板２０上に所定形状のゲート電極２２とｎ+
形不純物拡散（ソース／ドレイン）領域２４、２５とフ
ィールド酸化膜２６とを夫々形成する。次いで、それら
ゲート電極２２、ｎ+ 不純物拡散（ソース／ドレイン）
領域２４、２５及びフィールド酸化膜２６上に、図１
（Ｂ）に示したように、３０００Å厚さの絶縁膜２８を
化学蒸着法により蒸着する。次いで、図１（Ｃ）に示し
たように、該絶縁膜２８の所定部位に写真食刻を施しキ
ャパシターストレージノード（capacitor storage nod
e）の形成される接続ホール２９を形成する。その後、
それら接続ホール２９及び絶縁膜２８上に２０００Å厚
さの多結晶シリコン層３０を低圧化学蒸着法により蒸着
する。
【００１０】次いで、図１（Ｄ）に示したように、該多
結晶シリコン層３０をＣｌ2 ／Ｏ 2 エッチング液を用い
３０００Åの厚さにエッチバックして除去し、前記接続
ホール２９内の絶縁膜２８上面から約１０００Å下方側
にプラグ３２を形成する。この場合、該プラグ３２は多
結晶シリコンにて形成される。次いで、図１（Ｅ）に示
したように、それらプラグ３２及び第１絶縁膜２８上に
障壁層の役割をするＴｉＮ層３４を１５００Åの厚さに
蒸着するが、この場合、該ＴｉＮ層３４は、Ｔａ、Ｗ、
Ｍｏの金属合金及びそれらの金属ケイ化物中何れ一つに
て代替することもできる。
結晶シリコン層３０をＣｌ2 ／Ｏ 2 エッチング液を用い
３０００Åの厚さにエッチバックして除去し、前記接続
ホール２９内の絶縁膜２８上面から約１０００Å下方側
にプラグ３２を形成する。この場合、該プラグ３２は多
結晶シリコンにて形成される。次いで、図１（Ｅ）に示
したように、それらプラグ３２及び第１絶縁膜２８上に
障壁層の役割をするＴｉＮ層３４を１５００Åの厚さに
蒸着するが、この場合、該ＴｉＮ層３４は、Ｔａ、Ｗ、
Ｍｏの金属合金及びそれらの金属ケイ化物中何れ一つに
て代替することもできる。
【００１１】次いで、図１（Ｆ）に示したように、該Ｔ
ｉＮ層３４をＢＣｌ3 ／ＣＬ2 エッチバック液を用いＲ
ＩＥ（Reactive Ion Etching）法により１５００Åの厚
さにエッチングし、前記接続ホール２９内のプラグ３２
上にＴｉＮプラグ２３を形成する。次いで、図１（Ｇ）
に示したように、それらＴｉＮプラグ３５及び絶縁膜２
８上に２０００Å厚さのキャパシター第１電極３６をス
パッタリング法により蒸着するが、この場合、該第１電
極３６はＰｔを使用し、Ｐｔの代わりに、Ｐｄ、Ｒｕ、
ＲｕＯ2 及び電導性を有する酸化物中何れ一つを使用す
ることができる。
ｉＮ層３４をＢＣｌ3 ／ＣＬ2 エッチバック液を用いＲ
ＩＥ（Reactive Ion Etching）法により１５００Åの厚
さにエッチングし、前記接続ホール２９内のプラグ３２
上にＴｉＮプラグ２３を形成する。次いで、図１（Ｇ）
に示したように、それらＴｉＮプラグ３５及び絶縁膜２
８上に２０００Å厚さのキャパシター第１電極３６をス
パッタリング法により蒸着するが、この場合、該第１電
極３６はＰｔを使用し、Ｐｔの代わりに、Ｐｄ、Ｒｕ、
ＲｕＯ2 及び電導性を有する酸化物中何れ一つを使用す
ることができる。
【００１２】次いで、図１（Ｈ）に示したように、該キ
ャパシター第１電極３６上面にマスク用の感光膜３８を
形成し、Ｐｔのキャパシター第１電極３６には写真食刻
を施してキャパシターストレージノードの形成される領
域を形成し、ＢＣｌ3 ／Ｃｌ2 エッチング液を用いてＲ
ＩＥ法によりエッチングを施し所定形状のキャパシター
第１電極３６を形成する。その後、図１（Ｉ）に示した
ように、該キャパシター第１電極３６上の感光膜３８
は、Ｈ2 ＳＯ4 ／Ｈ2 Ｏ2 湿式溶液（wet solution）に
浸漬（dipping）して完全に除去する。
ャパシター第１電極３６上面にマスク用の感光膜３８を
形成し、Ｐｔのキャパシター第１電極３６には写真食刻
を施してキャパシターストレージノードの形成される領
域を形成し、ＢＣｌ3 ／Ｃｌ2 エッチング液を用いてＲ
ＩＥ法によりエッチングを施し所定形状のキャパシター
第１電極３６を形成する。その後、図１（Ｉ）に示した
ように、該キャパシター第１電極３６上の感光膜３８
は、Ｈ2 ＳＯ4 ／Ｈ2 Ｏ2 湿式溶液（wet solution）に
浸漬（dipping）して完全に除去する。
【００１３】次いで、図１（Ｊ）に示したように、それ
らキャパシター第１電極３６及び絶縁膜２８上に５００
Å厚さの誘電体層４０を化学蒸着法により蒸着するが、
この場合、該誘電体層４０は３以上の誘電常数を有する
ＢａＳｒＴｉＯ3 、ＳｒＴｉＯ3 、ＢａＴｉＯ3 、Ｐｂ
ＺｒＯ3 、ＰＺＴ、及びＰＬＺＴでなるグループから選
択された何れ一つの物質を用いる。その後、該誘電体層
４０上にＰｔのキャパシター第２電極４２を蒸着する
が、この場合該Ｐｔの代わりにＷ叉はＴｉＮを使用する
こともできる。
らキャパシター第１電極３６及び絶縁膜２８上に５００
Å厚さの誘電体層４０を化学蒸着法により蒸着するが、
この場合、該誘電体層４０は３以上の誘電常数を有する
ＢａＳｒＴｉＯ3 、ＳｒＴｉＯ3 、ＢａＴｉＯ3 、Ｐｂ
ＺｒＯ3 、ＰＺＴ、及びＰＬＺＴでなるグループから選
択された何れ一つの物質を用いる。その後、該誘電体層
４０上にＰｔのキャパシター第２電極４２を蒸着する
が、この場合該Ｐｔの代わりにＷ叉はＴｉＮを使用する
こともできる。
【００１４】このように製造される本発明に係る半導体
素子のキャパシターにおいては、Ｐｔの薄膜をエッチン
グして簡単にキャパシター第１電極を形成するようにな
るため、従来よりも電極の形成工程が極めて容易に行わ
れる。且つ、ノードの接続とノードのパターン間にミス
アライン（mis-align）が発生しても、単結晶シリコン
プラグは露出されず、障壁層のＴｉＮプラグが露出され
るため、従来障壁層の酸化により電極が割れる現象が防
止されキャパシターの信頼性が向上される。
素子のキャパシターにおいては、Ｐｔの薄膜をエッチン
グして簡単にキャパシター第１電極を形成するようにな
るため、従来よりも電極の形成工程が極めて容易に行わ
れる。且つ、ノードの接続とノードのパターン間にミス
アライン（mis-align）が発生しても、単結晶シリコン
プラグは露出されず、障壁層のＴｉＮプラグが露出され
るため、従来障壁層の酸化により電極が割れる現象が防
止されキャパシターの信頼性が向上される。
【００１５】
【発明の効果】以上、説明したように、本発明に係る半
導体素子のキャパシター及びその製造方法においては、
絶縁膜の接続ホール内に障壁層のＴｉＮプラグを形成
し、該ＴｉＮプラグ上にキャパシター第１電極を被覆形
成してなるため、従来の誘電体膜蒸着時に発生する障壁
層の酸化問題が解決され、電極が応力を受けて割れる現
象が防止されて、キャパシターの信頼性が向上されると
いう効果がある。
導体素子のキャパシター及びその製造方法においては、
絶縁膜の接続ホール内に障壁層のＴｉＮプラグを形成
し、該ＴｉＮプラグ上にキャパシター第１電極を被覆形
成してなるため、従来の誘電体膜蒸着時に発生する障壁
層の酸化問題が解決され、電極が応力を受けて割れる現
象が防止されて、キャパシターの信頼性が向上されると
いう効果がある。
【図１】（Ａ）−（Ｊ）本発明に係る半導体素子のキャ
パシター及びその製造工程図である。
パシター及びその製造工程図である。
【図２】従来半導体素子のキャパシターの構造を示した
縦断面図である。
縦断面図である。
１、２０：半導体基板 ２ａ、２ｂ、２２：ゲート電極 ３：絶縁層 ４：多結晶シリコンプラグ ５：キャパシター ６：ソース叉はドレイン領域 ７ａ：下部電極 ７ｂ：上部電極 ８：誘電フィールム ９：障壁層 ２４、２５：不純物拡散（ソース／ドレイン）領域 ２６：フィールド酸化膜 ２８：絶縁膜 ３０：多結晶シリコン層 ３２：プラグ ３４：障壁層 ３５：ＴｉＮプラグ ３６：キャパシター第１電極 ３８：感光膜 ４０：誘電体層 ４２：キャパシター第２電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (14)
- 【請求項１】半導体素子のキャパシターであって、 半導体基板上に形成され接続ホールを有した絶縁膜と、 該絶縁膜の接続ホール内に該絶縁膜の厚さよりも低い厚
さを有して形成されたプラグと、 該接続ホール内のプラグ上面に形成された障壁層のＴｉ
ｎプラグと、 それらＴｉｎプラグ及び絶縁膜上に形成されたキャパシ
ター第１電極と、 該キャパシター第１電極上に形成された誘電層と、 該誘電層上に形成されたキャパシター第２電極と、を備
えた半導体素子のキャパシター。 - 【請求項２】半導体素子のキャパシターを製造する方法
であって、 半導体基板上に絶縁膜を形成する工程と、 該絶縁膜を選択的に食刻し、該絶縁膜所定部位に接続ホ
ールを形成する工程と、 該絶縁膜の接続ホール内に電導性プラグを形成する工程
と、 該接続ホール内の電導性プラグ上に障壁層を形成する工
程と、 それら障壁層及び絶縁膜上にキャパシター第１電極を形
成する工程と、 該キャパシター第１電極上に誘電体層を形成する工程
と、 該誘電体層上にキャパシター第２電極を形成する工程
と、を順次行う半導体素子のキャパシター製造方法。 - 【請求項３】前記絶縁膜を形成する工程は、半導体基板
上にゲート電極及びフィールド酸化膜を形成し、それら
ゲート電極及びフィールド酸化膜上に絶縁膜を蒸着する
請求項２記載の半導体素子のキャパシター製造方法。 - 【請求項４】前記絶縁膜は、３０００Åの厚さに蒸着す
る請求項２記載の半導体素子のキャパシター製造方法。 - 【請求項５】前記接続ホールを形成する工程と該接続ホ
ール内に電導性プラグを形成する工程間に、該接続ホー
ル及び前記絶縁膜上に多結晶シリコン層を蒸着する段階
と、該多結晶シリコン層をエッチバックする段階と、が
追加して行われる請求項２記載の半導体素子のキャパシ
ター製造方法。 - 【請求項６】前記多結晶シリコン層は、低圧化学蒸着法
（ＬＰＣＶＤ）により、２０００Åの厚さに蒸着する請
求項５記載の半導体素子のキャパシター製造方法。 - 【請求項７】前記多結晶シリコン層のエッチバック段階
は、Ｃｌ2 ／Ｏ2 エッチング液を用いて行う請求項５記
載の半導体素子のキャパシター製造方法。 - 【請求項８】前記障壁層を形成する工程では、ＴｉＮ、
Ｔａ、Ｗ，Ｍｏの金属合金及びそれらの金属ケイ化物
（silicide）中何れ一つを用いる請求項２記載の半導体
素子のキャパシター製造方法。 - 【請求項９】前記キャパシター第１電極を形成する工程
は、２０００Åの厚さにスパッタリング法を施して蒸着
する請求項２記載の半導体素子のキャパシター製造方
法。 - 【請求項１０】前記キャパシター第１電極は、Ｐｔ、Ｐ
ｄ、Ｒｕ、ＲｕＯ2及び電導性を有する酸化物中、何れ
一つを用いて形成する請求項２記載の半導体素子のキャ
パシター製造方法。 - 【請求項１１】前記キャパシター第１電極を形成する工
程と前記誘電体層を形成する工程間に、該キャパシター
第１電極を形成した後、該キャパシター第１電極上にマ
スク用の感光膜を形成する工程と、該感光膜を湿式溶液
に浸漬して除去する工程と、が追加行われる請求項２記
載の半導体素子のキャパシター製造方法。 - 【請求項１２】前記キャパシター第１電極は、ＢＣｌ3
／Ｃｌ2 エッチング液を用いて残部を除去し、前記感光
膜はＨ2 ＳＯ4 ／Ｈ2 Ｏ2 湿式溶液に浸漬して除去する
請求項１１記載の半導体素子のキャパシター製造方法。 - 【請求項１３】前記誘電体層の形成は、Ｔａ2 Ｏ5 、Ｂ
ａＳｒＴｉＯ3 、ＳｒＴｉＯ3 、ＢａＴｉＯ3 、ＰｂＺ
ｒＯ3 、ＰＺＴ、及びＰＬＺＴでなるグループから選択
された何れ一つの物質を用いて行う請求項２記載の半導
体素子のキャパシター製造方法。 - 【請求項１４】前記キャパシター第２電極は、Ｐｔ、
Ｗ、及びＴｉＮ中何れ一つにより製造される請求項２記
載の半導体素子のキャパシター製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95P35979 | 1995-10-18 | ||
| KR1019950035979A KR100199093B1 (ko) | 1995-10-18 | 1995-10-18 | 반도체 소자의 커패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129849A true JPH09129849A (ja) | 1997-05-16 |
| JP2826717B2 JP2826717B2 (ja) | 1998-11-18 |
Family
ID=19430543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8001741A Expired - Fee Related JP2826717B2 (ja) | 1995-10-18 | 1996-01-09 | 半導体素子のキャパシターの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2826717B2 (ja) |
| KR (1) | KR100199093B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001210806A (ja) * | 1999-12-27 | 2001-08-03 | Hyundai Electronics Ind Co Ltd | 電気メッキ法を利用して下部電極を形成する方法 |
| US7071071B2 (en) | 2003-03-19 | 2006-07-04 | Elpida Memory, Inc. | Method of manufacturing semiconductor device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001057412A (ja) | 1999-08-19 | 2001-02-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2001217403A (ja) * | 2000-02-04 | 2001-08-10 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2007036126A (ja) | 2005-07-29 | 2007-02-08 | Fujitsu Ltd | 半導体装置とその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335680A (ja) * | 1995-06-06 | 1996-12-17 | Texas Instr Inc <Ti> | 高密度、高誘電率メモリ装置内の内部電極形成方法並びに装置 |
-
1995
- 1995-10-18 KR KR1019950035979A patent/KR100199093B1/ko not_active Expired - Fee Related
-
1996
- 1996-01-09 JP JP8001741A patent/JP2826717B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH08335680A (ja) * | 1995-06-06 | 1996-12-17 | Texas Instr Inc <Ti> | 高密度、高誘電率メモリ装置内の内部電極形成方法並びに装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001210806A (ja) * | 1999-12-27 | 2001-08-03 | Hyundai Electronics Ind Co Ltd | 電気メッキ法を利用して下部電極を形成する方法 |
| US7071071B2 (en) | 2003-03-19 | 2006-07-04 | Elpida Memory, Inc. | Method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100199093B1 (ko) | 1999-06-15 |
| KR970024208A (ko) | 1997-05-30 |
| JP2826717B2 (ja) | 1998-11-18 |
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