JPH09130168A - トラック／ホールドアンプ - Google Patents
トラック／ホールドアンプInfo
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- JPH09130168A JPH09130168A JP28581495A JP28581495A JPH09130168A JP H09130168 A JPH09130168 A JP H09130168A JP 28581495 A JP28581495 A JP 28581495A JP 28581495 A JP28581495 A JP 28581495A JP H09130168 A JPH09130168 A JP H09130168A
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Abstract
(57)【要約】
【課題】 Ｔ／Ｈアンプの動作速度を低下させることな
く、Ｔ／Ｈアンプのフィードスルーによる精度劣化を抑
える。 【解決手段】 ２つのエミッタ接地型トランジスタのそ
れぞれのベースに入力された２つの入力信号の差電圧を
増幅する差動アンプ１と、差動アンプ１の出力電圧を保
持するホールド回路（Ｑ16,Ｑ17,ＣＨ1,ＣＨ2と、ホー
ルド回路で保持した電圧を低インピーダンス出力する出
力回路１１，１２とを少なくとも有するトラック／ホー
ルドアンプにおいて、差動アンプ１の入力段のトランジ
スタＱ20,Ｑ21のエミッタ端に、このトランジスタＱ20,
Ｑ21をホールド時にオフにする手段（プルアップ回路１
３）を設ける。
く、Ｔ／Ｈアンプのフィードスルーによる精度劣化を抑
える。 【解決手段】 ２つのエミッタ接地型トランジスタのそ
れぞれのベースに入力された２つの入力信号の差電圧を
増幅する差動アンプ１と、差動アンプ１の出力電圧を保
持するホールド回路（Ｑ16,Ｑ17,ＣＨ1,ＣＨ2と、ホー
ルド回路で保持した電圧を低インピーダンス出力する出
力回路１１，１２とを少なくとも有するトラック／ホー
ルドアンプにおいて、差動アンプ１の入力段のトランジ
スタＱ20,Ｑ21のエミッタ端に、このトランジスタＱ20,
Ｑ21をホールド時にオフにする手段（プルアップ回路１
３）を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、トラック／ホール
ドアンプ（以下「Ｔ／Ｈアンプ」と記す。）に係り、特
に、高速かつ高精度なＴ／Ｈアンプに関するものであ
る。
ドアンプ（以下「Ｔ／Ｈアンプ」と記す。）に係り、特
に、高速かつ高精度なＴ／Ｈアンプに関するものであ
る。
【０００２】
【従来の技術】Ｔ／Ｈアンプに関しては、１９９２年開
催の「International Solid-State Circuits Conferenc
e」において、Pieter Vorenkamp と Johan P. M. Verda
asdonkの２氏により、「A 10b 50MS/s Pipelined ADC」
と題して報告されている。図２４は、従来のＴ／Ｈアン
プの回路構成例を示すブロック図である。この図２４
（ａ）に示すＴ／Ｈアンプは、入力信号In1、In2の差電
圧を所期の利得に従って増幅する差動アンプ１と、この
差動アンプ１のアナログ出力を保持するホールド回路２
と、ホールド回路２の出力のバッファ回路であるエミッ
タフォロワ回路３により構成されている。
催の「International Solid-State Circuits Conferenc
e」において、Pieter Vorenkamp と Johan P. M. Verda
asdonkの２氏により、「A 10b 50MS/s Pipelined ADC」
と題して報告されている。図２４は、従来のＴ／Ｈアン
プの回路構成例を示すブロック図である。この図２４
（ａ）に示すＴ／Ｈアンプは、入力信号In1、In2の差電
圧を所期の利得に従って増幅する差動アンプ１と、この
差動アンプ１のアナログ出力を保持するホールド回路２
と、ホールド回路２の出力のバッファ回路であるエミッ
タフォロワ回路３により構成されている。
【０００３】このＴ／Ｈアンプは、図２４（ｂ）に示す
ように、トラック信号Tckが「ハイ（High）」、ホール
ド信号Hckが「ロー（Low）」のトラックモード時、入力
信号に追随した信号を出力する。また、トラック信号Tc
kが「ロー（Low）」、ホールド信号Hckが「ハイ（Hig
h）」のホールドモード時には、トラック信号Tckをベー
ス入力信号としている各トランジスタＱ10〜Ｑ13はオフ
となり、ホールド信号Hckをベース入力信号とするトラ
ンジスタＱ14、Ｑ15はオンとなり電流が流れる。これに
伴い、差動アンプ１の出力電圧は所期の電圧に電圧降下
する。このため、差動アンプ１の出力をベース入力信号
とするトランジスタＱ16、Ｑ17はオフ状態となる。これ
により、入力信号In1、In2に対応する出力がホールドキ
ャパシタCH１、CH２に保持される。
ように、トラック信号Tckが「ハイ（High）」、ホール
ド信号Hckが「ロー（Low）」のトラックモード時、入力
信号に追随した信号を出力する。また、トラック信号Tc
kが「ロー（Low）」、ホールド信号Hckが「ハイ（Hig
h）」のホールドモード時には、トラック信号Tckをベー
ス入力信号としている各トランジスタＱ10〜Ｑ13はオフ
となり、ホールド信号Hckをベース入力信号とするトラ
ンジスタＱ14、Ｑ15はオンとなり電流が流れる。これに
伴い、差動アンプ１の出力電圧は所期の電圧に電圧降下
する。このため、差動アンプ１の出力をベース入力信号
とするトランジスタＱ16、Ｑ17はオフ状態となる。これ
により、入力信号In1、In2に対応する出力がホールドキ
ャパシタCH１、CH２に保持される。
【０００４】このＴ／Ｈアンプにおいては、ホールド状
態にあっても入力信号は変化しており、この入力信号の
変化は差動アンプ１によって増幅されトランジスタＱ1
6、Ｑ17のベースに入力される。この時、トランジスタ
Ｑ16、Ｑ17のベース電圧はエミッタ電圧より低くなって
いるため、オフ状態にある。しかし、ベース−エミッタ
間の寄生容量により、入力信号の変化が出力にあらわれ
る「フィードスルー」と呼ばれる現象が発生し、Ｔ／Ｈ
アンプの精度を劣化させる。トランジスタＱ16、Ｑ17の
ベース−エミッタ間の寄生容量に比べて充分に大きなホ
ールドキャパシタCH１、CH２を設けることにより、この
精度劣化を抑えることができる。しかし、ホールドキャ
パシタCH１、CH２を大きくすることは、Ｔ／Ｈアンプの
動作速度を低下させることになる。
態にあっても入力信号は変化しており、この入力信号の
変化は差動アンプ１によって増幅されトランジスタＱ1
6、Ｑ17のベースに入力される。この時、トランジスタ
Ｑ16、Ｑ17のベース電圧はエミッタ電圧より低くなって
いるため、オフ状態にある。しかし、ベース−エミッタ
間の寄生容量により、入力信号の変化が出力にあらわれ
る「フィードスルー」と呼ばれる現象が発生し、Ｔ／Ｈ
アンプの精度を劣化させる。トランジスタＱ16、Ｑ17の
ベース−エミッタ間の寄生容量に比べて充分に大きなホ
ールドキャパシタCH１、CH２を設けることにより、この
精度劣化を抑えることができる。しかし、ホールドキャ
パシタCH１、CH２を大きくすることは、Ｔ／Ｈアンプの
動作速度を低下させることになる。
【０００５】
【発明が解決しようとする課題】解決しようとする問題
点は、従来の技術では、Ｔ／Ｈアンプのフィードスルー
による精度劣化を、動作速度を低下させることなく抑え
ることができない点である。本発明の目的は、これら従
来技術の課題を解決し、高速で高精度なＴ／Ｈアンプを
提供することである。
点は、従来の技術では、Ｔ／Ｈアンプのフィードスルー
による精度劣化を、動作速度を低下させることなく抑え
ることができない点である。本発明の目的は、これら従
来技術の課題を解決し、高速で高精度なＴ／Ｈアンプを
提供することである。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＴ／Ｈアンプは、（１）ホールドモード
時、差動アンプ１の入力信号In1，In2の変化に伴う出力
変化を抑止する手段（プルアップ回路１３〜１５，４
０，４１、バイパス回路１８，１９，７０，７１、リミ
ッタ回路２０，２１，６０，６１，８０，８１）を設け
ることを特徴とする。また、（２）ホールド回路により
上記差動アンプの出力電圧を保持するホールド時に、差
動アンプ１の出力を所定の値に固定し、ホールド時にお
ける差動アンプ１の入力信号In1，In2の変化に伴う出力
変化を抑止する手段（リミッタ回路２０，２１，６０，
６１，８０，８１）を設けることを特徴とする。また、
（３）ホールド回路２により差動アンプ１の出力電圧を
保持するホールド時に、差動アンプ１の入力段のエミッ
タ接地型トランジスタＱ20，Ｑ21をオフにする手段（プ
ルアップ回路１３〜１５，４０，４１、バイパス回路１
８，１９，７０，７１）を設け、ホールド時における差
動アンプ１の入力信号In1，In2の変化に伴う出力変化を
抑止することを特徴とする。また、（４）上記（３）に
記載のトラック／ホールドアンプにおいて、差動アンプ
１のトランジスタＱ20，Ｑ21をオフにする手段は、ホー
ルド時、トランジスタＱ20，Ｑ21のエミッタ電圧を、ベ
ース電圧よりも高く保持するプルアップ回路１３〜１
５，４０，４１からなることを特徴とする。また、
（５）上記（４）に記載のトラック／ホールドアンプに
おいて、プルアップ回路１３〜１５，４０，４１は、エ
ミッタ接地型のトランジスタＱ22〜Ｑ24からなり、この
プルアップ回路のトランジスタＱ22〜Ｑ24のエミッタを
差動アンプ１のトランジスタＱ20，Ｑ21のエミッタに、
コレクタを所定の固定電圧端（ＶＣＣ）にそれぞれ接続
し、ホールド時、プルアップ回路のトランジスタＱ22〜
Ｑ24のベースにオン信号を入力して、差動アンプ１のト
ランジスタＱ20，Ｑ21のエミッタ電圧をベース電圧より
も高く保持することを特徴とする。また、（６）上記
（３）に記載のトラック／ホールドアンプにおいて、差
動アンプ１のトランジスタＱ20，Ｑ21をオフにする手段
は、ホールド時、トランジスタＱ20，Ｑ21のエミッタと
コレクタ間を接続するバイパス回路１８，１９，７０，
７１からなることを特徴とする。また、（７）上記
（６）に記載のトラック／ホールドアンプにおいて、バ
イパス回路１８，１９，７０，７１は、エミッタ接地型
トランジスタＱ25，Ｑ26からなり、このバイパス回路の
トランジスタＱ25，Ｑ26のエミッタを差動アンプ１のト
ランジスタＱ20，Ｑ21のエミッタに、コレクタを差動ア
ンプのトランジスタＱ20，Ｑ21のエミッタにそれぞれ接
続し、ホールド時、バイパス回路のトランジスタＱ25，
Ｑ26のベースにオン信号を入力して、差動アンプ１のト
ランジスタＱ20，Ｑ21のコレクタ−エミッタ間を接続す
ることを特徴とする。また、（８）ホールド回路２によ
り差動アンプ１の出力電圧を保持するホールド時に、差
動アンプ１のトランジスタＱ20，Ｑ21のコレクタ端を、
所定の値の固定電位に固定するリミッタ回路２０，２
１，６０，６１，８０，８１を設け、ホールド時におけ
る差動アンプ１の入力信号In1，In2の変化に伴う出力変
化を抑止することを特徴とする。また、（９）上記
（８）に記載のトラック／ホールドアンプにおいて、リ
ミッタ回路２０，２１，６０，６１は、エミッタ接地型
トランジスタＱ27，Ｑ28からなり、このリミッタ回路の
トランジスタＱ27，Ｑ28のエミッタを差動アンプ１のト
ランジスタＱ20，Ｑ21のコレクタに、コレクタを所定の
値の固定電位ＶＣＣにそれぞれ接続し、ホールド時、リ
ミッタ回路のトランジスタＱ27，Ｑ28のベースにオン信
号を入力して、差動アンプ１のトランジスタＱ20，Ｑ21
のコレクタを所定の値の固定電位ＶＣＣに接続すること
を特徴とする。また（１０）上記（８）に記載のトラッ
ク／ホールドアンプにおいて、リミッタ回路２０，２
１，８０，８１は、少なくとも１個のダイオードからな
り、このダイオードのカソードを差動アンプ１のトラン
ジスタＱ20，Ｑ21のコレクタに、アノードを所定の値の
固定電位ＶＣＣにそれぞれ接続することを特徴とする。
め、本発明のＴ／Ｈアンプは、（１）ホールドモード
時、差動アンプ１の入力信号In1，In2の変化に伴う出力
変化を抑止する手段（プルアップ回路１３〜１５，４
０，４１、バイパス回路１８，１９，７０，７１、リミ
ッタ回路２０，２１，６０，６１，８０，８１）を設け
ることを特徴とする。また、（２）ホールド回路により
上記差動アンプの出力電圧を保持するホールド時に、差
動アンプ１の出力を所定の値に固定し、ホールド時にお
ける差動アンプ１の入力信号In1，In2の変化に伴う出力
変化を抑止する手段（リミッタ回路２０，２１，６０，
６１，８０，８１）を設けることを特徴とする。また、
（３）ホールド回路２により差動アンプ１の出力電圧を
保持するホールド時に、差動アンプ１の入力段のエミッ
タ接地型トランジスタＱ20，Ｑ21をオフにする手段（プ
ルアップ回路１３〜１５，４０，４１、バイパス回路１
８，１９，７０，７１）を設け、ホールド時における差
動アンプ１の入力信号In1，In2の変化に伴う出力変化を
抑止することを特徴とする。また、（４）上記（３）に
記載のトラック／ホールドアンプにおいて、差動アンプ
１のトランジスタＱ20，Ｑ21をオフにする手段は、ホー
ルド時、トランジスタＱ20，Ｑ21のエミッタ電圧を、ベ
ース電圧よりも高く保持するプルアップ回路１３〜１
５，４０，４１からなることを特徴とする。また、
（５）上記（４）に記載のトラック／ホールドアンプに
おいて、プルアップ回路１３〜１５，４０，４１は、エ
ミッタ接地型のトランジスタＱ22〜Ｑ24からなり、この
プルアップ回路のトランジスタＱ22〜Ｑ24のエミッタを
差動アンプ１のトランジスタＱ20，Ｑ21のエミッタに、
コレクタを所定の固定電圧端（ＶＣＣ）にそれぞれ接続
し、ホールド時、プルアップ回路のトランジスタＱ22〜
Ｑ24のベースにオン信号を入力して、差動アンプ１のト
ランジスタＱ20，Ｑ21のエミッタ電圧をベース電圧より
も高く保持することを特徴とする。また、（６）上記
（３）に記載のトラック／ホールドアンプにおいて、差
動アンプ１のトランジスタＱ20，Ｑ21をオフにする手段
は、ホールド時、トランジスタＱ20，Ｑ21のエミッタと
コレクタ間を接続するバイパス回路１８，１９，７０，
７１からなることを特徴とする。また、（７）上記
（６）に記載のトラック／ホールドアンプにおいて、バ
イパス回路１８，１９，７０，７１は、エミッタ接地型
トランジスタＱ25，Ｑ26からなり、このバイパス回路の
トランジスタＱ25，Ｑ26のエミッタを差動アンプ１のト
ランジスタＱ20，Ｑ21のエミッタに、コレクタを差動ア
ンプのトランジスタＱ20，Ｑ21のエミッタにそれぞれ接
続し、ホールド時、バイパス回路のトランジスタＱ25，
Ｑ26のベースにオン信号を入力して、差動アンプ１のト
ランジスタＱ20，Ｑ21のコレクタ−エミッタ間を接続す
ることを特徴とする。また、（８）ホールド回路２によ
り差動アンプ１の出力電圧を保持するホールド時に、差
動アンプ１のトランジスタＱ20，Ｑ21のコレクタ端を、
所定の値の固定電位に固定するリミッタ回路２０，２
１，６０，６１，８０，８１を設け、ホールド時におけ
る差動アンプ１の入力信号In1，In2の変化に伴う出力変
化を抑止することを特徴とする。また、（９）上記
（８）に記載のトラック／ホールドアンプにおいて、リ
ミッタ回路２０，２１，６０，６１は、エミッタ接地型
トランジスタＱ27，Ｑ28からなり、このリミッタ回路の
トランジスタＱ27，Ｑ28のエミッタを差動アンプ１のト
ランジスタＱ20，Ｑ21のコレクタに、コレクタを所定の
値の固定電位ＶＣＣにそれぞれ接続し、ホールド時、リ
ミッタ回路のトランジスタＱ27，Ｑ28のベースにオン信
号を入力して、差動アンプ１のトランジスタＱ20，Ｑ21
のコレクタを所定の値の固定電位ＶＣＣに接続すること
を特徴とする。また（１０）上記（８）に記載のトラッ
ク／ホールドアンプにおいて、リミッタ回路２０，２
１，８０，８１は、少なくとも１個のダイオードからな
り、このダイオードのカソードを差動アンプ１のトラン
ジスタＱ20，Ｑ21のコレクタに、アノードを所定の値の
固定電位ＶＣＣにそれぞれ接続することを特徴とする。
【０００７】
【発明の実施の形態】本発明においては、ホールド時に
入力信号の変化が出力に漏れ込む現象（フィードスル
ー）を防止するために、入力信号を増幅する差動アンプ
１のホールド時における出力の変化を抑止するための手
段を設ける。例えば、差動アンプ１の入力段のエミッタ
接地型トランジスタＱ20、Ｑ21のエミッタ端にプルアッ
プ回路１３〜１５を設ける。そして、ホールド時に、こ
のプルアップ回路１３〜１５を起動し、トランジスタＱ
20、Ｑ21のエミッタ電圧をベース電圧より高くして、ト
ランジスタＱ20、Ｑ21をオフ状態とする。この結果、ホ
ールド時、差動アンプ１の出力は、入力信号が変化して
も固定されたままとなり、ホールド回路２のトランジス
タＱ16、Ｑ17におけるフィードスルーを抑止できる。
入力信号の変化が出力に漏れ込む現象（フィードスル
ー）を防止するために、入力信号を増幅する差動アンプ
１のホールド時における出力の変化を抑止するための手
段を設ける。例えば、差動アンプ１の入力段のエミッタ
接地型トランジスタＱ20、Ｑ21のエミッタ端にプルアッ
プ回路１３〜１５を設ける。そして、ホールド時に、こ
のプルアップ回路１３〜１５を起動し、トランジスタＱ
20、Ｑ21のエミッタ電圧をベース電圧より高くして、ト
ランジスタＱ20、Ｑ21をオフ状態とする。この結果、ホ
ールド時、差動アンプ１の出力は、入力信号が変化して
も固定されたままとなり、ホールド回路２のトランジス
タＱ16、Ｑ17におけるフィードスルーを抑止できる。
【０００８】このように、ホールドキャパシタを大きく
することなく、フィードスルーエラーを低減することが
できるので、Ｔ／Ｈアンプを精度劣化させることなく高
速化できる。また、例えば、トランジスタＱ20、Ｑ21の
コレクタ−エミッタ間に、電流のバイパス回路１８，１
９を設けることでも、同様の動作により、ホールド時に
トランジスタＱ20、Ｑ21をオフ状態にすることができ、
入力信号の変化が出力されなくなる。また、例えば、差
動アンプ１の出力端に、リミッタ回路２０，２１を設
け、差動アンプ１の出力電圧が所期の電圧より低下しな
いようにすることで、入力信号の変化が差動アンプ１か
ら出力されることを抑制することができ、フィードスル
ーを大幅に低減することができる。
することなく、フィードスルーエラーを低減することが
できるので、Ｔ／Ｈアンプを精度劣化させることなく高
速化できる。また、例えば、トランジスタＱ20、Ｑ21の
コレクタ−エミッタ間に、電流のバイパス回路１８，１
９を設けることでも、同様の動作により、ホールド時に
トランジスタＱ20、Ｑ21をオフ状態にすることができ、
入力信号の変化が出力されなくなる。また、例えば、差
動アンプ１の出力端に、リミッタ回路２０，２１を設
け、差動アンプ１の出力電圧が所期の電圧より低下しな
いようにすることで、入力信号の変化が差動アンプ１か
ら出力されることを抑制することができ、フィードスル
ーを大幅に低減することができる。
【０００９】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明のＴ／Ｈアンプの本発明に係
る構成の第１の実施例を示すブロック図である。本図に
おいて、１は差動アンプであり、この差動アンプ１は、
負荷回路５と定電流源回路６、および、エミッタ接地型
のトランジスタＱ20，Ｑ21とこのトランジスタＱ20，Ｑ
21のそれぞれのエミッタ端に直列に接続された抵抗から
なる１対の入力回路４とにより構成されている。
説明する。図１は、本発明のＴ／Ｈアンプの本発明に係
る構成の第１の実施例を示すブロック図である。本図に
おいて、１は差動アンプであり、この差動アンプ１は、
負荷回路５と定電流源回路６、および、エミッタ接地型
のトランジスタＱ20，Ｑ21とこのトランジスタＱ20，Ｑ
21のそれぞれのエミッタ端に直列に接続された抵抗から
なる１対の入力回路４とにより構成されている。
【００１０】そして、本第１の実施例のＴ／Ｈアンプ
は、このような構成の差動アンプ１と、差動アンプ１の
出力を入力とする１対のトランジスタＱ16，Ｑ17と、定
電流源回路７，８の電流をトランジスタＱ16，Ｑ17に流
す場合と差動アンプ１の負荷回路５に流す場合を制御信
号THck1により選択するスイッチ回路９，１０と、トラ
ンジスタＱ16，Ｑ17のエミッタ電圧を保持するホールド
キャパシタＣＨ1，ＣＨ2と、このホールドキャパシタＣ
Ｈ1，ＣＨ2の保持電圧を低インピーダンス出力する出力
回路１１，１２と、入力回路４の接続端に設けられ、制
御信号THck2で制御される本発明に係るプルアップ回路
１３により構成されている。
は、このような構成の差動アンプ１と、差動アンプ１の
出力を入力とする１対のトランジスタＱ16，Ｑ17と、定
電流源回路７，８の電流をトランジスタＱ16，Ｑ17に流
す場合と差動アンプ１の負荷回路５に流す場合を制御信
号THck1により選択するスイッチ回路９，１０と、トラ
ンジスタＱ16，Ｑ17のエミッタ電圧を保持するホールド
キャパシタＣＨ1，ＣＨ2と、このホールドキャパシタＣ
Ｈ1，ＣＨ2の保持電圧を低インピーダンス出力する出力
回路１１，１２と、入力回路４の接続端に設けられ、制
御信号THck2で制御される本発明に係るプルアップ回路
１３により構成されている。
【００１１】このような構成において、本実施例のＴ／
Ｈアンプでは、ホールド時にプルアップ回路１３を動作
させ、入力トランジスタＱ20，Ｑ21のエミッタ電圧をベ
ース電圧より高い電圧にプルアップする。この結果、ト
ランジスタＱ20，Ｑ21がオフとなり、これにより、トラ
ンジスタＱ20，Ｑ21のベースにおける入力信号In1，In2
の変化が、コレクタすなわち差動アンプ１の出力に漏れ
出ることを抑止することができる。以下、プルアップ回
路１３を含む図１におけるＴ／Ｈアンプの詳細例を、図
２を用いて説明する。
Ｈアンプでは、ホールド時にプルアップ回路１３を動作
させ、入力トランジスタＱ20，Ｑ21のエミッタ電圧をベ
ース電圧より高い電圧にプルアップする。この結果、ト
ランジスタＱ20，Ｑ21がオフとなり、これにより、トラ
ンジスタＱ20，Ｑ21のベースにおける入力信号In1，In2
の変化が、コレクタすなわち差動アンプ１の出力に漏れ
出ることを抑止することができる。以下、プルアップ回
路１３を含む図１におけるＴ／Ｈアンプの詳細例を、図
２を用いて説明する。
【００１２】図２は、図１におけるＴ／Ｈアンプの詳細
例を示す回路図である。本実施例においては、図１にお
ける負荷回路５として抵抗負荷を、図１における定電流
源回路６〜８としてトランジスタとこのトランジスタの
エミッタに抵抗を直列に接続してなる定電流源回路３
０，３０１，３０２を、また、図１におけるスイッチ回
路９，１０としてそれぞれ一対のトランジスタペア５
０，５１を、また、図１における出力回路１１，１２と
してエミッタフォロワ回路３１，３２を用いている。そ
して、図１における本発明に係るプルアップ回路１３と
してのプルアップ回路４０は、トランジスタＱ22を定電
流源回路３０の出力端と電源VCC端間に接続することに
より構成している。
例を示す回路図である。本実施例においては、図１にお
ける負荷回路５として抵抗負荷を、図１における定電流
源回路６〜８としてトランジスタとこのトランジスタの
エミッタに抵抗を直列に接続してなる定電流源回路３
０，３０１，３０２を、また、図１におけるスイッチ回
路９，１０としてそれぞれ一対のトランジスタペア５
０，５１を、また、図１における出力回路１１，１２と
してエミッタフォロワ回路３１，３２を用いている。そ
して、図１における本発明に係るプルアップ回路１３と
してのプルアップ回路４０は、トランジスタＱ22を定電
流源回路３０の出力端と電源VCC端間に接続することに
より構成している。
【００１３】このプルアップ回路４０におけるトランジ
スタＱ22を、制御信号VBHckによりオン、オフ制御す
る。ここで、トランジスタＱ20，Ｑ21のベースへの入力
信号In1，In2の許容最大電圧をＶmaxとする時、 VBHck（「High」）＞Ｖmax−Ｉo・Ｒe となるように、VBHckの「High」レベルを設定すること
により、入力信号In1，In2がＶmax以下である限り、VBH
ckが「High」の時、入力トランジスタはオフとなる。
尚、ここで、ＲeはトランジスタＱ20，Ｑ21のエミッタ
端抵抗の値で、Ｉoはこの抵抗に流れる電流である。
スタＱ22を、制御信号VBHckによりオン、オフ制御す
る。ここで、トランジスタＱ20，Ｑ21のベースへの入力
信号In1，In2の許容最大電圧をＶmaxとする時、 VBHck（「High」）＞Ｖmax−Ｉo・Ｒe となるように、VBHckの「High」レベルを設定すること
により、入力信号In1，In2がＶmax以下である限り、VBH
ckが「High」の時、入力トランジスタはオフとなる。
尚、ここで、ＲeはトランジスタＱ20，Ｑ21のエミッタ
端抵抗の値で、Ｉoはこの抵抗に流れる電流である。
【００１４】図３は、本発明のＴ／Ｈアンプの本発明に
係る構成の第２の実施例を示すブロック図である。本実
施例のＴ／Ｈアンプにおいては、プルアップ回路１４，
１５を、入力段のトランジスタＱ20，Ｑ21のそれぞれの
エミッタ端に個々に設けている。このような構成によっ
て、図１における第１の実施例と同様に、本第２の実施
例のＴ／Ｈアンプでは、ホールド時にプルアップ回路１
４，１５を動作させ、入力トランジスタＱ20，Ｑ21のエ
ミッタ電圧をベース電圧より高い電圧にプルアップし
て、トランジスタＱ20，Ｑ21をオフとし、トランジスタ
Ｑ20，Ｑ21のベースにおける入力信号In1，In2の変化
が、差動アンプ１の出力に漏れ出ることを抑止する。
係る構成の第２の実施例を示すブロック図である。本実
施例のＴ／Ｈアンプにおいては、プルアップ回路１４，
１５を、入力段のトランジスタＱ20，Ｑ21のそれぞれの
エミッタ端に個々に設けている。このような構成によっ
て、図１における第１の実施例と同様に、本第２の実施
例のＴ／Ｈアンプでは、ホールド時にプルアップ回路１
４，１５を動作させ、入力トランジスタＱ20，Ｑ21のエ
ミッタ電圧をベース電圧より高い電圧にプルアップし
て、トランジスタＱ20，Ｑ21をオフとし、トランジスタ
Ｑ20，Ｑ21のベースにおける入力信号In1，In2の変化
が、差動アンプ１の出力に漏れ出ることを抑止する。
【００１５】図４は、図３におけるＴ／Ｈアンプの詳細
例を示す回路図である。本図においては、図３における
本発明に係るプルアップ回路１４，１５としてのプルア
ップ回路４１，４２は、入力トランジスタＱ20，Ｑ21の
エミッタと電源VCC端間に、トランジスタＱ23，Ｑ24を
それぞれ設けた構成となっている。ここで、トランジス
タＱ23，Ｑ24は制御信号VBHckでオン、オフが制御さ
れ、この場合、 VBHck（「High」）＞Ｖmax（：入力信号In1，In2の許容
最大電圧） に設定することで、入力信号In1，In2の最大時にも、VB
Hckが「High」レベルとなり入力トランジスタＱ20，Ｑ2
1をオフすることができる。
例を示す回路図である。本図においては、図３における
本発明に係るプルアップ回路１４，１５としてのプルア
ップ回路４１，４２は、入力トランジスタＱ20，Ｑ21の
エミッタと電源VCC端間に、トランジスタＱ23，Ｑ24を
それぞれ設けた構成となっている。ここで、トランジス
タＱ23，Ｑ24は制御信号VBHckでオン、オフが制御さ
れ、この場合、 VBHck（「High」）＞Ｖmax（：入力信号In1，In2の許容
最大電圧） に設定することで、入力信号In1，In2の最大時にも、VB
Hckが「High」レベルとなり入力トランジスタＱ20，Ｑ2
1をオフすることができる。
【００１６】図５は、本発明のＴ／Ｈアンプの本発明に
係る構成の第３の実施例を示すブロック図である。本例
は、図３に示すＴ／Ｈアンプにおける差動アンプの入力
回路４と定電流源６の構成を変えたものである。すなわ
ち、本第３の実施例のＴ／Ｈアンプにおいては、入力段
のトランジスタＱ20，Ｑ21のエミッタ間に抵抗を設け、
各トランジスタＱ20，Ｑ21のそれぞれのエミッタに定電
流源回路１６，１７を設けている。そして、プルアップ
回路１４，１５を、入力段のトランジスタＱ20，Ｑ21の
エミッタ端に個々に設けている。このような構成によっ
て、図１，３における第１，第２の実施例と同様に、本
第３の実施例のＴ／Ｈアンプでは、ホールド時にプルア
ップ回路１４，１５を動作させ、入力トランジスタＱ2
0，Ｑ21のエミッタ電圧をベース電圧より高い電圧にプ
ルアップして、トランジスタＱ20，Ｑ21をオフとし、ト
ランジスタＱ20，Ｑ21のベースにおける入力信号の変化
が、差動アンプ１の出力に漏れ出ることを抑止する。
係る構成の第３の実施例を示すブロック図である。本例
は、図３に示すＴ／Ｈアンプにおける差動アンプの入力
回路４と定電流源６の構成を変えたものである。すなわ
ち、本第３の実施例のＴ／Ｈアンプにおいては、入力段
のトランジスタＱ20，Ｑ21のエミッタ間に抵抗を設け、
各トランジスタＱ20，Ｑ21のそれぞれのエミッタに定電
流源回路１６，１７を設けている。そして、プルアップ
回路１４，１５を、入力段のトランジスタＱ20，Ｑ21の
エミッタ端に個々に設けている。このような構成によっ
て、図１，３における第１，第２の実施例と同様に、本
第３の実施例のＴ／Ｈアンプでは、ホールド時にプルア
ップ回路１４，１５を動作させ、入力トランジスタＱ2
0，Ｑ21のエミッタ電圧をベース電圧より高い電圧にプ
ルアップして、トランジスタＱ20，Ｑ21をオフとし、ト
ランジスタＱ20，Ｑ21のベースにおける入力信号の変化
が、差動アンプ１の出力に漏れ出ることを抑止する。
【００１７】図６は、図５におけるＴ／Ｈアンプの詳細
例を示す回路図である。本図においては、図５における
本発明に係るプルアップ回路１４，１５としてのプルア
ップ回路４１，４２は、抵抗で相互に接続され、かつ、
それぞれ個別の定電流源回路３０３に接続された入力ト
ランジスタＱ20，Ｑ21のエミッタと、電源VCC端との間
に、トランジスタＱ23，Ｑ24をそれぞれ設けた構成とな
っている。図４に示した動作と同様にして、トランジス
タＱ23，Ｑ24は制御信号VBHckでオン、オフが制御さ
れ、 VBHck（「High」）＞Ｖmax（：入力信号In1，In2の許容
最大電圧） に設定することで、入力信号の最大時にも、VBHckが「H
igh」レベルとなり入力トランジスタＱ20，Ｑ21をオフ
することができる。
例を示す回路図である。本図においては、図５における
本発明に係るプルアップ回路１４，１５としてのプルア
ップ回路４１，４２は、抵抗で相互に接続され、かつ、
それぞれ個別の定電流源回路３０３に接続された入力ト
ランジスタＱ20，Ｑ21のエミッタと、電源VCC端との間
に、トランジスタＱ23，Ｑ24をそれぞれ設けた構成とな
っている。図４に示した動作と同様にして、トランジス
タＱ23，Ｑ24は制御信号VBHckでオン、オフが制御さ
れ、 VBHck（「High」）＞Ｖmax（：入力信号In1，In2の許容
最大電圧） に設定することで、入力信号の最大時にも、VBHckが「H
igh」レベルとなり入力トランジスタＱ20，Ｑ21をオフ
することができる。
【００１８】図１〜図６に示した第１〜第３の実施例の
各Ｔ／Ｈアンプが差動出力であるのに対して、シングル
出力とした場合を示した実施例を図７〜図９のそれぞれ
で示す。図７は、図１，２における第１の実施例をシン
グル出力Ｔ／Ｈアンプに適用した例を示し、図８は、図
３，４における第２の実施例をシングル出力Ｔ／Ｈアン
プに適用した例を示し、図９は、図５，６における第３
の実施例をシングル出力Ｔ／Ｈアンプに適用した例を示
すブロック図である。これら図７〜図９における実施例
においても、ホールド時にプルアップ回路１３〜１５を
動作させて、入力トランジスタＱ20，Ｑ21のエミッタ電
圧をベース電圧より高い電圧にプルアップすることで、
トランジスタＱ20，Ｑ21をオフにすることができ、入力
信号の変化が出力に漏れ出ることを抑止することができ
る。
各Ｔ／Ｈアンプが差動出力であるのに対して、シングル
出力とした場合を示した実施例を図７〜図９のそれぞれ
で示す。図７は、図１，２における第１の実施例をシン
グル出力Ｔ／Ｈアンプに適用した例を示し、図８は、図
３，４における第２の実施例をシングル出力Ｔ／Ｈアン
プに適用した例を示し、図９は、図５，６における第３
の実施例をシングル出力Ｔ／Ｈアンプに適用した例を示
すブロック図である。これら図７〜図９における実施例
においても、ホールド時にプルアップ回路１３〜１５を
動作させて、入力トランジスタＱ20，Ｑ21のエミッタ電
圧をベース電圧より高い電圧にプルアップすることで、
トランジスタＱ20，Ｑ21をオフにすることができ、入力
信号の変化が出力に漏れ出ることを抑止することができ
る。
【００１９】図１０は、本発明のＴ／Ｈアンプの本発明
に係る構成の第４の実施例を示すブロック図である。本
図に示す実施例は、図３に示した第２の実施例における
プルアップ回路１４，１５に代えてバイパス回路１８，
１９を用いた実施例であり、バイパス回路１８，１９を
入力トランジスタＱ20，Ｑ21のエミッタ−コレクタ間に
それぞれ設けた構成となっている。バイパス回路１８，
１９は、制御信号THck2により、回路動作のオン、オフ
が制御される。ホールドモード時にバイパス回路１８，
１９をオンにすると、入力トランジスタＱ20，Ｑ21に電
流が流れなくなる。これにより、入力の変化が出力され
なくなる。
に係る構成の第４の実施例を示すブロック図である。本
図に示す実施例は、図３に示した第２の実施例における
プルアップ回路１４，１５に代えてバイパス回路１８，
１９を用いた実施例であり、バイパス回路１８，１９を
入力トランジスタＱ20，Ｑ21のエミッタ−コレクタ間に
それぞれ設けた構成となっている。バイパス回路１８，
１９は、制御信号THck2により、回路動作のオン、オフ
が制御される。ホールドモード時にバイパス回路１８，
１９をオンにすると、入力トランジスタＱ20，Ｑ21に電
流が流れなくなる。これにより、入力の変化が出力され
なくなる。
【００２０】図１１は、図１０におけるＴ／Ｈアンプの
詳細例を示す回路図である。本例は、図４におけるプル
アップ回路４１，４２の代わりにバイパス回路７０，７
１を用いたものである。本実施例では、バイパス回路７
０，７１を単一のトランジスタＱ25，Ｑ26で構成してい
る。バイパス回路７０，７１としてのトランジスタＱ2
5，Ｑ26を入力トランジスタＱ20，Ｑ21のエミッタ−コ
レクタ間にそれぞれ接続する。トランジスタＱ25，Ｑ26
は制御信号VBHckでオン、オフ制御される。このトラン
ジスタＱ25，Ｑ26がオンの時には入力トランジスタＱ2
0，Ｑ21はオフとなり、ホールド時、入力の変化は出力
されない。
詳細例を示す回路図である。本例は、図４におけるプル
アップ回路４１，４２の代わりにバイパス回路７０，７
１を用いたものである。本実施例では、バイパス回路７
０，７１を単一のトランジスタＱ25，Ｑ26で構成してい
る。バイパス回路７０，７１としてのトランジスタＱ2
5，Ｑ26を入力トランジスタＱ20，Ｑ21のエミッタ−コ
レクタ間にそれぞれ接続する。トランジスタＱ25，Ｑ26
は制御信号VBHckでオン、オフ制御される。このトラン
ジスタＱ25，Ｑ26がオンの時には入力トランジスタＱ2
0，Ｑ21はオフとなり、ホールド時、入力の変化は出力
されない。
【００２１】図１２は、本発明のＴ／Ｈアンプの本発明
に係る構成の第５の実施例を示すブロック図である。本
図に示す実施例は、図５に示した第３の実施例における
プルアップ回路１４，１５に代えてバイパス回路１８，
１９を用いた例であり、バイパス回路１８，１９を入力
トランジスタＱ20，Ｑ21のエミッタ−コレクタ間にそれ
ぞれ設けた構成となっている。制御信号THck2により、
バイパス回路１８，１９の動作のオン、オフが制御さ
れ、バイパス回路１８，１９がオンになると、入力トラ
ンジスタＱ20，Ｑ21に電流が流れなくなり、入力の変化
が出力されなくなる。
に係る構成の第５の実施例を示すブロック図である。本
図に示す実施例は、図５に示した第３の実施例における
プルアップ回路１４，１５に代えてバイパス回路１８，
１９を用いた例であり、バイパス回路１８，１９を入力
トランジスタＱ20，Ｑ21のエミッタ−コレクタ間にそれ
ぞれ設けた構成となっている。制御信号THck2により、
バイパス回路１８，１９の動作のオン、オフが制御さ
れ、バイパス回路１８，１９がオンになると、入力トラ
ンジスタＱ20，Ｑ21に電流が流れなくなり、入力の変化
が出力されなくなる。
【００２２】図１３は、図１２におけるＴ／Ｈアンプの
詳細例を示す回路図である。本例は、図６におけるプル
アップ回路４１，４２の代わりにバイパス回路７０，７
１を用いたものである。本実施例では、バイパス回路７
０，７１を単一のトランジスタＱ25，Ｑ26で構成してい
る。バイパス回路７０，７１としてのトランジスタＱ2
5，Ｑ26を入力トランジスタＱ20，Ｑ21のエミッタ−コ
レクタ間にそれぞれ接続する。トランジスタＱ25，Ｑ26
は制御信号VBHckでオン、オフ制御される。このトラン
ジスタＱ25，Ｑ26がオンの時には入力トランジスタＱ2
0，Ｑ21はオフとなり、ホールド時、入力信号In1，In2
の変化は出力されない。
詳細例を示す回路図である。本例は、図６におけるプル
アップ回路４１，４２の代わりにバイパス回路７０，７
１を用いたものである。本実施例では、バイパス回路７
０，７１を単一のトランジスタＱ25，Ｑ26で構成してい
る。バイパス回路７０，７１としてのトランジスタＱ2
5，Ｑ26を入力トランジスタＱ20，Ｑ21のエミッタ−コ
レクタ間にそれぞれ接続する。トランジスタＱ25，Ｑ26
は制御信号VBHckでオン、オフ制御される。このトラン
ジスタＱ25，Ｑ26がオンの時には入力トランジスタＱ2
0，Ｑ21はオフとなり、ホールド時、入力信号In1，In2
の変化は出力されない。
【００２３】図１４および図１５に示す実施例は、図１
０，図１２に示した実施例が完全差動型であるのに対し
て、シングル出力とした場合の実施例である。図１４
は、図１０における第４の実施例をシングル出力Ｔ／Ｈ
アンプに適用した例を示し、図１５は、図１２における
第５の実施例をシングル出力Ｔ／Ｈアンプに適用した例
を示すブロック図である。これら図１４，図１５におけ
る実施例においても、ホールド時にバイパス回路１８，
１９を動作させて、入力トランジスタＱ20，Ｑ21をオフ
とし、入力信号In1，In2の変化が出力に漏れ出ることを
抑止する。
０，図１２に示した実施例が完全差動型であるのに対し
て、シングル出力とした場合の実施例である。図１４
は、図１０における第４の実施例をシングル出力Ｔ／Ｈ
アンプに適用した例を示し、図１５は、図１２における
第５の実施例をシングル出力Ｔ／Ｈアンプに適用した例
を示すブロック図である。これら図１４，図１５におけ
る実施例においても、ホールド時にバイパス回路１８，
１９を動作させて、入力トランジスタＱ20，Ｑ21をオフ
とし、入力信号In1，In2の変化が出力に漏れ出ることを
抑止する。
【００２４】図１６は、本発明のＴ／Ｈアンプの本発明
に係る構成の第６の実施例を示すブロック図である。本
図に示す実施例は、図３に示した第２の実施例における
プルアップ回路１４，１５に代えて、図３の差動アンプ
１の出力変化が入力の変化に対して微小となるように、
出力インピーダンスの小さいリミッタ回路２０，２１を
設けたものであり、このリミッタ回路２０，２１を入力
トランジスタＱ20，Ｑ21のコレクタにそれぞれ接続した
構成となっている。
に係る構成の第６の実施例を示すブロック図である。本
図に示す実施例は、図３に示した第２の実施例における
プルアップ回路１４，１５に代えて、図３の差動アンプ
１の出力変化が入力の変化に対して微小となるように、
出力インピーダンスの小さいリミッタ回路２０，２１を
設けたものであり、このリミッタ回路２０，２１を入力
トランジスタＱ20，Ｑ21のコレクタにそれぞれ接続した
構成となっている。
【００２５】制御信号VBlimitにより、リミッタ回路２
０，２１を動作させ、ホールド時に差動アンプの出力、
すなわち入力トランジスタＱ20，Ｑ21のコレクタの同相
電圧を低下させる。このことで、この差動アンプの出力
を入力とするトランジスタＱ16，Ｑ17のベース電圧が低
下し、トランジスタＱ16，Ｑ17がオフする。これによ
り、ホールドキャパシタＣＨ1，ＣＨ2に電圧が保持され
る。この時、入力トランジスタＱ20，Ｑ21のベースにお
ける入力信号In1，In2が変化すると、入力トランジスタ
Ｑ20，Ｑ21に流れる電流も変化するが、出力インピーダ
ンスの小さいリミッタ回路２０，２１を設け、変化した
電流を、負荷回路５ではなくリミッタ回路２０，２１に
流すことにより、差動アンプの出力電圧、すなわち入力
トランジスタＱ20，Ｑ21のコレクタの電圧変化を抑止す
ることができる。
０，２１を動作させ、ホールド時に差動アンプの出力、
すなわち入力トランジスタＱ20，Ｑ21のコレクタの同相
電圧を低下させる。このことで、この差動アンプの出力
を入力とするトランジスタＱ16，Ｑ17のベース電圧が低
下し、トランジスタＱ16，Ｑ17がオフする。これによ
り、ホールドキャパシタＣＨ1，ＣＨ2に電圧が保持され
る。この時、入力トランジスタＱ20，Ｑ21のベースにお
ける入力信号In1，In2が変化すると、入力トランジスタ
Ｑ20，Ｑ21に流れる電流も変化するが、出力インピーダ
ンスの小さいリミッタ回路２０，２１を設け、変化した
電流を、負荷回路５ではなくリミッタ回路２０，２１に
流すことにより、差動アンプの出力電圧、すなわち入力
トランジスタＱ20，Ｑ21のコレクタの電圧変化を抑止す
ることができる。
【００２６】図１７は、図１６におけるＴ／Ｈアンプの
詳細例を示す回路図である。本例は、図１６の実施例に
おける負荷回路５として抵抗負荷を、定電流源回路６〜
８としてトランジスタとそのトランジスタのエミッタに
抵抗を直列に接続した定電流源回路３０，３０１，３０
２を、スイッチ回路９，１０としてそれぞれ一対のトラ
ンジスタペア５０，５１を、出力回路１１，１２として
エミッタフォロワ回路３１，３２を設け、そして本発明
に係るリミッタ回路６０，６１として、ベースに定電圧
VBlimitを入力した単一のトランジスタＱ27，Ｑ28を、
差動アンプの出力端と電源端間に接続して設けている。
詳細例を示す回路図である。本例は、図１６の実施例に
おける負荷回路５として抵抗負荷を、定電流源回路６〜
８としてトランジスタとそのトランジスタのエミッタに
抵抗を直列に接続した定電流源回路３０，３０１，３０
２を、スイッチ回路９，１０としてそれぞれ一対のトラ
ンジスタペア５０，５１を、出力回路１１，１２として
エミッタフォロワ回路３１，３２を設け、そして本発明
に係るリミッタ回路６０，６１として、ベースに定電圧
VBlimitを入力した単一のトランジスタＱ27，Ｑ28を、
差動アンプの出力端と電源端間に接続して設けている。
【００２７】差動アンプの出力電圧Ｖo１の許容範囲を ＶＬ＜Ｖo１＜ＶＨ とした場合、トランジスタＱ27，Ｑ28に印加すべきベー
ス電圧VBlimitを、 VBlimit＝ＶＬ＋Ｖｂe−ｄＶ と設定する。ここで、ＶｂeはトランジスタＱ27，Ｑ28
のベース−エミッタ間電圧、ｄＶは設計マージンにより
決定する電圧である。
ス電圧VBlimitを、 VBlimit＝ＶＬ＋Ｖｂe−ｄＶ と設定する。ここで、ＶｂeはトランジスタＱ27，Ｑ28
のベース−エミッタ間電圧、ｄＶは設計マージンにより
決定する電圧である。
【００２８】これにより、Ｔ／Ｈアンプのトラックモー
ドでは、リミッタ回路であるトランジスタＱ27，Ｑ28は
オフ状態にある。他方、ホールドモード時には、差動ア
ンプの同相の出力電圧が低下し、トランジスタＱ27，Ｑ
28はオン状態になる。この時の差動アンプの出力電圧Ｖ
oｈは、 Ｖoｈ＝VBlimit−Ｖｂe＝ＶＬ−ｄＶ で電圧降下が制限される。入力信号In1，In2によって入
力トランジスタＱ20，Ｑ21に流れる電流は変化するが、
この電流はリミッタ回路６０，６１に流れ、負荷抵抗の
電流はほぼ一定に保たれる。このため、差動アンプの出
力電圧が入力によって変化することが抑止され、フィー
ドスルーによる精度劣化を防止できる。
ドでは、リミッタ回路であるトランジスタＱ27，Ｑ28は
オフ状態にある。他方、ホールドモード時には、差動ア
ンプの同相の出力電圧が低下し、トランジスタＱ27，Ｑ
28はオン状態になる。この時の差動アンプの出力電圧Ｖ
oｈは、 Ｖoｈ＝VBlimit−Ｖｂe＝ＶＬ−ｄＶ で電圧降下が制限される。入力信号In1，In2によって入
力トランジスタＱ20，Ｑ21に流れる電流は変化するが、
この電流はリミッタ回路６０，６１に流れ、負荷抵抗の
電流はほぼ一定に保たれる。このため、差動アンプの出
力電圧が入力によって変化することが抑止され、フィー
ドスルーによる精度劣化を防止できる。
【００２９】図１８は、本発明のＴ／Ｈアンプの本発明
に係る構成の第７の実施例を示すブロック図である。本
例においては、リミッタ回路を、ダイオードにより構成
している。すなわち、差動アンプの出力端（入力トラン
ジスタＱ20，Ｑ21のコレクタ）と、電源端間にそれぞれ
所期の個数のダイオードを直列接続した回路をリミッタ
回路８０，８１としている。このような構成のリミッタ
回路８０，８１によっても、図１７における説明と同様
にして、ホールド時における入力信号In1，In2の変化に
よる差動アンプの出力電圧の変化を抑止することができ
る。
に係る構成の第７の実施例を示すブロック図である。本
例においては、リミッタ回路を、ダイオードにより構成
している。すなわち、差動アンプの出力端（入力トラン
ジスタＱ20，Ｑ21のコレクタ）と、電源端間にそれぞれ
所期の個数のダイオードを直列接続した回路をリミッタ
回路８０，８１としている。このような構成のリミッタ
回路８０，８１によっても、図１７における説明と同様
にして、ホールド時における入力信号In1，In2の変化に
よる差動アンプの出力電圧の変化を抑止することができ
る。
【００３０】図１９は、本発明のＴ／Ｈアンプの本発明
に係る構成の第８の実施例を示すブロック図である。本
図に示す実施例は、図５に示した第３の実施例における
プルアップ回路１４，１５に代えて、差動アンプの出力
変化（入力トランジスタのＱ20，Ｑ21のコレクタ）が入
力の変化に対して微小となるように、出力インピーダン
スの小さいリミッタ回路２０，２１を設けたものであ
り、このリミッタ回路２０，２１を入力トランジスタＱ
20，Ｑ21のコレクタにそれぞれ接続した構成となってい
る。図１６における動作と同様にして、リミッタ回路２
０，２１により、ホールド時における入力信号In1，In2
の変化に伴う差動アンプの出力電圧変化を抑止すること
ができる。
に係る構成の第８の実施例を示すブロック図である。本
図に示す実施例は、図５に示した第３の実施例における
プルアップ回路１４，１５に代えて、差動アンプの出力
変化（入力トランジスタのＱ20，Ｑ21のコレクタ）が入
力の変化に対して微小となるように、出力インピーダン
スの小さいリミッタ回路２０，２１を設けたものであ
り、このリミッタ回路２０，２１を入力トランジスタＱ
20，Ｑ21のコレクタにそれぞれ接続した構成となってい
る。図１６における動作と同様にして、リミッタ回路２
０，２１により、ホールド時における入力信号In1，In2
の変化に伴う差動アンプの出力電圧変化を抑止すること
ができる。
【００３１】図２０は、図１９におけるＴ／Ｈアンプの
詳細例を示す回路図である。本例は、また、図１７に示
すＴ／Ｈアンプの差動アンプにおける定電流源回路３０
の構成を変えた実施例でもある。すなわち、入力トラン
ジスタのＱ20，Ｑ21のエミッタ端にそれぞれ定電流源回
路３０３を設け、さらにそのエミッタ間に抵抗を接続す
る構成にした場合の実施例である。このような構成によ
り、図１７における動作と同様にして、ホールド時にお
ける入力信号In1，In2の変化に伴う入力トランジスタＱ
20，Ｑ21に流れる電流を、リミッタ回路６０，６１に流
し、負荷抵抗の電流をほぼ一定に保ち、差動アンプの出
力電圧が入力によって変化することを抑止することがで
きる。
詳細例を示す回路図である。本例は、また、図１７に示
すＴ／Ｈアンプの差動アンプにおける定電流源回路３０
の構成を変えた実施例でもある。すなわち、入力トラン
ジスタのＱ20，Ｑ21のエミッタ端にそれぞれ定電流源回
路３０３を設け、さらにそのエミッタ間に抵抗を接続す
る構成にした場合の実施例である。このような構成によ
り、図１７における動作と同様にして、ホールド時にお
ける入力信号In1，In2の変化に伴う入力トランジスタＱ
20，Ｑ21に流れる電流を、リミッタ回路６０，６１に流
し、負荷抵抗の電流をほぼ一定に保ち、差動アンプの出
力電圧が入力によって変化することを抑止することがで
きる。
【００３２】図２１は、本発明のＴ／Ｈアンプの本発明
に係る構成の第９の実施例を示すブロック図である。本
例は、ダイオードからなるリミッタ回路８０，８１を設
けたものであり、また、図１８に示すＴ／Ｈアンプの差
動アンプにおける定電流源回路３０の構成を変えた実施
例でもある。すなわち、入力トランジスタのＱ20，Ｑ21
のエミッタ端にそれぞれ定電流源回路３０３を設け、さ
らにそのエミッタ間に抵抗を接続する構成にした場合の
実施例である。この構成により、図１８における動作、
すなわち図１７における動作と同様にして、ホールド時
における入力信号In1，In2の変化に伴う入力トランジス
タＱ20，Ｑ21に流れる電流を、所期の個数のダイオード
を直列接続したリミッタ回路８０，８１に流し、負荷抵
抗の電流をほぼ一定に保ち、差動アンプの出力電圧が入
力によって変化することを抑止することができる。
に係る構成の第９の実施例を示すブロック図である。本
例は、ダイオードからなるリミッタ回路８０，８１を設
けたものであり、また、図１８に示すＴ／Ｈアンプの差
動アンプにおける定電流源回路３０の構成を変えた実施
例でもある。すなわち、入力トランジスタのＱ20，Ｑ21
のエミッタ端にそれぞれ定電流源回路３０３を設け、さ
らにそのエミッタ間に抵抗を接続する構成にした場合の
実施例である。この構成により、図１８における動作、
すなわち図１７における動作と同様にして、ホールド時
における入力信号In1，In2の変化に伴う入力トランジス
タＱ20，Ｑ21に流れる電流を、所期の個数のダイオード
を直列接続したリミッタ回路８０，８１に流し、負荷抵
抗の電流をほぼ一定に保ち、差動アンプの出力電圧が入
力によって変化することを抑止することができる。
【００３３】図１６および図１９に示した第６，第８の
実施例の各Ｔ／Ｈアンプが差動出力であるのに対して、
シングル出力とした場合を示した実施例を図２２，２３
のそれぞれで示す。図２２は、図１６における第６の実
施例をシングル出力Ｔ／Ｈアンプに適用した例を示し、
図２３は、図１９における第８の実施例をシングル出力
Ｔ／Ｈアンプに適用した例を示すブロック図である。こ
れら図２２，２３における実施例においても、ホールド
時における入力信号In1，In2の変化に伴う入力トランジ
スタＱ20，Ｑ21に流れる電流を、リミッタ回路２０，２
１に流し、負荷抵抗の電流をほぼ一定に保つことがで
き、差動アンプの出力電圧が入力によって変化すること
を抑止することができる。
実施例の各Ｔ／Ｈアンプが差動出力であるのに対して、
シングル出力とした場合を示した実施例を図２２，２３
のそれぞれで示す。図２２は、図１６における第６の実
施例をシングル出力Ｔ／Ｈアンプに適用した例を示し、
図２３は、図１９における第８の実施例をシングル出力
Ｔ／Ｈアンプに適用した例を示すブロック図である。こ
れら図２２，２３における実施例においても、ホールド
時における入力信号In1，In2の変化に伴う入力トランジ
スタＱ20，Ｑ21に流れる電流を、リミッタ回路２０，２
１に流し、負荷抵抗の電流をほぼ一定に保つことがで
き、差動アンプの出力電圧が入力によって変化すること
を抑止することができる。
【００３４】以上、図１〜図２３を用いて説明したよう
に、本実施例のＴ／Ｈアンプでは、ホールド時に入力信
号が変化しても、差動アンプの出力、すなわち、ホール
ド回路の入力をほぼ一定に固定することができるため、
入力信号の変化がＴ／Ｈアンプの出力に漏れ出ることを
抑制することができる。これにより高速で高精度なＴ／
Ｈアンプを実現することができる。
に、本実施例のＴ／Ｈアンプでは、ホールド時に入力信
号が変化しても、差動アンプの出力、すなわち、ホール
ド回路の入力をほぼ一定に固定することができるため、
入力信号の変化がＴ／Ｈアンプの出力に漏れ出ることを
抑制することができる。これにより高速で高精度なＴ／
Ｈアンプを実現することができる。
【００３５】尚、本発明は、図１〜図２３を用いて説明
した実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能である。例えば、本実
施例では、プルアップ回路やバイパス、あるいは、リミ
ッタ回路を用いた例を示したが、差動アンプの入力段の
トランジスタＱ20，Ｑ21をホールド時にオフにするよう
な働きをする手段、あるいは、ホールド時に作動アンプ
の出力電圧が所期の電圧より低下しないように動作する
手段等を用いることで良い。
した実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能である。例えば、本実
施例では、プルアップ回路やバイパス、あるいは、リミ
ッタ回路を用いた例を示したが、差動アンプの入力段の
トランジスタＱ20，Ｑ21をホールド時にオフにするよう
な働きをする手段、あるいは、ホールド時に作動アンプ
の出力電圧が所期の電圧より低下しないように動作する
手段等を用いることで良い。
【００３６】
【発明の効果】本発明によれば、大きなホールドキャパ
シタを設けることなく、すなわち、Ｔ／Ｈアンプの動作
速度を低下させることなく、Ｔ／Ｈアンプのフィードス
ルーによる精度劣化を抑えることができ、Ｔ／Ｈアンプ
の高速化および高精度化が可能である。
シタを設けることなく、すなわち、Ｔ／Ｈアンプの動作
速度を低下させることなく、Ｔ／Ｈアンプのフィードス
ルーによる精度劣化を抑えることができ、Ｔ／Ｈアンプ
の高速化および高精度化が可能である。
【図１】本発明のＴ／Ｈアンプの本発明に係る構成の第
１の実施例を示すブロック図である。
１の実施例を示すブロック図である。
【図２】図１におけるＴ／Ｈアンプの詳細例を示す回路
図である。
図である。
【図３】本発明のＴ／Ｈアンプの本発明に係る構成の第
２の実施例を示すブロック図である。
２の実施例を示すブロック図である。
【図４】図３におけるＴ／Ｈアンプの詳細例を示す回路
図である。
図である。
【図５】本発明のＴ／Ｈアンプの本発明に係る構成の第
３の実施例を示すブロック図である。
３の実施例を示すブロック図である。
【図６】図５におけるＴ／Ｈアンプの詳細例を示す回路
図である。
図である。
【図７】図１，２における第１の実施例をシングル出力
Ｔ／Ｈアンプに適用した例を示すブロック図である。
Ｔ／Ｈアンプに適用した例を示すブロック図である。
【図８】図３，４における第２の実施例をシングル出力
Ｔ／Ｈアンプに適用した例を示すブロック図である。
Ｔ／Ｈアンプに適用した例を示すブロック図である。
【図９】図５，６における第３の実施例をシングル出力
Ｔ／Ｈアンプに適用した例を示すブロック図である。
Ｔ／Ｈアンプに適用した例を示すブロック図である。
【図１０】本発明のＴ／Ｈアンプの本発明に係る構成の
第４の実施例を示すブロック図である。
第４の実施例を示すブロック図である。
【図１１】図１０におけるＴ／Ｈアンプの詳細例を示す
回路図である。
回路図である。
【図１２】本発明のＴ／Ｈアンプの本発明に係る構成の
第５の実施例を示すブロック図である。
第５の実施例を示すブロック図である。
【図１３】図１２におけるＴ／Ｈアンプの詳細例を示す
回路図である。
回路図である。
【図１４】図１０における第４の実施例をシングル出力
Ｔ／Ｈアンプに適用した例を示すブロック図である。
Ｔ／Ｈアンプに適用した例を示すブロック図である。
【図１５】図１２における第５の実施例をシングル出力
Ｔ／Ｈアンプに適用した例を示すブロック図である。
Ｔ／Ｈアンプに適用した例を示すブロック図である。
【図１６】本発明のＴ／Ｈアンプの本発明に係る構成の
第６の実施例を示すブロック図である。
第６の実施例を示すブロック図である。
【図１７】図１６におけるＴ／Ｈアンプの詳細例を示す
回路図である。
回路図である。
【図１８】本発明のＴ／Ｈアンプの本発明に係る構成の
第７の実施例を示すブロック図である。
第７の実施例を示すブロック図である。
【図１９】本発明のＴ／Ｈアンプの本発明に係る構成の
第８の実施例を示すブロック図である。
第８の実施例を示すブロック図である。
【図２０】図１９におけるＴ／Ｈアンプの詳細例を示す
回路図である。
回路図である。
【図２１】本発明のＴ／Ｈアンプの本発明に係る構成の
第９の実施例を示すブロック図である。
第９の実施例を示すブロック図である。
【図２２】図１６における第６の実施例をシングル出力
Ｔ／Ｈアンプに適用した例を示すブロック図である。
Ｔ／Ｈアンプに適用した例を示すブロック図である。
【図２３】図１９における第８の実施例をシングル出力
Ｔ／Ｈアンプに適用した例を示すブロック図である。
Ｔ／Ｈアンプに適用した例を示すブロック図である。
【図２４】従来のＴ／Ｈアンプの回路構成例を示すブロ
ック図である。
ック図である。
【符号の説明】 １：差動アンプ、２：ホールド回路、３：エミッタフォ
ロワ回路、４：入力回路、５：負荷回路、６〜８：定電
流源回路、９，１０：スイッチ回路、１１，１２：出力
回路、１３〜１５：プルアップ回路、１６，１７：定電
流源回路、１８，１９：バイパス回路、２０，２１：リ
ミッタ回路、３０，３０１〜３０３：定電流源回路、３
１，３２：エミッタフォロワ回路、４０〜４２：プルア
ップ回路、５０，５１：スイッチ回路、６０，６１：リ
ミッタ回路、７０，７１：バイパス回路、８０，８１：
リミッタ回路、ＣＨ，ＣＨ1，ＣＨ2：ホールドキャパシ
タ，Hck：ホールド信号、In1，In2：入力信号、Out1，O
ut2：出力信号、Ｑ10〜Ｑ17，Ｑ20〜Ｑ28：トランジス
タ、Tck：トラック信号、THck1，THck2，VBHck，VBlimi
t：制御信号、VCC：電源。
ロワ回路、４：入力回路、５：負荷回路、６〜８：定電
流源回路、９，１０：スイッチ回路、１１，１２：出力
回路、１３〜１５：プルアップ回路、１６，１７：定電
流源回路、１８，１９：バイパス回路、２０，２１：リ
ミッタ回路、３０，３０１〜３０３：定電流源回路、３
１，３２：エミッタフォロワ回路、４０〜４２：プルア
ップ回路、５０，５１：スイッチ回路、６０，６１：リ
ミッタ回路、７０，７１：バイパス回路、８０，８１：
リミッタ回路、ＣＨ，ＣＨ1，ＣＨ2：ホールドキャパシ
タ，Hck：ホールド信号、In1，In2：入力信号、Out1，O
ut2：出力信号、Ｑ10〜Ｑ17，Ｑ20〜Ｑ28：トランジス
タ、Tck：トラック信号、THck1，THck2，VBHck，VBlimi
t：制御信号、VCC：電源。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡沢 恒 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 松浦 達治 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 尾野 孝一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (10)
- 【請求項１】 ２つの入力信号の差電圧を増幅する差動
アンプと、該差動アンプの少なくとも１つの出力電圧を
保持するホールド回路と、該ホールド回路で保持した電
圧を低インピーダンス出力する出力回路とからなるトラ
ック／ホールドアンプにおいて、上記ホールド回路によ
り上記差動アンプの出力電圧を保持するホールド時、上
記差動アンプの上記入力信号の変化に伴う出力変化を抑
止する手段を設けることを特徴とするトラック／ホール
ドアンプ。 - 【請求項２】 ２つの入力信号の差電圧を増幅する差動
アンプと、該差動アンプの少なくとも１つの出力電圧を
保持するホールド回路と、該ホールド回路で保持した電
圧を低インピーダンス出力する出力回路とからなるトラ
ック／ホールドアンプにおいて、上記ホールド回路によ
り上記差動アンプの出力電圧を保持するホールド時に、
上記差動アンプの出力を所定の値に固定し、上記ホール
ド時における上記差動アンプの上記入力信号の変化に伴
う出力変化を抑止する手段を設けることを特徴とするト
ラック／ホールドアンプ。 - 【請求項３】 ２つのエミッタ接地型トランジスタのそ
れぞれのベースに入力された２つの入力信号の差電圧を
増幅する差動アンプと、該差動アンプの少なくとも１つ
の出力電圧を保持するホールド回路と、該ホールド回路
で保持した電圧を低インピーダンス出力する出力回路と
からなるトラック／ホールドアンプにおいて、上記ホー
ルド回路により上記差動アンプの出力電圧を保持するホ
ールド時に、上記差動アンプのトランジスタをオフにす
る手段を設け、上記ホールド時における上記差動アンプ
の上記入力信号の変化に伴う出力変化を抑止することを
特徴とするトラック／ホールドアンプ。 - 【請求項４】 請求項３に記載のトラック／ホールドア
ンプにおいて、上記差動アンプのトランジスタをオフに
する手段は、上記ホールド時、上記トランジスタのエミ
ッタ電圧を、ベース電圧よりも高く保持するプルアップ
手段からなることを特徴とするトラック／ホールドアン
プ。 - 【請求項５】 請求項４に記載のトラック／ホールドア
ンプにおいて、上記プルアップ手段は、エミッタ接地型
トランジスタからなり、該プルアップ手段のトランジス
タのエミッタを上記差動アンプのトランジスタのエミッ
タに、コレクタを所定の固定電圧端にそれぞれ接続し、
上記ホールド時、上記プルアップ手段のトランジスタの
ベースにオン信号を入力して、上記差動アンプのトラン
ジスタのエミッタ電圧をベース電圧よりも高く保持する
ことを特徴とするトラック／ホールドアンプ。 - 【請求項６】 請求項３に記載のトラック／ホールドア
ンプにおいて、上記差動アンプのトランジスタをオフに
する手段は、上記ホールド時、上記トランジスタのエミ
ッタとコレクタ間を接続するバイパス手段からなること
を特徴とするトラック／ホールドアンプ。 - 【請求項７】 請求項６に記載のトラック／ホールドア
ンプにおいて、上記バイパス手段は、エミッタ接地型ト
ランジスタからなり、該バイパス手段のトランジスタの
エミッタを上記差動アンプのトランジスタのエミッタ
に、コレクタを上記差動アンプのトランジスタのエミッ
タにそれぞれ接続し、上記ホールド時、上記バイパス手
段のトランジスタのベースにオン信号を入力して、上記
差動アンプのトランジスタのコレクタ−エミッタ間を接
続することを特徴とするトラック／ホールドアンプ。 - 【請求項８】 ２つのエミッタ接地型トランジスタのそ
れぞれのベースに入力された２つの入力信号の差電圧を
増幅する差動アンプと、該差動アンプの少なくとも１つ
の出力電圧を保持するホールド回路と、該ホールド回路
で保持した電圧を低インピーダンス出力する出力回路と
からなるトラック／ホールドアンプにおいて、上記ホー
ルド回路により上記差動アンプの出力電圧を保持するホ
ールド時に、上記差動アンプのトランジスタのコレクタ
端を、所定の値の固定電位に固定するリミッタ手段を設
け、上記ホールド時における上記差動アンプの上記入力
信号の変化に伴う出力変化を抑止することを特徴とする
トラック／ホールドアンプ。 - 【請求項９】 請求項８に記載のトラック／ホールドア
ンプにおいて、上記リミッタ手段は、エミッタ接地型ト
ランジスタからなり、該リミッタ手段のトランジスタの
エミッタを上記差動アンプのトランジスタのコレクタ
に、コレクタを所定の値の固定電位にそれぞれ接続し、
上記ホールド時、上記リミッタ手段のトランジスタのベ
ースにオン信号を入力して、上記差動アンプのトランジ
スタのコレクタを上記所定の値の固定電位に接続するこ
とを特徴とするトラック／ホールドアンプ。 - 【請求項１０】 請求項８に記載のトラック／ホールド
アンプにおいて、上記リミッタ手段は、少なくとも１個
のダイオードからなり、該ダイオードのカソードを上記
差動アンプのトランジスタのコレクタに、アノードを所
定の値の固定電位にそれぞれ接続することを特徴とする
トラック／ホールドアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28581495A JPH09130168A (ja) | 1995-11-02 | 1995-11-02 | トラック／ホールドアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28581495A JPH09130168A (ja) | 1995-11-02 | 1995-11-02 | トラック／ホールドアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09130168A true JPH09130168A (ja) | 1997-05-16 |
Family
ID=17696441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28581495A Withdrawn JPH09130168A (ja) | 1995-11-02 | 1995-11-02 | トラック／ホールドアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09130168A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002533967A (ja) * | 1998-12-18 | 2002-10-08 | マキシム・インテグレーテッド・プロダクツ・インコーポレーテッド | 線形化増幅器コア |
| US7248082B2 (en) | 2004-11-30 | 2007-07-24 | Fujitsu Limited | Sample-hold circuit |
| JP2009089195A (ja) * | 2007-10-01 | 2009-04-23 | Yamaha Corp | 差動増幅器 |
| WO2010032727A1 (ja) * | 2008-09-17 | 2010-03-25 | 日本電気株式会社 | サンプルホールド回路およびその制御方法 |
| WO2010032726A1 (ja) * | 2008-09-17 | 2010-03-25 | 日本電気株式会社 | サンプルホールド回路およびその制御方法 |
| JP2010187355A (ja) * | 2009-01-15 | 2010-08-26 | Nippon Telegr & Teleph Corp <Ntt> | トラック・ホールド回路 |
| JP2010212773A (ja) * | 2009-03-06 | 2010-09-24 | Nec Corp | サンプルホールド回路及びフィードスルー抑制方法 |
| JP2018014580A (ja) * | 2016-07-20 | 2018-01-25 | 日本電信電話株式会社 | トラック・アンド・ホールド回路 |
| JP2019179978A (ja) * | 2018-03-30 | 2019-10-17 | 日本電信電話株式会社 | トラック・アンド・ホールド回路 |
-
1995
- 1995-11-02 JP JP28581495A patent/JPH09130168A/ja not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002533967A (ja) * | 1998-12-18 | 2002-10-08 | マキシム・インテグレーテッド・プロダクツ・インコーポレーテッド | 線形化増幅器コア |
| US7248082B2 (en) | 2004-11-30 | 2007-07-24 | Fujitsu Limited | Sample-hold circuit |
| JP2009089195A (ja) * | 2007-10-01 | 2009-04-23 | Yamaha Corp | 差動増幅器 |
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| US8493099B2 (en) | 2008-09-17 | 2013-07-23 | Nec Corporation | Sample and hold circuit and method for controlling same |
| JP5365635B2 (ja) * | 2008-09-17 | 2013-12-11 | 日本電気株式会社 | サンプルホールド回路およびその制御方法 |
| JP5365636B2 (ja) * | 2008-09-17 | 2013-12-11 | 日本電気株式会社 | サンプルホールド回路およびその制御方法 |
| JP2010187355A (ja) * | 2009-01-15 | 2010-08-26 | Nippon Telegr & Teleph Corp <Ntt> | トラック・ホールド回路 |
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| JP2018014580A (ja) * | 2016-07-20 | 2018-01-25 | 日本電信電話株式会社 | トラック・アンド・ホールド回路 |
| JP2019179978A (ja) * | 2018-03-30 | 2019-10-17 | 日本電信電話株式会社 | トラック・アンド・ホールド回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030107 |