JPH09130636A - 補正波形発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 補正波形の精度に対し、必要とするメモリ容
量の大幅削減を可能にする。 【解決手段】 補正波形のデータを記憶したメモリ１
と、このメモリ１の出力が接続された入力Ｂおよび定数
Ｘが入力される入力Ｘを有して、Ｘクロック期間にＢ回
のパルスＰをほぼ均等に発生するように構成した第１の
演算回路２と、前記メモリ１の出力が接続された１ビッ
トの入力Ｓ、前記メモリ１の出力が接続された入力Ａ、
および前記第１の演算回路２の出力が接続された入力Ｐ
を有して、前記入力Ｓが「０」の場合に(Ａ＋Ｐ)を出力
し、前記入力Ｓが「１」の場合に−(Ａ＋Ｐ)を出力する第
２の演算回路３と、入力される前記第２の演算回路３の
出力を波形の初期データに順次積算する積算回路４とに
より構成し、前記メモリ１、前記第１の演算回路２およ
び前記積算回路４を制御することによって、データ間が
直線補間された補正波形を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、陰極線管(以下、
ＣＲＴという)を用いた画像表示装置において、画像の
フォーカス，ひずみ等を補正するために使用される補正
波形発生回路に関するものである。

【０００２】

【従来の技術】従来、ＣＲＴを用いた表示装置は、水平
方向への電子ビームの走査を繰り返し、この走査線を垂
直方向に動かすことにより画像を表示している。一般に
これらの表示装置では、偏向のひずみ，ミスコンバーゼ
ンス，フォーカス等を補正するために、アナログ信号処
理回路により水平および垂直周期のパラボラ波や鋸歯状
波等の補正波形を発生させて補正を行っていた。

【０００３】近年、コンピュータ用のディスプレイモニ
タは特に高精細化，大画面化，画面の平坦化が要求さ
れ、より高精度の補正が必要となり、波形データを書き
込んだメモリからアドレスカウンタを用いて波形を読み
出すデジタル方式の波形発生回路を用いる場合も多くな
った。

【０００４】以下に従来の補正波形発生回路について説
明する。

【０００５】図８は従来の水平同期の補正波形発生回路
を示すブロック図であり、81はメモリ、82は水平同期信
号に同期したクロックを発生するクロック発生回路、83
はアドレスカウンタ、84はＤ／Ａ(デジタル／アナログ)
変換回路である。

【０００６】一般にアドレスカウンタ83は、前記クロッ
クおよび水平同期信号から表示装置の水平方向の走査位
置に応じたアドレス信号をメモリ81に出力する。なお前
記水平同期信号の代りに帰線パルス、いわゆるフライバ
ックパルスを使用することも多い。メモリ81は、それぞ
れのアドレスに対してあらかじめ書き込まれた補正波形
のデータを出力し、この出力はＤ／Ａ変換回路84により
アナログ値に変換され後続の補正回路に出力される。

【０００７】

【発明が解決しようとする課題】しかしながら、前記従
来の回路構成では、補正の精度を向上させようとすると
自ずと波形のデータを多くの回路ポイントで持つ必要が
あるので、回路コストの大半を占めるメモリの容量が増
加するという問題点を有していた。

【０００８】本発明は、前記従来の問題点を解決するも
のであり、補正波形の精度に対し、必要とするメモリ容
量を大幅に削減し得る補正波形発生回路を提供すること
を目的とする。

【０００９】

【課題を解決するための手段】前記目的を達成するた
め、本発明の補正波形発生回路は、所望する補正波形
を、クロックを基準としてＸクロックごとに複数のブロ
ックに時分割し、各ブロックごとに標本化した波形デー
タに対し、先頭ブロックの波形データは、そのままメモ
リの１ワードに記憶し、以降のブロックの波形データ
は、直前のブロックの波形データに対する変化量ＤをＤ
＝Ｆ(ＡＸ＋Ｂ)(Ｆは符号であって１ビットの変数、
Ａ，Ｂは０または正の整数とする)なる形で表したとき
の、前記符号Ｆを示す１ビットの変数および前記Ａ，Ｂ
をメモリの１ワード内に分割して当該ブロックの補正波
形データとして記憶するように構成したことを特徴と
し、この構成によって、Ｘクロックごとに複数のブロッ
クに時分割された波形の１ブロック期間において、第１
の演算回路からパルスが出力されない(Ｘ−Ｂ)回はＡ
が、またパルスの出力されるＢ回は(Ａ＋１)が、それぞ
れ積算回路によりクロックに同期し、順次加算もしくは
減算されることにより、(ＡＸ＋Ｂ)で示されるブロック
ごとのいかなる変化量に対してもブロック期間が直線補
間され、出力波形の精度を保つことができる。

【００１０】すなわち、複数のブロックに時分割された
補正波形に対し、各ブロックごとの変化量のみメモリに
記憶することで、ブロック内はハードウェア処理のみで
直線補間されるため、出力波形の精度を保ちつつ、必要
とするメモリの容量を大幅に削減することが可能であ
る。また逆にメモリの容量が同じであれば、従来の補正
波形発生回路と比べて波形の精度が大きく向上する。

【００１１】さらに、本発明の補正波形発生回路の具体
的な構成として、補正波形のデータを記憶したメモリ
と、前記メモリの出力が接続された入力Ｂと、定数Ｘが
入力される入力Ｘを有し、Ｘクロック期間にＢ回のパル
スＰをほぼ均等に発生するように構成した第１の演算回
路と、前記メモリの出力が接続された１ビットの入力Ｓ
と、前記メモリの出力が接続された入力Ａと、前記第１
の演算回路の出力が接続された入力Ｐを有し、前記入力
Ｓが０の場合に(Ａ＋Ｐ)を出力し、前記入力Ｓが１の場
合に−(Ａ＋Ｐ)を出力する第２の演算回路と、入力され
る第２の演算回路の出力を波形の初期データに順次積算
する積算回路と、前記メモリと前記積算回路と前記第１
の演算回路を制御する制御手段とを備えたことを特徴と
する。

【００１２】また、前記第１の演算回路を、レジスタ
と、前記レジスタの出力から外部入力されるデータの出
力を減算する減算器と、前記減算器の繰り下げ出力期間
に定数Ｘを出力するゲート回路と、前記減算器の出力と
前記ゲート回路の出力を入力とする加算器と、前記加算
器の出力と、定数Ｘを１／２にした値とを外部からの制
御信号により切り替えて、前記レジスタに出力するため
のセレクタとから構成したことを特徴とする。

【００１３】

【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照しながら説明する。

【００１４】図１は本発明の一実施形態の全体構成を示
すブロック図であり、１はメモリ、２は第１の演算回
路、３は第２の演算回路、４は積算回路、５はタイミン
グ発生回路、６はＤ／Ａ変換回路である。

【００１５】本例では、前記メモリ１を16バイトとし、
水平周期かつ６ビット分解能を有する補正波形を発生さ
せるようにしている。またタイミング発生回路５は、入
力される水平同期信号，クロックおよび定数Ｘから、第
１の制御信号，第２の制御信号，メモリ１のアドレス信
号を発生するための論理回路である。前記第１の制御信
号は、波形の位相を制御する波形スタートパルスであ
り、水平周期に１クロック分のパルスとして出力され
る。また前記第２の制御信号は、波形のブロック分割を
制御するブロックスタートパルスであり、前記第１の制
御信号からＸクロックごとに出力される１クロック幅の
パルスである。

【００１６】また、アドレス信号は、ブロックに応じた
アドレスをＸクロックごとに順次指定するが、前記第１
の制御信号が出力されている期間のみ特定アドレスを指
定する。例えば１水平周期のクロック数を40クロック、
定数Ｘが「７」である場合には、図２に示すように１水平
周期で１パルスの第１の制御信号が出力され、第２の制
御信号は、第１の制御信号から７クロックごとに出力さ
れる。また本例におけるアドレス信号は、第１の制御信
号が出力されている期間に符号Ｆが出力されるとインク
リメントされ、以降「０」から順に第２の制御信号が出力
されるたびにインクリメントされるものである。なお、
前記定数Ｘは、図示しないＣＰＵ(中央演算処理部)から
水平周波数により指定されるが、水平周波数に依らない
固定値であってもよい。

【００１７】前記メモリ１には前記ＣＰＵから補正波形
の一連のデータが書き込まれている。定数Ｘに応じて、
前述のとおりＸクロック単位のブロックに波形が分割さ
れるので、それぞれのブロック期間における波形データ
の変化量からメモリ１に書き込むデータが決定される。

【００１８】あるブロックでのデータの変化量Ｄを、符
号Ｆ、および「０」または正の整数Ａ，Ｂを用いて、Ｄ＝
Ｆ(ＡＸ＋Ｂ)としたときの前記符号Ｆを示す１ビットの
変数Ｓ(＋を「０」、−を「１」とする)と、前記整数Ａおよ
びＢをメモリ１の対応するアドレスの１ワードのデータ
内に分割して記憶する。本例においては、１ワード８ビ
ットをビット７にＳ、ビット６〜４にＡ、ビット３〜０
にＢをそれぞれ分割している。

【００１９】具体的に、図３にブロック幅を示す定数Ｘ
が「７」、ブロックごとに標本化した波形データが30，3
8，40，30，……のように順に変化する波形を発生させ
る場合を示す。

【００２０】図３において、ブロック０でのデータの変
化量は「８」であるので、８＝(１×７＋１)となりＳ＝
０，Ａ＝１，Ｂ＝１である。すなわち、メモリ１のアド
レス０には１ビットのデータＳ、３ビットのデータＡ、
４ビットのデータＢを順に並べた(０００１０００１)、
すなわち16進数で「11」を書き込み、同様にアドレス１，
アドレス２には16進数表現で「02」、「93」をそれぞれ書き
込む。アドレス３以降も同様である。なお、前記タイミ
ング発生回路５が第１の制御信号出力時に指定するアド
レスＦには、波形の初期値「30」(16進数で「1E」)を書き込
む。

【００２１】図４は図１の積算回路４の具体的構成を示
すブロック図であり、加算器41、セレクタ42およびレジ
スタ43からなる構成となっており、第１の制御信号がＨ
(High)の期間に、メモリ１から出力される波形の初期値
を取り込み、その後、第２の演算回路３から出力される
データを順次積算してＤ／Ａ変換回路６に出力する。

【００２２】図５は図１の第１の演算回路２の具体的構
成を示すブロック図であり、減算器51、加算器52、ゲー
ト回路53、レジスタ54およびセレクタ55により構成され
る。減算器51は、レジスタ54に記憶されたデータに対し
て前記メモリ１から出力される前記整数Ｂのデータの出
力を減算し、加算器52に出力する。減算結果が負数にな
ると減算器51から繰り下げ信号が出力され、その期間、
加算器52にはゲート回路53からブロック幅を示す定数Ｘ
が入力される。また第２の制御信号によりセレクタ55を
介し、定数Ｘを１／２にしたデータがレジスタ54に取り
込まれるようになっている。

【００２３】前記構成はグラフィック処理端末等で用い
られるＤＤＡ(デジタル微分解析)手法を利用したもの
で、減算器51の繰り下げ出力信号、すなわち第１の演算
回路２の出力ＰはＸクロック期間にＢ回のパルスをほぼ
均等に出力する。

【００２４】図６はＸ＝７の場合の第１の演算回路２の
出力を示す図であり、ブロック内の７クロック中にＢク
ロック分のＨレベル期間が均等に出力されている。

【００２５】前記第２の演算回路３は単純なデコーダ回
路であり、メモリ１から出力される前記Ｓ，Ａ，Ｐのデ
ータをデコードして積算回路４に出力する。図７にその
真理値表を示す。Ｓが「０」のときは(Ａ＋Ｐ)を出力し、
Ｓが「１」のときは(Ａ＋Ｐ)の補数、すなわち−(Ａ＋Ｐ)
を出力し、後段の積算回路４により加算した結果が、
(Ａ＋Ｐ)を減算したものと同様になるようにしている。

【００２６】以上のように構成された波形発生回路にお
いて、ブロック幅10クロックを有するあるブロックにお
いて波形データが「24」増加するとき、24＝(２×10＋４)
であるので、メモリ１にＳ＝０，Ａ＝２，Ｂ＝４を記憶
することにより、通常は積算回路４によりクロックごと
に「２」ずつ積算されていくが、途中４回のタイミングに
おいて第１の演算回路２の出力Ｐが第２の演算回路３を
制御し、「３」が積算される。

【００２７】すなわち、複数のブロックに分割された補
正波形に対し、ブロック１つ当たりのクロック数がＸの
とき、ブロック期間のデータ変化量が(Ａの最大値＋１)
×Ｘ以内であればブロック内がハードウェアで自動的に
直線補間される。

【００２８】本例によれば、わずか１バイトのデータで
ブロック分割された波形の１ブロックが直線補間される
ので、波形の精度を保ちながらメモリ容量を大幅に削減
することが可能となる。またメモリ容量が同程度の従来
の補正波形発生回路と比較し、波形の精度が大きく向上
する。また単純なロジックにより補間が行われるため、
高速な波形発生に対しても有効である。

【００２９】また、例えば、１水平周期あたり100〜200
クロック程度の場合において、水平のダイナミックフォ
ーカス用の波形を発生させるときに、前記メモリ１とし
て波形を最大15ブロックに分割可能な16バイトのメモリ
を使用し、波形の分解能を６ビットとすることによっ
て、従来のアナログの波形発生方式以上に高精度な補正
を実現できるが、波形の分解能を前記メモリ１の容量，
メモリ１へのデータの割り当て，出力波形の分解能等の
変更により、より広範囲な波形発生が可能である。この
ことは垂直周期の波形発生にも利用できるのはいうまで
もない。

【００３０】以上のように本実施形態の構成によれば、
複数のブロックに時分割された波形に対し、ブロックで
の変化量を、クロック当たり必ず変化する量と、その余
りとに分割してメモリ１に記憶し、余り分を加えるタイ
ミングを算出する第１の演算回路２と、この第１の演算
回路２の出力結果により実際に加える量を決定する第２
の演算回路３と、この第２の演算回路３からの出力デー
タをクロックに同期して順次積算する積算回路４を有す
る補正波形発生回路により、ブロックごとに波形を直線
補間することにより、波形の精度に対して必要とするメ
モリ１の容量を大幅に削減することができる。

【００３１】

【発明の効果】以上説明したように、各請求項記載の本
発明の補正波形発生回路は、少ないメモリ容量によって
高精度の補正用波形を発生することができる。

【図面の簡単な説明】

【図１】本発明の補正波形発生回路の一実施形態におけ
る全体構成を示すブロック図である。

【図２】図１におけるタイミング発生回路のタイミング
チャートである。

【図３】図１におけるメモリのデータ作成法を示す図で
ある。

【図４】図１における積算回路の具体的構成を示すブロ
ック図である。

【図５】図１における第１の演算回路の具体的構成を示
すブロック図である。

【図６】図１における第１の演算回路の動作を示すタイ
ミングチャートである。

【図７】図１における第２の演算回路の真理値表であ
る。

【図８】従来の補正波形発生回路の構成を示すブロック
図である。

【符号の説明】

１…メモリ、 ２…第１の演算回路、 ３…第２の演算
回路、 ４…積算回路、５…タイミング発生回路、 ６
…Ｄ／Ａ変換回路、 41，52…加算器、 42，55…セレ
クタ、 43，54…レジスタ、 51…減算器、 53…ゲー
ト回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 所望する補正波形を、クロックを基準と
   してＸクロックごとに複数のブロックに時分割し、 各ブロックごとに標本化した波形データに対し、 先頭ブロックの波形データは、そのままメモリの１ワー
   ドに記憶し、 以降のブロックの波形データは、直前のブロックの波形
   データに対する変化量ＤをＤ＝Ｆ(ＡＸ＋Ｂ)(Ｆは符号
   であって１ビットの変数、Ａ，Ｂは０または正の整数と
   する)なる形で表したときの、前記符号Ｆを示す１ビッ
   トの変数および前記Ａ，Ｂをメモリの１ワード内に分割
   して当該ブロックの補正波形データとして記憶するよう
   に構成したことを特徴とする補正波形発生回路。
2. 【請求項２】 補正波形のデータを記憶したメモリと、 前記メモリの出力が接続された入力Ｂと、定数Ｘが入力
   される入力Ｘを有し、Ｘクロック期間にＢ回のパルスＰ
   をほぼ均等に発生するように構成した第１の演算回路
   と、 前記メモリの出力が接続された１ビットの入力Ｓと、前
   記メモリの出力が接続された入力Ａと、前記第１の演算
   回路の出力が接続された入力Ｐを有し、前記入力Ｓが０
   の場合に(Ａ＋Ｐ)を出力し、前記入力Ｓが１の場合に−
   (Ａ＋Ｐ)を出力する第２の演算回路と、 入力される第２の演算回路の出力を波形の初期データに
   順次積算する積算回路と、 前記メモリと前記積算回路と前記第１の演算回路を制御
   する制御手段と、を備えたことを特徴とする補正波形発
   生回路。
3. 【請求項３】 前記第１の演算回路を、 レジスタと、 前記レジスタの出力から外部入力されるデータの出力を
   減算する減算器と、 前記減算器の繰り下げ出力期間に定数Ｘを出力するゲー
   ト回路と、 前記減算器の出力と前記ゲート回路の出力を入力とする
   加算器と、 前記加算器の出力と、定数Ｘを１／２にした値とを外部
   からの制御信号により切り替えて、前記レジスタに出力
   するためのセレクタと、から構成したことを特徴とする
   請求項２記載の補正波形発生回路。