JPH09134997A - 半導体素子における静電放電保護装置 - Google Patents

半導体素子における静電放電保護装置

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JPH09134997A
JPH09134997A JP8301025A JP30102596A JPH09134997A JP H09134997 A JPH09134997 A JP H09134997A JP 8301025 A JP8301025 A JP 8301025A JP 30102596 A JP30102596 A JP 30102596A JP H09134997 A JPH09134997 A JP H09134997A
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Jerry Chen
ジェリ−・チェン
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Abstract

(57)【要約】 【課題】 出力を外部回路に直接接続可能とし、製造プ
ロセスの追加を必要としない、サブミクロン半導体素子
のためのＥＳＤ保護装置を提供する。 【解決手段】 サブミクロン金属酸化物半導体回路にお
ける出力素子１１６または１１７の出力１０１に結合さ
れた、ゲート・コンデンサ結合（ＧＣＣ）素子１２０ま
たは１２５、およびシリコン制御整流器（ＳＣＲ）１３
０または１３５から成る静電放電（ＥＳＤ）保護回路１
００を開示する。ＧＣＣ素子１２０または１２５は、出
力素子１１６または１１７よりも低いＥＳＤブレークダ
ウン電圧を有するので、出力素子１１６または１１７の
出力１０１に破壊的なＥＳＤ電圧が侵入したときに、Ｇ
ＣＣ素子１２０または１２５がブレークダウンを生じ、
それによってＳＣＲ１３０または１３５をブレークダウ
ンさせる。ＳＣＲ１３０または１３５がブレークダウン
を生じると、破壊的なＥＳＤを電源バスＶＤＤまたはＶ
ＳＳに放電する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に半導体素
子における静電放電（ＥＤＳ：electro-static dischar
ge) 保護に関し、更に特定すれば、金属酸化物半導体
（ＭＯＳ：metal oxide semiconductor ）素子における
ＥＳＤ保護に関するものである。
【０００２】
【従来の技術】外部回路に結合するための入力および出
力を有する半導体素子は、これら入力および出力上の静
電放電による損傷を受ける可能性がある。従来、半導体
素子においては、ＥＳＤ保護回路が、各入力、出力、お
よび電源バス間に接続されていた。破壊的なＥＳＤが半
導体素子の入力または出力に侵入すると、ＥＳＤ保護回
路は、半導体素子の内部回路から遠ざけ、電源バスにこ
の破壊的なＥＳＤを追いやることによって、入力または
出力上の破壊的なＥＳＤが半導体素子に損傷を与えるの
を防止する。
【０００３】半導体素子における典型的なＥＳＤ保護回
路は、半導体素子内の各入力または出力、および電源バ
スに結合されている１対のシリコン制御整流器（ＳＣ
Ｒ：silicon controlled rectifier) から成る。入力ま
たは出力および電源バスの間に、ＳＣＲのＥＳＤブレー
クダウン電圧より大きな差電圧が発生したとき、ＳＣＲ
の一方がブレークダウンを生じ、それを通じてＥＳＤを
電源バスに放電する。効果的なＥＳＤ保護のために、Ｓ
ＣＲのＥＳＤブレークダウン電圧は、半導体素子におけ
る入力または出力回路のＥＳＤブレークダウン電圧より
も低くなければならない。これによって、入力または出
力に侵入したＥＳＤによって入力または出力が損傷され
る前に、ＳＣＲがブレークダウンを生じることを保証す
る。従来のＳＣＲは、半導体素子において効果的なＥＳ
Ｄ保護を設けるために使用されているが、ＥＳＤブレー
クダウン電圧は約５０Ｖと元来高いために、入力または
出力素子のＥＳＤブレークダウン電圧が１６Ｖ未満のサ
ブミクロン回路では、ＳＣＲでは効果的なＥＳＤ保護を
得ることができない。サブミクロン素子の入力のＥＳＤ
保護は、付加回路を用いれば実施可能であるが、かかる
付加回路は、サブミクロン素子の出力には実施できない
場合が多い。これは、サブミクロン素子の出力は、直接
外部回路に接続する必要があるためである。
【０００４】サブミクロン素子において効果的なＥＳＤ
保護を与え、しかも出力を直接外部回路に接続可能にす
るために開発された回路を、一般的にディゼーブルド・
バッファ(disabled buffer) と呼んでいる。ディゼーブ
ルド・バッファを用いると、サブミクロン素子において
出力に結合されている出力段が、その出力に対するＥＳ
Ｃ保護としても作用する。しかしながら、ディゼーブル
ド・バッファを用いてサブミクロン素子の入力にＥＳＤ
保護を設けようとすると、出力段と同様の回路を入力に
結合し、出力段のゲートがＶＤＤおよびＶＳＳに結合さ
れる。ディゼーブルド・バッファの有効性を高めるため
には、ディゼーブルド・バッファの各ゲートとサブミク
ロン素子の入力または出力との間にコンデンサを結合す
る。このようにゲートにコンデンサを利用した回路構成
は、ゲート・コンデンサ結合ＭＯＳ（ＧＣＣ ＭＯＳ：g
ate-capacitor-coupled MOS) として知られている。コ
ンデンサは出力段のＥＳＤブレークダウン電圧を低下さ
せるので、出力段のＥＳＤブレークダウン電圧を超過す
る破壊的なＥＳＤが、ＧＣＣによって安全に放電される
ことによって、ＥＳＤによる損傷から出力段を保護する
ことが保証される。ディゼーブルド・バッファを使用し
てＥＳＤ保護を設ける際の欠点は、良好なＥＳＤ性能を
有する出力バッファを作成するには、ＳＣＲに比較し
て、より広い領域即ちチップ面積(chip real estate)が
必要となることである。
【０００５】
【発明が解決しようとする課題】したがって、出力を外
部回路に直接接続可能とし、必要な領域のチップ面積が
比較的狭く、サブミクロン半導体素子を作製する際に実
施しても製造プロセスの追加を必要としない、サブミク
ロン半導体素子の出力のための効果的なＥＳＤ保護を設
けることが必要とされている。
【０００６】
【課題を解決するための手段】本発明の上述の目的を実
現するために、一形態において、静電放電（ＥＳＤ）保
護装置が提供される。この装置は、端子に結合され、第
１ＥＳＤブレークダウン電圧を有する第１素子と、第１
ＥＳＤブレークダウン電圧よりも低い第２ＥＳＤブレー
クダウン電圧を有し、前記端子と前記第１素子とに結合
されている第２素子とから成る。第２素子は、端子に侵
入したＥＳＤ電圧が第２ＥＳＤブレークダウン電圧より
も高いときにブレークダウンを生じ、このブレークダウ
ンに応答して第１素子もブレークダウンを生じ、侵入し
たＥＳＤ電圧がそれを通じて放電される。
【０００７】
【発明の実施の形態】以下に続く説明において、論理１
および０に言及する場合、これらは二進論理値を表わす
こと、そしてこの説明ではＶＤＤおよびＶＳＳという慣
習的標記はそれぞれ論理１および０を表わすが、論理１
および０に別の慣習的標記が適用される場合もあるの
で、これは本発明の限定として看做すべきではないこと
は理解されよう。
【０００８】本明細書の図１は、金属酸化物半導体（Ｍ
ＯＳ）回路１００を示し、この回路１００は、ゲート・
コンデンサ結合（ＧＣＣ）素子１２０，１２５に結合さ
れた出力パッド１０１と、シリコン制御整流器（ＳＣ
Ｒ）１３０，１３５と、金属酸化物半導体電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）１１６，１１７の相補対から
成る出力段とから成る。相補対の内第１ＭＯＳＦＥＴ１
１６は、一般的にＶＤＤまたは論理１と呼ばれる、第１
電圧電位にも結合されており、相補対の内第２ＭＯＳＦ
ＥＴ１１７は、一般的にＶＳＳまたは論理０と呼ばれ、
第１電圧電位よりも低い第２電圧電位にも結合されてい
る。ＭＯＳＦＥＴ１１６はＰ−ＭＯＳＦＥＴ、即ち、簡
便にはＰ−チャネル素子から成り、ＭＯＳＦＥＴ１１７
はＮ−チャネル素子から成る。パッド即ち出力１０１に
おける所望の出力がＶＤＤ即ち論理１であるとき、ＭＯ
ＳＦＥＴ１１６，１１７のゲートに電圧が印加され、同
時に、ＭＯＳＦＥＴ１１６をオンに、そしてＭＯＳＦＥ
Ｔ１１７をオフとすることによって、電圧ＶＤＤをパッ
ド１０１に出現させ、論理１を表わす。逆に、パッド１
０１における所望の電圧がＶＳＳ即ち論理０であると
き、ＭＯＳＦＥＴ１１６，１１７のゲートに電圧が印加
され、同時に、ＭＯＳＦＥＴ１１６をオフに、そしてＭ
ＯＳＦＥＴ１１７をオンにすることによって、電圧ＶＳ
Ｓをパッド１０１に出現させる。従来、ＭＯＳＦＥＴ１
１６，１１７のゲートに印加される電圧は、ＶＤＤまた
はＶＳＳのいずれかであった。典型的に、ＭＯＳＦＥＴ
１１６，１１７は各々、約１６ボルト（Ｖ）の静電放電
（ＥＳＤ）ブレークダウン電圧を有する。これが意味す
るのは、出力１０１に侵入したＥＳＤ電圧とＶＤＤとの
電位差が１６Ｖより大きいとき、ＭＯＳＦＥＴ１１６は
ブレークダウンを起こし、損傷を受ける可能性があると
いうことである。半導体素子におけるＥＳＤによる損傷
は当技術では既知であり、これ以上の詳細な説明はここ
では行わない。同様に、出力１０１に侵入したＥＳＤと
ＶＳＳとの電位差が１６Ｖより大きいとき、ＭＯＳＦＥ
Ｔ１１７は損傷を受ける。ＶＤＤおよびＶＳＳに対す
る、出力１０１に侵入するＥＳＤの極性が、ＥＳＤによ
って損傷を受けるのはＭＯＳＦＥＴ１１６または１１７
のどちらなのかを決定する。ＳＣＲ１３０，１３５は各
々、当技術では既知の従来のレイアウトおよびアーキテ
クチャを用いたＳＣＲから成り、約５０Ｖの静電放電
（ＥＳＤ）ブレークダウン電圧を有する。ＳＣＲ１３０
は、ＰＮＰバイポーラ・トランジスタ１０８と、ＮＰＮ
バイポーラ・トランジスタ１１１と、２つの抵抗１１
０，１０９とから成る。同様に、ＳＣＲ１３５は、ＮＰ
Ｎトランジスタ１１３と、ＰＮＰトランジスタ１１４
と、２つの抵抗１１２，１１５とから成る。ＭＯＳＦＥ
Ｔ１０４はトランジスタ１１１のベースとトランジスタ
１０８のコレクタとに結合されており、一方、ＭＯＳＦ
ＥＴ１０７はトランジスタ１１４のベースとトランジス
タ１１３のコレクタとに結合されている。ＳＣＲ１３
０，１３５の動作は同様であり、ＳＣＲ１３５の動作の
みを以下で詳細に説明するが、ＳＣＲ１３０の動作は、
極性を逆にすることが必要なだけで、ＳＣＲ１３５の動
作と同一であることは理解されよう。ＭＯＳＦＥＴ１０
７がブレークダウンを起こすと、以下に説明するよう
に、ブレークダウン電流が出力１０１から、トランジス
タ１１４のエミッタおよびベースを通じて、ＭＯＳＦＥ
Ｔ１０７に流れる。この電流によってトランジスタ１１
４がオンとなり、そのためにトランジスタ１１４のコレ
クタを電流が通過し、抵抗１１５間に電圧が発生する。
抵抗１１５間の電圧は、トランジスタ１１３がオンにな
るようにそのベースにバイアスをかける。トランジスタ
１１３がオンになると、トランジスタ１１３のコレクタ
電流が抵抗１１２を通過し、これがトランジスタ１１４
を更に導通させるようにバイアスをかける。したがっ
て、ときとしてトリガとも呼ばれる、ＭＯＳＦＥＴ１０
７からのブレークダウン電流または信号に応答して、ト
ランジスタ１１４，１１５を通じて出力１０１からＶＳ
Ｓに良好なコンダクタンス経路が得られるまで、ＳＣＲ
１３５を構成するトランジスタ１１３，１１４が相互に
バイアスし合う。ＳＣＲ１３０または１３５を通じて良
好なコンダクタンス経路が得られることを、これらがオ
ンになるまたはブレークダウンを生じると言う。ＳＣＲ
１３５によって形成される良好なコンダクタンス経路に
よって、出力１０１に侵入した破壊的なＥＳＤがＶＳＳ
に放電される。同様に、出力１０１およびＶＤＤ間に、
良好なコンダクタンス経路がＳＣＲ１３０によって形成
され、出力１０１に侵入した破壊的なＥＳＤ電圧をＶＤ
Ｄに放電する。したがって、本発明の好適実施例によれ
ば、ＳＣＲ１３０または１３５がトリガ信号を受信した
ときの、出力１０１に侵入した破壊的ＥＳＤの極性に応
じて、ＳＣＲ１３０または１３５がブレークダウンを生
じて、出力１０１に侵入した破壊的なＥＳＤ電圧をＶＤ
ＤまたはＶＳＳのいずれかに放電する。
【０００９】ゲート・コンデンサ結合（ＧＣＣ）素子１
２０，１２５は、それぞれ、ＶＤＤおよびＶＳＳに結合
されている。加えて、ＧＣＣ素子１２０はＳＣＲ１３０
に結合され、ＧＣＣ素子１２５はＳＣＲ１３５に結合さ
れている。ＧＣＣ１２０はＰ−チャネルＭＯＳＦＥＴ１
０４からなり、そのゲートは抵抗１０２を介してＶＤＤ
に結合され、更にコンデンサ１０３を介して出力１０１
に結合されている。ＧＣＣ１１２５はＮ−チャネルＭＯ
ＳＦＥＴ１０７から成り、そのゲートは抵抗１０６を介
してＶＳＳに結合され、更にコンデンサ１０５を介して
出力１０１に結合されている。ＭＯＳＦＥＴ１０４のＥ
ＳＤブレークダウン電圧は、出力ＭＯＳＦＥＴ１１６の
ＥＳＤブレークダウン電圧とほぼ同様であるが、抵抗１
０２とコンデンサ１０３との組み合わせによって、後述
するように、ＭＯＳＦＥＴ１０４のＥＳＤブレークダウ
ン電圧が低下する。したがって、ＭＯＳＦＥＴ１０４
は、ＭＯＳＦＥＴ１１６よりも低いＥＳＤ電圧でブレー
クダウンを生じ、ＳＣＲ１３０にトリガ信号を供給し
て、ＳＣＲ１３０にブレークダウンを起こさせ、出力１
０１に侵入したＥＳＤをＶＤＤに放電させる。したがっ
て、一方のＧＣＣ素子は、出力素子よりも低いＥＳＤ電
圧でブレークダウンを生じ、ＳＣＲをより低いＥＳＤ電
圧でブレークダウンを起こさせるという利点があり、こ
れによって、破壊的なＥＳＤによる損傷から出力素子を
保護するのである。
【００１０】ＶＳＳに対して正の破壊的なＥＳＤ電圧が
出力１０１に侵入した場合、ＶＳＳに対して正の電圧
が、コンデンサ１０５を介してＭＯＳＦＥＴ１０７のゲ
ートに発生する。このＭＯＳＦＥＴ１０７のゲートに発
生した電圧が、ＭＯＳＦＥＴ１０７にバイアスをかけ、
ブレークダウンを起こさせる。ＭＯＳＦＥＴ１０７がブ
レークダウンを生じると、ブレークダウン電流が、出力
１０１から、トランジスタ１１４のエミッタおよびＭＯ
ＳＦＥＴを通ってＶＳＳに流れる。このブレークダウン
電流が、ＳＣＲ１３５をブレークダウンさせる引き金と
なり、こうしてトランジスタ１１４，１１５を介して良
好なコンダクタンス経路が形成され、出力１０１に侵入
した破壊的なＥＳＤがＶＳＳに放電される。ＶＤＤに対
して負の破壊的なＥＳＤ電圧が出力１０１に侵入した場
合、ＶＤＤに対して負の電圧が、コンデンサ１０３を介
してＭＯＳＦＥＴ１０４のゲートに発生する。このＭＯ
ＳＦＥＴ１０４のゲートに発生した電圧がＭＯＳＦＥＴ
１０４にバイアスをかけ、ブレークダウンを起こさせ
る。ＭＯＳＦＥＴ１０４がブレークダウンを生じると、
ブレークダウン電流が、ＶＤＤからＭＯＳＦＥＴ１０４
および抵抗１０９を通ってＶＳＳに流れる。このブレー
クダウン電流が、ＳＣＲ１３５をブレークダウンさせる
引き金となり、こうしてＳＣＲ１３５のトランジスタ１
１０，１１１を介して良好なコンダクタンス経路が形成
され、出力１０１に侵入したＥＳＤがＶＤＤに放電され
る。
【００１１】本発明によれば、ＧＣＣ素子を利用してＳ
ＣＲ素子をトリガし、サブミクロン半導体素子における
入力および出力に、効果的なＥＳＤ保護を与えることが
できる。これは、より低いＥＳＤブレークダウン特性の
ＧＣＣ素子を、ＳＣＲの機能と組み合わせ、ＥＳＤに良
好なコンダクタンス経路を形成することによって達成さ
れる。このように、サブミクロン半導体素子における出
力段よりも低いＥＳＤ電圧でブレークダウンを生じるＧ
ＣＣと、ブレークダウン電流によってＳＣＲをトリガす
るＧＣＣとを用いることにより、本発明は、サブミクロ
ン半導体素子における出力段に、効果的なＥＳＤ保護を
与えるという利点がある。加えて、本発明は従来のＧＣ
ＣおよびＳＣＲ素子を利用するので、本発明を用いて効
果的なＥＳＤ保護を設けたサブミクロン半導体素子を製
造する際に、追加プロセスは必要でない。
【００１２】以上のように、本発明は、サブミクロン半
導体素子の出力に効果的なＥＳＤ保護を与え、しかも出
力を直接外部回路に接続可能とする。加えて、本発明
は、必要な領域のチップ面積が比較的狭く、サブミクロ
ン半導体素子において実施する際にも製造プロセスの追
加を必要としない。
【図面の簡単な説明】
【図１】本発明の好適実施例による回路を示す図。
【符号の説明】
１００ 金属酸化物半導体（ＭＯＳ）回路 １０１ 出力パッド １０８ ＰＮＰバイポーラ・トランジスタ １０９，１１０ 抵抗 １１１ ＮＰＮバイポーラ・トランジスタ １１２，１１５ 抵抗 １１３ ＮＰＮトランジスタ １１４ ＰＮＰトランジスタ １１６，１１７ 金属酸化物半導体電界効果トランジ
スタ（ＭＯＳＦＥＴ） １２０，１２５ ゲート・コンデンサ結合（ＧＣＣ）
素子 １３０，１３５ シリコン制御整流器（ＳＣＲ）

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】静電放電（ＥＳＤ）保護を与える装置であ
    って：第１ＥＳＤブレークダウン電圧を有し、端子に結
    合される第１素子；および前記第１ＥＳＤブレークダウ
    ン電圧よりも低い第２ＥＳＤブレークダウン電圧を有
    し、前記端子と前記第１素子とに結合されている第２素
    子であって、該第２素子は、前記端子に侵入したＥＳＤ
    電圧が前記第２ＥＳＤブレークダウン電圧よりも大きい
    ときにブレークダウンを生じ、このブレークダウンに応
    答して、前記第１素子にブレークダウンを生じさせ、こ
    れを介して前記侵入したＥＳＤ電圧を放電させる前記第
    ２素子；から成ることを特徴とする装置。
  2. 【請求項２】前記第１素子および前記第２素子は共通電
    位に結合され、前記端子のＥＳＤ電圧は、前記共通電位
    に対して決定されることを特徴とする請求項１記載の装
    置。
  3. 【請求項３】前記共通電位は電源電極から生じることを
    特徴とする請求項２記載の装置。
  4. 【請求項４】前記第１および第２素子は、金属酸化物半
    導体（ＭＯＳ）素子から成ることを特徴とする請求項３
    記載の装置。
  5. 【請求項５】前記第２素子は、ゲート・コンデンサ結合
    （ＧＣＣ）素子から成ることを特徴とする請求項４記載
    の装置。
  6. 【請求項６】前記ＧＣＣ素子は、抵抗を介して共通電位
    に、およびコンデンサを介して前記端子に結合され、更
    に前記第１素子に結合される金属酸化物電界効果トラン
    ジスタ（ＭＯＳＦＥＴ）から成ることを特徴とする請求
    項５記載の装置。
  7. 【請求項７】前記第１素子はシリコン制御整流器（ＳＣ
    Ｒ）から成ることを特徴とする請求項４記載の装置。
  8. 【請求項８】サブミクロン金属酸化物半導体（ＭＯＳ）
    回路であって：第１静電放電（ＥＳＤ）ブレークダウン
    電圧を有し、端子と電源とに結合されている第１回路；
    前記第１ＥＳＤブレークダウン電圧よりも高い第２ＥＳ
    Ｄブレークダウン電圧を有し、前記端子と前記電源とに
    結合され、前記端子に侵入したＥＳＤ電圧を前記電源に
    放電する第１素子；および前記第１ＥＳＤブレークダウ
    ン電圧よりも低い第３ブレークダウン電圧を有し、前記
    端子と、前記電源と、前記第１素子とに結合され、前記
    端子に侵入したＥＳＤ電圧が前記第３ＥＳＤブレークダ
    ウン電圧を超過したときにブレークダウンを生じ、この
    ブレークダウンに応答して前記第１素子に出力信号を供
    給し、前記第１素子にブレークダウンを生じさせ、これ
    を介して前記端子に侵入したＥＳＤ電圧を前記電源に放
    電させる第２素子；から成ることを特徴とするサブミク
    ロン金属酸化物半導体回路。
  9. 【請求項９】前記第１回路は出力段を含むことを特徴と
    する請求項８記載のサブミクロン回路。
  10. 【請求項１０】前記第１回路は入力段を含むことを特徴
    とする請求項８記載のサブミクロン回路。
  11. 【請求項１１】前記第２素子は、ゲート・コンデンサ結
    合（ＧＣＣ）素子から成ることを特徴とする請求項８記
    載のサブミクロン回路。
  12. 【請求項１２】前記ＧＣＣ素子は、金属酸化物半導体電
    界効果トランジスタ（ＭＯＳＦＥＴ）から成り、抵抗を
    介して共通電位に結合され、コンデンサを介して前記端
    子に結合され、更に前記第１素子に結合されていること
    を特徴とする請求項１１記載のサブミクロン回路。
  13. 【請求項１３】前記第１素子はシリコン制御整流器（Ｓ
    ＣＲ）から成ることを特徴とする請求項８記載のサブミ
    クロン回路。
  14. 【請求項１４】サブミクロン素子におけるＥＳＤ保護装
    置であって、前記サブミクロン素子は、端子に結合され
    た少なくとも１つの出力回路を含み、前記少なくとも１
    つの出力回路は、前記端子に結合されたＭＯＳＦＥＴの
    相補対から成り、ＥＳＤブレークダウン電圧を有する前
    記ＭＯＳＦＥＴ対の内の第１ＭＯＳＦＥＴは第１電位に
    結合され、前記ＭＯＳＦＥＴ対の内の第１ＭＯＳＦＥＴ
    のＥＳＤブレークダウン電圧を有する前記ＭＯＳＦＥＴ
    対の内の第２ＭＯＳＦＥＴは、前記第１電位よりも低い
    第２電位に結合されており、前記装置は：第１ＥＳＤブ
    レークダウン電圧を有し、前記端子と前記第１電位とに
    結合され、前記端子に侵入したＥＳＤを前記第１電位に
    放電する第１ＳＣＲ；前記第１ＥＳＤブレークダウン電
    圧を有し、前記端子と前記第２電位とに結合され、前記
    端子に侵入したＥＳＤを前記第２電位に放電する第２Ｓ
    ＣＲ；前記ＭＯＳＦＥＴ対の内の第１ＭＯＳＦＥＴのＥ
    ＳＤブレークダウン電圧よりも低い第２ＥＳＤブレーク
    ダウン電圧を有し、前記端子と、前記第１電位と、前記
    第１ＳＣＲとに結合され、前記端子に侵入したＥＳＤと
    前記第１電位との間の電位差が前記第２ＥＳＤブレーク
    ダウン電圧を超過したときにブレークダウンを生じ、こ
    のブレークダウンに応答して、出力信号を前記第１ＳＣ
    Ｒに供給し、前記第１ＳＣＲにブレークダウンを起こさ
    せ、前記端子に侵入したＥＳＤを前記第１電位に放電さ
    せる第１ＧＣＣ素子；および前記ＭＯＳＦＥＴ対の内の
    第２ＭＯＳＦＥＴのＥＳＤブレークダウン電圧よりも低
    い前記第２ＥＳＤブレークダウン電圧を有し、前記端子
    と、前記第２電位と、前記第２ＳＣＲとに結合され、前
    記端子に侵入したＥＳＤと前記第２電位との間の電位差
    が前記第２ＥＳＤブレークダウン電圧を超過するときに
    ブレークダウンを生じ、このブレークダウンに応答して
    出力信号を前記第２ＳＣＲに供給し、前記第２ＳＣＲに
    ブレークダウンを起こさせ、前記端子に侵入したＥＳＤ
    を前記第２電位に放電させる第２ＧＣＣ素子；から成る
    ことを特徴とする装置。
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