JPH09135151A - デジタルフィルタ装置 - Google Patents

Abstract

(57)【要約】 【課題】 デジタルデータを読み込む間隔を変更するこ
とにより、デジタルデータのノイズを良好に除去するこ
とのできるデジタルフィルタ装置を提供する。 【解決手段】 処理を開始すると、入力信号をサンプリ
ングし（１０１）、フィルタ処理を実行する（１０
３）。このフィルタ処理は、予め設定された所定の複数
回、サンプリングを行った後に実行可能となり、その複
数の入力信号に基づいてノイズを除去する処理である。
続いて、入力信号のサンプリング時間を切り換え（１０
５）、一旦処理を終了する。すなわち、内部タイマを前
回の処理時とは異なる値に設定し、その内部タイマがカ
ウントアップしたとき、再び本ルーチンを実行する。こ
の結果、サンプリング（１０１）が実行される間隔が変
化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力されたデジタ
ルデータからノイズを除去するデジタルフィルタ装置に
関する。

【０００２】

【従来の技術】従来より、デジタルデータを複数回に渡
って順次読み込むサンプリング手段と、該サンプリング
手段により読み込まれた上記各デジタルデータに基づ
き、上記デジタルデータからノイズを除去するフィルタ
リング手段と、を備えたデジタルフィルタ装置が考えら
れている。この種のデジタルフィルタ装置では、サンプ
リング手段により、例えば、所定時間毎にデジタルデー
タを読み込み、フィルタリング手段により、例えば、読
み込まれた各デジタルデータの平均値などに基づいて、
ノイズを除去することが考えられている。なお、このノ
イズ除去の手法（いわゆるフィルタリング）には、マイ
クロコンピュータ内部のソフトウェアによる方法、カウ
ンタ，フリップフロップなどを用いたハードウェアロジ
ックによる方法、など種々考えられ、ノイズ除去の精度
を向上させる試みがなされている。

【０００３】

【発明が解決しようとする課題】ところが、この種の装
置では、デジタルデータを読み込む間隔が一定であるの
で、その間隔と同周期のノイズがデジタルデータに重畳
した場合、そのノイズを除去することができない。これ
は、サンプリングの度に同じノイズが重畳するため、そ
れをノイズと判断できないからである。そこで、本発明
は、デジタルデータを読み込む間隔を変更することによ
り、デジタルデータのノイズを良好に除去することので
きるデジタルフィルタ装置を提供することを目的として
なされた。

【０００４】

【課題を解決するための手段および発明の効果】上記目
的を達するためになされた請求項１記載の発明は、図５
に例示するように、デジタルデータを読み込むサンプリ
ング手段と、読み込まれた上記各デジタルデータに基づ
き、デジタルデータのノイズを除去するフィルタリング
手段と、を備えたデジタルフィルタ装置において、上記
サンプリング手段が上記デジタルデータを読み込む間隔
を変更するサンプリングタイミング変更手段を備えたこ
とを特徴としている。

【０００５】このように構成された本発明では、サンプ
リングタイミング変更手段が、サンプリング手段によっ
てデジタルデータが読み込まれる間隔を変更する。この
ため、ほとんどのノイズがその間隔と同周期ではなくな
り、デジタルデータのノイズを良好に除去することがで
きる。

【０００６】請求項２記載の発明は、請求項１記載の構
成に加え、上記サンプリングタイミング変更手段が、一
定周期のクロック信号を入力し、予め設定された比率で
分周する複数の分周回路と、該複数の分周回路にて分周
された信号を選択的に入力し、自身が有する論理回路に
よって、周波数の変化するクロック信号を出力する分周
回路切換部と、を備え、上記サンプリング手段が、上記
分周回路切換部が出力するクロック信号の立ち上がりタ
イミングにて上記デジタルデータを読み込むことを特徴
としている。

【０００７】すなわち、本発明は、上記サンプリングタ
イミング変更手段が、ハードウェアにより構成されたこ
とを特徴としている。ハードウェアでは、きわめて簡単
な構成によって迅速に処理を実行することができる。こ
のため、本発明では、請求項１記載の発明の効果に加え
て、装置の構成を簡略化すると共に、処理速度を向上さ
せることができるといった効果が生じる。

【０００８】

【発明の実施の形態】次に本発明の実施の形態を図面と
共に説明する。図１は、本発明が適用された入力モジュ
ール１を表す概略構成図である。なお、この入力モジュ
ール１は接点３からの入力信号をフィルタリングして、
図示しないプログラマブルコンピュータへ出力するもの
である。

【０００９】リミットスイッチ，トグルスイッチなどの
接点３と、直流電源５とからなる直列回路７の両端は、
一対の端子１１ａを介して２値化部１１に接続される。
２値化部１１には、発光ダイオード１３，抵抗器１５，
コンデンサ１７からなる並列回路１９が設けられてい
る。一対の端子１１ａは、一方が抵抗器２１を介して並
列回路１９の一端に、他方が並列回路１９の他端に直
接、それぞれ接続されている。更に、発光ダイオード１
３にはフォトトランジスタ２３が対向配置されている。
フォトトランジスタ２３のコレクタは５Ｖの信号電源２
５に接続され、エミッタはＣＰＵ２７に接続されてい
る。

【００１０】このため、接点３がＯＮすると発光ダイオ
ード１３が発光し、信号電源２５の電圧がＣＰＵ２７に
印加される。また、コンデンサ１７は接点３の反転時に
生じるノイズの高周波成分を除去し、抵抗器１５，２１
は発光ダイオード１３を流通する電流を調整する。この
ため、接点３のＯＮ・ＯＦＦに応じてＣＰＵ２７に５Ｖ
または０Ｖのデジタル信号を入力することができる。

【００１１】ＣＰＵ２７は、周知の内部タイマ２９を備
えており、２値化部１１からのデジタル信号にノイズ成
分等を除去するフィルタ処理を施して、プログラマブル
コントローラへ出力するものである。すると、プログラ
マブルコントローラは、そのデータに基づいて電磁弁，
モータなどのアクチュエータを駆動する。

【００１２】次に、ＣＰＵ２７にて実行されるフィルタ
処理について、図２のフローチャートを用いて説明す
る。なお、この処理は、後述のようにしてセットされる
内部タイマ２９がカウントアップしたとき、割込処理と
して実行される。処理を開始すると、ＣＰＵ２７は、ス
テップ１０１にて２値化部１１からの入力信号をサンプ
リングする。続くステップ１０３では、サンプリングし
た入力信号に基づきノイズを除去するフィルタ処理を実
行して、ステップ１０５へ移行する。なお、このフィル
タ処理は、予め設定された所定の複数回、ステップ１０
１による入力信号のサンプリングを行った後に実行可能
となり、その複数の入力信号に基づいてノイズを除去す
る周知の処理である。このフィルタ処理としては、現在
提案されている種々の処理を適用することができる。ま
た、本ステップへ移行したとき、入力信号のサンプリン
グがまだ上記所定回行われていない場合は、なにもせず
そのままステップ１０５へ移行する。

【００１３】ステップ１０５では、ステップ１０１によ
る入力信号のサンプリング時間（間隔）を切り換えるサ
ンプリング時間切り換え処理を実行して一旦処理を終了
する。すなわち、本ステップでは、内部タイマ２９を前
回の処理時とは異なる値に設定して処理を終了する。す
ると、ＣＰＵ２７は、その内部タイマ２９がカウントア
ップしたとき、再び本ルーチンを実行する。この結果、
ステップ１０１の実行される間隔（サンプリング時間）
が変化する。

【００１４】ここで、内部タイマ２９の設定値変更方法
は、例えば、次のように種々の方法が考えられる。例え
ば、二つの異なる値Ａ，Ｂを用意しておき、内部タイマ
２９の設定値をＡ，Ｂ交互に切り換えるようにしてもよ
い。例えば、前回の処理でＡに設定した場合は、今回の
処理でＢに設定するのである。また、互いに異なるより
多くの設定値、例えばＡ，Ｂ，Ｃ，Ｄ，Ｅを用意してお
き、Ａ→Ｂ→Ｃ→Ｄ→Ｅ→Ａ→…と順に切り換えるよう
にしてもよい。更に、多数の設定値をランダムに切り換
えるようにしてもよい。

【００１５】このように、このフィルタ処理では、ステ
ップ１０５によりサンプリング時間を変更しているの
で、次のようにノイズを除去することができる。例え
ば、サンプリング時間をＡに固定していた場合、Ａと同
周期のノイズが入力信号に重畳すると、そのノイズがサ
ンプリング毎に検出されるので除去不能となる。これに
対して、本フィルタ処理でサンプリング時間をＡ，Ｂ交
互に切り換えると、サンプリング時間がＢとなったと
き、上記ノイズは消失または異なる大きさで検出され
る。従って、このようにしてサンプリングされた複数の
入力信号にステップ１０３の処理を実行することによ
り、そのノイズを良好に除去することができる。

【００１６】また、入力モジュール１では、ＣＰＵ２７
によるソフトウェアによってサンプリング時間を変更し
ているので、前述のように、サンプリング時間を多数設
定したり、その値や組み合せ，変更順序なども、比較的
自由にかつ容易に設定することができる。このため、ノ
イズを一層良好に除去することができる。なお、上記実
施の形態において、ステップ１０１がサンプリング手段
に、ステップ１０３がフィルタリング手段に、ステップ
１０５がサンプリングタイミング変更手段に、それぞれ
相当する処理である。

【００１７】更に、本発明は上記実施の形態になんら限
定されるものではなく、本発明の要旨を逸脱しない範囲
で種々の形態で実施することができる。例えば、上記実
施の形態では、ステップ１０１によるサンプリングの間
隔も、ステップ１０３によるフィルタ処理の間隔も、同
時に変更しているが、サンプリングの間隔のみを変更し
てもよい。また、本発明はハードウェアによって構成す
ることもできる。

【００１８】次に、ハードウェアによって構成した本発
明の実施の形態を説明する。図３は本発明が適用された
入力モジュール５１を表す概略構成図である。図示しな
い接点からの電気信号は、２値化部５３の発光ダイオー
ド５５に入力され、その発光ダイオード５５には、フォ
トトランジスタ５７が対向配置されている。フォトトラ
ンジスタ５７のコレクタは５Ｖの信号電源５９に接続さ
れ、エミッタはフィルタリング処理回路６１に接続され
ている。また、エミッタは抵抗器６３を介して接地され
ている。

【００１９】このため、２値化部５３に入力された信号
は、５Ｖまたは０Ｖのデジタル信号に変換されてフィル
タリング処理回路６１に入力される。このフィルタリン
グ処理回路６１は、カウンタまたはフリップフロップを
用いて構成された周知の回路であって、後述のクロック
入力が立ち上がる毎に入力信号を読み込み、読み込んだ
複数の入力信号に基づき入力信号からノイズを除去して
プログラマブルコントローラへ出力するものである。

【００２０】一方、図示しないクロック発生回路で発生
されたクロックは、分周回路７１，７３にそれぞれ入力
される。分周回路７１，７３は、互いに異なる比率でク
ロックを分周し、分周回路切替部８１へ個々に入力す
る。分周回路切替部８１は、二つのＡＮＤ（論理積回
路）８３，８５と、そのＡＮＤ８３，８５の出力の論理
和をとるＯＲ（論理和回路）８９と、フリップフロップ
（ＦＦ）８７とを備えている。

【００２１】フリップフロップ８７は二つの出力端子８
７ａ，８７ｂを備え、いずれか一方の出力端子（８７ａ
または８７ｂ）がHigh（通常５Ｖ）、他方の出力端子
（８７ｂまたは８７ａ）がLow （通常０Ｖ）となるもの
である。また、フリップフロップ８７には、ＯＲ８９の
出力信号が入力され、その出力信号が立ち上がる毎に、
いずれの出力端子８７ａ，８７ｂをHighとするかを切り
換える。フリップフロップ８７の出力端子８７ａの出力
は、分周回路７１の出力と共にＡＮＤ８３に入力され、
出力端子８７ｂの出力は、分周回路７３の出力と共にＡ
ＮＤ８５に入力される。更に、ＯＲ８９の出力は、フィ
ルタリング処理回路６１へクロック入力として入力され
る。

【００２２】次に、分周回路７１，７３および分周回路
切替部８１の動作を、図４のタイムチャートを用いて説
明する。なお、図４では、分周回路７１がクロックを１
／２分周し、分周回路７３がクロックを１／３分周する
場合を例に取っている。図４では、時点ｔ１以前では、
分周回路７１，７３の出力が共にLow となっており、フ
リップフロップ８７は、出力端子８７ａがHigh，８７ｂ
がLow となっている。時点ｔ１にて分周回路７１，７３
の出力がHighとなると、ＡＮＤ８３への入力が共にHigh
となって、ＡＮＤ８３の出力がHighとなる。すると、Ｏ
Ｒ８９の出力もHighとなる。また、ＯＲ８９の出力が立
ち上がると、出力端子８７ａ，８７ｂの出力が逆転す
る。すると、ＡＮＤ８３の出力は即座にLow となる。と
ころが、分周回路７３の出力もHighであるので、ＡＮＤ
８５の出力がHighに転じ、ＯＲ８９の出力はHighの状態
を保持する。以後、出力端子８７ｂの出力がHighに保持
されるので、ＡＮＤ８５およびＯＲ８９の出力は、分周
回路７３の出力と同様に変化する。

【００２３】分周回路７３の出力が一旦Low となった
後、時点ｔ２にて再び立ち上がると、ＡＮＤ８５および
ＯＲ８９の出力が立ち上がる。すると、このＯＲ８９出
力の立ち上がりで出力端子８７ａ，８７ｂの出力が逆転
し、ＡＮＤ８３およびＯＲ８９の出力は、分周回路７１
の出力と同様に変化する。このとき分周回路７１の出力
はLow となっており、その出力が時点ｔ３にて立ち上が
ると、出力端子８７ａ，８７ｂの出力が逆転する。この
ため、ＯＲ８９の出力は分周回路７３の出力と同様に変
化する。

【００２４】以降同様に、ＯＲ８９の出力が立ち上がる
毎（時点ｔ４〜ｔ８）に、出力端子８７ａ，８７ｂの出
力が逆転し、ＯＲ８９に出力が反映される分周回路７
１，７３が交互に切り替わる。このため、隣接する時点
ｔ１〜ｔ８の間隔は、クロックの３周期分（ｔ１，ｔ２
間），１周期分（ｔ２，ｔ３間），２周期分（ｔ３，ｔ
４間），……と変化する。

【００２５】また、この時点ｔ１〜ｔ８は、クロック入
力の立ち上がりタイミングであり、フィルタリング処理
回路６１が入力信号を読み込むタイミングでもある。す
なわち、入力モジュール５１でも、入力モジュール１と
同様、入力信号のサンプリング時間を変更することがで
きるのである。このため、ノイズを良好に除去すること
ができる。また、入力モジュール５１では、ハードウェ
アによってサンプリング時間を変更しているので、装置
の構成を簡略化すると共に処理速度を向上させることが
できる。

【００２６】なお、上記実施の形態において、フィルタ
リング処理回路６１の、クロック入力の立ち上がり時に
入力信号を読み込むための構成がサンプリング手段に、
そのフィルタリング処理回路６１の、読み込んだ複数の
入力信号からノイズを除去するための構成がフィルタリ
ング手段に、分周回路７１，７３および分周回路切替部
８１がサンプリングタイミング変更手段に、それぞれ相
当する。また、上記実施の形態では、二つの分周回路７
１，７３を用いてその出力がクロック入力に反映される
ものを交互に切り換えているが、更に多くの分周回路を
用いてその出力がクロック入力に反映されるものを順次
切り換えてもよい。この場合、サンプリング時間の変化
が多くなり、一層良好にノイズを除去することができ
る。

【００２７】また、このように多くの分周回路を使用す
る場合、出力がクロック入力に反映される分周回路をラ
ンダムに切り換えてもよい。更に、フリップフロップ８
７等によって切り換えるのではなく、マイクロコンピュ
ータを用いてソフトウェアにより切り換えてもよい。ま
た更に、分周回路７１，７３等を設ける代わりに、周波
数の異なるクロック発生回路を複数設けてもよい。

【図面の簡単な説明】

【図１】本発明が適用された入力モジュールを表す概略
構成図である。

【図２】その入力モジュールのフィルタ処理を表すフロ
ーチャートである。

【図３】本発明が適用された他の入力モジュールを表す
概略構成図である。

【図４】その入力モジュールの分周回路切替部の動作を
表すタイムチャートである。

【図５】本発明の構成例示図である。

【符号の説明】

１，５１…入力モジュール １１，５３…２値化部
２７…ＣＰＵ ２９…内部タイマ ６１…フィルタリング処理回路
７１，７３…分周回路 ８１…分周回路切替部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 デジタルデータを複数回に渡って順次読
   み込むサンプリング手段と、 該サンプリング手段により読み込まれた上記各デジタル
   データに基づき、上記デジタルデータからノイズを除去
   するフィルタリング手段と、 を備えたデジタルフィルタ装置において、 上記サンプリング手段が上記デジタルデータを読み込む
   間隔を変更するサンプリングタイミング変更手段を備え
   たことを特徴とするデジタルフィルタ装置。
2. 【請求項２】 上記サンプリングタイミング変更手段
   が、 一定周期のクロック信号を入力し、予め設定された比率
   で分周する複数の分周回路と、 該複数の分周回路にて分周された信号を選択的に入力
   し、自身が有する論理回路によって、周波数の変化する
   クロック信号を出力する分周回路切換部と、 を備え、 上記サンプリング手段が、上記分周回路切換部が出力す
   るクロック信号の立ち上がりタイミングにて上記デジタ
   ルデータを読み込むことを特徴とする請求項１記載のデ
   ジタルフィルタ装置。