JPH1065522A - 分周器用ｄｃ選別回路 - Google Patents
分周器用ｄｃ選別回路Info
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- JPH1065522A JPH1065522A JP8218782A JP21878296A JPH1065522A JP H1065522 A JPH1065522 A JP H1065522A JP 8218782 A JP8218782 A JP 8218782A JP 21878296 A JP21878296 A JP 21878296A JP H1065522 A JPH1065522 A JP H1065522A
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- JP
- Japan
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- frequency divider
- output
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- clock
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- 238000005070 sampling Methods 0.000 claims description 2
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3016—Delay or race condition test, e.g. race hazard test
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 被試験分周器の素子バラツキに依存せず、参
照分周器を用いない簡易な回路で高信頼度のＤＣ選別を
行う。 【解決手段】 発振器１の出力は、クロック発生回路２
に入力され、クロック発生回路２の一方の出力は、被試
験分周器３，フレーム発生回路４を通してＮＡＮＤ回路
５に入力され、その他方の出力は、直接ＮＡＮＤ回路５
に入力される。ＮＡＮＤ回路５の出力は、バイナリーカ
ウンター６によって計数され、その計数値は比較器７の
一方に入力される。比較器７の他方の入力には、スイッ
チ８によって予め設定された参照値が入力される。比較
器７は、それぞれの入力値を比較し、等しければＬ
（Ｈ）、等しくなければＨ（Ｌ）を出力する。このＤＣ
出力９は、ＤＣ選別用テスターに接続することによっ
て、被試験分周器の動作の良否を判定する。
照分周器を用いない簡易な回路で高信頼度のＤＣ選別を
行う。 【解決手段】 発振器１の出力は、クロック発生回路２
に入力され、クロック発生回路２の一方の出力は、被試
験分周器３，フレーム発生回路４を通してＮＡＮＤ回路
５に入力され、その他方の出力は、直接ＮＡＮＤ回路５
に入力される。ＮＡＮＤ回路５の出力は、バイナリーカ
ウンター６によって計数され、その計数値は比較器７の
一方に入力される。比較器７の他方の入力には、スイッ
チ８によって予め設定された参照値が入力される。比較
器７は、それぞれの入力値を比較し、等しければＬ
（Ｈ）、等しくなければＨ（Ｌ）を出力する。このＤＣ
出力９は、ＤＣ選別用テスターに接続することによっ
て、被試験分周器の動作の良否を判定する。
Description
【０００１】
【発明の属する技術分野】本発明は、選別用回路に関
し、特に分周器のＤＣ選別回路に関する。
し、特に分周器のＤＣ選別回路に関する。
【０００２】
【従来の技術】従来の分周器選別回路は図４に示すよう
に、発振器１の出力波形を、被試験分周器３と、被試験
分周器３と同一分周比を有する参照分周器１１とにそれ
ぞれ入力し、被試験分周器３の出力波形と、参照分周器
１１の出力波形を基にある一定時間のフレームを発生す
るフレーム発生回路４の出力とのＮＡＮＤをＮＡＮＤ回
路５でとり、バイナリーカウンター６によってフレーム
時間内の被試験分周器３の出力波形の個数を計数し、比
較器７に入力する。また、比較器７の他方の入力には、
被試験分周器３が正常動作したときにバイナリーカウン
ター６から出力されると予想されるデータをスイッチ８
によって設定している。
に、発振器１の出力波形を、被試験分周器３と、被試験
分周器３と同一分周比を有する参照分周器１１とにそれ
ぞれ入力し、被試験分周器３の出力波形と、参照分周器
１１の出力波形を基にある一定時間のフレームを発生す
るフレーム発生回路４の出力とのＮＡＮＤをＮＡＮＤ回
路５でとり、バイナリーカウンター６によってフレーム
時間内の被試験分周器３の出力波形の個数を計数し、比
較器７に入力する。また、比較器７の他方の入力には、
被試験分周器３が正常動作したときにバイナリーカウン
ター６から出力されると予想されるデータをスイッチ８
によって設定している。
【０００３】比較器７の出力は、被試験分周器３が正常
動作した場合、バイナリーカウンター６の出力とスイッ
チ８の出力が等しくなり、Ｌ（またはＨ）を示す。被試
験分周器３が正常動作しない場合は、比較器７の出力は
Ｈ（またはＬ）を示す。したがって被試験分周器３の動
作判定は、比較器７の出力状態で行う。
動作した場合、バイナリーカウンター６の出力とスイッ
チ８の出力が等しくなり、Ｌ（またはＨ）を示す。被試
験分周器３が正常動作しない場合は、比較器７の出力は
Ｈ（またはＬ）を示す。したがって被試験分周器３の動
作判定は、比較器７の出力状態で行う。
【０００４】
【発明が解決しようとする課題】しかしながら、図４に
示された従来の分周器選別回路は、第１の問題点とし
て、被試験分周器３の分周比が複数の場合、それぞれの
分周比を有する参照分周器１１を用意しなければならな
いという問題があった。
示された従来の分周器選別回路は、第１の問題点とし
て、被試験分周器３の分周比が複数の場合、それぞれの
分周比を有する参照分周器１１を用意しなければならな
いという問題があった。
【０００５】その理由は、従来の技術では同一分周比の
被試験分周器と参照分周器を必要としているためであ
る。
被試験分周器と参照分周器を必要としているためであ
る。
【０００６】また第２の問題点として、試験開始時の発
振器１の動作不安定やヒゲによって誤動作するという問
題があった。
振器１の動作不安定やヒゲによって誤動作するという問
題があった。
【０００７】その理由は、被試験分周器３と参照分周器
１１のそれぞれの入力に直接発振器が接続されているた
めである。
１１のそれぞれの入力に直接発振器が接続されているた
めである。
【０００８】また第３の問題点として、参照分周器１１
の出力波形と被試験分周器３の出力波形の立上り（立下
り）時間に遅延が生じた場合、誤動作するという問題が
あった。
の出力波形と被試験分周器３の出力波形の立上り（立下
り）時間に遅延が生じた場合、誤動作するという問題が
あった。
【０００９】その理由は、被試験分周器３の出力波形
と、参照分周器１１の出力を基に発生するフレームの波
形の立上り（立下り）が一致しないこと、ＮＡＮＤ回路
５の出力波形が乱れ、バイナリーカウンター６による計
数が正常に行われないためである。
と、参照分周器１１の出力を基に発生するフレームの波
形の立上り（立下り）が一致しないこと、ＮＡＮＤ回路
５の出力波形が乱れ、バイナリーカウンター６による計
数が正常に行われないためである。
【００１０】また第４の問題点として、参照分周器１１
の出力と被試験分周器３の出力との位相差により、バイ
ナリーカウンター６による計数値に±１の誤差があると
いう問題があった。
の出力と被試験分周器３の出力との位相差により、バイ
ナリーカウンター６による計数値に±１の誤差があると
いう問題があった。
【００１１】その理由は、従来の回路では計数値の±１
の誤差を無視して判定するためである。
の誤差を無視して判定するためである。
【００１２】本発明の目的は、被試験分周器の出力波形
の立上り（立下り）時間の遅延など、素子バラツキに依
存せず、参照分周器を用いない簡易な回路で高信頼度の
ＤＣ選別を行う分周器用ＤＣ選別回路を提供することに
ある。
の立上り（立下り）時間の遅延など、素子バラツキに依
存せず、参照分周器を用いない簡易な回路で高信頼度の
ＤＣ選別を行う分周器用ＤＣ選別回路を提供することに
ある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る分周器用ＤＣ選別回路は、フレーム発
生回路とバイナリーカウンターとを有し、被試験用分周
器の動作判定を行う分周器用ＤＣ選別回路であって、フ
レーム発生回路は、被試験分周器と直接接続され、分周
波形一周期内に含まれるクロック波形をサンプリングす
るためのフレームを発生するものであり、バイナリーカ
ウンターは、フレーム発生回路が発生したフレーム内に
含まれるクロック波形の数を計数するものである。
め、本発明に係る分周器用ＤＣ選別回路は、フレーム発
生回路とバイナリーカウンターとを有し、被試験用分周
器の動作判定を行う分周器用ＤＣ選別回路であって、フ
レーム発生回路は、被試験分周器と直接接続され、分周
波形一周期内に含まれるクロック波形をサンプリングす
るためのフレームを発生するものであり、バイナリーカ
ウンターは、フレーム発生回路が発生したフレーム内に
含まれるクロック波形の数を計数するものである。
【００１４】また定周期なパルスを発振出力する発振器
と被試験分周器との間にクロック発生回路を設置したも
のであり、クロック発生回路は、電源投入あるいはリセ
ット動作時より、遅延時間を持たせてクロックを発生す
るものである。
と被試験分周器との間にクロック発生回路を設置したも
のであり、クロック発生回路は、電源投入あるいはリセ
ット動作時より、遅延時間を持たせてクロックを発生す
るものである。
【００１５】また被試験分周器とフレーム発生回路との
間にインターフェィス回路を設置したものである。
間にインターフェィス回路を設置したものである。
【００１６】
【作用】被試験分周器の出力波形を基にフレームを発生
するため、同一特性を有する参照分周器が必要ない。そ
のため、被試験分周器の分周比が変わっても、新たに参
照分周器を用意しなくてよく、また被試験分周器の出力
波形と参照分周器の出力波形の位相差による計数値の±
１の誤差を生じない。
するため、同一特性を有する参照分周器が必要ない。そ
のため、被試験分周器の分周比が変わっても、新たに参
照分周器を用意しなくてよく、また被試験分周器の出力
波形と参照分周器の出力波形の位相差による計数値の±
１の誤差を生じない。
【００１７】さらに、被試験分周器とフレーム発生回路
が直列に接続されているため、被試験分周器の特性バラ
ツキによる出力波形の立上り（立下り）の遅延に依存せ
ず誤動作がない。
が直列に接続されているため、被試験分周器の特性バラ
ツキによる出力波形の立上り（立下り）の遅延に依存せ
ず誤動作がない。
【００１８】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００１９】（実施形態１）図１は本発明の実施形態１
を示す回路図である。図において、発振器１の出力は、
クロック発生回路２に入力され、クロック発生回路２の
出力の一方は、被試験分周器３，フレーム発生回路４を
通してＮＡＮＤ回路５に入力され、その出力の他方は、
直接ＮＡＮＤ回路５に入力されている。また発振器１の
出力は、フレーム発生回路４及びバイナリーカウンター
６にそれぞれ入力される。また、リセットスイッチＲの
出力は、クロック発生回路２，フレーム発生回路４及び
バイナリーカウンター６にそれぞれ入力される。
を示す回路図である。図において、発振器１の出力は、
クロック発生回路２に入力され、クロック発生回路２の
出力の一方は、被試験分周器３，フレーム発生回路４を
通してＮＡＮＤ回路５に入力され、その出力の他方は、
直接ＮＡＮＤ回路５に入力されている。また発振器１の
出力は、フレーム発生回路４及びバイナリーカウンター
６にそれぞれ入力される。また、リセットスイッチＲの
出力は、クロック発生回路２，フレーム発生回路４及び
バイナリーカウンター６にそれぞれ入力される。
【００２０】ＮＡＮＤ回路５の出力は、バイナリーカウ
ンター６によって計数され、その計数値は比較器７の一
方の入力に入力される。比較器７の他方の入力には、予
めスイッチ８により設定された参照値が入力される。
ンター６によって計数され、その計数値は比較器７の一
方の入力に入力される。比較器７の他方の入力には、予
めスイッチ８により設定された参照値が入力される。
【００２１】比較器７は、それぞれの入力値を比較し、
等しければＬ（Ｈ）、等しくなければＨ（Ｌ）を出力す
る。比較器７のＤＣ出力９は、ＤＣ選別用テスターに入
力する。被試験分周器の動作の良否は、ＤＣ出力９の出
力レベル（ＨまたはＬ）によって、判定，選別する。
等しければＬ（Ｈ）、等しくなければＨ（Ｌ）を出力す
る。比較器７のＤＣ出力９は、ＤＣ選別用テスターに入
力する。被試験分周器の動作の良否は、ＤＣ出力９の出
力レベル（ＨまたはＬ）によって、判定，選別する。
【００２２】次に、本発明の実施形態１の動作について
図１及び図２を参照して詳細に説明する。
図１及び図２を参照して詳細に説明する。
【００２３】図２の（ｄ）に示すクロック波形は、フリ
ップフロップ回路やインバータ回路を用いた遅延回路で
構成するクロック発生回路２に発振器１の出力を入力
し、電源投入時やリセット動作後の動作不安定状態やヒ
ゲ波形を除去した波形である。また、クロック発生回路
２によってクロック波形を整形している。
ップフロップ回路やインバータ回路を用いた遅延回路で
構成するクロック発生回路２に発振器１の出力を入力
し、電源投入時やリセット動作後の動作不安定状態やヒ
ゲ波形を除去した波形である。また、クロック発生回路
２によってクロック波形を整形している。
【００２４】次に図２の（ｄ）に示すクロック出力波形
は、被試験分周器３に入力され、分周波形である図２の
（ｅ）に示す分周器出力波形を出力する。図２の（ｅ）
に示す分周器出力波形は、フレーム発生回路４に入力さ
れ、図２の（ｆ）に示すフレーム出力波形を生成する。
は、被試験分周器３に入力され、分周波形である図２の
（ｅ）に示す分周器出力波形を出力する。図２の（ｅ）
に示す分周器出力波形は、フレーム発生回路４に入力さ
れ、図２の（ｆ）に示すフレーム出力波形を生成する。
【００２５】フレーム発生回路４は、フリップフロップ
回路などを用いて構成され、図２の（ｅ）に示す分周器
出力波形の一周期に相当するフレームを生成する。図２
の（ｆ）に示すフレーム出力波形は、ＮＡＮＤ回路５の
一方の入力端子に入力される。ＮＡＮＤ回路５の他方の
入力端子には、図２の（ｄ）に示すクロック出力波形が
直接入力される。
回路などを用いて構成され、図２の（ｅ）に示す分周器
出力波形の一周期に相当するフレームを生成する。図２
の（ｆ）に示すフレーム出力波形は、ＮＡＮＤ回路５の
一方の入力端子に入力される。ＮＡＮＤ回路５の他方の
入力端子には、図２の（ｄ）に示すクロック出力波形が
直接入力される。
【００２６】ＮＡＮＤ回路５の出力波形は、図２の
（ｇ）に示すバイナリーカウンター６の入力波形と同じ
であり、被試験分周器３の図２（ｅ）に示す分周器出力
波形の一周期に含まれるクロック波形を出力している。
図２の（ｇ）に示す波形は、バイナリーカウンター６に
よってクロック波形の数を計数し、バイナリーデータに
変換される。
（ｇ）に示すバイナリーカウンター６の入力波形と同じ
であり、被試験分周器３の図２（ｅ）に示す分周器出力
波形の一周期に含まれるクロック波形を出力している。
図２の（ｇ）に示す波形は、バイナリーカウンター６に
よってクロック波形の数を計数し、バイナリーデータに
変換される。
【００２７】バイナリーデータは、比較器７の一方の入
力端子に入力される。比較器７の他方の入力端子には、
スイッチ８によって設定されたバイナリーの参照値が入
力されている。
力端子に入力される。比較器７の他方の入力端子には、
スイッチ８によって設定されたバイナリーの参照値が入
力されている。
【００２８】比較器７は、入力されたバイナリーデータ
と参照値を比較し、等しい場合は、図２の（ｈ）に示す
比較器出力波形に示すように、Ｌレベル（比較器７によ
っては、Ｈレベル）を出力する。
と参照値を比較し、等しい場合は、図２の（ｈ）に示す
比較器出力波形に示すように、Ｌレベル（比較器７によ
っては、Ｈレベル）を出力する。
【００２９】また、被試験分周器３が正常動作しないと
きは、バイナリーカウンター６の出力値と参照値が異な
るため、比較器７の出力は、Ｈレベル（比較器７によっ
ては、Ｌレベル）を出力する。
きは、バイナリーカウンター６の出力値と参照値が異な
るため、比較器７の出力は、Ｈレベル（比較器７によっ
ては、Ｌレベル）を出力する。
【００３０】図２の（ｈ）に示す波形は、被試験分周器
３の動作状態をＤＣで出力するため、比較器７のＤＣ出
力９をＤＣテスターに入力することによって、被試験分
周器３の良否を判定し、ＤＣ選別を行うことができる。
３の動作状態をＤＣで出力するため、比較器７のＤＣ出
力９をＤＣテスターに入力することによって、被試験分
周器３の良否を判定し、ＤＣ選別を行うことができる。
【００３１】（実施形態２）次に、本発明の実施形態２
について図３を参照して詳細に説明する。図３は、本発
明の実施形態２を示す回路図である。
について図３を参照して詳細に説明する。図３は、本発
明の実施形態２を示す回路図である。
【００３２】実施形態２では、図１の被試験分周器３と
フレーム発生回路４の間にインターフェィス回路１０を
設け、被試験分周器３が、ＥＣＬレベル，ＴＴＬレベ
ル，Ｃ−ＭＯＳレベルのどのレベル出力に対しても、動
作可能としたものである。
フレーム発生回路４の間にインターフェィス回路１０を
設け、被試験分周器３が、ＥＣＬレベル，ＴＴＬレベ
ル，Ｃ−ＭＯＳレベルのどのレベル出力に対しても、動
作可能としたものである。
【００３３】インターフェィス回路１０は、Ｃ−ＭＯＳ
インバータに抵抗ＲとキャパシタＣを付加して構成して
いる。インターフェィス回路１０は、入力波形がＥＣＬ
レベル，ＴＴＬレベル，Ｃ−ＭＯＳレベルのいずれのレ
ベルでも、Ｃ−ＭＯＳレベルを出力することができ、図
３に示す回路は、被試験分周器３の以外をＣ−ＭＯＳ、
あるいはＴＴＬロジック回路で構成した場合、被試験分
周器３の出力レベルに依存せず、動作することができ
る。これにより、様々な回路構成の分周器を選別するこ
とができる。
インバータに抵抗ＲとキャパシタＣを付加して構成して
いる。インターフェィス回路１０は、入力波形がＥＣＬ
レベル，ＴＴＬレベル，Ｃ−ＭＯＳレベルのいずれのレ
ベルでも、Ｃ−ＭＯＳレベルを出力することができ、図
３に示す回路は、被試験分周器３の以外をＣ−ＭＯＳ、
あるいはＴＴＬロジック回路で構成した場合、被試験分
周器３の出力レベルに依存せず、動作することができ
る。これにより、様々な回路構成の分周器を選別するこ
とができる。
【００３４】
【発明の効果】以上説明したように本発明によれば、被
試験分周器の出力波形を基にフレームを発生するため、
参照値の設定をスイッチで行うだけで、様々な分周比を
有する分周器を選別できる。
試験分周器の出力波形を基にフレームを発生するため、
参照値の設定をスイッチで行うだけで、様々な分周比を
有する分周器を選別できる。
【００３５】また本発明によれば、電源投入あるいはリ
セット動作時より、遅延時間を持たせてクロックを発生
させるクロック発生回路を付加することにより、電源投
入時、あるいはリセット動作時に発生する発振器出力の
ヒゲによる誤動作を阻止して高信頼に選別することがで
きる。
セット動作時より、遅延時間を持たせてクロックを発生
させるクロック発生回路を付加することにより、電源投
入時、あるいはリセット動作時に発生する発振器出力の
ヒゲによる誤動作を阻止して高信頼に選別することがで
きる。
【００３６】さらに本発明によれば、フレーム発生回路
が被試験分周器の出力波形をクロック信号として常に立
上りエッジ（回路構成によっては立下りエッジ）によっ
てフレームを発生させるため、電源投入時、あるいはリ
セット動作時の被試験分周器の初期状態に依存せず、リ
セット機能を有さない分周器に対しても選別することが
できる。
が被試験分周器の出力波形をクロック信号として常に立
上りエッジ（回路構成によっては立下りエッジ）によっ
てフレームを発生させるため、電源投入時、あるいはリ
セット動作時の被試験分周器の初期状態に依存せず、リ
セット機能を有さない分周器に対しても選別することが
できる。
【図１】本発明の実施形態１を示す回路図である。
【図２】本発明の実施形態１の動作を示すタイムチャー
トである。
トである。
【図３】本発明の実施形態２を示す回路図である。
【図４】従来例を示す回路図である。
１ 発振器 ２ クロック発生回路 ３ 被試験分周器 ４ フレーム発生回路 ５ ＮＡＮＤ回路 ６ バイナリーカウンター ７ 比較器 ８ スイッチ ９ ＤＣ出力 １０ インターフェィス回路 １１ 参照分周器
Claims (3)
- 【請求項１】 フレーム発生回路とバイナリーカウンタ
ーとを有し、被試験用分周器の動作判定を行う分周器用
ＤＣ選別回路であって、 フレーム発生回路は、被試験分周器と直接接続され、分
周波形一周期内に含まれるクロック波形をサンプリング
するためのフレームを発生するものであり、 バイナリーカウンターは、フレーム発生回路が発生した
フレーム内に含まれるクロック波形の数を計数するもの
であることを特徴とする分周器用ＤＣ選別回路。 - 【請求項２】 定周期のパルスを発振出力する発振器と
被試験分周器との間にクロック発生回路を設置したもの
であり、 クロック発生回路は、電源投入あるいはリセット動作時
より、遅延時間を持たせてクロックを発生するものであ
ることを特徴とする請求項１に記載の分周器用ＤＣ選別
回路。 - 【請求項３】 被試験分周器とフレーム発生回路との間
にインターフェィス回路を設置したことを特徴とする請
求項１に記載の分周器用ＤＣ選別回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8218782A JP2998650B2 (ja) | 1996-08-20 | 1996-08-20 | 分周器用ｄｃ選別回路 |
| US08/915,115 US6008655A (en) | 1996-08-20 | 1997-08-20 | Frequency divider testing circuit clock-sampling window variable with divider output |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8218782A JP2998650B2 (ja) | 1996-08-20 | 1996-08-20 | 分周器用ｄｃ選別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065522A true JPH1065522A (ja) | 1998-03-06 |
| JP2998650B2 JP2998650B2 (ja) | 2000-01-11 |
Family
ID=16725300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8218782A Expired - Fee Related JP2998650B2 (ja) | 1996-08-20 | 1996-08-20 | 分周器用ｄｃ選別回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6008655A (ja) |
| JP (1) | JP2998650B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7362184B2 (en) * | 2006-02-28 | 2008-04-22 | International Business Machines Corporation | Frequency divider monitor of phase lock loop |
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