JPH09139086A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
- Publication number
- JPH09139086A JPH09139086A JP7296399A JP29639995A JPH09139086A JP H09139086 A JPH09139086 A JP H09139086A JP 7296399 A JP7296399 A JP 7296399A JP 29639995 A JP29639995 A JP 29639995A JP H09139086 A JPH09139086 A JP H09139086A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- write
- circuit
- gate
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 101000887307 Arabidopsis thaliana Short-chain dehydrogenase reductase ATA1 Proteins 0.000 description 1
- 101000713305 Homo sapiens Sodium-coupled neutral amino acid transporter 1 Proteins 0.000 description 1
- 101000640813 Homo sapiens Sodium-coupled neutral amino acid transporter 2 Proteins 0.000 description 1
- 102100036916 Sodium-coupled neutral amino acid transporter 1 Human genes 0.000 description 1
- 102100033774 Sodium-coupled neutral amino acid transporter 2 Human genes 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 データ線にプルアップ回路の電流が流れ込ま
ないようにする。 【解決手段】 各一端がプルアップ回路１１に接続され
たビット線ｂ１，ｂ２間に複数のメモリセル１４1 〜１
４m を接続してなる半導体メモリ回路において、ビット
線ｂ１，ｂ２の各他端とグランドとの間に列スイッチで
あるＥ‐ＦＥＴ１２，１３を接続し、列選択信号Ｙｎお
よび書き込み信号ＷＥを２入力とするＮＡＮＤゲート１
５と、このＮＡＮＤゲート１５の出力信号およびデータ
線Ｄ１を介して与えられるデータ信号ＤＡＴＡ１に基づ
いて第１の制御信号を出力し、Ｅ‐ＦＥＴ１２のゲート
に与えるＮＯＲゲート１６と、ＮＡＮＤゲート１５の出
力信号およびデータ線Ｄ２を介して与えられるデータ信
号ＤＡＴＡ２に基づいて第２の制御信号を出力し、Ｅ‐
ＦＥＴ１３のゲートに与えるＮＯＲゲート１７とを設け
る。
ないようにする。 【解決手段】 各一端がプルアップ回路１１に接続され
たビット線ｂ１，ｂ２間に複数のメモリセル１４1 〜１
４m を接続してなる半導体メモリ回路において、ビット
線ｂ１，ｂ２の各他端とグランドとの間に列スイッチで
あるＥ‐ＦＥＴ１２，１３を接続し、列選択信号Ｙｎお
よび書き込み信号ＷＥを２入力とするＮＡＮＤゲート１
５と、このＮＡＮＤゲート１５の出力信号およびデータ
線Ｄ１を介して与えられるデータ信号ＤＡＴＡ１に基づ
いて第１の制御信号を出力し、Ｅ‐ＦＥＴ１２のゲート
に与えるＮＯＲゲート１６と、ＮＡＮＤゲート１５の出
力信号およびデータ線Ｄ２を介して与えられるデータ信
号ＤＡＴＡ２に基づいて第２の制御信号を出力し、Ｅ‐
ＦＥＴ１３のゲートに与えるＮＯＲゲート１７とを設け
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ回路
に関し、特に半導体メモリ回路における書き込み回路に
関するものである。
に関し、特に半導体メモリ回路における書き込み回路に
関するものである。
【０００２】
【従来の技術】従来、この種の回路としては、文献「大
森正道編“超高速化合物半導体デバイス”培風館，ｐ３
０７〜ｐ３０８および図８．４１（ａ）」に開示される
ものが知られている。その回路構成を図４に示す。図４
において、ビット線ｂ１，ｂ２の各一端はプルアップ回
路４１に接続され、このビット線ｂ１，ｂ２の各他端と
とデータ線Ｄ１，Ｄ２との間には列スイッチ４２ａ，４
２ｂがそれぞれ接続されている。列スイッチ４２ａ，４
２ｂは、Ｙデコーダ（図示せず）から与えられる列選択
信号によって開閉する。また、ビット線ｂ１，ｂ２間に
は、“０”または“１”の情報を記憶する複数のメモリ
セル４３が接続されている。
森正道編“超高速化合物半導体デバイス”培風館，ｐ３
０７〜ｐ３０８および図８．４１（ａ）」に開示される
ものが知られている。その回路構成を図４に示す。図４
において、ビット線ｂ１，ｂ２の各一端はプルアップ回
路４１に接続され、このビット線ｂ１，ｂ２の各他端と
とデータ線Ｄ１，Ｄ２との間には列スイッチ４２ａ，４
２ｂがそれぞれ接続されている。列スイッチ４２ａ，４
２ｂは、Ｙデコーダ（図示せず）から与えられる列選択
信号によって開閉する。また、ビット線ｂ１，ｂ２間に
は、“０”または“１”の情報を記憶する複数のメモリ
セル４３が接続されている。
【０００３】プルアップ回路４１は、読み出し時にビッ
ト線ｂ１，ｂ２の電位が必要以上に低下しないようにす
るために設けられたものである。すなわち、ビット線ｂ
１，ｂ２の電位がある値以下に低下すると、読み出そう
とするメモリセル４３の情報が書き換わる、いわゆる読
み出し破壊が起こる。この読み出し破壊を防止するのが
プルアップ回路４１である。メモリセル４３は、一対の
インバータ回路によって双安定回路４４を構成し、各記
憶ノードＮ１，Ｎ２とビット線ｂ１，ｂ２との間にワー
ド線Ｗに各ゲートが接続された一対の転送用トランジス
タ４５，４６を接続した構成となっている。
ト線ｂ１，ｂ２の電位が必要以上に低下しないようにす
るために設けられたものである。すなわち、ビット線ｂ
１，ｂ２の電位がある値以下に低下すると、読み出そう
とするメモリセル４３の情報が書き換わる、いわゆる読
み出し破壊が起こる。この読み出し破壊を防止するのが
プルアップ回路４１である。メモリセル４３は、一対の
インバータ回路によって双安定回路４４を構成し、各記
憶ノードＮ１，Ｎ２とビット線ｂ１，ｂ２との間にワー
ド線Ｗに各ゲートが接続された一対の転送用トランジス
タ４５，４６を接続した構成となっている。
【０００４】上述した半導体メモリ回路において、メモ
リセル４３への情報の書き込みは次のようにして行われ
る。すなわち、Ｘアドレス信号を受けて、ある行(
Ｘi ) のワード線Ｗが高電位（以下、“Ｈ”レベルと称
する）になると、このワード線Ｗに接続された複数のメ
モリセル４３では、転送用トランジスタ４５，４６がオ
ン状態となってビット線ｂ１，ｂ２との電荷のやりとり
が自由になる。そして、Ｙアドレスを受けてある列( Ｙ
j ) の列スイッチ４２ａ，４２ｂがオン状態になると、
アドレス( Ｘi ，Ｙj ) のメモリセル４３のみが列スイ
ッチ４２ａ，４２ｂを介してデータ線Ｄ１，Ｄ２に繋が
る。
リセル４３への情報の書き込みは次のようにして行われ
る。すなわち、Ｘアドレス信号を受けて、ある行(
Ｘi ) のワード線Ｗが高電位（以下、“Ｈ”レベルと称
する）になると、このワード線Ｗに接続された複数のメ
モリセル４３では、転送用トランジスタ４５，４６がオ
ン状態となってビット線ｂ１，ｂ２との電荷のやりとり
が自由になる。そして、Ｙアドレスを受けてある列( Ｙ
j ) の列スイッチ４２ａ，４２ｂがオン状態になると、
アドレス( Ｘi ，Ｙj ) のメモリセル４３のみが列スイ
ッチ４２ａ，４２ｂを介してデータ線Ｄ１，Ｄ２に繋が
る。
【０００５】この状態において、例えばデータ線Ｄ１を
駆動する論理ゲート（図示せず）の出力が低電位（以
下、“Ｌ”レベルと称する）になると、ビット線ｂ１に
溜まっていた電荷は図に矢印で示すような経路で放電さ
れ、この間、ビット線ｂ１の電位は低下していく。これ
に連れて、メモリセル４３内の記憶ノードＮ１の電位も
降下し、あるしきい値レベルよりも下がると、メモリセ
ル４３内の双安定回路４４は強制的にＮ１側が“Ｌ”レ
ベル、Ｎ２側が“Ｈ”レベルという状態になる。こうし
て書き込みが完了し、ワード線Ｗの電位が“Ｌ”レベル
になり、列スイッチ４２ａ，４２がオフし、非選択状態
になる。
駆動する論理ゲート（図示せず）の出力が低電位（以
下、“Ｌ”レベルと称する）になると、ビット線ｂ１に
溜まっていた電荷は図に矢印で示すような経路で放電さ
れ、この間、ビット線ｂ１の電位は低下していく。これ
に連れて、メモリセル４３内の記憶ノードＮ１の電位も
降下し、あるしきい値レベルよりも下がると、メモリセ
ル４３内の双安定回路４４は強制的にＮ１側が“Ｌ”レ
ベル、Ｎ２側が“Ｈ”レベルという状態になる。こうし
て書き込みが完了し、ワード線Ｗの電位が“Ｌ”レベル
になり、列スイッチ４２ａ，４２がオフし、非選択状態
になる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記構
成の従来の半導体メモリ回路では、メモリセル４３に情
報を書き込むときに、下記のような問題点があった。 ある列の列スイッチ４２ａ，４２ｂが選択されたと
き、この列スイッチ４２ａ，４２ｂを通ってプルアップ
回路４１の電流がデータ線Ｄ１，Ｄ２に流れ込むため、
ビット線ｂ１，ｂ２の電位を十分に下げるためには、デ
ータ線Ｄ１，Ｄ２を駆動する論理ゲートのゲート幅を十
分に大きくし、出力インピーダンスを十分に小さくする
必要がある。ところが、論理ゲートのゲート幅を大きく
すると、消費電力の増大を招くことになる。 通常、データ線Ｄ１，Ｄ２は配線が長くなるので、配
線抵抗が大きくなる。そのために、データ線Ｄ１，Ｄ２
にプルアップ回路４１から大きな電流が流れ込むと、配
線抵抗による電圧降下によりビット線ｂ１，ｂ２の電位
が上昇する。その結果、読み出し動作の動作マージンが
小さくなってしまう。
成の従来の半導体メモリ回路では、メモリセル４３に情
報を書き込むときに、下記のような問題点があった。 ある列の列スイッチ４２ａ，４２ｂが選択されたと
き、この列スイッチ４２ａ，４２ｂを通ってプルアップ
回路４１の電流がデータ線Ｄ１，Ｄ２に流れ込むため、
ビット線ｂ１，ｂ２の電位を十分に下げるためには、デ
ータ線Ｄ１，Ｄ２を駆動する論理ゲートのゲート幅を十
分に大きくし、出力インピーダンスを十分に小さくする
必要がある。ところが、論理ゲートのゲート幅を大きく
すると、消費電力の増大を招くことになる。 通常、データ線Ｄ１，Ｄ２は配線が長くなるので、配
線抵抗が大きくなる。そのために、データ線Ｄ１，Ｄ２
にプルアップ回路４１から大きな電流が流れ込むと、配
線抵抗による電圧降下によりビット線ｂ１，ｂ２の電位
が上昇する。その結果、読み出し動作の動作マージンが
小さくなってしまう。
【０００７】
【課題を解決するための手段】本発明では、各一端がプ
ルアップ回路に接続された第１，第２のビット線間に複
数のメモリセルを接続してなる半導体メモリ回路におい
て、第１，第２のビット線の各他端とグランドとの間に
接続されかつ第１，第２の制御信号によって開閉する第
１，第２のスイッチング素子を設けるとともに、列選択
信号、書き込み信号およびデータ信号を入力とし、書き
込み信号により書き込みが許可されかつ列選択信号によ
り列選択がなされたとき、データ信号に基づいて上記第
１，第２の制御信号を出力する制御回路を設けた構成と
なつている。
ルアップ回路に接続された第１，第２のビット線間に複
数のメモリセルを接続してなる半導体メモリ回路におい
て、第１，第２のビット線の各他端とグランドとの間に
接続されかつ第１，第２の制御信号によって開閉する第
１，第２のスイッチング素子を設けるとともに、列選択
信号、書き込み信号およびデータ信号を入力とし、書き
込み信号により書き込みが許可されかつ列選択信号によ
り列選択がなされたとき、データ信号に基づいて上記第
１，第２の制御信号を出力する制御回路を設けた構成と
なつている。
【０００８】上記構成の半導体メモリ回路において、先
ず、列選択信号が“Ｌ”レベルのとき（列非選択のと
き）、または書き込み信号が“Ｌ”レベルのとき（書き
込みが許可されていないとき）、制御回路は第１，第２
のスイッチ素子を遮断状態にする第１，第２の制御信号
を出力する。次に、列選択信号が“Ｈ”レベル（列選
択）で、かつ書き込み信号が“Ｈ”レベルのとき（書き
込みが許可されたとき）、制御回路はデータ信号に基づ
いて一方が“Ｈ”レベル、他方が“Ｌ”レベルの第１，
第２の制御信号を出力する。これにより、第１，第２の
スイッチ素子の一方が導通状態に、他方が遮断状態にな
る。その結果、一方のビット線の電位が下がり、選択さ
れたワード線に接続されているメモリセルの一方のビッ
ト線側の電位が“Ｌ”レベルに書き換わる。このとき、
他方のビット線側の電位は“Ｈ”レベルに書き換わる。
ず、列選択信号が“Ｌ”レベルのとき（列非選択のと
き）、または書き込み信号が“Ｌ”レベルのとき（書き
込みが許可されていないとき）、制御回路は第１，第２
のスイッチ素子を遮断状態にする第１，第２の制御信号
を出力する。次に、列選択信号が“Ｈ”レベル（列選
択）で、かつ書き込み信号が“Ｈ”レベルのとき（書き
込みが許可されたとき）、制御回路はデータ信号に基づ
いて一方が“Ｈ”レベル、他方が“Ｌ”レベルの第１，
第２の制御信号を出力する。これにより、第１，第２の
スイッチ素子の一方が導通状態に、他方が遮断状態にな
る。その結果、一方のビット線の電位が下がり、選択さ
れたワード線に接続されているメモリセルの一方のビッ
ト線側の電位が“Ｌ”レベルに書き換わる。このとき、
他方のビット線側の電位は“Ｈ”レベルに書き換わる。
【０００９】また、本発明では、各一端がプルアップ回
路に接続された第１，第２のビット線間に複数のメモリ
セルを接続してなる半導体メモリ回路において、第１，
第２のビット線の各他端とグランドとの間に接続されか
つ第１，第２の制御信号によって開閉する第１，第２の
スイッチング素子を設けるとともに、書き込み信号およ
びデータ信号を入力とし、書き込み信号により書き込み
が許可されたときデータ信号に基づいて第１，第２の書
き込み制御信号を出力する書き込み制御回路と、列選択
信号および第１，第２の書き込み制御信号を入力とし、
列選択信号により列選択がなされたとき第１，第２の書
き込み制御信号に基づいて上記第１，第２の制御信号を
出力する制御回路とを設けた構成となっている。
路に接続された第１，第２のビット線間に複数のメモリ
セルを接続してなる半導体メモリ回路において、第１，
第２のビット線の各他端とグランドとの間に接続されか
つ第１，第２の制御信号によって開閉する第１，第２の
スイッチング素子を設けるとともに、書き込み信号およ
びデータ信号を入力とし、書き込み信号により書き込み
が許可されたときデータ信号に基づいて第１，第２の書
き込み制御信号を出力する書き込み制御回路と、列選択
信号および第１，第２の書き込み制御信号を入力とし、
列選択信号により列選択がなされたとき第１，第２の書
き込み制御信号に基づいて上記第１，第２の制御信号を
出力する制御回路とを設けた構成となっている。
【００１０】上記構成の他の半導体メモリ回路におい
て、列選択信号が“Ｌ”レベルのとき（列非選択のと
き）、制御回路は第１，第２のスイッチ素子を遮断状態
にする第１，第２の制御信号を出力する。また、書き込
み信号が“Ｌ”レベルのとき（書き込みが許可されてい
ないとき）、書き込み制御回路は、第１，第２のスイッ
チ素子を遮断状態にするための第１，第２の書き込み制
御信号を制御回路に対して出力する。次に、書き込み信
号が“Ｈ”レベルのとき（書き込みが許可されたと
き）、書き込み制御回路は、データ信号に基づいて一方
が“Ｈ”レベル、他方の“Ｌ”レベルの第１，第２の書
き込み制御信号を出力する。また、列選択信号が“Ｈ”
レベルのとき（列選択のとき）、制御回路は第１，第２
の書き込み制御信号に基づいて一方が“Ｈ”レベル、他
方の“Ｌ”レベルの第１，第２の制御信号を出力する。
これにより、第１，第２のスイッチ素子の一方が導通状
態に、他方が遮断状態になる。その結果、一方のビット
線の電位が下がり、選択されたワード線に接続されてい
るメモリセルの一方のビット線側の電位が“Ｌ”レベル
に書き換わる。このとき、他方のビット線側の電位は
“Ｈ”レベルに書き換わる。
て、列選択信号が“Ｌ”レベルのとき（列非選択のと
き）、制御回路は第１，第２のスイッチ素子を遮断状態
にする第１，第２の制御信号を出力する。また、書き込
み信号が“Ｌ”レベルのとき（書き込みが許可されてい
ないとき）、書き込み制御回路は、第１，第２のスイッ
チ素子を遮断状態にするための第１，第２の書き込み制
御信号を制御回路に対して出力する。次に、書き込み信
号が“Ｈ”レベルのとき（書き込みが許可されたと
き）、書き込み制御回路は、データ信号に基づいて一方
が“Ｈ”レベル、他方の“Ｌ”レベルの第１，第２の書
き込み制御信号を出力する。また、列選択信号が“Ｈ”
レベルのとき（列選択のとき）、制御回路は第１，第２
の書き込み制御信号に基づいて一方が“Ｈ”レベル、他
方の“Ｌ”レベルの第１，第２の制御信号を出力する。
これにより、第１，第２のスイッチ素子の一方が導通状
態に、他方が遮断状態になる。その結果、一方のビット
線の電位が下がり、選択されたワード線に接続されてい
るメモリセルの一方のビット線側の電位が“Ｌ”レベル
に書き換わる。このとき、他方のビット線側の電位は
“Ｈ”レベルに書き換わる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。図１は、本発明の
第１の実施形態を示すブロック図であり、列が複数個あ
るうちのｎ列のみの構成を示している。図１において、
読み出し破壊を防止するためにプルアップ回路１１が設
けられており、このプルアップ回路１１にはビット線ｂ
１，ｂ２の各一端が接続されている。
て図面を参照しつつ詳細に説明する。図１は、本発明の
第１の実施形態を示すブロック図であり、列が複数個あ
るうちのｎ列のみの構成を示している。図１において、
読み出し破壊を防止するためにプルアップ回路１１が設
けられており、このプルアップ回路１１にはビット線ｂ
１，ｂ２の各一端が接続されている。
【００１２】ビット線ｂ１，ｂ２の各他端には、スイッ
チング素子であるエンハンスメント型電界効果トランジ
スタ（以下、Ｅ‐ＦＥＴと称する）１２，１３の各ドレ
インが接続されている。Ｅ‐ＦＥＴ１２，１３の各ソー
スはグランドに接続されている。また、ビット線ｂ１，
ｂ２間には、ｍ個のメモリセル１４1 〜１４m が接続さ
れている。この１列ｍ個のメモリセル１４1 〜１４
m は、ｍ本のワード線Ｗ１〜Ｗｍに行単位で接続されて
いる。
チング素子であるエンハンスメント型電界効果トランジ
スタ（以下、Ｅ‐ＦＥＴと称する）１２，１３の各ドレ
インが接続されている。Ｅ‐ＦＥＴ１２，１３の各ソー
スはグランドに接続されている。また、ビット線ｂ１，
ｂ２間には、ｍ個のメモリセル１４1 〜１４m が接続さ
れている。この１列ｍ個のメモリセル１４1 〜１４
m は、ｍ本のワード線Ｗ１〜Ｗｍに行単位で接続されて
いる。
【００１３】ＮＡＮＤゲート１５は、Ｙデコーダ（図示
せず）から出力される列選択信号Ｙｎおよび書き込み信
号ＷＥを２入力としている。このＮＡＮＤゲート１５の
出力は、ＮＯＲゲート１６，１７の各一方の入力とな
る。ＮＯＲゲート１６はデータ線Ｄ１を介して入力され
るデータ信号ＤＡＴＡ１を他方の入力とし、ＮＯＲゲー
ト１７はデータ線Ｄ２を介して入力されるデータ信号Ｄ
ＡＴＡ２を他方の入力としている。なお、データ信号Ｄ
ＡＴＡ１，ＤＡＴＡ２は、互いに逆極性の関係にある。
せず）から出力される列選択信号Ｙｎおよび書き込み信
号ＷＥを２入力としている。このＮＡＮＤゲート１５の
出力は、ＮＯＲゲート１６，１７の各一方の入力とな
る。ＮＯＲゲート１６はデータ線Ｄ１を介して入力され
るデータ信号ＤＡＴＡ１を他方の入力とし、ＮＯＲゲー
ト１７はデータ線Ｄ２を介して入力されるデータ信号Ｄ
ＡＴＡ２を他方の入力としている。なお、データ信号Ｄ
ＡＴＡ１，ＤＡＴＡ２は、互いに逆極性の関係にある。
【００１４】ＮＯＲゲート１６の出力は、第１の制御信
号としてＥ‐ＦＥＴ１２のゲートに与えられる。また、
ＮＯＲゲート１７の出力は、第２の制御信号としてＥ‐
ＦＥＴ１３のゲートに与えられる。上述したＮＡＮＤゲ
ート１５およびＮＯＲゲート１６，１７の各論理ゲート
により、Ｅ‐ＦＥＴ１２，１３の各ゲートに第１，第２
の制御信号を与える制御回路１Ａが構成されている。こ
の制御回路１Ａは、複数個ある列の各々に対して設けら
れるものである。
号としてＥ‐ＦＥＴ１２のゲートに与えられる。また、
ＮＯＲゲート１７の出力は、第２の制御信号としてＥ‐
ＦＥＴ１３のゲートに与えられる。上述したＮＡＮＤゲ
ート１５およびＮＯＲゲート１６，１７の各論理ゲート
により、Ｅ‐ＦＥＴ１２，１３の各ゲートに第１，第２
の制御信号を与える制御回路１Ａが構成されている。こ
の制御回路１Ａは、複数個ある列の各々に対して設けら
れるものである。
【００１５】上記構成の第１の実施形態に係る半導体メ
モリ回路において、先ず、Ｙデコーダから出力される列
選択信号Ｙｎが“Ｌ”レベル、即ちｎ列が非選択のと
き、または書き込み信号ＷＥが“Ｌ”レベル、即ちメモ
リセルへの書き込みが許可されていないとき、ＮＡＮＤ
ゲート１５の出力は“Ｈ”レベルになる。これにより、
ＮＯＲゲート１６，１７の各出力は共に“Ｌ”レベルに
なるので、Ｅ‐ＦＥＴ１２，１３のドレイン・ソース間
は共に遮断状態になる。このとき、メモリセル１４1 〜
１４m の状態は保持される。
モリ回路において、先ず、Ｙデコーダから出力される列
選択信号Ｙｎが“Ｌ”レベル、即ちｎ列が非選択のと
き、または書き込み信号ＷＥが“Ｌ”レベル、即ちメモ
リセルへの書き込みが許可されていないとき、ＮＡＮＤ
ゲート１５の出力は“Ｈ”レベルになる。これにより、
ＮＯＲゲート１６，１７の各出力は共に“Ｌ”レベルに
なるので、Ｅ‐ＦＥＴ１２，１３のドレイン・ソース間
は共に遮断状態になる。このとき、メモリセル１４1 〜
１４m の状態は保持される。
【００１６】次に、列選択信号Ｙｎが“Ｈ”レベルでか
つ書き込み信号ＷＥが“Ｈ”レベルのとき、ＮＡＮＤゲ
ート１５の出力は“Ｌ”レベルになる。ここで、データ
信号ＤＡＴＡ１が“Ｌ”レベルで、データ信号ＤＡＴＡ
２が“Ｈ”レベルのとき、ＮＯＲゲート１６の出力が
“Ｈ”レベル、ＮＯＲゲート１７の出力が“Ｌ”レベル
になり、Ｅ‐ＦＥＴ１２のドレイン・ソース間が導通状
態、Ｅ‐ＦＥＴ１３のドレイン・ソース間が遮断状態に
なる。
つ書き込み信号ＷＥが“Ｈ”レベルのとき、ＮＡＮＤゲ
ート１５の出力は“Ｌ”レベルになる。ここで、データ
信号ＤＡＴＡ１が“Ｌ”レベルで、データ信号ＤＡＴＡ
２が“Ｈ”レベルのとき、ＮＯＲゲート１６の出力が
“Ｈ”レベル、ＮＯＲゲート１７の出力が“Ｌ”レベル
になり、Ｅ‐ＦＥＴ１２のドレイン・ソース間が導通状
態、Ｅ‐ＦＥＴ１３のドレイン・ソース間が遮断状態に
なる。
【００１７】このため、ビット線ｂ１の電位が下がり、
選択されたｉ（ｉ＝１，２，……，ｍ）行のワード線Ｗ
ｉに接続されているメモリセル１４i のビット線ｂ１側
の電位が“Ｌ”レベルに書き換わる。このとき、メモリ
セル１４i のビット線ｂ２側の電位は“Ｈ”レベルに書
き換わる。また、データ信号ＤＡＴＡ１が“Ｈ”レベル
で、データ信号ＤＡＴＡ２が“Ｌ”レベルのときには、
Ｅ‐ＦＥＴ１３のドレイン・ソース間が導通状態にな
り、メモリセル１４i のビット線ｂ２側の電位が“Ｌ”
レベルに書き換わる。
選択されたｉ（ｉ＝１，２，……，ｍ）行のワード線Ｗ
ｉに接続されているメモリセル１４i のビット線ｂ１側
の電位が“Ｌ”レベルに書き換わる。このとき、メモリ
セル１４i のビット線ｂ２側の電位は“Ｈ”レベルに書
き換わる。また、データ信号ＤＡＴＡ１が“Ｈ”レベル
で、データ信号ＤＡＴＡ２が“Ｌ”レベルのときには、
Ｅ‐ＦＥＴ１３のドレイン・ソース間が導通状態にな
り、メモリセル１４i のビット線ｂ２側の電位が“Ｌ”
レベルに書き換わる。
【００１８】上述したように、第１の実施形態に係る半
導体メモリ回路においては、列スイッチであるＥ‐ＦＥ
Ｔ１２，１３のソースを直接グランドに接続し、そのゲ
ートに対してデータ信号ＤＡＴＡ１，ＤＡＴＡ２をＮＯ
Ｒゲート１６，１７を介して与えるようにしたので、デ
ータ線Ｄ１，Ｄ２にプルアップ回路１１の電流が流れ込
まなくなり、データ線Ｄ１，Ｄ２を駆動する論理ゲート
のゲート幅を小さく設計できるとともに、配線抵抗によ
るビット線ｂ１，ｂ２の電位の上昇もなく、ビット線の
電位をメモリセルの状態を書き換えるのに十分低い電位
にすることができる。なお、グランド配線は、通常、配
線抵抗が十分低くなるように、他の配線よりも十分太く
設計されている。
導体メモリ回路においては、列スイッチであるＥ‐ＦＥ
Ｔ１２，１３のソースを直接グランドに接続し、そのゲ
ートに対してデータ信号ＤＡＴＡ１，ＤＡＴＡ２をＮＯ
Ｒゲート１６，１７を介して与えるようにしたので、デ
ータ線Ｄ１，Ｄ２にプルアップ回路１１の電流が流れ込
まなくなり、データ線Ｄ１，Ｄ２を駆動する論理ゲート
のゲート幅を小さく設計できるとともに、配線抵抗によ
るビット線ｂ１，ｂ２の電位の上昇もなく、ビット線の
電位をメモリセルの状態を書き換えるのに十分低い電位
にすることができる。なお、グランド配線は、通常、配
線抵抗が十分低くなるように、他の配線よりも十分太く
設計されている。
【００１９】図２は、本発明の第２の実施形態を示すブ
ロック図であり、図中、図１と同等部分には同一符号を
付して示している。この第２の実施形態では、第１の実
施形態の構成にインバータ１８を新たに追加し、データ
線Ｄから与えられるデータ信号ＤＡＴＡを直接ＮＯＲゲ
ート１６の他入力とするとともに、インバータ１８で反
転してＮＯＲゲート１７の他入力とした構成となってい
る。すなわち、第１の実施形態では２本のデータ線Ｄ
１，Ｄ２を用いて回路を構成していたのに対し、第２の
実施形態では、１本のデータ線Ｄだけで回路を構成して
いる。そして、ＮＡＮＤゲート１５、ＮＯＲゲート１
６，１７およびインバータ１８により、Ｅ‐ＦＥＴ１
２，１３の各ゲートに第１，第２の制御信号を与える制
御回路１Ｂが構成されている。その他の構成は、第１の
実施形態の構成と同様である。
ロック図であり、図中、図１と同等部分には同一符号を
付して示している。この第２の実施形態では、第１の実
施形態の構成にインバータ１８を新たに追加し、データ
線Ｄから与えられるデータ信号ＤＡＴＡを直接ＮＯＲゲ
ート１６の他入力とするとともに、インバータ１８で反
転してＮＯＲゲート１７の他入力とした構成となってい
る。すなわち、第１の実施形態では２本のデータ線Ｄ
１，Ｄ２を用いて回路を構成していたのに対し、第２の
実施形態では、１本のデータ線Ｄだけで回路を構成して
いる。そして、ＮＡＮＤゲート１５、ＮＯＲゲート１
６，１７およびインバータ１８により、Ｅ‐ＦＥＴ１
２，１３の各ゲートに第１，第２の制御信号を与える制
御回路１Ｂが構成されている。その他の構成は、第１の
実施形態の構成と同様である。
【００２０】上記構成の第２の実施形態に係る半導体メ
モリ回路において、先ず、Ｙデコーダから出力される列
選択信号Ｙｎが“Ｌ”レベル、即ちｎ列が非選択のと
き、または書き込み信号ＷＥが“Ｌ”レベル、即ちメモ
リセルへの書き込みが許可されていないとき、ＮＡＮＤ
ゲート１５の出力は“Ｈ”レベルになる。これにより、
ＮＯＲゲート１６，１７の各出力は共に“Ｌ”レベルに
なるので、Ｅ‐ＦＥＴ１２，１３のドレイン・ソース間
は共に遮断状態になる。このとき、メモリセル１４1 〜
１４m の状態は保持される。
モリ回路において、先ず、Ｙデコーダから出力される列
選択信号Ｙｎが“Ｌ”レベル、即ちｎ列が非選択のと
き、または書き込み信号ＷＥが“Ｌ”レベル、即ちメモ
リセルへの書き込みが許可されていないとき、ＮＡＮＤ
ゲート１５の出力は“Ｈ”レベルになる。これにより、
ＮＯＲゲート１６，１７の各出力は共に“Ｌ”レベルに
なるので、Ｅ‐ＦＥＴ１２，１３のドレイン・ソース間
は共に遮断状態になる。このとき、メモリセル１４1 〜
１４m の状態は保持される。
【００２１】次に、列選択信号Ｙｎが“Ｈ”レベルでか
つ書き込み信号ＷＥが“Ｈ”レベルのとき、ＮＡＮＤゲ
ート１５の出力は“Ｌ”レベルになる。ここで、データ
信号ＤＡＴＡが“Ｌ”レベルのとき、インバータ１８の
出力が“Ｈ”レベルになるため、ＮＯＲゲート１６の出
力が“Ｈ”レベル、ＮＯＲゲート１７の出力が“Ｌ”レ
ベルになり、Ｅ‐ＦＥＴ１２のドレイン・ソース間が導
通状態、Ｅ‐ＦＥＴ１３のドレイン・ソース間が遮断状
態になる。
つ書き込み信号ＷＥが“Ｈ”レベルのとき、ＮＡＮＤゲ
ート１５の出力は“Ｌ”レベルになる。ここで、データ
信号ＤＡＴＡが“Ｌ”レベルのとき、インバータ１８の
出力が“Ｈ”レベルになるため、ＮＯＲゲート１６の出
力が“Ｈ”レベル、ＮＯＲゲート１７の出力が“Ｌ”レ
ベルになり、Ｅ‐ＦＥＴ１２のドレイン・ソース間が導
通状態、Ｅ‐ＦＥＴ１３のドレイン・ソース間が遮断状
態になる。
【００２２】このため、ビット線ｂ１の電位が下がり、
選択されたｉ（ｉ＝１，２，……，ｍ）行のワード線Ｗ
ｉに接続されているメモリセル１４i のビット線ｂ１側
の電位が“Ｌ”レベルに書き換わる。このとき、メモリ
セル１４i のビット線ｂ２側の電位は“Ｈ”レベルに書
き換わる。また、データ信号ＤＡＴＡが“Ｈ”レベルの
ときには、インバータ１８の出力が“Ｌ”レベルになる
ため、Ｅ‐ＦＥＴ１３のドレイン・ソース間が導通状態
になり、メモリセル１４i のビット線ｂ２側の電位が
“Ｌ”レベルに書き換わる。
選択されたｉ（ｉ＝１，２，……，ｍ）行のワード線Ｗ
ｉに接続されているメモリセル１４i のビット線ｂ１側
の電位が“Ｌ”レベルに書き換わる。このとき、メモリ
セル１４i のビット線ｂ２側の電位は“Ｈ”レベルに書
き換わる。また、データ信号ＤＡＴＡが“Ｈ”レベルの
ときには、インバータ１８の出力が“Ｌ”レベルになる
ため、Ｅ‐ＦＥＴ１３のドレイン・ソース間が導通状態
になり、メモリセル１４i のビット線ｂ２側の電位が
“Ｌ”レベルに書き換わる。
【００２３】すなわち、インバータ１８の出力は、第１
の実施形態におけるデータ信号ＤＡＴＡ２と同じ作用を
なす。したがって、第２の実施形態に係る半導体メモリ
回路は、第１の実施形態に係る半導体メモリ回路と同様
に動作する。これにより、第２の実施形態に係る半導体
メモリ回路においては、第１の実施形態の場合と同様の
効果を奏することに加え、データ線を１本にしたこと
で、長い配線とこれを駆動する消費電力が大きな論理ゲ
ートの数を削減できるため、レイアウト面積を縮小でき
るとともに、消費電力を低減できる。
の実施形態におけるデータ信号ＤＡＴＡ２と同じ作用を
なす。したがって、第２の実施形態に係る半導体メモリ
回路は、第１の実施形態に係る半導体メモリ回路と同様
に動作する。これにより、第２の実施形態に係る半導体
メモリ回路においては、第１の実施形態の場合と同様の
効果を奏することに加え、データ線を１本にしたこと
で、長い配線とこれを駆動する消費電力が大きな論理ゲ
ートの数を削減できるため、レイアウト面積を縮小でき
るとともに、消費電力を低減できる。
【００２４】なお、インバータ１８を追加した分だけ回
路の消費電力は増加するものの、インバータ１８を駆動
する配線長は短いので、その駆動による消費電力は微々
たるものである。したがって、データ線１本分の配線容
量が無くなった分の消費電力を低減できる方が遙かに効
果が大である。
路の消費電力は増加するものの、インバータ１８を駆動
する配線長は短いので、その駆動による消費電力は微々
たるものである。したがって、データ線１本分の配線容
量が無くなった分の消費電力を低減できる方が遙かに効
果が大である。
【００２５】以上説明した第１，第２の実施形態におい
ては、ＮＯＲゲート、ＮＡＮＤゲートおよびインバータ
を使って第１，第２の制御信号を出力する制御回路１
Ａ，１Ｂを構成したが、ＯＲゲートやＡＮＤゲートなど
の他の論理ゲートを使って構成することも可能である。
また、複数種類の論理ゲートを組み合わせなくても、一
種類の論理ゲート、例えばＮＯＲゲートだけを使って構
成しても良い。要は、制御回路１Ａ，１Ｂとして、列選
択信号Ｙｎ、書き込み信号ＷＥおよびデータ信号ＤＡＴ
Ａを入力とし、書き込み信号ＷＥにより書き込みが許可
されかつ列選択信号Ｙｎにより列選択がなされたとき、
データ信号に基づいて第１，第２の制御信号を出力し得
る構成のものであれば良い。
ては、ＮＯＲゲート、ＮＡＮＤゲートおよびインバータ
を使って第１，第２の制御信号を出力する制御回路１
Ａ，１Ｂを構成したが、ＯＲゲートやＡＮＤゲートなど
の他の論理ゲートを使って構成することも可能である。
また、複数種類の論理ゲートを組み合わせなくても、一
種類の論理ゲート、例えばＮＯＲゲートだけを使って構
成しても良い。要は、制御回路１Ａ，１Ｂとして、列選
択信号Ｙｎ、書き込み信号ＷＥおよびデータ信号ＤＡＴ
Ａを入力とし、書き込み信号ＷＥにより書き込みが許可
されかつ列選択信号Ｙｎにより列選択がなされたとき、
データ信号に基づいて第１，第２の制御信号を出力し得
る構成のものであれば良い。
【００２６】図３は、本発明の第３の実施形態を示すブ
ロック図であり、図中、図１と同等部分には同一符号を
付して示している。図３において、Ｙデコーダ（図示せ
ず）から供給される列選択信号Ｙｎの論理反転された列
選択信号Ｙｎｂは、直接にＮＯＲゲート１６，１７の各
一方の入力となっている。一方、データ信号ＤＡＴＡ
は、インバータ１９で反転されてＮＡＮＤゲート２０の
一方の入力になるとともに、直接にＮＡＮＤゲート２１
の一方の入力になっている。また、書き込み信号ＷＥは
ＮＡＮＤゲート２０，２１の各他方の入力となってい
る。
ロック図であり、図中、図１と同等部分には同一符号を
付して示している。図３において、Ｙデコーダ（図示せ
ず）から供給される列選択信号Ｙｎの論理反転された列
選択信号Ｙｎｂは、直接にＮＯＲゲート１６，１７の各
一方の入力となっている。一方、データ信号ＤＡＴＡ
は、インバータ１９で反転されてＮＡＮＤゲート２０の
一方の入力になるとともに、直接にＮＡＮＤゲート２１
の一方の入力になっている。また、書き込み信号ＷＥは
ＮＡＮＤゲート２０，２１の各他方の入力となってい
る。
【００２７】ＮＡＮＤゲート２０，２１の各出力は、第
１，第２の書き込み制御信号として書き込み制御線Ｃ
１，Ｃ２を介してＮＯＲゲート１６，１７の各他方の入
力となる。その他の構成は、第１の実施形態の構成と同
様である。上述したＮＯＲゲート１６，１７の各論理ゲ
ートにより、Ｅ‐ＦＥＴ１２，１３の各ゲートに第１，
第２の制御信号を与える制御回路１Ｃが構成され、また
インバータ１９およびＮＡＮＤゲート２０，２１の各論
理により、制御回路１Ｃに第１，第２の書き込み制御信
号を与える書き込み制御回路２が構成されている。
１，第２の書き込み制御信号として書き込み制御線Ｃ
１，Ｃ２を介してＮＯＲゲート１６，１７の各他方の入
力となる。その他の構成は、第１の実施形態の構成と同
様である。上述したＮＯＲゲート１６，１７の各論理ゲ
ートにより、Ｅ‐ＦＥＴ１２，１３の各ゲートに第１，
第２の制御信号を与える制御回路１Ｃが構成され、また
インバータ１９およびＮＡＮＤゲート２０，２１の各論
理により、制御回路１Ｃに第１，第２の書き込み制御信
号を与える書き込み制御回路２が構成されている。
【００２８】ここで、第１，第２の制御信号を出力する
制御回路１Ｃは、複数個の列の各々に対して１個ずつ設
けられるものである。これに対し、第１，第２の書き込
み制御信号を出力する書き込み制御回路２は、メモリ全
体に対して１個だけ設けられるものである。したがっ
て、書き込み制御回路２から出力される第１，第２の書
き込み制御信号は、書き込み制御線Ｃ１，Ｃ２を介して
各列の制御回路１Ｃに共通に与えられることになる。
制御回路１Ｃは、複数個の列の各々に対して１個ずつ設
けられるものである。これに対し、第１，第２の書き込
み制御信号を出力する書き込み制御回路２は、メモリ全
体に対して１個だけ設けられるものである。したがっ
て、書き込み制御回路２から出力される第１，第２の書
き込み制御信号は、書き込み制御線Ｃ１，Ｃ２を介して
各列の制御回路１Ｃに共通に与えられることになる。
【００２９】上記構成の第３の実施形態に係る半導体メ
モリ回路において、先ず、Ｙデコーダから出力される列
選択信号Ｙｎの論理反転された列選択信号Ｙｎｂが
“Ｈ”レベル（列非選択）のとき、ＮＯＲゲート１６，
１７の各出力は共に“Ｌ”レベルになる。また、書き込
み信号ＷＥが“Ｌ”レベルのとき、ＮＡＮＤゲート２
０，２１の各出力は共に“Ｈ”レベルになり、ＮＯＲゲ
ート１６，１７の各出力は共に“Ｌ”レベルになる。す
なわち、この２つの場合には、Ｅ‐ＦＥＴ１２，１３の
ドレイン・ソース間は遮断状態になり、メモリセル１４
1 〜１４m の状態は保持される。
モリ回路において、先ず、Ｙデコーダから出力される列
選択信号Ｙｎの論理反転された列選択信号Ｙｎｂが
“Ｈ”レベル（列非選択）のとき、ＮＯＲゲート１６，
１７の各出力は共に“Ｌ”レベルになる。また、書き込
み信号ＷＥが“Ｌ”レベルのとき、ＮＡＮＤゲート２
０，２１の各出力は共に“Ｈ”レベルになり、ＮＯＲゲ
ート１６，１７の各出力は共に“Ｌ”レベルになる。す
なわち、この２つの場合には、Ｅ‐ＦＥＴ１２，１３の
ドレイン・ソース間は遮断状態になり、メモリセル１４
1 〜１４m の状態は保持される。
【００３０】次に、Ｙデコーダから出力される列選択信
号Ｙｎの論理反転された列選択信号Ｙｎｂが“Ｌ”レベ
ル（列選択）で、かつ、書き込み信号ＷＥが“Ｈ”レベ
ルのとき、ＮＯＲゲート１６，１７の出力はデータ信号
ＤＡＴＡによって決まる。すなわち、データ信号ＤＡＴ
Ａが“Ｌ”レベルのとき、インバータ１９の出力が
“Ｈ”レベルとなることから、ＮＡＮＤゲート２０の出
力は“Ｌ”レベルとなり、ＮＯＲゲート１６の出力は
“Ｈ”レベルになる。一方、ＮＡＮＤゲート２１の出力
は“Ｈ”レベルとなり、ＮＯＲゲート１７は“Ｌ”レベ
ルになる。このとき、Ｅ‐ＦＥＴ１２のドレイン・ソー
ス間は導通状態に、Ｅ‐ＦＥＴ１３のドレイン・ソース
間は遮断状態になる。
号Ｙｎの論理反転された列選択信号Ｙｎｂが“Ｌ”レベ
ル（列選択）で、かつ、書き込み信号ＷＥが“Ｈ”レベ
ルのとき、ＮＯＲゲート１６，１７の出力はデータ信号
ＤＡＴＡによって決まる。すなわち、データ信号ＤＡＴ
Ａが“Ｌ”レベルのとき、インバータ１９の出力が
“Ｈ”レベルとなることから、ＮＡＮＤゲート２０の出
力は“Ｌ”レベルとなり、ＮＯＲゲート１６の出力は
“Ｈ”レベルになる。一方、ＮＡＮＤゲート２１の出力
は“Ｈ”レベルとなり、ＮＯＲゲート１７は“Ｌ”レベ
ルになる。このとき、Ｅ‐ＦＥＴ１２のドレイン・ソー
ス間は導通状態に、Ｅ‐ＦＥＴ１３のドレイン・ソース
間は遮断状態になる。
【００３１】また、データ信号ＤＡＴＡが“Ｈ”レベル
のときには、インバータ１９の出力が“Ｌ”レベルとな
ることから、ＮＡＮＤゲート２０の出力は“Ｈ”レベル
となり、ＮＯＲゲート１６の出力は“Ｌ”レベルにな
る。一方、ＮＡＮＤゲート２１の出力は“Ｌ”レベルと
なり、ＮＯＲゲート１７は“Ｈ”レベルになる。このと
き、Ｅ‐ＦＥＴ１２のドレイン・ソース間は遮断状態
に、Ｅ‐ＦＥＴ１３のドレイン・ソース間は導通状態に
なる。これ以降の動作は、第１の実施形態の場合と同様
である。
のときには、インバータ１９の出力が“Ｌ”レベルとな
ることから、ＮＡＮＤゲート２０の出力は“Ｈ”レベル
となり、ＮＯＲゲート１６の出力は“Ｌ”レベルにな
る。一方、ＮＡＮＤゲート２１の出力は“Ｌ”レベルと
なり、ＮＯＲゲート１７は“Ｈ”レベルになる。このと
き、Ｅ‐ＦＥＴ１２のドレイン・ソース間は遮断状態
に、Ｅ‐ＦＥＴ１３のドレイン・ソース間は導通状態に
なる。これ以降の動作は、第１の実施形態の場合と同様
である。
【００３２】上述したように、第３の実施形態に係る半
導体メモリ回路においては、第１の実施形態の場合と同
様の効果を奏することに加え、第１の実施形態では各列
ごとに設けていたＮＡＮＤゲート１５（図１を参照）を
なくす一方、メモリ全体に対して書き込み制御回路２を
１個設け、この書き込み制御回路２で書き込み信号ＷＥ
をデータ信号ＤＡＴＡと論理演算して各列ごとに設けら
れた制御回路１ＣのＮＯＲゲート１６，１７に入力する
ようにしたので、削減できたＮＯＲゲートの駆動に要す
る分だけ消費電力を低減できる。
導体メモリ回路においては、第１の実施形態の場合と同
様の効果を奏することに加え、第１の実施形態では各列
ごとに設けていたＮＡＮＤゲート１５（図１を参照）を
なくす一方、メモリ全体に対して書き込み制御回路２を
１個設け、この書き込み制御回路２で書き込み信号ＷＥ
をデータ信号ＤＡＴＡと論理演算して各列ごとに設けら
れた制御回路１ＣのＮＯＲゲート１６，１７に入力する
ようにしたので、削減できたＮＯＲゲートの駆動に要す
る分だけ消費電力を低減できる。
【００３３】また、第１の実施形態の場合には各列ごと
に書き込み信号ＷＥを伝送する配線を施す必要があるこ
とから、その配線長が長くなるが、この第３の実施形態
の場合にはメモリ全体で書き込み制御回路２を１個設け
たことで、書き込み信号ＷＥの伝送に長い配線が必要な
くなるので、レイアウト面積を縮小できるとともに、長
い配線駆動用の論理ゲート分の低消費電力化が図れる。
に書き込み信号ＷＥを伝送する配線を施す必要があるこ
とから、その配線長が長くなるが、この第３の実施形態
の場合にはメモリ全体で書き込み制御回路２を１個設け
たことで、書き込み信号ＷＥの伝送に長い配線が必要な
くなるので、レイアウト面積を縮小できるとともに、長
い配線駆動用の論理ゲート分の低消費電力化が図れる。
【００３４】なお、第３の実施形態においては、ＮＯＲ
ゲートを使って第１，第２の制御信号を出力する制御回
路１Ｃを構成し、ＮＡＮＤゲートおよびインバータを使
って第１，第２の書き込み制御信号を出力する書き込み
制御回路２を構成したが、ＯＲゲートやＡＮＤゲートな
どの他の論理ゲートを使って制御回路１Ｃや書き込み制
御回路２を構成することも可能である。また、複数種類
の論理ゲートを組み合わせなくても、一種類の論理ゲー
ト、例えばＮＯＲゲートだけを使って構成しても良い。
ゲートを使って第１，第２の制御信号を出力する制御回
路１Ｃを構成し、ＮＡＮＤゲートおよびインバータを使
って第１，第２の書き込み制御信号を出力する書き込み
制御回路２を構成したが、ＯＲゲートやＡＮＤゲートな
どの他の論理ゲートを使って制御回路１Ｃや書き込み制
御回路２を構成することも可能である。また、複数種類
の論理ゲートを組み合わせなくても、一種類の論理ゲー
ト、例えばＮＯＲゲートだけを使って構成しても良い。
【００３５】要は、書き込み制御回路２制御回路とし
て、書き込み信号ＷＥおよびデータ信号ＤＡＴＡを入力
とし、書き込み信号ＷＥにより書き込みが許可されたと
き、データ信号に基づいて第１，第２の書き込み制御信
号を出力し得る構成のものであれば良く、また制御回路
１Ｃとして、列選択信号Ｙｎ（Ｙｎｂ）を入力とし、こ
の列選択信号Ｙｎ（Ｙｎｂ）により列選択がなされたと
き、第１，第２の書き込み制御信号に基づいて第１，第
２の制御信号を出力し得る構成のものであれば良い。
て、書き込み信号ＷＥおよびデータ信号ＤＡＴＡを入力
とし、書き込み信号ＷＥにより書き込みが許可されたと
き、データ信号に基づいて第１，第２の書き込み制御信
号を出力し得る構成のものであれば良く、また制御回路
１Ｃとして、列選択信号Ｙｎ（Ｙｎｂ）を入力とし、こ
の列選択信号Ｙｎ（Ｙｎｂ）により列選択がなされたと
き、第１，第２の書き込み制御信号に基づいて第１，第
２の制御信号を出力し得る構成のものであれば良い。
【００３６】なお、第１，第２および第３の各実施形態
においては、スイッチング素子としてＥ‐ＦＥＴを用い
た構成とした場合について説明したが、Ｅ‐ＦＥＴに代
えてバイポーラトランジスタなどの他のスイッチング素
子を用いて構成することも可能である。
においては、スイッチング素子としてＥ‐ＦＥＴを用い
た構成とした場合について説明したが、Ｅ‐ＦＥＴに代
えてバイポーラトランジスタなどの他のスイッチング素
子を用いて構成することも可能である。
【００３７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、各一端がプルアップ回路に接続された第１，第２
のビット線間に複数のメモリセルを接続してなる半導体
メモリ回路において、列スイッチである第１，第２のス
イッチング素子を第１，第２のビット線の各他端とグラ
ンドとの間に接続し、これらのスイッチング素子に対し
て列選択信号、書き込み信号およびデータ信号に基づい
て第１，第２の制御信号を与えるようにしたことによ
り、以下に示すような効果が得られる。
れば、各一端がプルアップ回路に接続された第１，第２
のビット線間に複数のメモリセルを接続してなる半導体
メモリ回路において、列スイッチである第１，第２のス
イッチング素子を第１，第２のビット線の各他端とグラ
ンドとの間に接続し、これらのスイッチング素子に対し
て列選択信号、書き込み信号およびデータ信号に基づい
て第１，第２の制御信号を与えるようにしたことによ
り、以下に示すような効果が得られる。
【００３８】データ線にプルアップ回路の電流が流れ
込まなくなるため、データ線を駆動する論理ゲートのゲ
ート幅を小さく設計でき、よって消費電力で低減でき
る。 配線抵抗によるビット線の電位の上昇がなく、ビット
線の電位をメモリセルの状態を書き換えるのに十分低い
電位にすることができるので、書き込み動作の動作マー
ジンを大きくとれ、歩留りを向上できる。
込まなくなるため、データ線を駆動する論理ゲートのゲ
ート幅を小さく設計でき、よって消費電力で低減でき
る。 配線抵抗によるビット線の電位の上昇がなく、ビット
線の電位をメモリセルの状態を書き換えるのに十分低い
電位にすることができるので、書き込み動作の動作マー
ジンを大きくとれ、歩留りを向上できる。
【００３９】本発明ではさらに、第１，第２のスイッチ
ング素子に第１，第２の制御信号を与える制御回路を各
列ごとに設ける一方、書き込み信号により書き込みが許
可されたときデータ信号に基づいて該制御回路に対して
書き込み制御をなす書き込み制御回路を１つ各列に共通
に設けた構成としたことにより、書き込み信号を伝送す
る伝送線の配線長を短くできるので、レイアウト面積を
縮小できるとともに、より低消費電力化が図れることに
なる。
ング素子に第１，第２の制御信号を与える制御回路を各
列ごとに設ける一方、書き込み信号により書き込みが許
可されたときデータ信号に基づいて該制御回路に対して
書き込み制御をなす書き込み制御回路を１つ各列に共通
に設けた構成としたことにより、書き込み信号を伝送す
る伝送線の配線長を短くできるので、レイアウト面積を
縮小できるとともに、より低消費電力化が図れることに
なる。
【図１】本発明の第１の実施形態を示すブロック図であ
る。
る。
【図２】本発明の第２の実施形態を示すブロック図であ
る。
る。
【図３】本発明の第３の実施形態を示すブロック図であ
る。
る。
【図４】従来例を示す回路図である。
１Ａ，１Ｂ，１Ｃ 制御回路 ２ 書き込み制御回路 １１ プルアップ回路 １２，１３ Ｅ‐ＦＥＴ（列スイッチ） １４1 〜１４m メモリセル １５，２０，２１ ＮＡＮＤゲート １６，１７ ＮＯＲゲート １８，１９ インバータ ｂ１，ｂ２ ビット線 Ｃ１，Ｃ２ 書き込み制御線 Ｄ１，Ｄ２ データ線 Ｗ１〜Ｗｍ ワード線
Claims (5)
- 【請求項１】 各一端がプルアップ回路に接続された第
１，第２のビット線間に複数のメモリセルを接続してな
る半導体メモリ回路であって、 前記第１のビット線の他端とグランドとの間に接続され
かつ第１の制御信号によって開閉する第１のスイッチン
グ素子と、 前記第２のビット線の他端とグランドとの間に接続され
かつ第２の制御信号によって開閉する第２のスイッチン
グ素子と、 列選択信号、書き込み信号およびデータ信号を入力と
し、前記書き込み信号により書き込みが許可されかつ前
記列選択信号により列選択がなされたとき、前記データ
信号に基づいて前記第１，第２の制御信号を出力する制
御回路とを備えたことを特徴とする半導体メモリ回路。 - 【請求項２】 前記制御回路は、列選択信号および書き
込み信号を２入力とする第１の論理ゲートと、前記第１
の論理ゲートの出力信号および第１のデータ線を介して
与えられるデータ信号に基づいて前記第１の制御信号を
出力する第２の論理ゲートと、前記第１の論理ゲートの
出力信号および第２のデータ線を介して与えられるデー
タ信号に基づいて前記第２の制御信号を出力する第３の
論理ゲートとからなることを特徴とする請求項１記載の
半導体メモリ回路。 - 【請求項３】 前記制御回路は、列選択信号および書き
込み信号を２入力とする第１の論理ゲートと、前記第１
の論理ゲートの出力信号および単一のデータ線を介して
与えられるデータ信号に基づいて前記第１の制御信号を
出力する第２の論理ゲートと、前記データ信号を反転す
るインバータと、前記第１の論理ゲートの出力信号およ
び前記インバータの出力信号に基づいて前記第２の制御
信号を出力する第３の論理ゲートとからなることを特徴
とする請求項１記載の半導体メモリ回路。 - 【請求項４】 各一端がプルアップ回路に接続された第
１，第２のビット線間に複数のメモリセルを接続してな
る半導体メモリ回路であって、 前記第１のビット線の他端とグランドとの間に接続され
かつ第１の制御信号によって開閉する第１のスイッチン
グ素子と、 前記第２のビット線の他端とグランドとの間に接続され
かつ第２の制御信号によって開閉する第２のスイッチン
グ素子と、 書き込み信号およびデータ信号を入力とし、前記書き込
み信号により書き込みが許可されたとき前記データ信号
に基づいて第１，第２の書き込み制御信号を出力する書
き込み制御回路と、 列選択信号および前記第１，第２の書き込み制御信号を
入力とし、前記列選択信号により列選択がなされたとき
前記第１，第２の書き込み制御信号に基づいて前記第
１，第２の制御信号を出力する制御回路とを備えたこと
を特徴とする半導体メモリ回路。 - 【請求項５】 前記書き込み制御回路は、データ信号を
反転するインバータと、前記インバータの出力信号およ
び書き込み信号を２入力とし、前記第１の書き込み制御
信号を出力する第１の論理ゲートと、データ信号および
書き込み信号を２入力とし、前記第２の書き込み制御信
号を出力する第２の論理ゲートとからなり、 前記制御回路は、列選択信号および前記第１の書き込み
制御信号に基づいて前記第１の制御信号を出力する第４
の論理ゲートと、列選択信号および前記第２の書き込み
制御信号に基づいて前記第２の制御信号を出力する第４
の論理ゲートとからなることを特徴とする請求項４記載
の半導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7296399A JPH09139086A (ja) | 1995-11-15 | 1995-11-15 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7296399A JPH09139086A (ja) | 1995-11-15 | 1995-11-15 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139086A true JPH09139086A (ja) | 1997-05-27 |
Family
ID=17833048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7296399A Pending JPH09139086A (ja) | 1995-11-15 | 1995-11-15 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139086A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006323950A (ja) * | 2005-05-20 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1995
- 1995-11-15 JP JP7296399A patent/JPH09139086A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006323950A (ja) * | 2005-05-20 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5465235A (en) | Non-volatile memory device with a sense amplifier capable of copying back | |
| US4953127A (en) | Semiconductor memory having different read and write word line voltage levels | |
| US5170373A (en) | Three transistor eeprom cell | |
| JP2565104B2 (ja) | 仮想接地型半導体記憶装置 | |
| US6477091B2 (en) | Method, apparatus, and system to enhance negative voltage switching | |
| JPH02125521A (ja) | 半導体装置 | |
| JP3754593B2 (ja) | データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 | |
| JP4072127B2 (ja) | 半導体集積回路 | |
| JP2005537602A (ja) | メモリマトリクスの複数の横列に対して同時書き込みを行うデバイス | |
| US6646918B2 (en) | Semiconductor level shifter circuit | |
| US7760537B2 (en) | Programmable ROM | |
| JPS6093700A (ja) | ライン切換回路およびそれを用いた半導体記憶装置 | |
| EP0317939B1 (en) | Input circuit incorporated in a semiconductor device | |
| JP3607575B2 (ja) | 書込可能な読出専用メモリ | |
| US4788460A (en) | Circuit arrangement of sense amplifier for rapid evaluation of logic state | |
| JPH08306189A (ja) | 内部セル電圧を減少させたｓｒａｍメモリセル | |
| JPH0612612B2 (ja) | 半導体記憶装置 | |
| JPH09139086A (ja) | 半導体メモリ回路 | |
| JPH0516119B2 (ja) | ||
| JPS6322396B2 (ja) | ||
| US7317643B2 (en) | Semiconductor memory device | |
| JP2007220218A (ja) | 半導体記憶装置およびその制御方法 | |
| US20040196716A1 (en) | Semiconductor memory device | |
| KR100662215B1 (ko) | 에스램 회로 및 그 구동방법 | |
| JPH0519239B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060213 |
|
| A977 | Report on retrieval |
Effective date: 20070907 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20070918 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071106 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080212 |