JPH02125521A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02125521A JPH02125521A JP63279572A JP27957288A JPH02125521A JP H02125521 A JPH02125521 A JP H02125521A JP 63279572 A JP63279572 A JP 63279572A JP 27957288 A JP27957288 A JP 27957288A JP H02125521 A JPH02125521 A JP H02125521A
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018557—Coupling arrangements; Impedance matching circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Read Only Memory (AREA)
- Electronic Switches (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はバッファ回路に関し、特に、異なる電源電位
により動作する半導体装置に用いられるバッファ回路に
関する。
により動作する半導体装置に用いられるバッファ回路に
関する。
〔従来の技術］
第８図は、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ
Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ）に用いられる従来の出力バッファ回
路の構成を示す回路図である。この出力バッファ回路は
、ＥＦＲＯＭに記憶されたデータを読出すときに用いら
れる。
Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ）に用いられる従来の出力バッファ回
路の構成を示す回路図である。この出力バッファ回路は
、ＥＦＲＯＭに記憶されたデータを読出すときに用いら
れる。
第８図の出力バッファ回路は、出力端子１０と電源電位
ＶＣＣとの間に結合されたＰチャネルＭＯＳＦＥＴＩ、
出力端子１０と接地電位との間に結合されたＮチャネル
ＭＯＳＦＥＴ３、ＰチャネルＭＯＳＦＥＴＩを駆動する
ためのＮＡＮＤゲート５、およびＮチャネルＭＯＳＦＥ
Ｔ３を駆動するためのＮＯＲゲート７を含む。ＮＡＮＤ
ゲートらの一方の入力端子およびＮＯＲゲート７の一方
の入力端子には、入力端子９を介して内部データ信号Ｄ
ｉｎが与えられる。また、ＮＡＮＤゲート５の他方の入
力端子には出力制御信号ｏｅが与えられ、ＮＯＲゲート
７の他方の入力端子には出力制御信号ττが与えられる
。通常、ＥＦＲＯＭには、データのビット数に対応して
複数個の出力バッファ回路が設けられている。
ＶＣＣとの間に結合されたＰチャネルＭＯＳＦＥＴＩ、
出力端子１０と接地電位との間に結合されたＮチャネル
ＭＯＳＦＥＴ３、ＰチャネルＭＯＳＦＥＴＩを駆動する
ためのＮＡＮＤゲート５、およびＮチャネルＭＯＳＦＥ
Ｔ３を駆動するためのＮＯＲゲート７を含む。ＮＡＮＤ
ゲートらの一方の入力端子およびＮＯＲゲート７の一方
の入力端子には、入力端子９を介して内部データ信号Ｄ
ｉｎが与えられる。また、ＮＡＮＤゲート５の他方の入
力端子には出力制御信号ｏｅが与えられ、ＮＯＲゲート
７の他方の入力端子には出力制御信号ττが与えられる
。通常、ＥＦＲＯＭには、データのビット数に対応して
複数個の出力バッファ回路が設けられている。
次に、第８図の出力バッファ回路の動作について第９図
を参照しながら説明する。
を参照しながら説明する。
通常の続出時には、電源電位ＶＣＣは５Ｖに設定される
。まず、出力制御信号ＯｅおよびｏｅがそれぞれｒＨＪ
レベルおよび「Ｌ」レベルであると仮定する。この場合
、内部データ信号ＤｉｎがｒＨＪレベルのとき、ＮＡＮ
Ｄゲート５の出力は「Ｌ」レベルになり、かつＮＯＲゲ
ート７の出力もｒＬＪレベルになる。それにより、Ｐチ
ャネルＭＯＳＦＥＴＩは導通状態となり、ＮチャネルＭ
ＯＳＦＥＴ３は非導通状態となる。その結果、出力端子
１０には、ｒＨＪレベルの出力データＤ。
。まず、出力制御信号ＯｅおよびｏｅがそれぞれｒＨＪ
レベルおよび「Ｌ」レベルであると仮定する。この場合
、内部データ信号ＤｉｎがｒＨＪレベルのとき、ＮＡＮ
Ｄゲート５の出力は「Ｌ」レベルになり、かつＮＯＲゲ
ート７の出力もｒＬＪレベルになる。それにより、Ｐチ
ャネルＭＯＳＦＥＴＩは導通状態となり、ＮチャネルＭ
ＯＳＦＥＴ３は非導通状態となる。その結果、出力端子
１０には、ｒＨＪレベルの出力データＤ。
ｕｔが現われる。一方、内部データ信号ＤｉｎがｒＬＪ
レベルのときには、ＮＡＮＤゲート５の出力はｒＨＪレ
ベルになり、ＮＯＲゲート７の出力もｒＨＪレベルにな
る。これにより、ＰチャネルＭＯＳＦＥＴＩが非導通状
態となり、ＮチャネルＭＯＳＦＥＴ３が導通状態となる
。その結果、出力端子１０には「Ｌ」レベルの出力デー
タＤｏｕｔが現われる。
レベルのときには、ＮＡＮＤゲート５の出力はｒＨＪレ
ベルになり、ＮＯＲゲート７の出力もｒＨＪレベルにな
る。これにより、ＰチャネルＭＯＳＦＥＴＩが非導通状
態となり、ＮチャネルＭＯＳＦＥＴ３が導通状態となる
。その結果、出力端子１０には「Ｌ」レベルの出力デー
タＤｏｕｔが現われる。
次に、出力制御信号ｏｅおよびτ下がそれぞれｒＬＪレ
ベルおよびｒＨＪレベルであると仮定する。この場合、
内部データ信号ＤｉｎがｒＨＪレベルおよびｒＬＪレベ
ルのいずれであっても、ＮＡＮＤゲート５の出力はｒＨ
Ｊレベルとなり、ＮＯＲゲート７の出力はｒＬＪレベル
となる。これにより、ＰチャネルＭＯＳＦＥＴＩおよび
ＮチャネルＭＯＳＦＥＴ３は共に非導通状態となり、出
力端子１０はフローティング状態（高インピーダンス状
態）になる。
ベルおよびｒＨＪレベルであると仮定する。この場合、
内部データ信号ＤｉｎがｒＨＪレベルおよびｒＬＪレベ
ルのいずれであっても、ＮＡＮＤゲート５の出力はｒＨ
Ｊレベルとなり、ＮＯＲゲート７の出力はｒＬＪレベル
となる。これにより、ＰチャネルＭＯＳＦＥＴＩおよび
ＮチャネルＭＯＳＦＥＴ３は共に非導通状態となり、出
力端子１０はフローティング状態（高インピーダンス状
態）になる。
たとえば、８ビツトのデータが読出されるＥＦＲＯＭに
は、上記の出力バッファ回路が８個設けられており、１
６ビツトのデータが読出されるＥＦＲＯＭには、上記の
出力バッファ回路が１６個設けられている。通常の続出
時には、すべての出力バッファ回路が安定に高速動作す
る必要がある。
は、上記の出力バッファ回路が８個設けられており、１
６ビツトのデータが読出されるＥＦＲＯＭには、上記の
出力バッファ回路が１６個設けられている。通常の続出
時には、すべての出力バッファ回路が安定に高速動作す
る必要がある。
また、ＥＦＲＯＭへのデータの書込時には、１バイト単
位または数バイト単位でのデータの書込が行なわれる。
位または数バイト単位でのデータの書込が行なわれる。
そして、正常にデータが書込まれたか否かを確認するた
めに、ＥＦＲＯＭからデータの読出が行なわれる。これ
を、プログラムベリファイと呼ぶ。
めに、ＥＦＲＯＭからデータの読出が行なわれる。これ
を、プログラムベリファイと呼ぶ。
第１０図に、ＥＦＲＯＭに含まれるメモリトランジスタ
の断面図を示す。メモリトランジスタは、Ｐ型半導体基
板１１上に形成されたＮ＋層からなるソース１２および
ドレイン１３、フローティングゲート１４、およびコン
トロールゲート１５からなる。
の断面図を示す。メモリトランジスタは、Ｐ型半導体基
板１１上に形成されたＮ＋層からなるソース１２および
ドレイン１３、フローティングゲート１４、およびコン
トロールゲート１５からなる。
データの書込時には、コントロールゲート１５に書込用
電源の電源電位ＶＰＰが印加される。書込用電源の電源
電位ＶＰＰは１２．５ｖに設定される。このとき、ソー
ス１２はＯｖに設定され、ドレイン１３は約８ｖに設定
される。また、デー夕の読出時には、コントロールゲー
ト１５に電源電位Ｖ。Ｃが印加される。このとき、ソー
ス１２はＯＶとなり、ドレイン１３は約ＩＶとなる。電
ｒｍ電位ＶＣＣは、通常の読出時には５Ｖに設定される
が、プログラムベリファイ時には６〜６，５Ｖに設定さ
れる。
電源の電源電位ＶＰＰが印加される。書込用電源の電源
電位ＶＰＰは１２．５ｖに設定される。このとき、ソー
ス１２はＯｖに設定され、ドレイン１３は約８ｖに設定
される。また、デー夕の読出時には、コントロールゲー
ト１５に電源電位Ｖ。Ｃが印加される。このとき、ソー
ス１２はＯＶとなり、ドレイン１３は約ＩＶとなる。電
ｒｍ電位ＶＣＣは、通常の読出時には５Ｖに設定される
が、プログラムベリファイ時には６〜６，５Ｖに設定さ
れる。
第１１図は、メモリトランジスタのコントロールゲート
のゲート電圧ＶＱとドレイン電流Ｉ０との関係を示す図
である。このメモリトランジスタにおいては、フローテ
ィングゲート１４に電子が蓄積されているか否かによっ
てデータ″０”またはデータ“１”が記憶される。すな
わち、上記書込動作によってフローティングゲート１４
に電子が蓄積されると、このメモリトランジスタのしき
い値電圧が高くなる。これにより、コントロールゲート
１５に電源電位ＶＣＣを印加した場合にソース１２およ
びドレイン１３間が非導通状態となる。この状態は、メ
モリトランジスタにデータ“０”が記憶されていること
を示す。逆に、フローティングゲート１４から電子が引
き抜かれたときには、このメモリトランジスタのしきい
値電圧は低くなる。これにより、コントロールゲート１
５に電源電位ＶＣＣを印加した場合にソース１２および
ドレイン１３間が導通状態となる。この状態は、メモリ
トランジスタにデータ“１″が記憶されていることを示
す。なお、書込みを行なうことにより、メモリトランジ
スタにデータ“０”が記憶され、消去を行なうことによ
りメモリトランジスタにデータ“１”が記憶される。
のゲート電圧ＶＱとドレイン電流Ｉ０との関係を示す図
である。このメモリトランジスタにおいては、フローテ
ィングゲート１４に電子が蓄積されているか否かによっ
てデータ″０”またはデータ“１”が記憶される。すな
わち、上記書込動作によってフローティングゲート１４
に電子が蓄積されると、このメモリトランジスタのしき
い値電圧が高くなる。これにより、コントロールゲート
１５に電源電位ＶＣＣを印加した場合にソース１２およ
びドレイン１３間が非導通状態となる。この状態は、メ
モリトランジスタにデータ“０”が記憶されていること
を示す。逆に、フローティングゲート１４から電子が引
き抜かれたときには、このメモリトランジスタのしきい
値電圧は低くなる。これにより、コントロールゲート１
５に電源電位ＶＣＣを印加した場合にソース１２および
ドレイン１３間が導通状態となる。この状態は、メモリ
トランジスタにデータ“１″が記憶されていることを示
す。なお、書込みを行なうことにより、メモリトランジ
スタにデータ“０”が記憶され、消去を行なうことによ
りメモリトランジスタにデータ“１”が記憶される。
プログラムベリファイのときに、電源電位■。
。が通常の読出時の５Ｖよりも高い電位に設定される理
由は、メモリトランジスタにデータ“０”が十分な余裕
をもって書込まれていることを確認するためである。す
なわち、メモリトランジスタに正常な書込が行なわれる
と、メモリトランジスタのしきい値電圧は、第１１図に
示すように、続出電圧ｖＲよりも十分に高くなる。した
がって、十分な余裕をもって書込が行なわれているか否
かは、コントロールゲート１５に印加する電ｉ１ｉ！電
位ＶＣＣを上げて読出を行なうことにより、確認するこ
とかできる。
由は、メモリトランジスタにデータ“０”が十分な余裕
をもって書込まれていることを確認するためである。す
なわち、メモリトランジスタに正常な書込が行なわれる
と、メモリトランジスタのしきい値電圧は、第１１図に
示すように、続出電圧ｖＲよりも十分に高くなる。した
がって、十分な余裕をもって書込が行なわれているか否
かは、コントロールゲート１５に印加する電ｉ１ｉ！電
位ＶＣＣを上げて読出を行なうことにより、確認するこ
とかできる。
［発明が解決しようとする課ｊｌ］
しかしながら、上記の従来の出力バッファ回路において
は、プログラムベリファイ時にＩＸ電位ＶＣ’Ｃを上昇
させると、電源電位■。。が５■のときに比べて、出力
充放電電流、貫通電流などの電流が増加する。第１２図
に示すように、通常、出力端子１０と接地電位との間に
は負荷容量Ｃが結合され、かつ、ＮチャネルＭＯ９ＦＥ
Ｔ３と接地電位との間の配線にはインダクタンスＬが存
在する。たとえば、ＮチャネルＭＯ５ＦＥＴ３がオンす
ると、負荷容量Ｃに充電されていた電荷がインダクタン
スＬを介して放電される。このとき、インダクタンスし
には、次式で示される電圧Ｖが発生する。
は、プログラムベリファイ時にＩＸ電位ＶＣ’Ｃを上昇
させると、電源電位■。。が５■のときに比べて、出力
充放電電流、貫通電流などの電流が増加する。第１２図
に示すように、通常、出力端子１０と接地電位との間に
は負荷容量Ｃが結合され、かつ、ＮチャネルＭＯ９ＦＥ
Ｔ３と接地電位との間の配線にはインダクタンスＬが存
在する。たとえば、ＮチャネルＭＯ５ＦＥＴ３がオンす
ると、負荷容量Ｃに充電されていた電荷がインダクタン
スＬを介して放電される。このとき、インダクタンスし
には、次式で示される電圧Ｖが発生する。
ｖ＝Ｌ 費（ｄ ｉ／ｄ ｔ）
ここで、ｉは電流を示し、ｔは時間を示す。そのため、
接地電位にはノイズが発生することになる。上式かられ
かるように、電流ｉが増加するとノイズも増加する。
接地電位にはノイズが発生することになる。上式かられ
かるように、電流ｉが増加するとノイズも増加する。
特に、ＥＰＲＯＭにおいては、出−ｈバッファ回路が複
数個設けられているので、電源電位ＶＣＣを上昇させた
ときに発生するノイズの影響を考慮する必要がある。
数個設けられているので、電源電位ＶＣＣを上昇させた
ときに発生するノイズの影響を考慮する必要がある。
このように、従来の出力バッファ回路においては、電源
電位ＶＣＣを上げて動作させるプログラムベリファイ時
には、通常の読出時に比べて、スイッチングノイズが大
きくなり、安定なプログラムベリファイの動作を妨げる
などの問題があった。
電位ＶＣＣを上げて動作させるプログラムベリファイ時
には、通常の読出時に比べて、スイッチングノイズが大
きくなり、安定なプログラムベリファイの動作を妨げる
などの問題があった。
また、１ＭビットのＥＰＲＯＭにおいては、ページ書込
方式が使用され始めている。このページ書込方式では、
２ワードの書込まれるべきデータが一旦内部にラッチさ
れ、ラッチされた２ワ一ド分のデータが同時に書込まれ
る。したがって、プログラムベリファイ時に発生するノ
イズが大きいと、ラッチされたデータの内容が破壊され
てしまうなどの問題もあった。
方式が使用され始めている。このページ書込方式では、
２ワードの書込まれるべきデータが一旦内部にラッチさ
れ、ラッチされた２ワ一ド分のデータが同時に書込まれ
る。したがって、プログラムベリファイ時に発生するノ
イズが大きいと、ラッチされたデータの内容が破壊され
てしまうなどの問題もあった。
この発明の目的は、異なる電源電位で動作させた場合で
も、スイッチングノイズが低減されかつ安定に動作する
ことが可能なバッファ回路を提供することである。
も、スイッチングノイズが低減されかつ安定に動作する
ことが可能なバッファ回路を提供することである。
［課題を解決するための手段］
この発明にかかるバッファ回路は、入力端子、第１の電
源端子、第２の電源端子、出力端子、第１のスイッチン
グ手段、第２のスイッチング手段、第３のスイッチング
手段、第４のスイッチング手段、および制御手段を備え
る。入力端子は、第１の論理レベルまたは第２の論理レ
ベルの入力信号を受ける。第１の電源端子には、所定の
第１の電位または所定の第２の電位が与えられる。第２
の電源端子には、所定の第３の電位が与えられる。
源端子、第２の電源端子、出力端子、第１のスイッチン
グ手段、第２のスイッチング手段、第３のスイッチング
手段、第４のスイッチング手段、および制御手段を備え
る。入力端子は、第１の論理レベルまたは第２の論理レ
ベルの入力信号を受ける。第１の電源端子には、所定の
第１の電位または所定の第２の電位が与えられる。第２
の電源端子には、所定の第３の電位が与えられる。
第１のスイッチング手段および第２のスイッチング手段
は、第１の電源端子と出力端子との間に並列に結合され
る。第３のスイッチング手段および第４のスイッチング
手段は、第２の電源端子と出力端子との間に並列に結合
される。
は、第１の電源端子と出力端子との間に並列に結合され
る。第３のスイッチング手段および第４のスイッチング
手段は、第２の電源端子と出力端子との間に並列に結合
される。
制御手段は、第１の電源端子に第１の電位が与えられて
いるときには、入力端子に与えられる第１の論理レベル
の入力信号に応答して、第１のスイッチング手段および
第２のスイッチング手段のいずれか一方を導通状態にし
かつ他のスイッチング手段を非導通状態にする。また、
制御手段は、同様に第１の電源端子に第１の電位が与え
られているときには、入力端子に与えられる第２の論理
レベルの入力信号に応答して、第３のスイッチング手段
および第４のスイッチング手段のいずれか一方を導通状
態にしかつ他のスイッチング手段を非導通状態にする。
いるときには、入力端子に与えられる第１の論理レベル
の入力信号に応答して、第１のスイッチング手段および
第２のスイッチング手段のいずれか一方を導通状態にし
かつ他のスイッチング手段を非導通状態にする。また、
制御手段は、同様に第１の電源端子に第１の電位が与え
られているときには、入力端子に与えられる第２の論理
レベルの入力信号に応答して、第３のスイッチング手段
および第４のスイッチング手段のいずれか一方を導通状
態にしかつ他のスイッチング手段を非導通状態にする。
一方、制御手段は、第１の電源端子に第２の電位が与え
られているときには、入力端子に与えられる第１の論理
レベルの入力信号に応答して、第１のスイッチング手段
および第２のスイッチング手段を導通状態にしかつ第３
のスイッチング手段および第４のスイッチング手段を非
導通状態にする。また、制御手段は、同様に第１の電源
端子に第２の電位が与えられているときには、入力端子
に与えられる第２の論理レベルの入力信号に応答して、
第３のスイッチング手段および第４のスイッチング手段
を導通状態にしかつ第１のスイッチング手段および第２
のスイッチング手段を非導通状態にする。
られているときには、入力端子に与えられる第１の論理
レベルの入力信号に応答して、第１のスイッチング手段
および第２のスイッチング手段を導通状態にしかつ第３
のスイッチング手段および第４のスイッチング手段を非
導通状態にする。また、制御手段は、同様に第１の電源
端子に第２の電位が与えられているときには、入力端子
に与えられる第２の論理レベルの入力信号に応答して、
第３のスイッチング手段および第４のスイッチング手段
を導通状態にしかつ第１のスイッチング手段および第２
のスイッチング手段を非導通状態にする。
［作用］
この発明にかかるバッファ回路においては、第１の電源
端子に第１の電位が与えられているときには、入力信号
に応答して、１つのスイッチング手段が導通状態となる
。また、第１の電源端子に第２の電位が与えられている
ときには、入力信号に応答して、２つのスイッチング手
段が導通状態となる。したがって、第１の電源端子に第
１の電位が与えられているときには、第１の電源端子に
第２の電位が与えられているときに比べて、電流駆動能
力が減少する。そのため、スイッチングノイズの軽減が
図られる。
端子に第１の電位が与えられているときには、入力信号
に応答して、１つのスイッチング手段が導通状態となる
。また、第１の電源端子に第２の電位が与えられている
ときには、入力信号に応答して、２つのスイッチング手
段が導通状態となる。したがって、第１の電源端子に第
１の電位が与えられているときには、第１の電源端子に
第２の電位が与えられているときに比べて、電流駆動能
力が減少する。そのため、スイッチングノイズの軽減が
図られる。
［実施例〕
以下、この発明の実施例を図面を用いて詳細に説明する
。
。
この実施例においては、この発明によるバッファ回路が
ＥＦＲＯＭに適用される場合について説明する。
ＥＦＲＯＭに適用される場合について説明する。
第３図は、この発明によるバッファ回路が適用されるＥ
ＰＲＯＭの構成を示すブロック図である。
ＰＲＯＭの構成を示すブロック図である。
第３図に示すように、このＥＰＲＯＭは、メモリセルア
レイ２０、Ｘデコーダ３０、Ｙデコーダ４０、アドレス
入力回路５０、Ｙゲート部６０、データ入出力部７０、
および制御回路８０を備える。
レイ２０、Ｘデコーダ３０、Ｙデコーダ４０、アドレス
入力回路５０、Ｙゲート部６０、データ入出力部７０、
および制御回路８０を備える。
メモリセルアレイ２０内には、第４図に示すように、複
数のワード線ＷＬおよび複数のビット線ＢＬが互いに交
差するように配置されており、それらの交点にメモリセ
ルＭＣが設けられている。メモリセルＭＣは、第１０図
に示したメモリトランジスタからなる。メモリセルアレ
イ２０は、１６のメモリセルアレイブロック２０ａを含
む。Ｙゲート部６０は、複数のメモリセルアレイブロッ
ク２０ａに対応して、複数のＹゲート６０ａを含む。
数のワード線ＷＬおよび複数のビット線ＢＬが互いに交
差するように配置されており、それらの交点にメモリセ
ルＭＣが設けられている。メモリセルＭＣは、第１０図
に示したメモリトランジスタからなる。メモリセルアレ
イ２０は、１６のメモリセルアレイブロック２０ａを含
む。Ｙゲート部６０は、複数のメモリセルアレイブロッ
ク２０ａに対応して、複数のＹゲート６０ａを含む。
データ入出力部７０は、複数のメモリセルアレイブロッ
ク２０ａに対応して、複数のデータ入出力回路７０ａを
含む。制御回路８ｏには、外部から各種制御信号が与え
られる。制御回路８ｏは、この制御信号に応答して各種
タイミング信号を発生し、ＥＦＲＯＭの各部分の動作を
制御する。
ク２０ａに対応して、複数のデータ入出力回路７０ａを
含む。制御回路８ｏには、外部から各種制御信号が与え
られる。制御回路８ｏは、この制御信号に応答して各種
タイミング信号を発生し、ＥＦＲＯＭの各部分の動作を
制御する。
アドレス入力回路５０には、外部からアドレス信号ＡＯ
〜Ａ１５が与えられる。Ｘデコーダ３０には、アドレス
入力回路５０からＸアドレス信号が与えられる。Ｙデコ
ーダ４０には、アドレス入力回路５０からＹアドレス信
号が与えられる。Ｘデコーダ３０は、Ｘアドレス信号に
応答して、メモリセルアレイ２０内の複数のワード線Ｗ
Ｌのうち１つを選択する。Ｙデコーダ４０は、Ｙアドレ
ス信号に応答して、複数のメモリセルアレイブロック２
Ｏａ内のそれぞれ１つのビット線ＢＬを選択する。複数
のＹゲート６０ａは、それぞれ対応するメモリセルアレ
イブロック２０ａにおいて選択されたビット線ＢＬを対
応するデータ入出力回路７０ａに接続する。このように
して選択されたワード線ＷＬおよびビット線ＢＬの交点
に設けられたメモリセルＭＣが選択される。
〜Ａ１５が与えられる。Ｘデコーダ３０には、アドレス
入力回路５０からＸアドレス信号が与えられる。Ｙデコ
ーダ４０には、アドレス入力回路５０からＹアドレス信
号が与えられる。Ｘデコーダ３０は、Ｘアドレス信号に
応答して、メモリセルアレイ２０内の複数のワード線Ｗ
Ｌのうち１つを選択する。Ｙデコーダ４０は、Ｙアドレ
ス信号に応答して、複数のメモリセルアレイブロック２
Ｏａ内のそれぞれ１つのビット線ＢＬを選択する。複数
のＹゲート６０ａは、それぞれ対応するメモリセルアレ
イブロック２０ａにおいて選択されたビット線ＢＬを対
応するデータ入出力回路７０ａに接続する。このように
して選択されたワード線ＷＬおよびビット線ＢＬの交点
に設けられたメモリセルＭＣが選択される。
データの読出時には、このようにして選択されたメモリ
セルＭＣからＹデー８部６０およびデータ入出力部７０
を介してデータＤＯ〜Ｄ１５が読出される。一方、デー
タの書込時には、データ入出力部７０およびＹデー８部
６０を介して、選択されたメモリセルＭＣにデータＤＯ
〜Ｄ１５が書込まれる。
セルＭＣからＹデー８部６０およびデータ入出力部７０
を介してデータＤＯ〜Ｄ１５が読出される。一方、デー
タの書込時には、データ入出力部７０およびＹデー８部
６０を介して、選択されたメモリセルＭＣにデータＤＯ
〜Ｄ１５が書込まれる。
第５図は、データ人出力部７０に含まれるデータ入出力
回路７０ａの構成を示すブロック図である。
回路７０ａの構成を示すブロック図である。
データ入出力回路７０ａは、書込回路７１、人力バッフ
ァ回路７２、センスアンプ７３、および出力バッファ回
路７４を含む。入力バッファ回路７２は、データの書込
時に、外部から与えられるデータＤを書込回路７１に与
える。書込回路７Ｊは、選択されたビット線にＹゲート
６０を介１．て所定の電圧を与える。また、センスアン
プ７３は、データの読出時に、選択されたピッｔＪ９１
上の電位を増幅する。出力バッファ回路７４は、センス
アンプ７３の出力を所定のタイミングでデータ１．）と
して外部に出力する。この出力バッファ回路７４に、こ
の発明の一実施例による出力バッファ回路が適用される
。
ァ回路７２、センスアンプ７３、および出力バッファ回
路７４を含む。入力バッファ回路７２は、データの書込
時に、外部から与えられるデータＤを書込回路７１に与
える。書込回路７Ｊは、選択されたビット線にＹゲート
６０を介１．て所定の電圧を与える。また、センスアン
プ７３は、データの読出時に、選択されたピッｔＪ９１
上の電位を増幅する。出力バッファ回路７４は、センス
アンプ７３の出力を所定のタイミングでデータ１．）と
して外部に出力する。この出力バッファ回路７４に、こ
の発明の一実施例による出力バッファ回路が適用される
。
なお、ページ書込方式のＥＰＲＯＭにおいては、データ
入出力回路７０ａは第６図に示すように構成される。第
６図において、データ入出力回路７０ａには２つのラッ
チ回路７５．７６および２つの書込回路７７．７８が設
けられる。また、１つのメモリセルアレイブロック２０
ａに対して２つのＹゲー）６１．６２が設けられる。デ
ータの書込時には、書込まれるべきデータがラッチ回路
７５および７６にそれぞれラッチされる。そして、ラッ
チ回路７５．７６に保持されたデータが書込回路７７．
７８およびＹゲート６１．６２を介して同時にメモリセ
ルアレイブロック２Ｏａ内の選択されたメモリセルに書
込まれる。このページ書込方式によると、データの書込
に要する時間が短縮され得る。
入出力回路７０ａは第６図に示すように構成される。第
６図において、データ入出力回路７０ａには２つのラッ
チ回路７５．７６および２つの書込回路７７．７８が設
けられる。また、１つのメモリセルアレイブロック２０
ａに対して２つのＹゲー）６１．６２が設けられる。デ
ータの書込時には、書込まれるべきデータがラッチ回路
７５および７６にそれぞれラッチされる。そして、ラッ
チ回路７５．７６に保持されたデータが書込回路７７．
７８およびＹゲート６１．６２を介して同時にメモリセ
ルアレイブロック２Ｏａ内の選択されたメモリセルに書
込まれる。このページ書込方式によると、データの書込
に要する時間が短縮され得る。
第１図は、この発明の一実施例による出力バッファ回路
の構成を示す回路図である。
の構成を示す回路図である。
第１図の出力バッファ回路は、ＰチャネルＭＯ３ＦＥＴ
Ｉ、２、ＮチャネルＭＯ８ＦＥＴ３，４、ＮＡＮＤゲー
ト５，６、ＮＯＲゲート７．８からなる。ＰチャネルＭ
Ｏ５ＦＥＴＩ、２は、電源端子１６と出力端子１０との
間に並列に接続されている。ＮチャネルＭＯ８ＦＥＴ３
．４は、接地端Ｔ−１７と出力端子１０との間に並列に
接続されている。電源端子１６には電源電位Ｖ。０がｌ
″ｉ６えられ、接地端子１７には接地電位が与えられる
。
Ｉ、２、ＮチャネルＭＯ８ＦＥＴ３，４、ＮＡＮＤゲー
ト５，６、ＮＯＲゲート７．８からなる。ＰチャネルＭ
Ｏ５ＦＥＴＩ、２は、電源端子１６と出力端子１０との
間に並列に接続されている。ＮチャネルＭＯ８ＦＥＴ３
．４は、接地端Ｔ−１７と出力端子１０との間に並列に
接続されている。電源端子１６には電源電位Ｖ。０がｌ
″ｉ６えられ、接地端子１７には接地電位が与えられる
。
また、ＮＡＮＤゲート６の第１の入力端子には電圧セン
ス信号ＶＰＳが与えられ、ＮＯＲゲート８の第１の入力
端子には第１の電圧センス信号■ＰＳが与えられる。Ｎ
ＡＮＤゲート６の第２の入力端子およびＮＡＮＤゲート
５の一方の入力端−ｊ−には出力制御信号ｃｅが与えら
れる。Ｎ ＯＲゲート８の第２の入力端子およびＮ Ｏ
Ｒゲート７の一方の入力端子には出力制御信号τフが４
えられる。
ス信号ＶＰＳが与えられ、ＮＯＲゲート８の第１の入力
端子には第１の電圧センス信号■ＰＳが与えられる。Ｎ
ＡＮＤゲート６の第２の入力端子およびＮＡＮＤゲート
５の一方の入力端−ｊ−には出力制御信号ｃｅが与えら
れる。Ｎ ＯＲゲート８の第２の入力端子およびＮ Ｏ
Ｒゲート７の一方の入力端子には出力制御信号τフが４
えられる。
ＮＡＮＤゲート６の第３の入力端子、ＮＡＮＤゲート５
の他方の入力端子、ＮＯＲゲート７の他方の入力端子お
よびＮＯＲゲート８の第３の入力端子は、内部データ信
号Ｄ ｉ ｎを受ける入力端子９に接続されている。電
圧センス信号ｖｐｓ、ｖｐＳおよび出力制御信号ｏｅ、
丁７は、第３図に示す制御回路８０から与えられる。ま
た、入力端子９は、第５図に示すセンスアンプ７３に接
続されている。
の他方の入力端子、ＮＯＲゲート７の他方の入力端子お
よびＮＯＲゲート８の第３の入力端子は、内部データ信
号Ｄ ｉ ｎを受ける入力端子９に接続されている。電
圧センス信号ｖｐｓ、ｖｐＳおよび出力制御信号ｏｅ、
丁７は、第３図に示す制御回路８０から与えられる。ま
た、入力端子９は、第５図に示すセンスアンプ７３に接
続されている。
なお、ＰチャネルＭＯＳＦＥＴ１．２およびＮチャネル
ＭＯＳＦＥＴ３．４の各々は、電流駆動能力が第８図に
示す従来の出力バッファ回路に含まれるＭＯＳＦＥＴの
それの約半分になるように形成されている。すなわち、
第１図の出力バッファ回路に含まれる各ＭＯＳＦＥＴ１
〜４のサイズは、第８図に示す従来の出力バッファ回路
に含まれる各ＭＯＳＦＥＴＩ、３のサイズの約半分に形
成されている。
ＭＯＳＦＥＴ３．４の各々は、電流駆動能力が第８図に
示す従来の出力バッファ回路に含まれるＭＯＳＦＥＴの
それの約半分になるように形成されている。すなわち、
第１図の出力バッファ回路に含まれる各ＭＯＳＦＥＴ１
〜４のサイズは、第８図に示す従来の出力バッファ回路
に含まれる各ＭＯＳＦＥＴＩ、３のサイズの約半分に形
成されている。
次に、第１図に示す出力バッファ回路の動作を第２図を
参照しながら説明する。
参照しながら説明する。
書込用電源の電源電位ＶＰＦが５ｖのとき、電圧センス
信号ｖＰＳはｒＬＪレベルとなり、電圧センス信号ｖＰ
ＳはｒＨＪレベルとなる。また、書込用電源の電源電位
ＶＰＰが１２．５Ｖ（書込電圧）のときには、電圧セン
ス信号ｖＰＳがｒＨＪレベルとなり、電圧センス信号■
ＰＳがｒＬＪレベルとなる。
信号ｖＰＳはｒＬＪレベルとなり、電圧センス信号ｖＰ
ＳはｒＨＪレベルとなる。また、書込用電源の電源電位
ＶＰＰが１２．５Ｖ（書込電圧）のときには、電圧セン
ス信号ｖＰＳがｒＨＪレベルとなり、電圧センス信号■
ＰＳがｒＬＪレベルとなる。
通常のデータの続出時には、電源電位ｖｃｃおよび書込
用電源の電源電位ＶＦＰは共に５Ｖに設定される。この
ため、電圧センス信号ｖＰＳおよびＶＰＳはそれぞれｒ
ＬＪレベルおよびｒＨＪレベルとなる。また、出力制御
信号ＯｅおよびＯｅがそれぞれｒＨＪレベルおよびｒＬ
Ｊレベルであるとする。まず、入力端子９に与えられる
内部データ信号ＤｉｎがｒＨＪレベルのとき、ＮＡＮＤ
ゲート５，６の出力は共にｒＬＪレベルになり、ＮＯＲ
ゲート７．８の出力も共にｒＬＪレベルとなる。これに
より、ＰチャネルＭＯＳＦＥＴＩ。
用電源の電源電位ＶＦＰは共に５Ｖに設定される。この
ため、電圧センス信号ｖＰＳおよびＶＰＳはそれぞれｒ
ＬＪレベルおよびｒＨＪレベルとなる。また、出力制御
信号ＯｅおよびＯｅがそれぞれｒＨＪレベルおよびｒＬ
Ｊレベルであるとする。まず、入力端子９に与えられる
内部データ信号ＤｉｎがｒＨＪレベルのとき、ＮＡＮＤ
ゲート５，６の出力は共にｒＬＪレベルになり、ＮＯＲ
ゲート７．８の出力も共にｒＬＪレベルとなる。これに
より、ＰチャネルＭＯＳＦＥＴＩ。
２は共に導通状態となり、ＮチャネルＭＯＳＦＥＴ３．
４は共に非導通状態となる。その結果、出力端子１０に
は、「Ｈ」レベルの出力データＤＯｕｔが現われる。
４は共に非導通状態となる。その結果、出力端子１０に
は、「Ｈ」レベルの出力データＤＯｕｔが現われる。
同様にして、内部データ信号ＤｉｎがｒＬＪレベルのと
き、ＮＡＮＤゲート５．６の出力は共にｒＨＪレベルと
なり、ＮＯＲゲート７．８の出力も共にｒＨＪレベルと
なる。これにより、ＰチャネルＭＯＳＦＥＴＩ、２は共
に非導通状態となり、ＮチャネルＭＯＳＦＥＴ３．４は
共に導通状態となる。その結果、出力端子１０には、「
Ｌ」レベルの出力データＤｏｕｔが現われる。
き、ＮＡＮＤゲート５．６の出力は共にｒＨＪレベルと
なり、ＮＯＲゲート７．８の出力も共にｒＨＪレベルと
なる。これにより、ＰチャネルＭＯＳＦＥＴＩ、２は共
に非導通状態となり、ＮチャネルＭＯＳＦＥＴ３．４は
共に導通状態となる。その結果、出力端子１０には、「
Ｌ」レベルの出力データＤｏｕｔが現われる。
上記の場合、各ＦＥＴＩ〜４のサイズが第８図に示す各
ＦＥＴＩ、３のサイズの約半分であり、かつＰチャネル
ＭＯＳＦＥＴ１．２またはＮチャネルＭＯＳＦＥＴ３．
４が同時に導通状態となるので、第１図の出力バッファ
回路に流れる電流は第８図の従来の出力バッファ回路に
流れる電流と同様である。
ＦＥＴＩ、３のサイズの約半分であり、かつＰチャネル
ＭＯＳＦＥＴ１．２またはＮチャネルＭＯＳＦＥＴ３．
４が同時に導通状態となるので、第１図の出力バッファ
回路に流れる電流は第８図の従来の出力バッファ回路に
流れる電流と同様である。
次に、プログラムベリファイ時には、電源電位ＶＣＣが
６ｖまたは６，２５〜６．５ｖに設定され、書込用電源
の電源電位ｖＰＰが１２．５Ｖに設定される。したがっ
て、電圧センス信号ｖＰＳおよびｖ下ゴはそれぞれｒＨ
ＪレベルおよびｒＬＪレベルとなる。また、出力制御信
号ｏｅおよびτｉをそれぞれｒＨＪレベルおよびｒＬＪ
レベルとする。この場合、ＮＡＮＤゲート６の出力は、
内部データ信号ＤｉｎがｒＨＪレベルおよびｒＬＪレベ
ルのいずれであってもｒＨＪレベルとなる。
６ｖまたは６，２５〜６．５ｖに設定され、書込用電源
の電源電位ｖＰＰが１２．５Ｖに設定される。したがっ
て、電圧センス信号ｖＰＳおよびｖ下ゴはそれぞれｒＨ
ＪレベルおよびｒＬＪレベルとなる。また、出力制御信
号ｏｅおよびτｉをそれぞれｒＨＪレベルおよびｒＬＪ
レベルとする。この場合、ＮＡＮＤゲート６の出力は、
内部データ信号ＤｉｎがｒＨＪレベルおよびｒＬＪレベ
ルのいずれであってもｒＨＪレベルとなる。
そのため、ＰチャネルＭＯＳＦＥＴ２は、常に非導通状
態となる。同様に、ＮＯＲゲート８の出力は、内部デー
タ信号ＤｉｎがｒＨＪレベルおよびｒＬＪレベルのいず
れであってもｒＬＪレベルとなる。そのため、Ｎチャネ
ルＭＯＳＦＥＴ４は、常に非導通状態となる。このとき
、ＮＡＮＤゲート５およびＮＯＲゲート７は、通常のデ
ータの読出動作の場合と同様に動作する。すなわち、内
部データ信号ＤｉｎがｒＨＪレベルのときには、ＮＡＮ
Ｄゲート５の出力がｒＬＪレベルとなる。その結果、Ｐ
チャネルＭＯＳＦＥＴ１が導通状態となり、出力端子１
０にｒＨＪレベルの出力データＤｏｕｔが現われる。ま
た、内部データ信号ＤｉｎがｒＬＪレベルのときには、
ＮＯＲゲート７の出力がｒＨＪレベルとなる。その結果
、ＮチャネルＭＯＳＦＥＴ３が導通状態となり、出力端
子１０にｒＬＪレベルの出力データＤｉｎが現われる。
態となる。同様に、ＮＯＲゲート８の出力は、内部デー
タ信号ＤｉｎがｒＨＪレベルおよびｒＬＪレベルのいず
れであってもｒＬＪレベルとなる。そのため、Ｎチャネ
ルＭＯＳＦＥＴ４は、常に非導通状態となる。このとき
、ＮＡＮＤゲート５およびＮＯＲゲート７は、通常のデ
ータの読出動作の場合と同様に動作する。すなわち、内
部データ信号ＤｉｎがｒＨＪレベルのときには、ＮＡＮ
Ｄゲート５の出力がｒＬＪレベルとなる。その結果、Ｐ
チャネルＭＯＳＦＥＴ１が導通状態となり、出力端子１
０にｒＨＪレベルの出力データＤｏｕｔが現われる。ま
た、内部データ信号ＤｉｎがｒＬＪレベルのときには、
ＮＯＲゲート７の出力がｒＨＪレベルとなる。その結果
、ＮチャネルＭＯＳＦＥＴ３が導通状態となり、出力端
子１０にｒＬＪレベルの出力データＤｉｎが現われる。
このように、プログラムベリファイ時に導通状態となる
ＭＯＳＦＥＴの数は、通常の読出時に導通状態となるＭ
ＯＳＦＥＴの数の半分である。そのため、プログラムベ
リファイ時に出力バツファ回路に流れる電流は、通常の
読出時に出力バッファ回路に流れる電流よりも減少する
。その結果、電源電位ＶＣＣが上昇してもスイッチング
時に発生するノイズが減少する。
ＭＯＳＦＥＴの数は、通常の読出時に導通状態となるＭ
ＯＳＦＥＴの数の半分である。そのため、プログラムベ
リファイ時に出力バツファ回路に流れる電流は、通常の
読出時に出力バッファ回路に流れる電流よりも減少する
。その結果、電源電位ＶＣＣが上昇してもスイッチング
時に発生するノイズが減少する。
なお、プログラムベリファイ時のアクセスタイムは、通
常の読出時のアクセスタイムより遅くてもよいので、プ
ログラムベリファイ時に出力バッファ回路の電流駆動能
力が減少しても問題はない。
常の読出時のアクセスタイムより遅くてもよいので、プ
ログラムベリファイ時に出力バッファ回路の電流駆動能
力が減少しても問題はない。
次に、出力制御信号ｏｅおよびｏｅがそれぞれｒＬＪレ
ベルおよびｒＨＪレベルであるとする。
ベルおよびｒＨＪレベルであるとする。
この場合、ＮＡＮＤゲート５，６の出力は共にｒＨＪレ
ベルとなり、ＮＯＲゲート７．８の出力は共にｒＬＪ
レベルとなる。したがって、ＰチャネルＭＯＳＦＥＴＩ
、２およびＮチャネルＭＯＳＦＥＴ３．４は共に非導通
状態となり、出力端子１０はフローティング状態となる
。
ベルとなり、ＮＯＲゲート７．８の出力は共にｒＬＪ
レベルとなる。したがって、ＰチャネルＭＯＳＦＥＴＩ
、２およびＮチャネルＭＯＳＦＥＴ３．４は共に非導通
状態となり、出力端子１０はフローティング状態となる
。
第７図は、この発明の他の実施例による出力バッファ回
路の構成を示す回路図である。
路の構成を示す回路図である。
第７図において、ＰチャネルＭＯＳＦＥＴ５ａ。
５ｂおよびＮチャネルＭＯＳＦＥＴ５ｃ、５ｄが、第１
図に示されるＮＡＮＤゲート５に相当する回路を構成す
る。ＰチャネルＭＯ８ＦＥＴ７ａ、７ｂおよびＮチャネ
ルＭＯＳＦＥＴ７ｃ、７ｄが、第１図に示されるＮＯＲ
ゲート７に相当する回路を構成する。また、Ｎチャネル
ＭＯＳＦＥＴ６ａおよびＰチャネルＭＯ８ＦＥＴ６ｂ、
６ｅにより構成される回路が、第１図に示されるＮＡＮ
Ｄゲート６の代わりに設けられている。ＮチャネルＭＯ
ＳＦＥＴ８ａ、８ｃおよびＰチャネルＭＯ８ＦＥＴ８ｂ
により構成される回路が、第１図に示されるＮＯＲゲー
ト８の代わりに設けられている。
図に示されるＮＡＮＤゲート５に相当する回路を構成す
る。ＰチャネルＭＯ８ＦＥＴ７ａ、７ｂおよびＮチャネ
ルＭＯＳＦＥＴ７ｃ、７ｄが、第１図に示されるＮＯＲ
ゲート７に相当する回路を構成する。また、Ｎチャネル
ＭＯＳＦＥＴ６ａおよびＰチャネルＭＯ８ＦＥＴ６ｂ、
６ｅにより構成される回路が、第１図に示されるＮＡＮ
Ｄゲート６の代わりに設けられている。ＮチャネルＭＯ
ＳＦＥＴ８ａ、８ｃおよびＰチャネルＭＯ８ＦＥＴ８ｂ
により構成される回路が、第１図に示されるＮＯＲゲー
ト８の代わりに設けられている。
通常の読出時には、書込用電源の電源電位ＶＰＰが５Ｖ
に設定され、第１図の出力バッファ回路の場合と同様に
、電圧センス信号ＶＰＳおよびＶＰＳがそれぞれｒＬＪ
レベルおよびｒＨＪレベルとなる。これにより、ＭＯＳ
ＦＥＴ６ｃ、６ｂ。
に設定され、第１図の出力バッファ回路の場合と同様に
、電圧センス信号ＶＰＳおよびＶＰＳがそれぞれｒＬＪ
レベルおよびｒＨＪレベルとなる。これにより、ＭＯＳ
ＦＥＴ６ｃ、６ｂ。
８ａ ８ｂが導通状態となり、ＭＯＳＦＥＴ６ｃ８ｃ
が非導通状態となる。したがって、ＰチャネルＭＯＳＦ
ＥＴＩのゲートＧ１およびＰチャネルＭＯ５ＦＥＴ２の
ゲートＧ２は互いに同じ電位となる。同様に、Ｎチャネ
ルＭＯＳＦＥＴ３のゲートＧ３およびＮチャネルＭＯＳ
ＦＥＴ４のゲートＧ４は互いに同じ電位となる。
が非導通状態となる。したがって、ＰチャネルＭＯＳＦ
ＥＴＩのゲートＧ１およびＰチャネルＭＯ５ＦＥＴ２の
ゲートＧ２は互いに同じ電位となる。同様に、Ｎチャネ
ルＭＯＳＦＥＴ３のゲートＧ３およびＮチャネルＭＯＳ
ＦＥＴ４のゲートＧ４は互いに同じ電位となる。
ここで、出力制御信号ＯｅおよびｏｅがそれぞれｒＨＪ
レベルおよび「Ｌ」レベルとする。このとき、ＭＯＳＦ
ＥＴ５ｄ、７ａが導通状態となり、ＭＯＳＦＥＴ５ｂ、
７ｄが非導通状態となる。これにより、ＭＯＳＦＥＴ５
ｃ、５ｃがインバータとして働き、ＭＯＳＦＥＴ７ｂ、
７ｃがインバータとして働く。したがって、内部データ
信号ＤｉｎがｒＨＪレベルのときには、ＰチャネルＭＯ
ＳＦＥＴＩ、、２が共に導通状態となり、出力端子１０
にｒＨＪの出力データＤｏｕｔが現われる。逆に、内部
データ信号ＤｉｎがｒＬＪレベルのときには、Ｎチャネ
ルＭＯＳＦＥＴ３．４が共に導通状態となり、出力端子
１０にｒＬＪレベルの出力データＤｏｕｔが現われる。
レベルおよび「Ｌ」レベルとする。このとき、ＭＯＳＦ
ＥＴ５ｄ、７ａが導通状態となり、ＭＯＳＦＥＴ５ｂ、
７ｄが非導通状態となる。これにより、ＭＯＳＦＥＴ５
ｃ、５ｃがインバータとして働き、ＭＯＳＦＥＴ７ｂ、
７ｃがインバータとして働く。したがって、内部データ
信号ＤｉｎがｒＨＪレベルのときには、ＰチャネルＭＯ
ＳＦＥＴＩ、、２が共に導通状態となり、出力端子１０
にｒＨＪの出力データＤｏｕｔが現われる。逆に、内部
データ信号ＤｉｎがｒＬＪレベルのときには、Ｎチャネ
ルＭＯＳＦＥＴ３．４が共に導通状態となり、出力端子
１０にｒＬＪレベルの出力データＤｏｕｔが現われる。
プログラムベリファイ時には、書込用電源の電源電位Ｖ
ＰＰが１２．５Ｖに設定される。これにより、電圧セン
ス信号ｖＰＳおよびｖＰＳがそれぞれｒＨＪレベルおよ
びｒＬＪレベルとなる。この場合、ＭＯＳＦＥＴ６ｃ、
６ｂ、８ａ、８ｂは非導通状態となり、ＭＯＳＦＥＴ６
ｃ、８ｃは導通状態となる。その結果、ＰチャネルＭＯ
３ＦＥＴ２のゲートＧ２はｒＨＪレベルとなり、Ｎチャ
ネルＭＯＳＦＥＴ４のゲートＧ４はｒＬＪレベルとなる
。これにより、ＰチャネルＭＯ３ＦＥＴ２およびＮチャ
ネルＭＯＳＦＥＴ４は非導通状態となる。この状態では
、ＰチャネルＭＯＳＦＥＴＩおよびＮチャネルＭＯＳＦ
ＥＴ３のみが動作可能となる。したがって、内部データ
信号ＤｉｎがｒＨＪレベルのときにはＰチャネルＭＯＳ
ＦＥＴＩが導通状態となり、出力端子１０にｒＨＪレベ
ルの出力データＤｏｕｔが現われる。逆に、内部データ
信号ＤｉｎがｒＬＪレベルのときには、ＮチャネルＭＯ
ＳＦＥＴ３が導通状態となり、出力端子１０にｒＬＪレ
ベルの出力データＤｏｕｔが現われる。
ＰＰが１２．５Ｖに設定される。これにより、電圧セン
ス信号ｖＰＳおよびｖＰＳがそれぞれｒＨＪレベルおよ
びｒＬＪレベルとなる。この場合、ＭＯＳＦＥＴ６ｃ、
６ｂ、８ａ、８ｂは非導通状態となり、ＭＯＳＦＥＴ６
ｃ、８ｃは導通状態となる。その結果、ＰチャネルＭＯ
３ＦＥＴ２のゲートＧ２はｒＨＪレベルとなり、Ｎチャ
ネルＭＯＳＦＥＴ４のゲートＧ４はｒＬＪレベルとなる
。これにより、ＰチャネルＭＯ３ＦＥＴ２およびＮチャ
ネルＭＯＳＦＥＴ４は非導通状態となる。この状態では
、ＰチャネルＭＯＳＦＥＴＩおよびＮチャネルＭＯＳＦ
ＥＴ３のみが動作可能となる。したがって、内部データ
信号ＤｉｎがｒＨＪレベルのときにはＰチャネルＭＯＳ
ＦＥＴＩが導通状態となり、出力端子１０にｒＨＪレベ
ルの出力データＤｏｕｔが現われる。逆に、内部データ
信号ＤｉｎがｒＬＪレベルのときには、ＮチャネルＭＯ
ＳＦＥＴ３が導通状態となり、出力端子１０にｒＬＪレ
ベルの出力データＤｏｕｔが現われる。
なお、出力制御信号ｏｅおよびｏｅがそれぞれｒＬＪ
レベルおよびｒＨＪ レベルのときの動作は、第１図の
出力バッファ回路における動作と同様である。
レベルおよびｒＨＪ レベルのときの動作は、第１図の
出力バッファ回路における動作と同様である。
このように、第７図に示す出力バッファ回路においても
、第１図に示す出力バッファ回路と同様の効果を奏する
。
、第１図に示す出力バッファ回路と同様の効果を奏する
。
なお、上記実施例においては、第１〜第４のスイッチン
グ手段の各々が１つのＭＯＳＦＥＴにより構成されてい
るが、第１〜第４のスイッチング手段の各々が複数のス
イッチング素子によって構成されてもよい。
グ手段の各々が１つのＭＯＳＦＥＴにより構成されてい
るが、第１〜第４のスイッチング手段の各々が複数のス
イッチング素子によって構成されてもよい。
［発明の効果］
以上のようにこの発明によれば、第１の電源端子に第１
の電位が与えられたときの電流駆動能力が、第１の電源
端子に第２の電位が与えられたときの電流駆動能力より
も減少するので、スイッチングノイズが軽減されかつ安
定に動作することができるバッファ回路が得られる。
の電位が与えられたときの電流駆動能力が、第１の電源
端子に第２の電位が与えられたときの電流駆動能力より
も減少するので、スイッチングノイズが軽減されかつ安
定に動作することができるバッファ回路が得られる。
第１図はこの発明の一実施例による出力バッファ回路の
構成を示す回路図である。第２図は第１図の出力バッフ
ァ回路の動作を説明するための図である。第３図は第１
図の出力バッファ回路が適用されるＥＦＲＯＭの構成を
示すブロック図である。第４図は第３図のＥＦＲＯＭに
含まれるメモリセルアレイの構成を示す回路図である。 第５図は第３図のＥＦＲＯＭに含まれるデータ入出力回
路の構成の一例を示すブロック図である。第６図は第３
図のＥＦＲＯＭに含まれるデータ入出力回路の構成の他
の例を示すブロック図である。第７図はこの発明の他の
実施例による出力バッフ７回路の構成を示す回路図であ
る。第８図は従来の出力バッフ７回路の構成を示す回路
図である。第９図は第８図の出力バッファ回路の動作を
説明するための図である。第１０図はＥＦＲＯＭに含ま
れるメモリトランジスタの構成を示す断面図である。 第１１図はメモリトランジスタにおけるゲート電圧とド
レイン電流との関係を示す図である。第１２図は出力バ
ッフ７回路のスイッチング時に発生するノイズを説明す
るための等価回路図である。 図において、１．２はＰチャネルＭＯＳ Ｆ Ｅ Ｔ。 ３．４はＮチャネルＭＯＳＦＥＴ、５．６はＮＡＮＤゲ
ート、７．８はＮＯＲゲート、９は入力端子、１０は出
力端子、１６は電源端子、１７は接地端子、５ａ、５ｂ
、６ｂ、６ｃ、７ａ、７ｂ。 ８ｂはＰチャネルＭＯＳＦＥＴ、５ｃ、５ｄ、６ａ、７
ｃ、７ｄ、８ａ、８ｃはＮチャネルＭＯＳＦＥＴである
。 なお、各図中、同一符号は同一または相当部分を示す。
構成を示す回路図である。第２図は第１図の出力バッフ
ァ回路の動作を説明するための図である。第３図は第１
図の出力バッファ回路が適用されるＥＦＲＯＭの構成を
示すブロック図である。第４図は第３図のＥＦＲＯＭに
含まれるメモリセルアレイの構成を示す回路図である。 第５図は第３図のＥＦＲＯＭに含まれるデータ入出力回
路の構成の一例を示すブロック図である。第６図は第３
図のＥＦＲＯＭに含まれるデータ入出力回路の構成の他
の例を示すブロック図である。第７図はこの発明の他の
実施例による出力バッフ７回路の構成を示す回路図であ
る。第８図は従来の出力バッフ７回路の構成を示す回路
図である。第９図は第８図の出力バッファ回路の動作を
説明するための図である。第１０図はＥＦＲＯＭに含ま
れるメモリトランジスタの構成を示す断面図である。 第１１図はメモリトランジスタにおけるゲート電圧とド
レイン電流との関係を示す図である。第１２図は出力バ
ッフ７回路のスイッチング時に発生するノイズを説明す
るための等価回路図である。 図において、１．２はＰチャネルＭＯＳ Ｆ Ｅ Ｔ。 ３．４はＮチャネルＭＯＳＦＥＴ、５．６はＮＡＮＤゲ
ート、７．８はＮＯＲゲート、９は入力端子、１０は出
力端子、１６は電源端子、１７は接地端子、５ａ、５ｂ
、６ｂ、６ｃ、７ａ、７ｂ。 ８ｂはＰチャネルＭＯＳＦＥＴ、５ｃ、５ｄ、６ａ、７
ｃ、７ｄ、８ａ、８ｃはＮチャネルＭＯＳＦＥＴである
。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 第１の論理レベルまたは第２の論理レベルの入力信号を
受ける入力端子、 所定の第１の電位または所定の第２の電位が与えられる
第１の電源端子、 所定の第３の電位が与えられる第２の電源端子、出力端
子、 前記第１の電源端子と前記出力端子との間に並列に結合
される第１および第２のスイッチング手段、 前記第２の電源端子と前記出力端子との間に並列に結合
される第３および第４のスイッチング手段、および 前記入力端子に与えられる入力信号に応答して、前記第
１、第２、第３および第４のスイッチング手段を制御す
る制御手段を備え、 前記制御手段は、 前記第１の電源端子に前記所定の第１の電位が与えられ
ているときには、前記入力端子に与えられる前記第１の
論理レベルの入力信号に応答して、前記第１および第２
のスイッチング手段のいずれか一方を導通状態にしかつ
他の前記スイッチング手段を非導通状態にし、前記入力
端子に与えられる前記第２の論理レベルの入力信号に応
答して、前記第３および第４のスイッチング手段のいず
れか一方を導通状態にしかつ他の前記スイッチング手段
を非導通状態にし、 前記第１の電源端子に前記所定の第２の電位が与えられ
ているときには、前記入力端子に与えられる前記第１の
論理レベルの入力信号に応答して、前記第１および第２
のスイッチング手段を導通状態にしかつ前記第３および
第４のスイッチング手段を非導通状態にし、前記入力端
子に与えられる前記第２の論理レベルの入力信号に応答
して、前記第３および第４のスイッチング手段を導通状
態にしかつ前記第１および第２のスイッチング手段を非
導通状態にする、バッファ回路。
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