JPH09139381A - プラズマｃｖｄ法 - Google Patents
プラズマｃｖｄ法Info
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- JPH09139381A JPH09139381A JP7317524A JP31752495A JPH09139381A JP H09139381 A JPH09139381 A JP H09139381A JP 7317524 A JP7317524 A JP 7317524A JP 31752495 A JP31752495 A JP 31752495A JP H09139381 A JPH09139381 A JP H09139381A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/69—Inorganic materials
- H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
- H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
- H10P14/69215—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material being a silicon oxide, e.g. SiO2
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- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
- C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
- C23C16/40—Oxides
- C23C16/401—Oxides containing silicon
- C23C16/402—Silicon dioxide
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
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- H10P14/6326—Deposition processes
- H10P14/6328—Deposition from the gas or vapour phase
- H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H10P14/6336—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
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Abstract
(57)【要約】
【目的】プラズマＣＶＤ法による成膜工程で生ずる半導
体デバイスの劣化を抑制する。 【構成】 プラズマＣＶＤ法により、ＴＥＯＳを原料に
して、層間絶縁膜となるシリコン酸化膜１１６を成膜工
程において、ＲＦ出力を５０Ｗで発振させて、放電後
（Ｏ2 プラズマ発生後）にＲＦ出力を５０Ｗから２５０
Ｗ（成膜時の出力値）まで段階的に上昇させる。ＲＦ出
力が２５０Ｗに成るのと同時に、或いはタイミングをず
らして、ＴＥＯＳガスを供給して、成膜を開始する。こ
の結果、放電開始時は低出力でＲＦ電源を発振させるよ
うにしたため、ＲＦ電極間の電圧が過渡的に大きな変化
するのを抑制することがてきる。
体デバイスの劣化を抑制する。 【構成】 プラズマＣＶＤ法により、ＴＥＯＳを原料に
して、層間絶縁膜となるシリコン酸化膜１１６を成膜工
程において、ＲＦ出力を５０Ｗで発振させて、放電後
（Ｏ2 プラズマ発生後）にＲＦ出力を５０Ｗから２５０
Ｗ（成膜時の出力値）まで段階的に上昇させる。ＲＦ出
力が２５０Ｗに成るのと同時に、或いはタイミングをず
らして、ＴＥＯＳガスを供給して、成膜を開始する。こ
の結果、放電開始時は低出力でＲＦ電源を発振させるよ
うにしたため、ＲＦ電極間の電圧が過渡的に大きな変化
するのを抑制することがてきる。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ等の
半導体集積回路を作製するために利用されるプラズマＣ
ＶＤ法に関するものである。
半導体集積回路を作製するために利用されるプラズマＣ
ＶＤ法に関するものである。
【０００２】
【従来の技術】現在、半導体集積回路の高集積化、高密
度化に伴い、半導体素子の構造は微細化が進んでいる。
そのため、層間絶縁膜は絶縁特性のみでなく、複雑で、
高アスペクトを有する配線間を隙間無く充填できること
が要求されている。従来、ＴＥＯＳを原料にしたＣＶＤ
法により形成されたシリコン酸化膜は被覆形状が優れて
いるので、層間絶縁膜として広く使用されている。特
に、ガラス基板上に作製されるＴＦＴの作製工程では、
４００℃以下の低温で成膜できること、大面積を処理で
きることから、プラズマＣＶＤ法が採用されている。
度化に伴い、半導体素子の構造は微細化が進んでいる。
そのため、層間絶縁膜は絶縁特性のみでなく、複雑で、
高アスペクトを有する配線間を隙間無く充填できること
が要求されている。従来、ＴＥＯＳを原料にしたＣＶＤ
法により形成されたシリコン酸化膜は被覆形状が優れて
いるので、層間絶縁膜として広く使用されている。特
に、ガラス基板上に作製されるＴＦＴの作製工程では、
４００℃以下の低温で成膜できること、大面積を処理で
きることから、プラズマＣＶＤ法が採用されている。
【０００３】
【発明が解決しようとする課題】しかしながら、半導体
回路の高集積化、高密度化に伴い、プラズマ工程に生ず
る荷電子の蓄積（チャージアップ）による影響が顕著に
なっている。例えば、アクティブマトリックスパネルの
Ｕ−ｓｈａｐｅ表示不良や点欠陥の原因は、画素マトリ
クス内の特性不良なＴＦＴの分布から、工程での電気的
なダメージであると考えられる。アクティブマトリック
ス型液晶表示装置では、１つのＴＦＴの不良はパネル全
体の不良と同じであり、歩留りの低下を招く。
回路の高集積化、高密度化に伴い、プラズマ工程に生ず
る荷電子の蓄積（チャージアップ）による影響が顕著に
なっている。例えば、アクティブマトリックスパネルの
Ｕ−ｓｈａｐｅ表示不良や点欠陥の原因は、画素マトリ
クス内の特性不良なＴＦＴの分布から、工程での電気的
なダメージであると考えられる。アクティブマトリック
ス型液晶表示装置では、１つのＴＦＴの不良はパネル全
体の不良と同じであり、歩留りの低下を招く。
【０００４】本発明の目的は、上述の問題点を解消し
て、荷電粒子によるデバイスの劣化を抑制し得るプラズ
マＣＶＤ法を提供することにある。
て、荷電粒子によるデバイスの劣化を抑制し得るプラズ
マＣＶＤ法を提供することにある。
【０００５】〔発明に至る過程〕 プラズマＣＶＤ装置
において、プラズマが発生する前の状態では、ＲＦ電極
により印加される電圧は基板に対して電界として作用す
る。この状態では、電極・配線間隔、基板の厚さ等を考
慮すると、電界強度は基板上に形成されたデバイスを破
壊するような値ではないと考えられる。
において、プラズマが発生する前の状態では、ＲＦ電極
により印加される電圧は基板に対して電界として作用す
る。この状態では、電極・配線間隔、基板の厚さ等を考
慮すると、電界強度は基板上に形成されたデバイスを破
壊するような値ではないと考えられる。
【０００６】他方、プラズマの発生過程においては、先
ず荷電粒子（電子及び正イオン）が発生して、ＲＦ電極
間が導電領域となる。電子と正イオンの移動度の違いに
より、基板表面はプラズマに対して負に帯電し始める
（イオンシースの発生）。やがて、荷電粒子の生成量と
消滅量とが飽和して、即ち、チャージアップ量が飽和し
て、定常のプラズマ状態となる。
ず荷電粒子（電子及び正イオン）が発生して、ＲＦ電極
間が導電領域となる。電子と正イオンの移動度の違いに
より、基板表面はプラズマに対して負に帯電し始める
（イオンシースの発生）。やがて、荷電粒子の生成量と
消滅量とが飽和して、即ち、チャージアップ量が飽和し
て、定常のプラズマ状態となる。
【０００７】従って、プラズマが定常的に発生している
状態では、基板表面に発生するイオンシースはあまり大
きな値に成らないとみなせるため、電界強度やイオン照
射エネルギーはデバイスを破壊するような大きさではな
いと考えられる。
状態では、基板表面に発生するイオンシースはあまり大
きな値に成らないとみなせるため、電界強度やイオン照
射エネルギーはデバイスを破壊するような大きさではな
いと考えられる。
【０００８】しかしながら、プラズマが発生する瞬間
は、チャージアップ量が飽和するまでの間に、定常状態
では電流があまり流れない部分に電流が流れる可能性が
あり、過渡的にでも大きな電流が流れると、デバイスが
瞬時に破壊されてしまう。
は、チャージアップ量が飽和するまでの間に、定常状態
では電流があまり流れない部分に電流が流れる可能性が
あり、過渡的にでも大きな電流が流れると、デバイスが
瞬時に破壊されてしまう。
【０００９】従来、プラズマＣＶＤでＴＥＯＳを原料と
するシリコン酸化膜を成膜するには、Ｏ2 プラズマを発
生する前処理と、ＴＥＯＳを供給して、成膜するとい
う、２つのプロセスを連続的に（Ｏ2 プラズマを発生し
たまま）行っている。
するシリコン酸化膜を成膜するには、Ｏ2 プラズマを発
生する前処理と、ＴＥＯＳを供給して、成膜するとい
う、２つのプロセスを連続的に（Ｏ2 プラズマを発生し
たまま）行っている。
【００１０】本発明人等は、プラズマＣＶＤにおける過
渡的な現象を解明するために、ＲＦ電源にオシロスコー
プを接続して、ＲＦ電極間の電圧波形を観察した。図５
は従来の成膜工程でのＲＦ電極の電圧波形であり、縦軸
の単位は２００Ｖ／ｄｉｖであり、横軸の単位は５００
ｍｓｅｃ／ｄｉｖである。Ｏ2 プラズマ発生過程と、成
膜過程ともＲＦ出力は２５０Ｗである。図６はＲＦ出力
が２５０ＷでのＯ2 プラズマ発生過程でのＲＦ電極の電
圧波形であり、図６（ａ）は発振開始時点の波形を示
し、図６（ｂ）、図６（ｃ）はそれぞれ放電開始時点の
波形を示す。放電開始の瞬間は波形のずれとして確認で
きる。なお、図６（ａ）〜（ｃ）の縦軸の単位はそれぞ
れ２００Ｖ／ｄｉｖであり、横軸の単位は、図６（ａ）
は１００ｍｓｅｃ／ｄｉｖであり、図６（ｂ）は２０ｍ
ｓｅｃ／ｄｉｖであり、図６（ｃ）は２ｍｓｅｃ／ｄｉ
ｖである。
渡的な現象を解明するために、ＲＦ電源にオシロスコー
プを接続して、ＲＦ電極間の電圧波形を観察した。図５
は従来の成膜工程でのＲＦ電極の電圧波形であり、縦軸
の単位は２００Ｖ／ｄｉｖであり、横軸の単位は５００
ｍｓｅｃ／ｄｉｖである。Ｏ2 プラズマ発生過程と、成
膜過程ともＲＦ出力は２５０Ｗである。図６はＲＦ出力
が２５０ＷでのＯ2 プラズマ発生過程でのＲＦ電極の電
圧波形であり、図６（ａ）は発振開始時点の波形を示
し、図６（ｂ）、図６（ｃ）はそれぞれ放電開始時点の
波形を示す。放電開始の瞬間は波形のずれとして確認で
きる。なお、図６（ａ）〜（ｃ）の縦軸の単位はそれぞ
れ２００Ｖ／ｄｉｖであり、横軸の単位は、図６（ａ）
は１００ｍｓｅｃ／ｄｉｖであり、図６（ｂ）は２０ｍ
ｓｅｃ／ｄｉｖであり、図６（ｃ）は２ｍｓｅｃ／ｄｉ
ｖである。
【００１１】図６（ａ）に示すように、ＲＦ電源は発振
を開始してから直ちに所定の電圧で発振しているが、発
振開始から放電開始まで数１０ｍｓｅｃの時間を要す
る。しかしながら、図５、図６（ａ）、図６（ｂ）では
確認できないが、図６（ｃ）に示すように、放電開始の
瞬間に、過渡的に大きな電圧波形（以下、ヒゲパルスと
いう）が観察された。
を開始してから直ちに所定の電圧で発振しているが、発
振開始から放電開始まで数１０ｍｓｅｃの時間を要す
る。しかしながら、図５、図６（ａ）、図６（ｂ）では
確認できないが、図６（ｃ）に示すように、放電開始の
瞬間に、過渡的に大きな電圧波形（以下、ヒゲパルスと
いう）が観察された。
【００１２】例えば、アクティブマトリックス型表示装
置の画素パネルに配置されるＴＦＴのプラズマＣＶＤ工
程について考える。画像データを確実に保持するため
に、画素パネルのＴＦＴはオフ電流特性に優れているこ
とが要求される。そのため、例えば図１（Ｅ）に示すよ
うに、ＴＦＴをＬＤＤ構造としている。ＬＤＤ領域は高
抵抗領域として機能するため、オフ電流を低減すること
ができる。なお、図１については、実施例１で詳細に説
明する。
置の画素パネルに配置されるＴＦＴのプラズマＣＶＤ工
程について考える。画像データを確実に保持するため
に、画素パネルのＴＦＴはオフ電流特性に優れているこ
とが要求される。そのため、例えば図１（Ｅ）に示すよ
うに、ＴＦＴをＬＤＤ構造としている。ＬＤＤ領域は高
抵抗領域として機能するため、オフ電流を低減すること
ができる。なお、図１については、実施例１で詳細に説
明する。
【００１３】ＬＤＤ構造を有するＴＦＴの作製工程にお
いて、第１層間絶縁膜１１６（図１（Ｆ）参照）を形成
以前には、図１（Ｅ）に示すようにシリコンから成る活
性層１０３のソース／ドレイン領域１１２、１１３は露
出した状態であり、またゲイト電極１０５はデバイス毎
に分断されてしないため、基板の幅と略等しい長さのま
まであり、このようなゲイト電極１０５が数１００本程
度、並行に配置されている。
いて、第１層間絶縁膜１１６（図１（Ｆ）参照）を形成
以前には、図１（Ｅ）に示すようにシリコンから成る活
性層１０３のソース／ドレイン領域１１２、１１３は露
出した状態であり、またゲイト電極１０５はデバイス毎
に分断されてしないため、基板の幅と略等しい長さのま
まであり、このようなゲイト電極１０５が数１００本程
度、並行に配置されている。
【００１４】この状態で第１層間絶縁膜１１６をプラズ
マＣＶＤで成膜すると、定常プラズマ状態でもプラズマ
密度やプラズマ電位が均一でなければ、ゲイト電位に分
布が生じて、ゲイト電極１０５に電流が流れて、デバイ
スを劣化させてしまうおそれがある。しかしなから、プ
ラズマが発生する瞬間には、図６（ｃ）に示すような過
渡的なヒゲパルスが発生し、さらに、プラズマの発生が
不均一であれば、ゲイト電極には定常状態よりもはるか
に大きな電流が流れてしまう。
マＣＶＤで成膜すると、定常プラズマ状態でもプラズマ
密度やプラズマ電位が均一でなければ、ゲイト電位に分
布が生じて、ゲイト電極１０５に電流が流れて、デバイ
スを劣化させてしまうおそれがある。しかしなから、プ
ラズマが発生する瞬間には、図６（ｃ）に示すような過
渡的なヒゲパルスが発生し、さらに、プラズマの発生が
不均一であれば、ゲイト電極には定常状態よりもはるか
に大きな電流が流れてしまう。
【００１５】また、第１層間絶縁膜１１６の成膜初期
は、シリコン（ソース／ドレイン領域１１２、１１３）
に電子が直接に照射されるため、シリコンは負に帯電す
る。この結果、ゲイト絶縁膜１１０に電界が発生するた
め、ゲイト絶縁膜１１０を劣化させてしまう。しかし、
第１層間絶縁膜１１６によりシリコン（ソース／ドレイ
ン領域１１２、１１３）が覆われるようになると、シリ
コンが直接にチャージアップすることがなくなる。
は、シリコン（ソース／ドレイン領域１１２、１１３）
に電子が直接に照射されるため、シリコンは負に帯電す
る。この結果、ゲイト絶縁膜１１０に電界が発生するた
め、ゲイト絶縁膜１１０を劣化させてしまう。しかし、
第１層間絶縁膜１１６によりシリコン（ソース／ドレイ
ン領域１１２、１１３）が覆われるようになると、シリ
コンが直接にチャージアップすることがなくなる。
【００１６】従って、第１層間絶縁膜をプラズマＣＶＤ
で成膜するには、シリコンがチャージアップされなくな
るまでの間に、ＲＦ電極間において、ヒゲパルスのよう
な過渡的な電圧変化を無くす、または抑制することが課
題になる。
で成膜するには、シリコンがチャージアップされなくな
るまでの間に、ＲＦ電極間において、ヒゲパルスのよう
な過渡的な電圧変化を無くす、または抑制することが課
題になる。
【００１７】
【課題を解決するための手段】上述の課題を解決するた
めに、第１の発明に係るプラズマＣＶＤ法の構成は、Ｒ
Ｆ電源の出力を成膜時の値まで段階的又は連続的に上昇
させることを特徴とする。
めに、第１の発明に係るプラズマＣＶＤ法の構成は、Ｒ
Ｆ電源の出力を成膜時の値まで段階的又は連続的に上昇
させることを特徴とする。
【００１８】また、第２の発明に係るプラズマＣＶＤ法
の構成は、原料ガス以外の気体をプラズマ化する工程
と、前記原料ガスを供給して、成膜する工程とを連続的
に実施するプラズマＣＶＤ法において、前記プラズマ化
工程において、ＲＦ電源の出力を前記成膜工程の値まで
段階的にまたは連続的に上昇させることを特徴とする。
の構成は、原料ガス以外の気体をプラズマ化する工程
と、前記原料ガスを供給して、成膜する工程とを連続的
に実施するプラズマＣＶＤ法において、前記プラズマ化
工程において、ＲＦ電源の出力を前記成膜工程の値まで
段階的にまたは連続的に上昇させることを特徴とする。
【００１９】
【作用】従来例では、ＴＥＯＳを原料にしてシリコン酸
化膜を成膜するには、Ｏ2 プラズマ発生時にも成膜時と
同じ出力で、ＲＦ電源を発振させている。図６（ａ）に
示すように、ＲＦ電極間は発振開始から直ちに所定の電
圧が印加されている。即ち、ＲＦ電極間の電圧は急激に
変化したことになる。このため、上記の構成を有する第
１の発明に係るプラズマＣＶＤ法では、ＲＦ電源の出力
を成膜時の値まで段階的にまたは連続的に上昇させるこ
とにより、ＲＦ電極間において急激な、過渡的な電圧変
化を抑制する。
化膜を成膜するには、Ｏ2 プラズマ発生時にも成膜時と
同じ出力で、ＲＦ電源を発振させている。図６（ａ）に
示すように、ＲＦ電極間は発振開始から直ちに所定の電
圧が印加されている。即ち、ＲＦ電極間の電圧は急激に
変化したことになる。このため、上記の構成を有する第
１の発明に係るプラズマＣＶＤ法では、ＲＦ電源の出力
を成膜時の値まで段階的にまたは連続的に上昇させるこ
とにより、ＲＦ電極間において急激な、過渡的な電圧変
化を抑制する。
【００２０】例えば、プラズマＤＶＤでＴＥＯＳを原料
とするシリコン酸化膜を成膜するには、Ｏ2 をプラズマ
化する工程と、ＴＥＯＳを供給し、ＴＥＯＳ／Ｏ2 プラ
ズマを発生して、成膜する工程とを連続的に行ってい
る。このため、第２の発明に係るプラズマＣＶＤ法で
は、このように、原料ガス以外の気体（Ｏ2 ）をプラズ
マ化する工程と、原料ガス（ＴＥＯＳ）を供給して、成
膜する工程とを連続的に実施するプラズマＣＶＤ法にお
いて、発振開始時のプラズマ化工程において、ＲＦ電源
の出力を成膜工程の値まで段階的にまたは連続的に上昇
させて、ＲＦ電極間において急激な、過渡的な電圧変化
を抑制する。
とするシリコン酸化膜を成膜するには、Ｏ2 をプラズマ
化する工程と、ＴＥＯＳを供給し、ＴＥＯＳ／Ｏ2 プラ
ズマを発生して、成膜する工程とを連続的に行ってい
る。このため、第２の発明に係るプラズマＣＶＤ法で
は、このように、原料ガス以外の気体（Ｏ2 ）をプラズ
マ化する工程と、原料ガス（ＴＥＯＳ）を供給して、成
膜する工程とを連続的に実施するプラズマＣＶＤ法にお
いて、発振開始時のプラズマ化工程において、ＲＦ電源
の出力を成膜工程の値まで段階的にまたは連続的に上昇
させて、ＲＦ電極間において急激な、過渡的な電圧変化
を抑制する。
【００２１】なお、プラズマ化工程において、ＲＦ電源
の出力が成膜時の値と同じになるのと同時に、原料ガス
を供給するればよい。或いは、タイミングをずらして、
原料ガスを供給するようにしてもよい。また、発振開始
時のＲＦ出力の下限は、放電可能な値で定義することが
できる。
の出力が成膜時の値と同じになるのと同時に、原料ガス
を供給するればよい。或いは、タイミングをずらして、
原料ガスを供給するようにしてもよい。また、発振開始
時のＲＦ出力の下限は、放電可能な値で定義することが
できる。
【００２２】他方、発振開始時のＲＦ出力の上限は、装
置や反応室毎に適宜に設定すればよい。これは、本発明
者の研究によると、ＲＦ電極間の過渡的な電圧変化は観
察されない場合もあり、また、装置や反応室毎に過渡的
現象の発生し易さが異なるためである。
置や反応室毎に適宜に設定すればよい。これは、本発明
者の研究によると、ＲＦ電極間の過渡的な電圧変化は観
察されない場合もあり、また、装置や反応室毎に過渡的
現象の発生し易さが異なるためである。
【００２３】図３は本発明者がオシロスコープで観察し
た、ＲＦ電源の出力は５０Ｗでの、Ｏ2 プラズマ発生過
程でのＲＦ電極の電圧波形であり、図３（ａ）は発振開
始時点から放電開始以降の電圧波形であり、図３
（ｂ）、（ｃ）は放電開始時点での電圧波形である。放
電開始の瞬間は波形のずれとして確認できる。なお、図
３（ａ）〜（ｃ）の縦軸の単位はそれぞれ２００Ｖ／ｄ
ｉｖであり、横軸の単位は、図３（ａ）は１００ｍｓｅ
ｃ／ｄｉｖであり、図３（ｂ）では、２０ｍｓｅｃ／ｄ
ｉｖであり、図３（ｃ）は２ｍｓｅｃ／ｄｉｖである。
た、ＲＦ電源の出力は５０Ｗでの、Ｏ2 プラズマ発生過
程でのＲＦ電極の電圧波形であり、図３（ａ）は発振開
始時点から放電開始以降の電圧波形であり、図３
（ｂ）、（ｃ）は放電開始時点での電圧波形である。放
電開始の瞬間は波形のずれとして確認できる。なお、図
３（ａ）〜（ｃ）の縦軸の単位はそれぞれ２００Ｖ／ｄ
ｉｖであり、横軸の単位は、図３（ａ）は１００ｍｓｅ
ｃ／ｄｉｖであり、図３（ｂ）では、２０ｍｓｅｃ／ｄ
ｉｖであり、図３（ｃ）は２ｍｓｅｃ／ｄｉｖである。
【００２４】図３と図６を比較すると明かなように、Ｏ
2 ガスをプラズマ化する工程において、放電開始時にＲ
Ｆ出力を２５０Ｗ（成膜時の電圧）よりも低い５０Ｗと
することにより、放電開始時（Ｏ2 プラズマ発生時）に
ヒゲパルスのような急激で、過渡的な電圧の変化を抑制
することがてきる。
2 ガスをプラズマ化する工程において、放電開始時にＲ
Ｆ出力を２５０Ｗ（成膜時の電圧）よりも低い５０Ｗと
することにより、放電開始時（Ｏ2 プラズマ発生時）に
ヒゲパルスのような急激で、過渡的な電圧の変化を抑制
することがてきる。
【００２５】また、図４はオシロスコープで観察した、
Ｏ2 プラズマ発生過程でのＲＦ電極の電圧波形であり、
ＲＦ出力を発振開始時には５０Ｗとし、放電後に２５０
Ｗに上昇している。図４（ａ）は発振開始から放電開始
までの電圧波形であり、図４（ｂ）はＲＦ出力を上昇さ
せた時点での電圧波形である。放電開始の瞬間は波形の
ずれとして確認できる。なお、図４（ａ）、図４（ｂ）
の縦軸の単位はそれぞれ２００Ｖ／ｄｉｖであり、横軸
の単位は、図４（ａ）は１ｓｅｃ／ｄｉｖであり、図４
（ｂ）では、２ｍｓｅｃ／ｄｉｖである。図４（ｂ）に
示すように、放電後（Ｏ2 プラズマ発生後）に、ＲＦ出
力を５０Ｗから２５０Ｗに段階的に上昇することによ
り、ＲＦ電極間の電圧は円滑に上昇して、過渡的な電圧
変化を抑制することが可能となる。
Ｏ2 プラズマ発生過程でのＲＦ電極の電圧波形であり、
ＲＦ出力を発振開始時には５０Ｗとし、放電後に２５０
Ｗに上昇している。図４（ａ）は発振開始から放電開始
までの電圧波形であり、図４（ｂ）はＲＦ出力を上昇さ
せた時点での電圧波形である。放電開始の瞬間は波形の
ずれとして確認できる。なお、図４（ａ）、図４（ｂ）
の縦軸の単位はそれぞれ２００Ｖ／ｄｉｖであり、横軸
の単位は、図４（ａ）は１ｓｅｃ／ｄｉｖであり、図４
（ｂ）では、２ｍｓｅｃ／ｄｉｖである。図４（ｂ）に
示すように、放電後（Ｏ2 プラズマ発生後）に、ＲＦ出
力を５０Ｗから２５０Ｗに段階的に上昇することによ
り、ＲＦ電極間の電圧は円滑に上昇して、過渡的な電圧
変化を抑制することが可能となる。
【００２６】
〔実施例１〕 本実施例は、本発明をＴＦＴの作製工程
に応用したものであり、図１は本実施例のＴＦＴの作製
工程毎のＴＦＴの断面図である。図１（Ａ）に示すよう
に、ガラス基板（コーニング１７３７）１０１上に、プ
ラズマＣＶＤ法又はスパッタ法により、下地膜として酸
化シリコン膜１０２を３０００Åの厚さに堆積する。次
にプラズマＣＶＤ法又は減圧ＣＶＤ法により、アモルフ
ァスシリコン膜を２００〜１５００Åの厚さ、例えば５
００Åの厚さに堆積する。
に応用したものであり、図１は本実施例のＴＦＴの作製
工程毎のＴＦＴの断面図である。図１（Ａ）に示すよう
に、ガラス基板（コーニング１７３７）１０１上に、プ
ラズマＣＶＤ法又はスパッタ法により、下地膜として酸
化シリコン膜１０２を３０００Åの厚さに堆積する。次
にプラズマＣＶＤ法又は減圧ＣＶＤ法により、アモルフ
ァスシリコン膜を２００〜１５００Åの厚さ、例えば５
００Åの厚さに堆積する。
【００２７】その後、アモルファスシリコン膜を熱アニ
ールして、結晶化させる。結晶化されたアモルファスシ
リコン膜をエッチングして、ＴＦＴの活性層１０３を形
成する。アモルファスシリコン膜を結晶化させる方法と
して、レーザーアニール法や、熱アニールとレーザーア
ニールとを併用する方法を採用することができる。更
に、ＮｉやＰｔ等のシリコンの結晶化を助長する金属元
素を利用すると、結晶化工程を、より低温で、より短時
間で行うことができる。
ールして、結晶化させる。結晶化されたアモルファスシ
リコン膜をエッチングして、ＴＦＴの活性層１０３を形
成する。アモルファスシリコン膜を結晶化させる方法と
して、レーザーアニール法や、熱アニールとレーザーア
ニールとを併用する方法を採用することができる。更
に、ＮｉやＰｔ等のシリコンの結晶化を助長する金属元
素を利用すると、結晶化工程を、より低温で、より短時
間で行うことができる。
【００２８】そして、スパッタ法により、ゲイト電極１
０５を構成するアルミニウム膜を６０００Åの厚さに堆
積する。このアルミニウム膜には０．１〜０．３重量％
のスカンジウムを含有させる。次に、陽極酸化法によ
り、アルミニウム膜の表面に陽極酸化物（酸化アルミニ
ウム）膜１０６を形成する。この際には、酒石酸を３％
含有するエチレングリコール溶液中でアルミニウム膜に
１０〜３０Ｖの電圧を印加する。形成された陽極酸化物
層１０６は緻密な（バリア型）構造を有する。そして、
陽極酸化物層１０６の表面にレジストのマスク１０６を
形成し、アルミニウム膜をパタニングして、ゲイト電極
１０７を形成する。（図１（Ａ））
０５を構成するアルミニウム膜を６０００Åの厚さに堆
積する。このアルミニウム膜には０．１〜０．３重量％
のスカンジウムを含有させる。次に、陽極酸化法によ
り、アルミニウム膜の表面に陽極酸化物（酸化アルミニ
ウム）膜１０６を形成する。この際には、酒石酸を３％
含有するエチレングリコール溶液中でアルミニウム膜に
１０〜３０Ｖの電圧を印加する。形成された陽極酸化物
層１０６は緻密な（バリア型）構造を有する。そして、
陽極酸化物層１０６の表面にレジストのマスク１０６を
形成し、アルミニウム膜をパタニングして、ゲイト電極
１０７を形成する。（図１（Ａ））
【００２９】図１（Ｂ）に示すように、レジストのマス
ク１０６を付けたまま、電解溶液中でゲイト電極１０５
に１０〜３０Ｖの定電圧を印加して、陽極酸化する。電
解溶液にはクエン酸、シュウ酸又は硫酸を３〜２０％に
希釈した酸性水溶液を使用することがてきる。本実施例
では、シュウ酸水溶液（３０℃）中で１０Ｖの電圧をゲ
イト電極１０７に２０〜４０分印加する。この結果、ゲ
イト電極１０５の側面のみにポーラス型の陽極酸化物１
０８を５０００Åの厚さに形成される。なお、陽極酸化
物１０８の厚さは酸化時間で制御すればよい。（図１
（Ｂ））
ク１０６を付けたまま、電解溶液中でゲイト電極１０５
に１０〜３０Ｖの定電圧を印加して、陽極酸化する。電
解溶液にはクエン酸、シュウ酸又は硫酸を３〜２０％に
希釈した酸性水溶液を使用することがてきる。本実施例
では、シュウ酸水溶液（３０℃）中で１０Ｖの電圧をゲ
イト電極１０７に２０〜４０分印加する。この結果、ゲ
イト電極１０５の側面のみにポーラス型の陽極酸化物１
０８を５０００Åの厚さに形成される。なお、陽極酸化
物１０８の厚さは酸化時間で制御すればよい。（図１
（Ｂ））
【００３０】図１（Ｃ）に示すように、レジストのマス
ク１０７を除去して、再びゲイト電極１０５を電解溶液
中で陽極酸化する。この際には、酒石酸、ホウ酸、又は
硫酸を３〜１０％含有するエチレングリコール溶液を使
用する。この結果、ゲイト電極１０５の周囲にバリヤ型
の陽極酸化物１０９が形成される。バリア型の陽極酸化
物１０９の厚さは１５００〜２０００Åとする。陽極酸
化物１０９の厚さはオフセット、オーバーラップの長さ
によって適宜に決定すればよい。バリア型の陽極酸化物
１０９の厚さは印加電圧に略比例し、印加電圧が２００
Ｖの場合に、陽極酸化物１０９の厚さは２５００Åとな
る。
ク１０７を除去して、再びゲイト電極１０５を電解溶液
中で陽極酸化する。この際には、酒石酸、ホウ酸、又は
硫酸を３〜１０％含有するエチレングリコール溶液を使
用する。この結果、ゲイト電極１０５の周囲にバリヤ型
の陽極酸化物１０９が形成される。バリア型の陽極酸化
物１０９の厚さは１５００〜２０００Åとする。陽極酸
化物１０９の厚さはオフセット、オーバーラップの長さ
によって適宜に決定すればよい。バリア型の陽極酸化物
１０９の厚さは印加電圧に略比例し、印加電圧が２００
Ｖの場合に、陽極酸化物１０９の厚さは２５００Åとな
る。
【００３１】そして、陽極酸化物１０８、１０９をマス
クにして、酸化シリコン膜１０４をエッチングして、ゲ
イト絶縁膜１１０を形成する。例えば、エッチングガス
として、ＣＦ4 を使用すれば、ポーラス型の陽極酸化物
１０９はエッチングされず、酸化シリコン膜１０４のみ
をエッチングできる。（図１（Ｄ））
クにして、酸化シリコン膜１０４をエッチングして、ゲ
イト絶縁膜１１０を形成する。例えば、エッチングガス
として、ＣＦ4 を使用すれば、ポーラス型の陽極酸化物
１０９はエッチングされず、酸化シリコン膜１０４のみ
をエッチングできる。（図１（Ｄ））
【００３２】図１（Ｅ）に示すように、イオンドーピン
グ法によって、活性層１０３に導電型を付与する不純物
イオンを注入する。Ｐ型のＴＦＴを形成する場合には、
Ｐ（燐）イオンを注入し、Ｎ型のＴＦＴを形成する場合
には、Ｂ（ホウ素）イオンを注入する。また、ゲイト絶
縁膜１１０が半透過なマスクとして機能させるために、
ドーズ量、加速電圧等の条件を適宜に設定する。
グ法によって、活性層１０３に導電型を付与する不純物
イオンを注入する。Ｐ型のＴＦＴを形成する場合には、
Ｐ（燐）イオンを注入し、Ｎ型のＴＦＴを形成する場合
には、Ｂ（ホウ素）イオンを注入する。また、ゲイト絶
縁膜１１０が半透過なマスクとして機能させるために、
ドーズ量、加速電圧等の条件を適宜に設定する。
【００３３】この結果、活性層１０３において、ゲイト
電極１０５は完全なマスクとして機能して、これらの直
下の領域は不純物イオンが注入されず、チャネル形成領
域１１１となる。また、露出している領域は高濃度に不
純物イオンが注入されるため、ソース領域１１２、ドレ
イン領域１１３となる。また、ゲイト絶縁膜１１０のみ
に覆われている領域は、ゲイト絶縁膜１１０が半透過な
マスクとして機能するため、ソース領域１１２、ドレイ
ン領域１１３よりも不純物イオンの濃度が低い低濃度不
純物領域１１４、１１５となる。とくに、チャネル形成
領域１１１とドレイン領域１１５の間の低濃度不純物領
域１１５はＬＤＤ領域という。低濃度不純物領域１１
４、１１５の不純物濃度はソース／ドレイン領域１１
２、１１３よりも２桁程度低くなるようにすればよい。
（図１（Ｅ））
電極１０５は完全なマスクとして機能して、これらの直
下の領域は不純物イオンが注入されず、チャネル形成領
域１１１となる。また、露出している領域は高濃度に不
純物イオンが注入されるため、ソース領域１１２、ドレ
イン領域１１３となる。また、ゲイト絶縁膜１１０のみ
に覆われている領域は、ゲイト絶縁膜１１０が半透過な
マスクとして機能するため、ソース領域１１２、ドレイ
ン領域１１３よりも不純物イオンの濃度が低い低濃度不
純物領域１１４、１１５となる。とくに、チャネル形成
領域１１１とドレイン領域１１５の間の低濃度不純物領
域１１５はＬＤＤ領域という。低濃度不純物領域１１
４、１１５の不純物濃度はソース／ドレイン領域１１
２、１１３よりも２桁程度低くなるようにすればよい。
（図１（Ｅ））
【００３４】続いて、層間絶縁物としてプラズマＣＶＤ
法により、ＴＥＯＳを原料にして、酸化シリコン膜１１
６を５０００Åの厚さに堆積する。本実施例では、成膜
初期にＲＦ電極間において、図６（ｃ）に示すようなヒ
ゲパルスを無くす、または抑制するようにするために、
プラズマＣＶＤ装置のＲＦ電源の出力を段階的に増加す
るようにしている。そのため、先ず、ＲＦ出力を５０Ｗ
にして、Ｏ2 プラズマを発生させ、その後、ＲＦ出力を
２５０Ｗに上昇すると同時に、ＴＥＯＳガスを供給し
て、ＴＥＯＳ／Ｏ2 プラズマを発生させて、酸化シリコ
ン膜１１０を成膜する。
法により、ＴＥＯＳを原料にして、酸化シリコン膜１１
６を５０００Åの厚さに堆積する。本実施例では、成膜
初期にＲＦ電極間において、図６（ｃ）に示すようなヒ
ゲパルスを無くす、または抑制するようにするために、
プラズマＣＶＤ装置のＲＦ電源の出力を段階的に増加す
るようにしている。そのため、先ず、ＲＦ出力を５０Ｗ
にして、Ｏ2 プラズマを発生させ、その後、ＲＦ出力を
２５０Ｗに上昇すると同時に、ＴＥＯＳガスを供給し
て、ＴＥＯＳ／Ｏ2 プラズマを発生させて、酸化シリコ
ン膜１１０を成膜する。
【００３５】図２はオシロスコープで観察した酸化シリ
コン膜１１６成膜時のＲＦ電極の電圧波形図であり、図
３はＯ2 プラズマ発生過程でのＲＦ電極の電圧波形であ
り、図３（ａ）は発振開始時点から放電開始以降の電圧
波形であり、図３（ｂ）、（ｃ）は発振開始時点での電
圧波形である。放電開始の瞬間は波形のずれとして確認
できる。なお、図３（ａ）〜（ｃ）の縦軸の単位はそれ
ぞれ２００Ｖ／ｄｉｖであり、横軸の単位は、図３
（ａ）は１００ｍｓｅｃ／ｄｉｖであり、図３（ｂ）で
は、２０ｍｓｅｃ／ｄｉｖであり、図３（ｃ）は２ｍｓ
ｅｃ／ｄｉｖである。
コン膜１１６成膜時のＲＦ電極の電圧波形図であり、図
３はＯ2 プラズマ発生過程でのＲＦ電極の電圧波形であ
り、図３（ａ）は発振開始時点から放電開始以降の電圧
波形であり、図３（ｂ）、（ｃ）は発振開始時点での電
圧波形である。放電開始の瞬間は波形のずれとして確認
できる。なお、図３（ａ）〜（ｃ）の縦軸の単位はそれ
ぞれ２００Ｖ／ｄｉｖであり、横軸の単位は、図３
（ａ）は１００ｍｓｅｃ／ｄｉｖであり、図３（ｂ）で
は、２０ｍｓｅｃ／ｄｉｖであり、図３（ｃ）は２ｍｓ
ｅｃ／ｄｉｖである。
【００３６】従来では、Ｏ2 プラズマ発生時にも成膜時
と同じに高出力でＲＦ電源を発振させていため、図６
（ｃ）に示すようにヒゲパルスが観察されたが、本実施
例では５０Ｗのように低出力でＲＦ電源を発振させるよ
うにしたため、図３（ｃ）に示すように、放電開始時に
ヒゲパルスを発生することを抑制することができる。従
って、過渡的に大きな電圧がＲＦ電極にかかることがな
いため、基板１０１上の、デバイス、特にゲイト絶縁膜
１１０を劣化させることを抑制できる。
と同じに高出力でＲＦ電源を発振させていため、図６
（ｃ）に示すようにヒゲパルスが観察されたが、本実施
例では５０Ｗのように低出力でＲＦ電源を発振させるよ
うにしたため、図３（ｃ）に示すように、放電開始時に
ヒゲパルスを発生することを抑制することができる。従
って、過渡的に大きな電圧がＲＦ電極にかかることがな
いため、基板１０１上の、デバイス、特にゲイト絶縁膜
１１０を劣化させることを抑制できる。
【００３７】なお、本発明では、ＴＥＯＳ供給開始時に
ＲＦ出力を５０Ｗから２５０Ｗに段階的に上昇させるよ
うにしたが、放電後（Ｏ2 プラズマ発生後）にＲＦ出力
を５０Ｗから２５０Ｗに連続的に上昇させるようにして
もよい。この場合には、ＲＦ出力を段階的に上昇するよ
りも、ＲＦ電極間の電圧変化をより緩和することがてき
る。また、プラズマＣＶＤ装置のＲＦ電源をランプアッ
プ（スロースタート）にすると、ＲＦ電極間における、
過渡的な電圧変動を更に抑制することが可能になる。
ＲＦ出力を５０Ｗから２５０Ｗに段階的に上昇させるよ
うにしたが、放電後（Ｏ2 プラズマ発生後）にＲＦ出力
を５０Ｗから２５０Ｗに連続的に上昇させるようにして
もよい。この場合には、ＲＦ出力を段階的に上昇するよ
りも、ＲＦ電極間の電圧変化をより緩和することがてき
る。また、プラズマＣＶＤ装置のＲＦ電源をランプアッ
プ（スロースタート）にすると、ＲＦ電極間における、
過渡的な電圧変動を更に抑制することが可能になる。
【００３８】図１（Ｆ）に示すように、酸化シリコン膜
１１６の成膜後に、コンタクトホールを形成して、チタ
ン膜、アルミニウム膜を連続的に成膜して、パターニン
グし、ソース／ドレイン電極・配線１１７、１１８を形
成する。以上の工程を経て、ＬＤＤ構造を有するＴＦＴ
が作製される。
１１６の成膜後に、コンタクトホールを形成して、チタ
ン膜、アルミニウム膜を連続的に成膜して、パターニン
グし、ソース／ドレイン電極・配線１１７、１１８を形
成する。以上の工程を経て、ＬＤＤ構造を有するＴＦＴ
が作製される。
【００３９】本実施例では、層間絶縁膜となるシリコン
酸化膜１１６の成膜工程について説明したが、他のプラ
ズマＣＶＤ工程、例えばゲイト絶縁膜１１０となるシリ
コン酸化膜１０２等の成膜工程でも、上述したようにＲ
Ｆ出力を制御して、成膜をするとよい。
酸化膜１１６の成膜工程について説明したが、他のプラ
ズマＣＶＤ工程、例えばゲイト絶縁膜１１０となるシリ
コン酸化膜１０２等の成膜工程でも、上述したようにＲ
Ｆ出力を制御して、成膜をするとよい。
【００４０】〔実施例２〕 実施例１では、酸化シリコ
ン膜１１６形成時に、Ｏ2 プラズマ発生過程ではＲＦ出
力を小さくし、ＴＥＯＳ供給と同時にＲＦ出力を所定の
大きさに上昇させるようにしたが、本実施例では、Ｏ2
プラズマ発生過程において、ＲＦ出力を成膜時と同じ大
きさに上昇するようにしている。即ち、本実施例では、
ＲＦ電源を５０Ｗの出力で発振させて、Ｏ2 プラズマを
発生させる。所定の時間が経過したら、ＲＦ出力を２５
０Ｗまで上昇させて、ＴＥＯＳを供給して、成膜を開始
する。
ン膜１１６形成時に、Ｏ2 プラズマ発生過程ではＲＦ出
力を小さくし、ＴＥＯＳ供給と同時にＲＦ出力を所定の
大きさに上昇させるようにしたが、本実施例では、Ｏ2
プラズマ発生過程において、ＲＦ出力を成膜時と同じ大
きさに上昇するようにしている。即ち、本実施例では、
ＲＦ電源を５０Ｗの出力で発振させて、Ｏ2 プラズマを
発生させる。所定の時間が経過したら、ＲＦ出力を２５
０Ｗまで上昇させて、ＴＥＯＳを供給して、成膜を開始
する。
【００４１】図４はオシロスコープで観察した、本実施
例の酸化シリコン膜成膜時のＲＦ電極の電圧波形であ
り、Ｏ2 プラズマ発生過程での電圧波形であり、図４
（ａ）は発振開始から放電開始までの電圧波形を示し、
図４（ｂ）はＲＦ出力を５０Ｗから２５０Ｗまで上昇さ
せた時点での電圧波形を示す。放電開始の瞬間は波形の
ずれとして確認できる。本実施例は実施例１と同様に、
ＲＦ出力を５０ＷでＯ2 プラズマを発生させるようにし
ているため、図４（ａ）では確認できないが、放電開始
前後にヒゲパルスは観察されない。また、放電後に、Ｒ
Ｆ出力を５０Ｗから２５０Ｗに上昇しているが、図４
（ｂ）に示すように、ＲＦ電極間の電圧は円滑に上昇し
ており、過渡的な電圧変化は生じていなない。
例の酸化シリコン膜成膜時のＲＦ電極の電圧波形であ
り、Ｏ2 プラズマ発生過程での電圧波形であり、図４
（ａ）は発振開始から放電開始までの電圧波形を示し、
図４（ｂ）はＲＦ出力を５０Ｗから２５０Ｗまで上昇さ
せた時点での電圧波形を示す。放電開始の瞬間は波形の
ずれとして確認できる。本実施例は実施例１と同様に、
ＲＦ出力を５０ＷでＯ2 プラズマを発生させるようにし
ているため、図４（ａ）では確認できないが、放電開始
前後にヒゲパルスは観察されない。また、放電後に、Ｒ
Ｆ出力を５０Ｗから２５０Ｗに上昇しているが、図４
（ｂ）に示すように、ＲＦ電極間の電圧は円滑に上昇し
ており、過渡的な電圧変化は生じていなない。
【００４２】従って、本実施例のプラズマＣＶＤでの成
膜工程を採用することにより、基板上のデバイスに電気
的なストレスを与えることを防止することが可能にな
る。
膜工程を採用することにより、基板上のデバイスに電気
的なストレスを与えることを防止することが可能にな
る。
【００４３】なお、本発明では、Ｏ2 プラズマ発生過程
において、放電後（Ｏ2 プラズマ発生後）にＲＦ出力を
５０Ｗから２５０Ｗに段階的に上昇させるようにした
が、放電後（Ｏ2 プラズマ発生後）にＲＦ出力を５０Ｗ
から２５０Ｗに連続的に上昇させるようにしてもよい。
この場合、ＲＦ出力を段階的に上昇するよりも、ＲＦ電
極間の電圧変化をより緩和することができる。また、プ
ラズマＣＶＤ装置のＲＦ電源をランプアップ（スロース
タート）にすると、ＲＦ電極間における、過渡的な電圧
変動をより抑制することがてきる。
において、放電後（Ｏ2 プラズマ発生後）にＲＦ出力を
５０Ｗから２５０Ｗに段階的に上昇させるようにした
が、放電後（Ｏ2 プラズマ発生後）にＲＦ出力を５０Ｗ
から２５０Ｗに連続的に上昇させるようにしてもよい。
この場合、ＲＦ出力を段階的に上昇するよりも、ＲＦ電
極間の電圧変化をより緩和することができる。また、プ
ラズマＣＶＤ装置のＲＦ電源をランプアップ（スロース
タート）にすると、ＲＦ電極間における、過渡的な電圧
変動をより抑制することがてきる。
【００４４】また、本明細書では、ガラス基板上にＴＦ
Ｔを作製する工程について説明したが、シリコンウェハ
ー上に作製される半導体装置・回路の作製工程に応用す
ることも可能である。
Ｔを作製する工程について説明したが、シリコンウェハ
ー上に作製される半導体装置・回路の作製工程に応用す
ることも可能である。
【００４５】
【効果】本発明に係るプラズマＣＶＤ法は、成膜時より
も低出力でＲＦ電源を発振し始めるようにしたため、放
電開始時のＲＦ電極間の電圧が過渡的に大きく変化する
ことを抑制することが可能となる。従って、プラズマＣ
ＶＤ工程により不良となるデバイスが減少するため、歩
留りを向上させることができる。
も低出力でＲＦ電源を発振し始めるようにしたため、放
電開始時のＲＦ電極間の電圧が過渡的に大きく変化する
ことを抑制することが可能となる。従って、プラズマＣ
ＶＤ工程により不良となるデバイスが減少するため、歩
留りを向上させることができる。
【００４６】また、本発明は、プラズマＣＶＤ装置のＲ
Ｆ電源の制御方法を変更するのみで容易に実現すること
が可能である。
Ｆ電源の制御方法を変更するのみで容易に実現すること
が可能である。
【図１】 実施例１のＴＦＴの作製工程断面図である。
【図２】 酸化シリコン膜の成膜時のＲＦ電極の電圧波
形図である。
形図である。
【図３】 Ｏ2 プラズマ発生時のＲＦ電極の電圧波形図
である。
である。
【図４】 実施例２のＯ2 プラズマ発生時のＲＦ電極の
電圧波形図である。
電圧波形図である。
【図５】 従来例のシリコン酸化膜の成膜時のＲＦ電極
間の電圧波形図である。
間の電圧波形図である。
【図６】 Ｏ2 プラズマ発生過程でのＲＦ電極間の電圧
波形図である。
波形図である。
１０１・・・ガラス基板 １０２・・・下地絶縁膜（酸化シリコン） １０３・・・活性層 １０５・・・ゲイト電極 １０８・・・ポーラス型陽極酸化物 １０９・・・バリア型陽極酸化物 １１０・・・ゲイト絶縁膜 １１６・・・酸化シリコン膜（層間絶縁物）
Claims (2)
- 【請求項１】 ＲＦ電源の出力を成膜時の値まで段階的
又は連続的に上昇させることを特徴とするプラズマＣＶ
Ｄ法。 - 【請求項２】 原料ガス以外の気体をプラズマ化する工
程と、前記原料ガスを供給して、成膜する工程とを連続
的に実施するプラズマＣＶＤ法において、 前記プラズマ発生工程において、ＲＦ電源の出力を前記
成膜工程の値まで段階的に又は連続的に上昇させること
を特徴とするプラズマＣＶＤ法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31752495A JP3571129B2 (ja) | 1995-11-10 | 1995-11-10 | プラズマｃｖｄ法および薄膜トランジスタの作製方法 |
| KR1019960053580A KR100328379B1 (ko) | 1995-11-10 | 1996-11-09 | 반도체장치의제조방법 |
| US08/748,233 US6015762A (en) | 1995-11-10 | 1996-11-12 | Plasma CVD method |
| US09/917,095 US6951828B2 (en) | 1995-11-10 | 2001-07-26 | Plasma CVD method |
| KR1020010057561A KR100328380B1 (ko) | 1995-11-10 | 2001-09-18 | 반도체 장치의 제조 방법 |
| US10/911,710 US7071128B2 (en) | 1995-11-10 | 2004-08-05 | Plasma CVD method |
| US11/427,377 US7452829B2 (en) | 1995-11-10 | 2006-06-29 | Plasma CVD method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31752495A JP3571129B2 (ja) | 1995-11-10 | 1995-11-10 | プラズマｃｖｄ法および薄膜トランジスタの作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09139381A true JPH09139381A (ja) | 1997-05-27 |
| JP3571129B2 JP3571129B2 (ja) | 2004-09-29 |
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ID=18089209
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|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6951828B2 (en) * | 1995-11-10 | 2005-10-04 | Semiconductor Energy Laboratory Co., Ltd. | Plasma CVD method |
| US6281147B1 (en) * | 1995-11-10 | 2001-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Plasma CVD method |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4917044A (en) * | 1988-10-26 | 1990-04-17 | Intel Corporation | Electrical contact apparatus for use with plasma or glow discharge reaction chamber |
| US5472825A (en) * | 1993-09-24 | 1995-12-05 | Vlsi Technology Inc. | Metal interconnect fabrication with dual plasma silicon dioxide deposition and etchback |
| JP3152829B2 (ja) * | 1994-01-18 | 2001-04-03 | 株式会社東芝 | 半導体装置の製造方法 |
-
1995
- 1995-11-10 JP JP31752495A patent/JP3571129B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-09 KR KR1019960053580A patent/KR100328379B1/ko not_active Expired - Fee Related
- 1996-11-12 US US08/748,233 patent/US6015762A/en not_active Expired - Lifetime
-
2001
- 2001-09-18 KR KR1020010057561A patent/KR100328380B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100328379B1 (ko) | 2002-07-03 |
| KR100328380B1 (ko) | 2002-03-13 |
| JP3571129B2 (ja) | 2004-09-29 |
| US6015762A (en) | 2000-01-18 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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