JPH09139480A - 薄膜キャパシタおよびこれを用いた半導体記憶装置 - Google Patents

薄膜キャパシタおよびこれを用いた半導体記憶装置

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JPH09139480A
JPH09139480A JP8011429A JP1142996A JPH09139480A JP H09139480 A JPH09139480 A JP H09139480A JP 8011429 A JP8011429 A JP 8011429A JP 1142996 A JP1142996 A JP 1142996A JP H09139480 A JPH09139480 A JP H09139480A
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thin film
capacitor
region
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伸 福島
Takashi Kawakubo
隆 川久保
Tatsuo Shimizu
達雄 清水
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Abstract

(57)【要約】 【課題】 リーク電流が少なく高誘電率の薄膜キャパシ
タを提供し、かつこの小面積で大容量の薄膜キャパシタ
部を有する半導体記憶装置を提供する。 【解決手段】 ペロブスカイト組成を有する誘電体膜を
挟み込んだ薄膜キャパシタにおいて、このキャパシタの
電極材料にＡＢＯ3 で表されるペロブスカイト組成の電
気伝導性酸化物を用いる。ここでＡサイト構成元素はア
ルカリ土類金属、希土類金属のうちから選ばれた少なく
共２種、Ｂサイト構成元素は遷移金属から選ばれた少な
くとも１種である。ＡＢＯ3 の各構成元素の種類やその
組成を選択することにより界面のバリアーハイトや格子
整合等を最適化することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はペロブスカイト組成
を有する誘電体膜をキャパシタ絶縁膜とする薄膜キャパ
シタ、およびこの薄膜キャパシタを具備した半導体記憶
装置に関する。
【０００２】
【従来の技術】半導体装置の高集積化、高性能化への進
歩は急速であり、例えば揮発性メモリとして代表的なＭ
ＯＳ・ＤＲＡＭの開発は、３年で４倍の高集積化を続け
ており、ますます広がるニーズに支えられて今後も同様
な傾向が続くと考えられる。ＤＲＡＭに代表される半導
体記憶装置は世代を追うごとに微細化が進み、いわゆる
“プロセス・ドライバー”としての役割を果たしてきて
いる。このような高集積化が行われてきた背景には、種
々の技術革新が行われてきたことがあり、今後もこのよ
うな進展なくしては半導体記憶装置の発展はあり得な
い。セル構造については、１ＭｂＤＲＡＭから４ＭｂＤ
ＲＡＭへの世代にプレーナ型からスタック型あるいはト
レンチ型というように電荷蓄積部が３次元化された。す
なわち、１ＭｂＤＲＡＭまでは１０ｎｍ程度の薄いシリ
コン酸化膜（ＳｉＯ2 ）でも十分な信頼性を持ってキャ
パシタ絶縁膜に使うことができ、プレーナ構造を維持す
ることができた。そして、４ＭｂＤＲＡＭではセルサイ
ズの縮小化によりキャパシタ面積が平面構造では十分な
容量を確保できなくなり、穴を掘ってこの中にキャパシ
タを埋め込むトレンチ型や２層構造のキャパシタをトラ
ンジスタの上に積み上げるスタック型という大きく分け
て２種類の３次元キャパシタ構造を採用せざるを得なく
なったのである。しかし、２５６ＭｂＤＲＡＭあるいは
１ＧｂＤＲＡＭにおいてはこれらの構造を用いても、Ｓ
ｉＯ2 膜をキャパシタ絶縁膜とすることは極めて困難で
ある。このため、ＤＲＡＭのキャパシタ部等に代表され
る揮発性メモリの電荷蓄積層に用いるキャパシタ絶縁膜
としては従来のＳｉＯ2 から誘電率がより大きなＳＴＯ
（ＳｒＴｉＯ3 ），ＢＴＯ（ＢａＴｉＯ3 ）等のペロブ
スカイト組成を有する高誘電率薄膜を用いる試みがなさ
れている。
【０００３】また近年、メモリセルのキャパシタにペロ
ブスカイト組成を有する強誘電体薄膜を使用した半導体
記憶装置（強誘電体メモリ）の開発も行なわれており、
一部ではすでに実用化されている。強誘電体メモリは不
揮発性であり、電源を落とした後も記憶内容が失われ
ず、しかも強誘電体薄膜の膜厚が薄い場合には残留分極
の反転が速く、ＤＲＡＭ（揮発性メモリ）並みに高速の
書き込み、読み出しが可能である等の特徴を有する。さ
らに、１つのメモリセルを１つのトランジスタと１つの
キャパシタで作製することができるため、大容量化にも
適している。さらには最近、強誘電体メモリをＤＲＡＭ
動作させる技術も研究されている。これは、強誘電体薄
膜の残留分極を通常の動作中は反転させず、ＤＲＡＭの
メモリセルのキャパシタと同様に使用して、機器の電源
を落とす前にだけ強誘電体薄膜の残留分極を利用し不揮
発性メモリとして動作させるというものである。この技
術は、強誘電体メモリの最大の問題と考えられている強
誘電体薄膜の疲労、すなわち分極反転を繰り返すにつれ
て強誘電体薄膜が劣化するという現象を回避し得る有効
な方法である。
【０００４】これらのメモリの他にも、ＧａＡｓマイク
ロ波集積回路（ＭＭＩＣ）における大容量バイパスキャ
パシタ等に強誘電体キャパシタを内蔵する試みもなされ
ている。
【０００５】以上、種々の高誘電体や強誘電体薄膜を用
いた薄膜キャパシタについて説明したが、これらの薄膜
キャパシタの電極材料としては、従来はＰｔ等の金属
や、あるいはＲｕＯ2 等の金属伝導性酸化物、あるいは
ＩＴＯ（ＩｎＴｉＯ3 ）やＳＴＯ：Ｎｂ等の酸化物半導
体が用いられてきた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
従来用いられてきた電極材料を用いて形成された薄膜キ
ャパシタを電荷蓄積層とする場合においては、特にＳｒ
ＴｉＯ3 を誘電体膜として用いるＤＲＡＭ等の揮発性メ
モリにおいて、その誘電体膜の厚さを薄くしたばあい、
誘電体の見かけ上の誘電率が大幅に低下し、さらに電荷
蓄積層のリーク電流が増加することでメモリ機能が損わ
れて、電荷蓄積層として充分な機能を示さないという問
題点があった。また、ＰＺＴ等の強誘電体を電荷蓄積層
に用いる不揮発性メモリでも、誘電体と電極の界面に蓄
積される電荷に起因する疲労によりメモリの機能が長期
にわたって維持できず、同様にメモリ機能の安定性の点
で問題があった。
【０００７】これらの問題点のうち、揮発性メモリにお
けるリーク電流の抑制による記憶保持機能の安定性につ
いては、誘電体に金属電極を直接接合して界面にショッ
トキー(Schottky)バリアーを生成すれば、これがリーク
電流の低減等に有効であることが知られている。しかし
ながらこのショットキー・バリアは、誘電体中に急峻な
電界の発生をもたらし、誘電率の低下の原因になるとい
う他の問題を発生させる。すなわち、金属電極を接合す
ることによるショットキー・バリアーの生成はリーク電
流の低減等には有効であるが、一方では誘電体内部に急
峻な電位勾配が発生し、系として、すなわちキャパシタ
全体としての誘電率の減少をもたらすため電荷蓄積層の
大容量化を困難にする問題を新たに生ずることとなる。
ここで、このショットキー・バリアの高さは、誘電体の
種類が決まっている場合には、電極として接合する金属
の電子状態によって決定される。Ｐｔ，Ａｕ，ＷやＷＮ
といった従来の金属を電極に用いる場合には、金属の仕
事関数がバリアー高さを決定する。そこで電極として用
いる金属を適当に選択することにより、バリアーハイト
を選択することができるわけであるが、実際には半導体
装置を作成するプロセスに適合する金属は限られてお
り、仕事関数の差も小さいことから、最適なバリアーハ
イトを得ることが出来ないという問題があった。
【０００８】一方、このようなバリアーの生成を避ける
ためにＩＴＯ等の半導体電極を用いることも試みられて
いるが、このような場合には半導体電極と誘電体との界
面、すなわち半導体電極材料中に発生する空乏層に起因
する接合容量が直列に接続され、電荷蓄積層の容量が低
下すること、さらには、界面ポテンシャルの欠乏による
リーク電流の増加という問題点が発生することが明らか
になっている。またＩＴＯやＳＴＯ：Ｎｂ等はキャパシ
タの電極として必要な１×１０-3Ωｃｍ以下の電気抵抗
率が得られず、抵抗が高いという欠点があった。
【０００９】この問題を解決するには、例えば、ＲｕＯ
2 の様な導電性の酸化物を電極に用いることが考えられ
る。しかし、導電性酸化物電極では界面の電子状態を制
御し誘電特性を最適化する事ができるが、界面での反応
生成物が発生しこれに起因する誘電特性の低下が起こる
事が懸念される。たとえば、上記のＲｕＯ2 をＳｒ1- x
Ｂａx ＴｉＯ3 誘電体の電極として用いた場合において
は、界面にはＳｒＲｕＯ3 を主成分とする界面生成物が
生じ、またその誘電体表面側にはＢａ濃度が大きな層
（Ｂａリッチ層）がさらに生成する。この界面に生成し
たＢａリッチ層は強誘電性を示し、誘電率の低下をもた
らす原因となるという欠点があった。
【００１０】より具体的には、製造プロセスと関連して
以下のような問題点もあった。つまり、従来から作成さ
れているＢａＴｉＯ3 やＳｒＴｉＯ3 などのペロブスカ
イト組成の誘電体薄膜は、高い誘電率を得るためには、
薄膜生成時に高温でのプロセスが必要になり、下部電極
材料としては、白金・パラジウムなどの高融点金属が使
われている。これは、電極材料として一般に用いられて
いるアルミニウム・銅・ニクロムなどでは、高温処理中
に電極材料の蒸発が起こってしまったり、誘電体薄膜と
の相互作用のために誘電率が著しく低下してしまったり
するためである。しかし、上記の高融点金属を用いて
も、実際の高温処理を伴う誘電体成膜時には電極表面に
荒れが生じる。この様な荒れた電極上に誘電体薄膜を形
成した場合、その膜厚が一様ではなくなり、電界の分布
が生じることになるという問題点があった。特に膜厚の
薄い部分では電界が強くなり、絶縁特性に悪い影響がで
る。また、誘電体薄膜をエピタキシャル成長させる場合
には、下部電極の荒れがもとになり、転移などがはい
り、そこに異常な電荷の分布が生じてしまう問題点も生
じる。また上記の高融点金属を電極として用いたものに
対して微細加工を行う場合には、パターニングのための
エッチング処理が必要であるが、その処理が非常に困難
であるという問題がある。特に、加工性が非常に良いＷ
あるいはＷＮを電極やバリアーメタルとして用いた場
合、既に述べた表面の乱れの問題に加えて、ＷやＷＮの
上に直接酸化物を成長させると表面にＷＯ3 という酸化
物ができてしまい、電極やバリアーメタルとしての機能
を果たさなくなってしまうという大きな問題があった。
【００１１】本発明は上述の如き従来の問題点を解決す
るためになされたもので、その目的は誘電率低下とリー
ク電流の増加というトレードオフ関係にある高誘電率薄
膜キャパシタ固有の問題点を同時に解決することであ
る。すなわち誘電率の低下を供わずにリーク電流をも低
減させることにより充分高い誘電率及びメモリ機能の安
定性を保証する薄膜キャパシタを提供し、さらにこの薄
膜キャパシタを具備した揮発性メモリ，不揮発性メモリ
等の半導体記憶装置を提供することである。
【００１２】本発明の他の目的は導電性酸化物電極をＢ
ＳＴＯ薄膜キャパシタの電極として用いた場合に発生す
る誘電体・電極の界面反応や相互拡散による誘電体の組
成変化による誘電特性の低下を防ぎ、良好な特性を持つ
薄膜キャパシタを提供し、さらにこれを用いた半導体記
憶装置を提供することである。
【００１３】本発明のさらに他の目的は、高温プロセス
に対して安定で、表面モホロジーおよび絶縁特性に優れ
た薄膜キャパシタおよびこれを用いた半導体記憶装置を
提供することである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
になされた、本発明の第１の特徴は、一般式ＡＢＯ3で
表されるペロブスカイト組成の電気伝導性酸化物を電極
とする薄膜キャパシタおよびこのキャパシタを有する半
導体記憶装置であることである。より具体的に図３０に
示したようなＡＢＯ3 構造において、（１）アルカリ土
類金属，希土類金属のうちから選ばれた少なくとも２種
をペロブスカイト構造中のＡサイト構成元素とし、遷移
金属から選ばれた少なくとも１種をＢサイト構成元素と
する、あるいは、（２）希土類金属のうちから選ばれた
少なくとも１種をＡサイト構成元素とし、ニッケル（Ｎ
ｉ）をＢサイト構成元素とする、ものである。
【００１５】すなわち、このＡＢＯ3 で表わされるペロ
ブスカイト構造の電気伝導性酸化物を第１の電極（上部
電極）および第２の電極（下部電極）の少なく共一方の
電極とし、ペロブスカイト構造酸化物からなる高誘電率
薄膜あるいは強誘電体膜（以下高誘電率薄膜および強誘
電体膜を総称して「誘電体膜」という）をこの上部およ
び下部電極で挟んだ積層構造からなる薄膜キャパシタお
よびこの薄膜キャパシタ部をその一部に有する半導体記
憶装置であることを本発明の第１の特徴とする。ここ
で、アルカリ土類金属とは周期表２Ａ族元素のうちカル
シウムＣａ，ストロンチウムＳｒ，バリウムＢａ，ラジ
ウムＲａの金属の総称である。また希土類金属とはスカ
ンジウムＳｃ（原子番号２１），イットリウムＹ（３
９）およびランタノイド（５７〜７１）のランタンＬ
ａ，セリウムＣｅ，プラセオジムＰｒ，ネオジムＮｄ，
プロメチウムＰｍ，サマリウムＳｍ，ユウロビウムＥ
ｕ，ガドリニウムＧｄ，テルビウムＴｂ，ジスプロシウ
ムＤｙ，ホルミウムＨｏ，エルビウムＥｒ，ツリウムＴ
ｍ，イッテルビウムＹｂ，ルテチウムＬｕの１７金属の
総称である。さらに遷移金属とは周期表において３Ａ〜
７Ａ，８および１Ｂ族元素に属する，スカンジウムＳｃ
（原子番号２１）〜銅Ｃｕ（原子番号２９），イットリ
ウムＹ（原子番号３９）〜銀Ａｇ（原子番号４７），お
よびハフニウムＨｆ（原子番号７２）〜金Ａｕ（原子番
号７９）の金属の総称である。本発明において好ましい
遷移金属はチタンＴｉ，クロムＣｒ，マンガンＭｎ，鉄
Ｆｅ，コバルトＣｏ，およびルテニウムＲｕである。
【００１６】さらに詳細に説明すると、本発明の第１の
特徴におけるペロブスカイト組成の電気伝導性酸化物と
しては以下の式で示される電気伝導性酸化物のいずれか
一つを選択したものであることが好ましい。すなわち、
（イ）Ａ1 Ｂ1 Ｏ3 ［式中、Ａ1 はアルカリ土類金属、
希土類金属のうちから選ばれた少なくとも２種の元素か
らなる化合物、Ｂ1 はＦｅ，Ｍｎ，Ｃｒ，ＴｉおよびＲ
ｕのうちから選ばれた少なくとも１種の元素を表わ
す］、（ロ）Ａ2 ＣｏＯ3 ［式中、Ａ2 はアルカリ土類
金属のうちから選ばれた少なくとも１種の元素およびＮ
ｄ，Ｓｍ，Ｐｒ，およびＥｕのうちから選ばれた少なく
とも１種からなる化合物を表わす］、（ハ）Ａ3 ＮｉＯ
3 ［式中、Ａ3 は希土類金属のうちから選ばれた少なく
とも１種の元素を表わす］、（ニ）Ａ4 ＲｕＯ3 ［式
中、Ａ4 はアルカリ土類金属のうちから選ばれた少なく
とも２種の元素からなる化合物を表わす］、（ホ）ＷＲ
ｅＯ3-δ［式中、δは酸素の欠乏している割合を表わ
す］、のいずれかの電気電導性酸化物を上部電極および
下部電極の少なくとも一方の電極材料として用いること
が好ましい。
【００１７】なお、ここでは、便宜上、上部電極、下部
電極と呼んでいるが、上部電極が下で、下部電極が上に
なるような配置、あるいは右と左の関係になるような配
置でもよい。さらに、本発明の第１の特徴におけるキャ
パシタ部は図２に示したような平行平板型のコンデンサ
である必要はなく、図４のような同心の円柱形状、又は
四角柱，六角柱，八角柱形状の筒型キャパシタ，すなわ
ち、内筒と外筒との間にコンデンサを形成してもよい。
あるいは、同心の球の内球と外球の間にコンデンサを形
成するような３次元構造でもよいし、各種の３次元多角
形で形成してもよい。第１および第２の電極共にペロブ
スカイト構造の電気伝導性酸化物であることが好ましい
が、いずれか一方のみがペロブスカイト構造電気伝導性
酸化物で、他方はｐ+ シリコン基板等他の材料でもよ
い。また第１および第２の電極は異種材料からなる複合
膜で構成し、その複合膜のうちの誘電体膜に面する側の
層をペロブスカイト構造電気伝導性酸化物としてもよ
い。
【００１８】本発明の第１の特徴であるＡＢＯ3 のペロ
ブスカイト構造の電気伝導性酸化物はより具体的には、
以下のような構造であることを特徴とする。
【００１９】すなわち、Ｓｒ，Ｃａのうちの少なくとも
一種をＡＥとし、希土類元素（Ｙを含む）から選ばれた
少なくとも一種をＲＥとして、（ａ）ＡはＡＥ1-x ＲＥ
x （０．１≦ｘ≦０．９５）であり、ＢはＴｉ，Ｃｒ，
Ｍｎ，Ｆｅ，Ｃｏであること。ここでより好ましくは、
ＡＥはストロンチウム（Ｓｒ）であり、ＲＥはランタン
（Ｌａ）であること、又、ＡＥはカルシウム（Ｃａ）で
あり、ＲＥはＹであること、（ｂ）ＡはＡＥ1-x ＲＥx
（０．０５≦ｘ≦０．５）であり、Ｂはルテニウム（Ｒ
ｕ）であること、（ｃ）ＡはＮｄ1-x Ｓｒx （０．０５
≦ｘ≦０．５）であり、ＢはＣｏであること、（ｄ）Ａ
はＲＥであり、ＢはＮｉであること、などが、本発明の
ＡＢＯ3 ペロブスカイト構造として好ましい。ただし一
般式ＡＢＯ3 で表したとき、Ａサイト構成元素，Ｂサイ
ト構成元素および酸素が必ずしも１：１：３のモル比で
含有されていなくてもよく多少の化学量論比からのずれ
は許容される。
【００２０】本発明の第１の特徴で用いられるＡＢＯ3
ペロブスカイト構造の電気伝導性酸化物電極の電子状態
は、非常に狭いバンド中にフエルミ面が存在する、いわ
ゆる強相関金属という特殊な電子状態を有していると考
えられる。本発明の第１の特徴においては、この電気伝
導に関与するバンドのバンド幅やフェルミ面から真空準
位までのエネルギーを、ＡＢＯ3 構造の組成を変えるこ
とによって制御することが出来る。したがって、用いる
誘電体や成膜プロセスを考慮して、それに適合したＡＢ
Ｏ3 構造の組成を選ぶことにより、良好な性能を有する
電荷蓄積層（キャパシタ）を得ることができる。さらに
ＡＢＯ3 ペロブスカイト構造の電気伝導性酸化物電極は
誘電体として多用されるペロブスカイト酸化物と同じ結
晶構造を持ち、構造上の整合性が高く、特に揮発性メモ
リ材料として用いられるＳＴＯとはきわめて近い格子定
数を持ち、組成上の類似性も高いことから、電極と誘電
体との良好な接合が得られるものである。さらに、Ａサ
イト構成元素の組み合わせを変えることで、上記格子定
数を変化させることが出来、ペロブスカイト誘電体との
整合性をさらに高めることができる。このため、薄膜キ
ャパシタのリーク電流の原因となる界面準位を低減する
ことができる。
【００２１】ここで、Ａに用いるアルカリ土類金属、希
土類金属（Ｙを含む）の選定および組み合わせ又はＢに
用いる遷移金属の選定、組み合わせは以下のように多様
なものが考えられる。すなわち、例えば上述したような
電気伝導性酸化物ＡＥ1-x ＲＥx ＴｉＯ3 ，ＡＥ1-x Ｒ
Ｅx ＣｒＯ3 ，ＡＥ1-x ＲＥx ＭｎＯ3 ，ＡＥ1-x ＲＥ
x ＦｅＯ3 等は、ＰｔやＡｕ等の通常の電極金属と比べ
て特異な電子状態を有しており、これを電極として用い
た場合には、ショットキー・バリアーハイトの制御がよ
り広い範囲で行うことができる。これらの遷移金属酸化
物は酸素２ｐ軌道とｄ軌道に存在するギャップ中に、元
素置換等（この場合にはアルカリ土類金属：希土類金属
置換）により非常に狭いバンドが出現し（これをギャッ
プ中準位と呼ぶ）、このバンド中のフェルミ面が金属伝
導を担っていると考えることができる。この元素置換量
すなわちＲＥの組成ｘ（０．１≦ｘ≦０．９５）を変化
させることにより、ギャップ中準位のバンド幅や、上下
のバンドの相対的エネルギを変化させることができる。
すなわち、これらの物質では、半導体から、通常の金属
状態に近い状態まで、その電子状態を大幅に変化させる
ことが可能であり、実効的な仕事関数を大きく変化させ
て、誘電体との接合に生じるショットキー・バリアーの
性質を大きく変化させることが可能である。つまり、電
気伝導性酸化物のＡＥ1-x ＲＥx ＴｉＯ3 ，ＡＥ1-x Ｒ
Ｅx ＣｒＯ3 ，ＡＥ1-x ＲＥx ＭｎＯ3 ，あるいはＡＥ
1-x ＲＥx ＦｅＯ3 の電子状態の変化は、ＲＥの組成ｘ
を変化させることで容易に行うことが出来る。また用い
る誘電体の性質や成膜方法、成膜条件によっても変化す
る界面の状態を考慮して選定することもできる。
【００２２】たとえば、電気伝導性酸化物ＡＥ1-x ＲＥ
x ＴｉＯ3 においては、希土類金属の置換量を増大させ
るにつれ、Ｔｉの名目上の価数が４＋から減少していく
過程で金属的な電気伝導を示すが、一般に両者のイオン
半径が大きな場合には、系は金属化しやすく、イオン半
径が小さい場合には金属化しにくいといった傾向があ
る。さらに希土類金属の置換を進めていってＲＥの組成
ｘの値が１に近づいていき、Ｔｉの名目上の価数が３＋
に近づくと系は再び、半導体的になる。したがってこの
イオン半径による電子状態の変化を利用するために、２
種類以上のアルカリ土類金属を用いて平均イオン半径を
変化させること、２種類以上の希土類金属を用いて平均
イオン半径を変化させること、あるいはこの手法を併用
して平均イオン半径を変化させることにより、系の電子
状態を変化させ、半導体にきわめて近い強相関金属状態
から、通常金属と同様な電子状態まで変化させることが
可能になる。
【００２３】以上のようにこの系ではＡサイト構成元素
ＡＥ1-x ＲＥx の選択により、多様な電子状態を設定す
ることが出来るが、このときＴｉの形式価数が４＋に近
いほど、高酸素分圧中で安定で、３＋に近いほど、平衡
酸素分圧が下がる傾向がある。ＡＥ1-x ＲＥx Ｃｒ
Ｏ3 ，ＡＥ1-x ＲＥx ＭｎＯ3 ，ＡＥ1-x ＲＥx ＦｅＯ
3等の他の電気電導性酸化物でも同様である。これを利
用して、用いるプロセスや誘電体等との整合性の良い組
成を設定することも可能であり、結果としてこのような
電気伝導性酸化物ＡＥ1-x ＲＥx ＢＯ3 は誘電体を用い
た半導体記憶装置、たとえばＤＲＡＭ等のメモリのキャ
パシタの電極材料としてきわめて優れた性質を持ってい
るといえる。
【００２４】また、特に、アルカリ土類金属、希土類金
属の平均イオン半径が大きくなり、ＡＥ＝Ｓｒ，ＲＥ＝
Ｌａの場合には、ｘ＝１のごく近傍まで金属伝導を示
す。このように、この系の電子状態は、Ｔｉ，Ｃｒ，Ｍ
ｎ，Ｆｅの形式価数と系を構成するＡサイト構成元素お
よびＢサイト構成元素の平均イオン半径の両者に依存す
る事から、これを利用して、系の電子状態を任意に設定
することができる。したがってＳｒ1-x Ｌａx Ｔｉ
Ｏ3 ，Ｓｒ1-x Ｌａx ＣｒＯ3 ，Ｓｒ1-x Ｌａx ＭｎＯ
3 ，Ｓｒ1-x Ｌａx ＦｅＯ3 の場合には、ｘ＝０．１か
ら０．９５の範囲で系は金属的な電気伝導を示し、この
領域の両端付近では、前述の強相関金属的な電子状態を
持ち、ｘ＝０．５付近では通常の金属に近い電子状態を
持つ。この系はこのように多様な電子状態を設定するこ
とが可能であり、誘電体との良好な接合特性を示す組成
を選択することが可能になる。
【００２５】また、ＣａとＹとの組み合わせでは、イオ
ン半径が小さく、速やかに半導体へと転移する傾向があ
る。つまりＣａ1-x Ｙx ＴｉＯ3 の場合には０．１≦ｘ
≦０．５の範囲で電気伝導性が高く、ｘ＝０．３付近で
通常金属に近い電子状態を示すようになる。
【００２６】さらに電気伝導性酸化物ＡＥ1-x ＲＥx Ｒ
ｕＯ3 （０．０５≦ｘ≦０．５）においても、Ａサイト
構成元素であるＡＥ1-x ＲＥx を適当に選択することに
より、電子状態や格子パラメターを変化させ、半導体記
憶装置に用いるペロブスカイト酸化物誘電体に適合する
電極を得ることができる。例えばここでは、ＲＥとして
Ｌａを用いない場合には、ＰｔやＲｕＯ2 と同様に通常
の金属的な電子状態を示すが、Ｌａを用いることによ
り、上述の強相関金属で記述できる電子状態が得られ
る。したがってＡＥ1-x ＲＥx を適宜選択して、誘電体
の電極として適当な界面バリアーを持った接合を実現す
ることにより、高い誘電率と小さなリーク電流を合わせ
持ったＤＲＡＭ等の半導体記憶装置に用いるキャパシタ
を作ることができる。
【００２７】一方、本発明の第１の特徴で用いられ得る
他の電気伝導性酸化物ＲＥＮｉＯ3は、ＲＥのイオン半
径が小さい場合は電荷移動ギャップＤで分かたれた価電
子帯、伝導帯を持つ半導体となるが、ＲＥのイオン半径
を大きくしていくと、強相関金属となる。これは価電子
帯、伝導帯のバンド幅Ｗが増加し、実質的な電子相関Ｄ
／Ｗが小さくなってＡＥ1-x ＲＥx ＴｉＯ3 で希土類金
属の置換を進めたときと同様に、ギャップ中準位が発生
するためである。すなわち、適当なイオン半径を持つ希
土類元素を選定することにより、ＡＥ1-x ＲＥx ＴｉＯ
3 で希土類元素の置換量を変化させたのと同様に、電極
材料の電子状態を変え、電極界面のショットキー・バリ
アーハイトを最適化することができる。
【００２８】さらに、２種類以上の希土類元素を用いた
場合には、用いたそれぞれの希土類元素のイオン半径と
混合比率で決定される平均イオン半径にしたがって系の
電子状態が変化することが知られており、これを利用し
て、電極材料の電子状態を変化させることができる。こ
のとき、希土類元素のイオン半径の値、あるいは希土類
元素の平均イオン半径は０．１１ｎｍ以上であることが
望ましい。逆にイオン半径あるいは平均イオン半径がこ
れより小さな場合には、半導体となり、望ましくない。
すなわちイオン半径がこの値より大きくなるにつれて、
系の電子状態は、強相関金属から、通常の金属的な電子
状態へと近づいていき、その過程で、用いる誘電体の種
類やプロセスに適合した、最も良好な電極接合特性を与
える電子状態を選択することができる。さらに、このＲ
ＥＮｉＯ3 電気伝導性酸化物も誘電体として多用される
ペロブスカイト型酸化物と同一の結晶構造を有し、格子
定数もきわめて近いことから、極めて高い格子整合性を
有しており、誘電体−電極界面に界面準位を生成するこ
とがなく、ＤＲＡＭ等の半導体記憶装置に用いることの
できるキャパシタとしての良好な特性が得られる。
【００２９】以上のように、本発明の第１の特徴の半導
体記憶装置に用いられる電気伝導性酸化物電極はいずれ
も、ペロブスカイト構造を有する酸化物で、誘電体膜に
用いる各種ペロブスカイト誘電体と良好な接合性が得ら
れ、界面電界（又は界面ポテンシャル）の発生による誘
電率の低下や疲労特性の劣化という問題点を回避でき
る。さらに、Ｂａx Ｓｒ1-x ＴｉＯ3 （ＢＳＴＯ）の電
極として用いた場合、本発明による電極材料上にエピタ
キシャル成長させることにより、このＢＳＴＯの特性を
大きく変化させることができる。一般にＢＳＴＯはｘ＜
０．７付近の値の組成領域では室温で常誘電体であり、
自発分極を示さないが，ＭｇＯ基板上へのエピタキシャ
ル成長を行い、基板とのミスマッチに起因する応力を利
用してキュリー温度を上げ、室温で強誘電体に変化させ
ることができる。このような現象は、ＢＳＴＯを本発明
で用いられる電気伝導性酸化物電極上にエピタキシャル
成長した場合にも顕著に見られ、これを応用して図９あ
るいは図１４に示すようなＢＳＴＯを用いた強誘電体メ
モリを得ることが可能となる。
【００３０】この場合，下部電極として用いる電気伝導
性酸化物電極は高度に配向した多結晶膜か単結晶膜であ
る必要があり、この際（ＡＥ，ＲＥ）ＴｉＯ3 、（Ｓ
ｒ，Ｃａ，ＲＥ）ＲｕＯ3 やＲＥＮｉＯ3 等の電気伝導
性酸化物電極のｃ軸が膜面に垂直方向になるように配向
していることが好ましい。さらにこのとき、電気伝導性
酸化物電極の組成を適当に選ぶことにより、電気伝導性
酸化物電極のａ，ｂ軸長がＢＳＴＯのそれよりも充分小
さく設定すると、応力による強誘電性の付与や誘電率の
向上の効果をより顕著にする事ができる。たとえばＣａ
1-x Ｙx ＴｉＯ3の場合、ｘ＝０．５の組成ではａ＝
０．５３６ｎｍ，ｂ＝０．５５３ｎｍの格子定数を有
し、このときＢＳＴＯの格子定数に対応する（ａ2 ＋ｂ
2 ）1/2 ／２の値はＢＳＴＯの格子定数０．３９１ｎｍ
の２倍より小さいため、エピタキシャル成長による強誘
電性の付与が可能になる。ｘがより大きい場合にはＣａ
1-x ＹxＴｉＯ3 のｂ軸長はより大きな値を持ち、格子
ミスマッチの効果はより小さくなる。
【００３１】また本発明の第１の特徴の半導体記憶装置
に用いる酸化物電極は従来用いられてきた貴金属電極に
比べ、低価格で加工性にすぐれ、また耐熱性や耐酸化性
も優れており、ＣＶＤによる成膜も容易にできることか
ら低価格で高性能の誘電体を用いた半導体メモリ等の半
導体記憶装置を容易に生産することが可能になる。また
薄膜誘電体にあっては膜の面内方向に圧縮応力が加わる
と膜面に垂直方向の誘電率が向上することが知られてい
る。本発明の第１の特徴による導電性酸化物電極はいず
れも誘電体に用いるペロブスカイト酸化物にたいして適
当な熱膨脹率を有するため適度なストレスをこれに加
え、誘電率を向上させることができる。この作用は有限
のアスペクト比を持つ半導体記憶装置のスタックキャパ
シタ等を形成したときに特に顕著である。キャパシタ部
のアスペクト比としては図２２に示すように１〜３でよ
い。さらに本発明の第１の特徴で用いられる電気伝導性
酸化物電極によれば、従来知られているＩＴＯ，ＳＴ
Ｏ，あるいはＬａＮｉＯ3 等よりもはるかに小さな電気
抵抗率を得ることができるので、メモリ等の半導体集積
回路を構成する上での配線抵抗等も低減して、半導体記
憶装置設計上の自由度も増大し、高周波特性が向上する
ので、高速大容量メモリが容易に実現できる。たとえば
ギガヘルツ帯においても良好な高周波特性が得られる。
【００３２】本発明の第２の特徴はＲｕを含む導電性ペ
ロブスカイト酸化物電極をＢＳＴＯ薄膜キャパシタの電
極として用いた場合に発生する誘電体・電極の界面反応
や相互拡散による誘電体の組成変化による誘電特性の劣
化を防ごうとするものであり、図１５（ｂ）に示すよう
にＳｒ1-x Ｂａx ＲｕＯ3 （０＜ｘ＜１、好ましくは
０．１≦ｘ≦０．６）を第１の電極２４２及び第２の電
極２４４のうちの少なくとも一方の電極材料とし、Ｓｒ
1-x Ｂａx ＴｉＯ3 膜２４３を該第１および第２の電極
で挟んだ構造からなるキャパシタ部を有するＤＲＡＭ等
の記憶装置であることである。
【００３３】本発明の第２の特徴による導電性酸化物電
極を図１５に示すようなＤＲＡＭのＢＳＴＯ薄膜キャパ
シタに適用した場合、ＤＲＡＭの製造プロセスに係る各
種の成膜プロセス並びに各種の熱処理時の加熱工程にお
いて誘電体−電極間でＢａ，Ｓｒの相互拡散が発生して
も、界面付近の誘電体におけるＢａ／Ｓｒ比が変化する
事がなく、意図しない低誘電率層の形成による誘電特性
の低下を避けることができる。さらにＢａとＳｒはその
陽イオン半径が大きく異なる（Ｂａ2+は０．１６１ｎ
ｍ，Ｓｒ2+は０．１４４ｎｍ）ため、ペロブスカイト構
造をもつＳｒ1-xＢａx ＲｕＯ3 の結晶構造における歪
が変化する。一方、ペロブスカイト構造における結晶歪
と電子状態の関係は広く認識されており、この歪量が少
ない場合ほど系の電子状態は金属的であり、高い導電性
を示すことが知られている。（たとえばJ.B.Torrance；
Systematic study of insulator-metal transition in
perovskites RNi03 (R=Pr,Nd,Sm,Eu) due to closing o
f charge transfer gap, Phys. Rev. B45, 8209 (199
2)）。さらに非常に膜厚の薄い誘電体層を有する薄膜キ
ャパシタにおいては誘電体−キャパシタの界面に発生す
るショットキーバリアが誘電率やリーク電流特性に大き
な影響を及ぼすことが知られているが、このショットキ
ーバリアのバリア高さは電極材料の電子状態によって変
化する。すなわち、本発明の第１の特徴に示したように
電極材料の電子状態を変えることにより誘電体−電極界
面のバリアの状態を変え、誘電体特性を最適化すること
もできる。したがって、この現象を利用して本発明の第
２の特徴におけるＳｒ1-x Ｂａx ＲｕＯ3 電極において
もＳｒ／Ｂａの比率を変えることにより電極の電子状態
を変化させ、キャパシタ特性の向上をはかることも可能
である。さらにこの電極の電子状態を変化させ誘電体特
性を最適化するという観点からは本発明の第２の特徴に
おけるＳｒ1-x Ｂａx ＲｕＯ3 酸化物電極のＳｒあるい
はＢａの一部をＬａやＮｄのような適当なイオン半径を
持つ希土類元素でおきかえることも有効である。さらに
この希土類元素の添加は誘電体／電極界面の相互拡散が
起こった際に、低誘電率の絶縁性反応生成物が発生する
ことを防止し、誘電率が低下する現象を防ぐ効果もあ
る。すなわち、上記相互拡散によって生じたＴｉを主成
分とする反応生成物にこの希土類元素がドープされるこ
とにより金属伝導性を維持して電極として機能すること
により誘電率の低下が防止されるわけである。本発明の
第２の特徴も第１の特徴と同様にＡＢＯ3 で表わされる
ペロブスカイト組成の電気導電性酸化物を電極材料とし
ているのであるが、さらにこのペロブスカイト電極のＡ
サイトに本発明の第１の特徴と同様に多種類の元素を用
いた場合には結晶性の向上や膜表面のモフォロジーが改
善され、高性能薄膜キャパシタの製造にきわめて有効で
ある。
【００３４】本発明の第３の特徴は図１８および図２１
に示すような半導体記憶装置（ＤＲＡＭ）のキャパシタ
部の構造に係り、下部電極２４２，ペロブスカイト組成
を有する誘電体２４３，上部電極２４４が順次積層され
た構造に於いて、誘電体２４３を直接成膜する下部電極
２４２がＷ1-x Ｒｅx Ｏ3-δ（ＷＯ3 とＲｅＯ3 との固
溶体）を含む材料からなることである。図１８および図
２１では、便宜上、下部電極２４２，上部電極２４４と
呼んでいるが、どちらを上部電極，どちらを下部電極と
呼ぶかは製造プロセスに係ることである。すなわち、ど
ちらを上部とし、どちらを下部とするかは基本的には任
意であり、少なくとも一方の電極がＷ1- x Ｒｅx Ｏ3-δ
層を含むものであればよい。つまり、製造プロセスと関
連して、その後、その上にペロブスカイト組成等の電気
導電性酸化物（誘電体）を形成する電極の最上層がＷ
1-x Ｒｅx Ｏ3-δ層であればよい。好ましくは図２１
（ｂ）に示すように、誘電体２４３を直接成膜する下部
電極がＷあるいはＷＮから成る下層２４２ｂとＷ1-x Ｒ
ｅx Ｏ3-δからなる上層２４２ａとから成ることであ
る。本発明の第３の特徴によればＤＲＡＭ等の半導体記
憶装置の製造に必要な各種、多様な高温プロセスを経て
も表面の荒れが少なく、かつその上に作成した誘電体薄
膜の絶縁性は非常に優れたものになる。また、従来はペ
ロブスカイト型酸化物を誘電体として用いる場合、白金
等の高融点金属のみしか用いることができなかったた
め、電極の微細加工が困難であったがＷ1-x Ｒｅx Ｏ
3-δは加工性に優れているためエッチング処理等が容易
になる。従来はＷあるいはＷＮを電極やバリアメタルと
して用いた場合、その上に直接酸化物を成長させると表
面に絶縁性酸化物ＷＯ3 が出来てしまい、電極やバリア
ーメタルとしての機能を果たさなくなってしまう問題が
あったが、本発明の第３の特徴によれば、酸化物を成膜
する前にＷＯ3 とＲｅＯ3 固溶体を表面に作ってあるの
で、その上に酸化物を成膜してもさらに酸化が進行する
心配もなく十分に電極の導電性を保つことができる。そ
の結果、良好なリーク電流特性と高い比誘電率を有した
キャパシタ部を有することができる。
【００３５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。なお、以下の実施の形態における
図面は模式的な図であり、縦方向と横方向との寸法比
率，各薄膜の厚さとその水平方向の寸法との比率，各薄
膜の厚みの相互の比率等は現実の比率とは異なることに
注意されたい。
【００３６】図１は本発明の第１の実施の形態に係るＤ
ＲＡＭの平面図で、図２は、図１のＡ−Ａ方向の断面図
である。本発明の第１の実施の形態のＤＲＡＭは図３に
等価回路を示すように１セル１トランジスタの構造で、
各セルの電荷蓄積部（キャパシタ部）は図２に示すよう
にペロブスカイト構造酸化物からなる高誘電率薄膜等２
４３を、ＡＢＯ3 ペロブスカイト構造電気伝導性酸化物
電極２４２，２４４で挾んだ構造となっている。
【００３７】本発明の第１の実施の形態に係るＤＲＡＭ
は、図２に示すように、ｎ基板１２の表面に形成された
不純物密度１×１０16〜５×１０17ｃｍ-3のｐウェル１
９の表面にスイッチ用ＭＯＳトランジスタとキャパシタ
部が形成されたユニットセル構造であり、このユニット
セルが、図１に示すようなＸ−Ｙマトリクスを形成して
いる。図１においてワード線２５１はＡｌ配線であり、
ビット線２３２はｎ+埋め込み拡散層である。すなわ
ち、図２に示すように、スイッチングトランジスタはｐ
ウェル１９の表面に形成された不純物密度１×１０19〜
１×１０21cm-3のｎ+ 領域２３１をソース領域、ビット
線を兼ねるｎ+ 領域２３２をドレイン領域とし、厚さ３
０〜５０ｎｍのゲート酸化膜２９の上部に形成された厚
さ３５０〜５００ｎｍの砒素（Ａｓ）をドーピングした
ポリシリコン（ドープドポリシリコン；ＤＯＰＯＳ）を
ゲート電極２５として構成されている。
【００３８】このスイッチングトランジスタのｎ+ ソー
ス領域２３１の上部に形成されたＳｉＯ2 ／ＰＳＧある
いはＢＰＳＧ等の層間絶縁膜１６７，１６８の開孔部に
キャパシタ部が形成されている。すなわち、ｎ+ ソース
領域２３１の上部に蓄積電極となる厚さ１００ｎｍのＳ
ｒ0.8 Ｌａ0.2 ＴｉＯ3 膜の下部電極膜２４２、厚さ１
００ｎｍのＳｒ0.6 Ｂａ0.4 ＴｉＯ3 膜２４３、厚さ３
００ｎｍのＳｒ0.8 Ｌａ0.2 ＴｉＯ3 膜からなる上部電
極２４４が選択ＭＯＣＶＤにより、層間絶縁膜１６７の
開口部に堆積され、キャパシタ部を形成している。また
下部電極２４２はスイッチ用ＭＯＳトランジスタ（選択
トランジスタ）のｎ+ ソース領域２３１と電気的に接続
され、上部電極２４４はドープドポリシリコン（ＤＯＰ
ＯＳ）あるいはＷＳｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 等の
シリサイド膜からなるプレート電極２４５に電気的に接
続されている。
【００３９】ワード線２５１は，ＤＯＰＯＳゲート電極
２５の上部に形成された層間絶縁膜１６７，１６８，１
６９の開口部（コンタクトホール）を介してゲート電極
２５と電気的に接続されている。本発明によれば従来の
シリコン酸化膜（ＳｉＯ2 ）を用いたキャパシタの１０
０倍以上の容量が得られるので，０．２５μｍ×０．２
５μｍあるいは０．１８μｍ×０．１８μｍ程度のコン
タクトホールの内部にのみキャパシタを形成しても２５
６ＭｂＤＲＡＭ，１ＧｂＤＲＡＭ等に必要な容量が容易
に得られる。なお、下部電極膜２４２のＳｒ0.8 Ｌａ
0.2 ＴｉＯ3 膜を省略し、ｎ+ ソース領域２３１を直接
下部電極として用いてもよいし、さらに通常のＤＲＡＭ
のようにｎ+ ソース領域２３１を省略して、ｐウェル１
９の表面を下部電極としてもよい。
【００４０】図５，図６は、いわゆるＴＥＧパターンを
用いてキャパシタ部のみを電気的に独立にして測定した
結果を示す。図５は比誘電率のバイアス電界依存性を示
し、図６はリーク電流の電圧依存性である。図５，図６
中，曲線３１が本発明の第１の実施の形態におけるＳｒ
0.8 Ｌａ0.2 ＴｉＯ3 ／Ｓｒ0.6 Ｂａ0.4 ＴｉＯ3 ／Ｓ
ｒ0.8 Ｌａ0.2 ＴｉＯ3 構造のキャパシタの特性で、図
５，図６中，曲線５８は比較例として上部電極２４４と
してＰｔを用い，下部電極２４２としてＩＴＯを用いた
従来の技術によるものの特性である。また、上下電極と
もにＩＴＯを用いたものを曲線５９で、上部電極として
ＩＴＯ、下部電極としてＳＴＯ：Ｎｂを用いたものを曲
線６０として、比較例（従来技術）として同時に示す。
図５，図６に示すように、本発明の第１の実施の形態に
よる電気伝導性酸化物ＡＥ1-x ＲＥx ＴｉＯ3 を電極と
して用いた電荷蓄積層は誘電率、リーク電流双方におい
て良好な特性である。
【００４１】このように本発明の第１の実施の形態によ
る電気伝導性酸化物電極は、電極材料と誘電体との界面
バリアーハイトの最適化を行い、また誘電体と適合する
熱膨脹率を有することができるので、誘電率低下とリー
ク電流の増加という相反する問題点を同時に解決し、高
誘電率で低リーク電流のキャパシタ部を実現できる。そ
の結果、小面積大容量のキャパシタ部を形成できＤＡＲ
Ｍ等の半導体記憶装置の微細化、大容量化を可能にする
ことができる。さらにこれらの電気伝導性酸化物電極材
料は誘電体であるペロブスカイト酸化物ときわめて良好
な結晶整合性を持つことから、界面不整合に起因する電
荷の蓄積や結晶歪みによる誘電体の特性劣化もない。し
たがって本発明の第１の実施の形態によれば誘電率が大
きくかつメモリ機能の安定性のきわめて良好な電荷蓄積
層を形成することができる。
【００４２】図４は本発明の第２の実施の形態に係るＤ
ＲＡＭの断面図である。図４において不純物密度１×１
０16〜１×１０17ｃｍ-3のｐ型基板１１内にトレンチが
形成され、トレンチの底部付近のｐ基板１１中に不純物
密度１〜５×１０19ｃｍ-3程度のｎ+ 埋め込みセルプレ
ート電極１３が形成されている。図４における代表的な
トレンチの深さは７μｍ、トレンチの径は１．５μｍで
あるが、これは例示にすぎず、ＤＲＡＭの設計仕様によ
り、必要となるトレンチキャパシタ容量に応じてトレン
チの深さや径等の寸法あるいは、深さと径の比であるア
スペクト比等は任意に選べばよい。本発明では高誘電率
薄膜をキャパシタ絶縁膜２４３として用いているので、
本来的にキャパシタ容量は大きく、トレンチのアスペク
ト比は、通常は１〜３で十分である。
【００４３】トレンチの内壁には厚さ５０ｎｍのトレン
チの内壁酸化膜２４１が形成され、その表面に厚さ４０
０ｎｍの鞘型のプレート電極となるＳｒ0.8 Ｌａ0.2 Ｔ
ｉＯ3 膜からなる下部電極膜２４２、厚さ１００ｎｍの
Ｓｒ0.6 Ｂａ0.4 ＴｉＯ3 膜２４３、厚さ４００ｎｍの
蓄積電極となるＳｒ0.8 Ｌａ0.2 ＴｉＯ3 膜からなる上
部電極２４４が形成され、ＤＲＡＭのキャパシタ部を構
成している。上部電極２４４はスイッチ用ＭＯＳトラン
ジスタのｎ+ ソース領域２３１と電気的に接続され、下
部電極２４２はｎ+ 埋め込みセルプレート電極１３に電
気的に接続されている。
【００４４】スイッチングトランジスタはｐ型基板１１
の表面に形成されたｎ+ 領域２３１をソース領域２３
１、ｎ+ 領域２３２をドレイン領域２３２、ｎ+ 領域２
３１とｎ+ 領域２３２の間のｐ型基板１１の表面に形成
されたゲート酸化膜２９、およびゲート酸化膜２９の上
のポリシリコンゲート電極２５から形成される。ポリシ
リコンゲート電極２５はワード線２５を兼ねており、さ
らにｎ+ 領域２３２と表面に配線されたビット線２３３
が電気的に接続されている。なお、ポリシリコンゲート
電極は不純物を添加したいわゆるドープドポリシリコン
（ＤＯＰＯＳ）である。Ｓｒ0.8 Ｌａ0.2 ＴｉＯ3 膜２
４２，２４４、Ｓｒ0.6 Ｂａ0.4 ＴｉＯ3膜２４３は有
機金属ＣＶＤ法（ＭＯＣＶＤ法）を用いて形成すればよ
く、Ｓｒ0. 8 Ｌａ0.2 ＴｉＯ3 膜２４４，２４２，Ｓｒ
0.6 Ｂａ0.4 ＴｉＯ3 膜２４３はフォトリソグラフィー
法およびイオンミリング法によってパターニングすれば
よい。
【００４５】また本発明の第２の実施の形態におけるペ
ロブスカイト構造電気伝導性酸化物電極および高誘電率
薄膜等はＭＯＣＶＤ法で形成できるので、良好なステッ
プカバレージ特性を有し、図４に示すようなトレンチ内
にもキャパシタを容易に形成できる。
【００４６】ＴＥＧパターンを用いて、トレンチキャパ
シタ部のみを電気的に独立にして測定した結果は、本発
明の第１の実施の形態と同様な良好な特性であった。す
なわち、本発明の第１の実施の形態ですでに説明したよ
うに図５は比誘電率のバイアス電界依存性で図６はリー
ク電流の電圧依存性であるが、本発明の第２の実施の形
態におけるＳｒ0.8 Ｌａ0.2 ＴｉＯ3 ／Ｓｒ0.6 Ｂａ
0.4 ＴｉＯ3 ／Ｓｒ0.8Ｌａ0.2 ＴｉＯ3 構造のトレン
チキャパシタの特性は曲線３１に示す平行平板型キャパ
シタの特性と同様な良好な特性であった。第１の実施の
形態で説明したように図５，図６中，曲線５８は比較例
として上部電極２４４としてＰｔを用い，下部電極２４
２としてＩＴＯを用いた従来の技術によるものの特性で
ある。また、比較のため、従来技術として上下電極とも
にＩＴＯを用いたものを曲線５９で、上部電極としてＩ
ＴＯ、下部電極としてＳＴＯ：Ｎｂを用いたものを曲線
６０として示している。
【００４７】なお、本発明の第２の実施の形態のＤＲＡ
ＭにおけるキャパシタはＳｒ0.8 Ｌａ0.2 ＴｉＯ3 ／Ｓ
ｒ0.6 Ｂａ0.4 ＴｉＯ3 ／Ｓｒ0.8 Ｌａ0.2 ＴｉＯ3 構
造に限らず、以下のような変形例を用いてもよい。な
お、図５〜図８はこれらの変形例の誘電率、リーク電流
等の特性を示すものであるが、図５，図６中には後述の
第１０の実施の形態等に係るキャパシタ（曲線３５，３
６，３７）の特性も同時に示している。
【００４８】（ａ）変形例１ 上部ならびに下部電極材料としてＣａ0.7 Ｙ0.3 ＴｉＯ
3 を用いる。このときの誘電率、リーク電流測定の結果
をそれぞれ図５，図６中の曲線３２に示す。
【００４９】（ｂ）変形例２ 上部ならびに下部電極材料としてＣａ0.5 Ｎｄ0.5 Ｔｉ
Ｏ3 を用いる。このときの誘電率、リーク電流測定の結
果をそれぞれ図５，図６中の曲線３３に示す。
【００５０】（ｃ）変形例３ 上部ならびに下部電極材料として、Ｃａ0.4 Ｓｒ0.2 Ｙ
0.2 Ｌａ0.2 ＴｉＯ3 を用いる。このときの誘電率、リ
ーク電流測定の結果をそれぞれ図５，図６中の曲線３４
に示す。
【００５１】（ｄ）変形例４ 上部ならびに下部電極材料として、Ｓｒ0.5 Ｎｄ0.5 Ｔ
ｉＯ3 を用いる。このときの誘電率、リーク電流測定の
結果をそれぞれ図７，図８中の曲線３８に示す。
【００５２】（ｅ）変形例５ 上部ならびに下部電極材料として、Ｌａ0.5 Ｓｒ0.5 Ｃ
ｒＯ3 を用いる。このときの誘電率、リーク電流測定の
結果をそれぞれ図７，図８中の曲線７１に示す。
【００５３】（ｆ）変形例６ 上部ならびに下部電極材料として、Ｎｄ0.5 Ｓｒ0.5 Ｃ
ｒＯ3 を用いる。このときの誘電率、リーク電流測定の
結果をそれぞれ図７，図８中の曲線７２に示す。
【００５４】（ｇ）変形例７ 上部ならびに下部電極材料として、Ｌａ0.4 Ｓｒ0.6 Ｍ
ｎＯ3 を用いる。このときの誘電率、リーク電流測定の
結果をそれぞれ図７，図８中の曲線７３に示す。
【００５５】（ｈ）変形例８ 上部ならびに下部電極材料として、Ｎｄ0.4 Ｓｒ0.6 Ｍ
ｎＯ3 を用いる。このときの誘電率、リーク電流測定の
結果をそれぞれ図７，図８中の曲線７４に示す。
【００５６】（ｉ）変形例９ 上部ならびに下部電極材料として、Ｌａ0.1 Ｓｒ0.9 Ｆ
ｅＯ3 を用いる。このときの誘電率、リーク電流測定の
結果をそれぞれ図７，図８中の曲線７５に示す。
【００５７】（ｊ）変形例１０ 上部ならびに下部電極材料として、Ｎｄ0.5 Ｓｒ0.5 Ｃ
ｏＯ3 を用いる。このときの誘電率、リーク電流測定の
結果をそれぞれ図７，図８中の曲線７６に示す。
【００５８】これら１０の変形例は本発明の第１の実施
の形態にも適用できることもちろんである。上記変形例
の電気伝導性酸化物電極を含めて、本発明の第１および
第２の実施の形態におけるキャパシタは，βジケトン錯
体をＡサイト構成元素の原料ガスとしたＭＯＣＶＤで形
成できる。例えばアルカリ土類金属の原料ガスとなる、
βジケトン錯体は、表１に示すようなＲ１，Ｒ２を用い
て一般式Ｍ（ＯＣＲ１ＣＨＣＲ２０）2 で表されるが、
表１のＭ（ＤＰＭ）2 が最も一般的である。ここでＭは
Ｓｒ，Ｃａ等のアルカリ土類金属である。
【００５９】
【表１】 またＬａ，Ｎｄ等の希土類元素の原料ガスもβジケトン
錯体を用いればよく、Ｔｉはアルコキシド化合物Ｔｉ
（ＯＲ）4 ，ＴｉＯ（ＤＰＭ）2 等のβジケトン錯体、
あるいはＴｉ（ＮＲ3 ）4 等のアルキルアミン化合物を
用いればよい。ここでＲはアルキル基Ｃn Ｈ2n+1（ｎ＝
１，２，３，…）である。アルコキシド化合物としては
Ｔｉ（ｉ−ＯＣ3 Ｈ7 ）4 が最も一般的である。
【００６０】ＭＯＣＶＤは常圧ＭＯＣＶＤでもよく、５
〜２０ｋＰａの減圧化で行う減圧ＭＯＣＶＤ（ＬＰＭＯ
ＣＶＤ）でもよく、さらに薄膜の厚みの精度が要求され
るときは成長圧力を１．３×１０-3Ｐａ程度にして、上
記原料ガスを用いてＣＢＥ（Chemical Beam Epitaxy)法
を用いればよい。４ＧｂＤＲＡＭ，１６ＧｂＤＲＡＭの
場合等セルが微細化されたときには、さらに６×１０-4
Ｐａ程度の減圧状態で上記ガスを交互に導入するＭＬＥ
（Molecular Layer Epitaxy)法の手法を用いれば、分子
層単位の精度の成膜が可能となる。
【００６１】本発明の第１，第２の実施の形態における
電気伝導性酸化物電極は電子のデバイ長（Debye lengt
h）程度のオーダーの厚みまで薄くしてもよく、ＭＬＥ
の手法を用いれば、メソスコピックスケールキャパシタ
が形成できる。なお、膜厚精度が要求されない時はＲＦ
スパッタ法の手法やＭＢＥ（Molecular Beam Epitaxy）
法の手法によってもよいが、これらの物理的反応を基礎
とする成長よりも、ＭＯＣＶＤ法やＭＬＥ法等の化学的
反応を利用する成長の方が、選択エピタキシーが出来る
こと、あるいはステップカバレージが良好な点から好ま
しい。なお上述の変形例１０においてＮｄをＥｕ，Ｓ
ｍ，Ｐｒで置き換えた場合も多少配線抵抗は増加するも
のの、同様な低リーク電流、高誘電率の特性が得られ
る。
【００６２】図９および図１０は本発明の第３の実施の
形態に係る不揮発性メモリの断面図およびその等価回路
である。本発明の第３の実施の形態においては、図９に
示される通りＬＯＣＯＳ等の方法で形成したＳｉの熱酸
化膜からなる素子分離領域１０３で互いに分離された複
数のＭＯＳトランジスタが、ｎ型基板１２の上に形成さ
れたｐウェル１９の表面上にマトリックス状に配置され
ている。図９は図１０に示すドライブ線２２２に沿った
断面図である。図９のＭＯＳトランジスタは、ｐウェル
１９の表面のゲート酸化膜２９及びゲート電極２５、ｐ
ウェル１９内のｎ+ 領域からなるソース領域２３１及び
ドレイン領域２３２等から形成される。なおここでゲー
ト電極２５は、ワード線の一部を成すものである。
【００６３】また、ドレイン領域２３２上にはビット線
２３３が形成され、ｎ+ ソース領域２３１はコンタクト
部２３４を介して、薄膜キャパシタとの接続用の取り出
し電極２３５と接続される。なお図中１６７，１６８は
層間絶縁膜、１６９は平坦化用層間絶縁膜である。ここ
で、コンタクト部２３４はたとえばＷ等の高融点金属の
選択ＣＶＤで形成すればよく、取り出し電極２３５には
Ｗ，Ｔｉ等の高融点金属又は、ＷＳｉ2 ，ＭＯＳｉ2 ，
ＰｔＳｉ2 ，等のシリサイドを用いればよい。
【００６４】本発明の第３の実施の形態では、取り出し
電極２３５の上に厚さ５０ｎｍのＣａ0.5 Ｙ0.5 ＴｉＯ
3 膜からなる上部電極２４４，厚さ１００ｎｍのＢａ
0.44Ｓｒ0.56ＴｉＯ3 （ＢＳＴＯ）膜２４３，厚さ５０
０ｎｍのＣａ0.5 Ｙ0.5 ＴｉＯ3 膜からなる下部電極２
４２が形成され、キャパシタ部を構成している。ここで
上部電極２４４が下に、下部電極２４２が上に示されて
いるが、これは製造方法に起因する。製造方法について
は後述する。なお、ＢＳＴＯ膜はエピタキシャル成長膜
であり、その膜面垂直方向の格子定数は０．０３９８ｎ
ｍとこのＢＳＴＯ膜本来の値の０．０３９４６ｎｍに対
して増加している。
【００６５】上記構成のキャパシタの誘電特性を測定し
た結果を図１１に示す。図１１に示すように、このキャ
パシタは強誘電性を示し、これは誘電体がＣａＹＴｉＯ
3 下部電極上にエピタキシャル成長したため、ｃ軸長が
延びた結果であると考えられる。このキャパシタの疲労
特性を調べるため、±６Ｖの交番電界を印加してその分
極特性の劣化を測定したところ、１０8 回の交番電界印
加を行っても、分極の低下は観測されず、良好な疲労特
性を持つことが判明した。
【００６６】図１０は上述したように本発明の第３の実
施の形態の不揮発性メモリの等価回路図である。図示さ
れるように、ここでは１ビットのメモリセルが１つのス
イッチングトランジスタ９０１と１つの薄膜キャパシタ
９０２とからなり、マトリックス状に配置される。スイ
ッチングトランジスタ９０１のゲート電極２５はワード
線２５１と結合し、ドレイン領域２３２がビット線２３
３に結合する。さらに薄膜キャパシタ９０２の一対の電
極が、それぞれスイッチングトランジスタ９０１のソー
ス領域２３１及びドライブ線２２２と接続される。この
とき、ワード線２５１とドライブ線２２２とが互いに直
交して、それぞれワード線選択回路２６及びドライブ線
駆動回路２７と結合し、ビット線２３３は２本一組でビ
ット線対を形成し１本のドライブ線２２２を挾んでその
両側に配置されるとともに、センスアンプ２８と結合し
ている。
【００６７】この半導体記憶装置の書き込みに際して
は、例えばワード線選択回路２６により所定のロウアド
レスのワード線２５１を選択し、選択されたワード線２
５１を活性化してこれと結合するスイッチングトランジ
スタ９０１をＯＮ状態にした後、所定のカラムアドレス
についてビット線２３３に“１”あるいは“０”の情報
に対応する電位を付与するとともに、ドライブ線駆動回
路２７によりドライブ線２２２を活性化して書き込み信
号を伝達する。次いで、ワード線２５１の活性化を停止
してスイッチングトランジスタ９０１をＯＦＦ状態に戻
せば、上述したようなロウアドレス及びカラムアドレス
の積によって選択されるメモリセル内の薄膜キャパシタ
９０２に、“１”あるいは“０”の情報が蓄積、保持さ
れて情報の書き込みが行われる。この後は、情報が書き
込まれたメモリセルのスイッチングトランジスタ９０１
や薄膜キャパシタ９０２と結合するワード線２５１及び
ドライブ線２２２の一方が活性化されても、書き込まれ
た情報が消失することはない。
【００６８】一方半導体記憶装置の読み出しに当って
は、まずワード線選択回路２６により所定のロウアドレ
スのワード線２５１を選択し、選択されたワード線２５
１を活性化してこれと結合するスイッチングトランジス
タ９０１をＯＮ状態にする。続いて、所定のカラムアド
レスについてビット線対をプリチャージしてフローティ
ング状態とした、ドライブ線駆動回路２７によりドライ
ブ線２２２を活性化して所定の電位を付与する。ここ
で、上述したようなロウアドレス及びカラムアドレスの
積によって選択されるメモリセルの薄膜キャパシタ９０
２に蓄積、保持されていた情報は、スイッチングトラン
ジスタ９０１を通してプリチャージされたビット線対の
うちの一方のビット線２５１に取り出され、取り出され
た情報に応じた微小な電位差がビット線２５１に取り出
され、取り出された情報に応じた微小な電位差がビット
線対間に形成される。従って、この電位差をセンスアン
プ２８で増幅することで、メモリセル内の薄膜キャパシ
タ９０２に蓄積、保持されていた情報の読み出しを行な
うことが可能となる。さらに、上述したようにして情報
の取り出されたメモリセル内の薄膜キャパシタ９０２に
対しては、その後所定の動作によって読み出す前と同じ
情報が書き込まれて、情報の書き込みが行われる。
【００６９】なお、図９のキャパシタの下部電極２４
２，上部電極２４４として厚さ４００ｎｍおよび厚さ５
０ｎｍのＰｒＮｉＯ3 膜を用い、この間に厚さ１００ｎ
ｍのＢａ0.44Ｓｒ0.56ＴｉＯ3 （ＢＳＴＯ）膜を挟んで
もよい。このＢＳＴＯ膜もエピタキシャル成長膜であ
り、その膜面垂直方向の格子定数は０．０３９６ｎｍと
この組成のＢＳＴＯ本来の値である０．０３９４６ｎｍ
に対して増加した値を示している。上記構成のキャパシ
タの誘電特性を測定した結果を図１２に示す。図１２に
示すように、このキャパシタは強誘電性を示し、これは
誘電体がＰｒＮｉＯ3 下部電極上にエピタキシャル成長
したため、ｃ軸長が延びた結果であると考えられる。こ
のキャパシタの疲労特性を調べるため、±６Ｖの交番電
界を印加してその分極特性の劣化を測定したところ、１
０8 回の交番電界印加を行っても、分極の低下は観測さ
れず、良好な疲労特性を持つことが判明した。なお、Ｐ
ｒＮｉＯ3 膜はβジケトン錯体等のガスを用いたＭＯＣ
ＶＤで堆積することもできる。
【００７０】ここで図９の不揮発性メモリの製造方法に
ついて図１３を用いて説明する。本発明の第４の実施の
形態は図１３（ａ）に示した基板と図１３（ｂ）に示し
た基板とを相互に貼り合わせる、いわゆる直接接合法
（Direct Wafer Bonding Technique）を用いて製造する
ものである。図１３（ａ）におけるｐウェル１９上にｎ
+ ドレイン領域２３２，ＤＯＰＯＳゲート電極２５等か
らなるＭＯＳＦＥＴを形成する工程は、通常の標準的Ｍ
ＯＳプロセス、例えばポリシリコンゲート電極を用いた
自己整合プロセスで行えばよいので説明を省略する。こ
こでは、これらのＭＯＳＦＥＴがほぼ形成され、その上
に厚さ１μｍのＰＳＧ，ＳｉＯ2 、あるいはＢＰＳＧ膜
等からなる層間絶縁膜１６９が堆積された後から説明す
る。
【００７１】すなわち層間絶縁膜１６９をＣＶＤ法等に
より堆積後、ｎ+ ソース領域２３１上部にコンタクトホ
ールを開孔し、その開口部にＷ，Ｔｉ等の高融点金属膜
又はＷＳｉ2 等のシリサイド膜の選択ＣＶＤを行ないコ
ンタクト部２３４を形成し、さらに続けて２００ｎｍの
Ｗ膜等の高融点金属膜あるいはシリサイド膜２３５を堆
積する。そして図１３（ａ）に示すようにハロゲン系の
ＲＩＥ（Reactive IonEtcing ）法を用いて取り出し電
極２３５の形状にパターン形成する。取り出し電極２３
５はリフトオフ法を併用してスパッタリング法や真空蒸
着法で形成してもよい。その後層間絶縁膜１７１とし
て、ＳｉＯ2 膜をＣＶＤ法により形成、あるいはＳＯＧ
（spin-on-glass)膜を塗布して形成し、取り出し電極２
３５が露出するようにフォトリソグラフィーを用いて層
間絶縁膜１７１をエッチングする。さらに図１３（ａ）
に示すように層間絶縁膜１７１と取り出し電極２３５と
が同一平面になり、かつ取り出し電極２３５の表面が鏡
面になるように研磨し、平坦化する。
【００７２】一方、ｎ基板１２とは異なるｎ+ シリコン
基板１１１を用意し、図１３（ｂ）に示すようにｎ+ シ
リコン基板１１１の上にＣａ0.5 Ｙ0.5 ＴｉＯ3 膜２４
２をイオンビーム蒸着装置を用いて厚さ５００ｎｍで堆
積する。この際、Ｃａ，Ｔｉはクヌドセン（Knudsen ）
セル、Ｙは電子線加熱蒸発源を用い、イオンビームによ
り酸素の供給を行いながら成膜を行うと、Ｃａ0.5 Ｙ
0.5 ＴｉＯ3 膜２４２のｃ軸配向単結晶膜が得られる。
この後イオンミリング法と、フォトリソグラフィー法に
より、ドライブ線２２２の形状にパターニングし、これ
を下部電極としてさらにＢａ0.44Ｓｒ0.56ＴｉＯ3 膜２
４３をＲＦマグネトロンスパッタ法を用いて１００ｎｍ
堆積する。続いて上部電極としてＣａ0.5 Ｙ0.5 ＴｉＯ
3 膜２４４を今度はＲＦマグネトロンスパッタ法で５０
ｎｍ堆積するとこの膜もｃ軸配向単結晶膜となる。
【００７３】なお、上部電極２４４，下部電極２４２と
してはＣａ0.5 Ｙ0.5 ＴｉＯ3 膜以外のペロブスカイト
構造の電気伝導性酸化物を用いてもよい。たとえば、ｎ
+ Ｓｉ基板１１１の上にＰｒＮｉＯ3 膜２４２をイオン
ビーム蒸着装置を用いて４００ｎｍ堆積してもよい。こ
の際、Ｎｉはクヌドセンセル、Ｐｒは電子線加熱蒸発源
を用い、イオンビームにより酸素の供給を行いながら成
膜を行えば、ＰｒＮｉＯ3 のｃ軸配向単結晶膜が得られ
る。イオンミリング法によりドライブ線２２２としての
ストライプ形状のパターニングを行ない、これを下部電
極２４２としてさらにＢａ0.44Ｓｒ0.56ＴｉＯ3 膜２４
３をＲＦマグネトロンスパッタ法を用いて１００ｎｍ堆
積する。続いて上部電極としてＰｒＮｉＯ3 膜２４４を
下部電極と同様にして５０ｎｍ堆積すれば、この膜もｃ
軸配向単結晶膜となる。
【００７４】次いで、これらのＣａ0.5 Ｙ0.5 ＴｉＯ3
膜２４４、あるいはＰｒＮｉＯ3 膜２４４をイオンミリ
ング法あるいはＲＩＥ法を併用して、フォトリソグラフ
ィー法を用いてパターニングし、パターニングされた上
部電極２４４の上、およびＢＳＴＯ膜２４３の上にＳｉ
Ｏ2 ，ＰＳＧ膜等の層間絶縁膜１７２を１００ｎｍ堆積
する。その後、図１３（ｂ）に示すように層間絶縁膜１
７２の表面と、上部電極２４４の表面とが同一平面にな
り、かつ上部電極２４４の表面が鏡面となるように研磨
する。続いて図１３（ａ）の取り出し電極２３５と、図
１３（ｂ）の上部電極２４４の表面を相互に貼り合わ
せ、熱処理を施して、金属接合すれば、図９に示した形
状が完成する。
【００７５】図１４は本発明の第４の実施の形態に係
り、エピタキシャル成長ＢＳＴＯ膜を用いた不揮発性メ
モリの他の例でドライブ線２２２に沿った断面図である
が、基本的には第３の実施の形態と同様である。本発明
の第４の実施の形態では金属同士の貼り合わせ、いわゆ
る直接接合法を用いていない点が第３の実施の形態とは
異なる。つまり、本発明の第４の実施の形態では、図１
３Ａと同様に標準ＭＯＳプロセスでＭＯＳＦＥＴを形成
し、層間絶縁膜１６９を堆積するところまでは同じであ
る。この後ｎ+ ソース領域２３１上部のコンタクトホー
ルにＤＯＰＯＳ膜を堆積し、コンタクト部２３４を形成
する。この後、電子ビームアニールにより、コンタクト
部２３４のＤＯＰＯＳを単結晶化すると（１００）面に
配向した単結晶シリコン膜２３４となる。この単結晶シ
リコン膜２３４の上部にＷ膜等の高融点金属２３５を約
２００ｎｍ堆積し、再び電子ビームアニールにより単結
晶化する。次いで、ＲＩＥを用いて図１４に示す取り出
し電極２３５の形状にパターニングする。
【００７６】次いで、第３の実施の形態と同様にイオン
ビーム蒸着装置を用いてＣａ0.5 Ｙ0.5 ＴｉＯ3 あるい
はＰｒＮｉＯ3 膜からなる下部電極２４２を５００ｎ
ｍ，エピタキシャル成長ＢＳＴＯ膜２４３を１００ｎ
ｍ、さらに厚さ５０ｎｍのＣａ0. 5 Ｙ0.5 ＴｉＯ3 、あ
るいはＰｒＮｉＯ3 膜からなる上部電極２４３を形成
し、ＥＣＲイオンエッチング法、あるいはイオンミリン
グ法により、図１４のキャパシタ形状にパターニングす
る。次いでＳｉＯ2 ／ＰＳＧ膜を５００ｎｍ堆積し、上
部電極２４４の上部にコンタクトホールを開孔し、Ａｌ
配線からなるドライブ線２２２の配線のパターンを形成
すれば、図１４の形状が得られる。なお、本発明の第４
の実施の形態の動作は第３の実施の形態と全く同一であ
り、説明は省略する。
【００７７】以上のようにエピタキシャル成長ＢＳＴＯ
膜による強誘電体特性を用いた不揮発性半導体記憶装置
においては、誘電体の疲労劣化をもたらす界面電荷の発
生を低減し、良好なメモリ特性を示す電荷蓄積層を得る
ことができる。したがって本発明の第４の実施の形態に
よれば半導体記憶装置の微細化、大容量化が可能となる
と共に高データ保持特性を与えることができる。また本
発明の第４の実施の形態のキャパシタは疲労劣化もない
のでデータの書き換え回数も１０4 回以上可能となる。
さらにこれらの電気伝導性酸化物電極材料はエピタキシ
ャル成長ＢＳＴＯ膜と良好な結晶整合性を持ち、エピタ
キシャル成長ＢＳＴＯ膜のｃ軸長が若干伸びてはいるも
のの、界面不整合に起因する電荷の蓄積や結晶歪みによ
る誘電体の特性劣化もない。したがって本発明の第４の
実施の形態によれば誘電率が大きくかつメモリ機能の安
定性のきわめて良好な電荷蓄積層を形成することができ
る。
【００７８】図１５（ａ）および１５（ｂ）は本発明の
第５の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭの平
面および断面構造を示す。図１５（ａ）は平面図で、図
１５（ｂ）は図１５（ａ）の断面図である。図１５
（ｂ）においてｐ型（１００）シリコン基板２０１の上
部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３
が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯ
Ｓ法等により形成された、素子分離用の酸化膜１０３等
により各ユニットセルに分離されている。すなわち、素
子分離酸化膜１０３により周辺を囲まれた内部が図１５
（ａ）に示すように活性領域（デバイス領域）１とされ
ている。図１５（ｂ）はその活性領域１の近傍の断面を
示す図である。この活性領域１に、ＤＲＡＭのユニット
セルのスイッチングトランジスタを構成するｎ+ ソース
領域２３１およびｎ+ ドレイン領域２３２が、その底部
を埋め込み酸化膜２０２に接するように深く形成されて
いる。また各ユニットセルのスイッチングトランジスタ
のｎ+ ソース領域２３１およびｎ+ ドレイン領域２３２
の間のチャンネル領域２０３の上部にはゲート酸化膜２
９を介して、ポリシリコン等のゲート電極２５が形成さ
れている。図１５（ａ）に示すようにこのポリシリコン
等のゲート電極２５はワード線を兼ねているが、ポリシ
リコンゲート電極２５に、Ｗ，Ｍｏ，ＷＳｉ2 等のワー
ド線２５を接続するようにしてもよいことはもちろんで
ある。ワード線の上部には酸化膜等の第１の層間絶縁膜
１６７が形成され、この第１の層間絶縁膜１６７に形成
された第１のコンタクトホール中に、ｎ+ ソース領域２
３１およびｎ+ ドレイン領域２３２の上部に接続するよ
うにＷやＷＳｉ2 ，ＴｉＳｉ2 ，ＭｏＳｉ2 等のコンタ
クト電極（コンタクト部）２３４が形成されている。コ
ンタクト電極２３４および第１の層間絶縁膜１６７の上
部には第２の層間絶縁膜が形成され、ｎ+ ドレイン領域
２３２の上部のコンタクト電極（コンタクト部）２３４
は第２の層間絶縁膜中に形成された第２のコンタクトホ
ール（ビアホール）を介してＷ，Ａ１，Ａ１−Ｓｉ，Ａ
１−Ｃｕ−Ｓｉ等の金属により形成されたデータ線（ビ
ット線）２３３に接続されている。
【００７９】本発明の第５の実施の形態はｎ+ ソース領
域２３１およびスイッチングトランジスタのゲート電極
２５の上部の一部にキャパシタ部を形成したスタック型
のＤＲＡＭであり、ｎ+ ソース領域領域２３１の上部に
はＷ，Ｔｉ，あるいはＷＳｉ2 ，ＭｏＳｉ2 等によるコ
ンタクト電極（コンタクト部）２３４が形成され、さら
にその上部に厚さ２０ｎｍのＴｉＮ膜２５１がバリアメ
タルとして形成されている。そしてこのＴｉＮ膜の上部
に厚さ３０ｎｍの多結晶Ｓｒ0.9 Ｂａ0.1 ＲｕＯ3 から
なる蓄積電極（下部電極）２４２が形成されている。こ
の蓄積電極２４２の上に、厚さ４０ｎｍのＢａ0.5 Ｓｒ
0.5 ＴｉＯ3 膜２４３がキャパシタ絶縁膜として形成さ
れ、さらにこの上部に対向電極２４４（プレート電極）
として厚さ４０ｎｍのＳｒ0.9 Ｂａ0.1 ＲｕＯ3 が形成
され、さらにその上部に厚さ２０ｎｍのＷ膜が形成され
ＤＲＡＭのキャパシタ部を形成している。すなわちキャ
パシタ部の上部電極２４４はＳｒ0.9 Ｂａ0.1 ＲｕＯ3
とＷ膜との複合膜である。図１５に示すようにＤＲＡＭ
のキャパシタ部の上部電極（対向電極）２４４の下層お
よび下部電極（蓄積電極）２４２としてＳｒ0.9 Ｂａ
0.1 ＲｕＯ3 を用いることにより誘電体−電極界面のバ
リアー特性および電極の電子状態を変化させ、キャパシ
タ特性の向上をはかることができる。さらにこの電極の
電子状態を変化させ誘電体特性を最適化するという観点
からは、本発明の第５の実施の形態におけるＳｒ0.9 Ｂ
ａ0.1 ＲｕＯ3 酸化物電極のＳｒあるいはＢａの一部を
ＬａやＮｄのような適当なイオン半径を持つ他の希土類
元素でおきかえることも有効である。さらにこの希土類
元素の添加は誘電体／電極界面の相互拡散が起こった際
に、低誘電率の絶縁性反応生成物が発生することを防止
し、誘電率が低下する現象を防ぐ効果もある。すなわ
ち、本発明の第５の実施の形態においては誘電体／電極
界面の相互拡散によって生じたＴｉを主成分とする反応
生成物にこの希土類元素がドープされることにより金属
伝導性を維持して電極として機能することにより誘電率
の低下が防止されるわけである。さらにこのＲｕ基を有
するＡＢＯ3 ペロブスカイト電極のＡサイトにこれら他
の希土類元素を用いた場合においても結晶性の向上や膜
表面のモフォロジーが改善され、高性能薄膜キャパシタ
の製造にきわめて有効である。上記のように本発明の第
５の実施の形態における電気伝導性酸化物電極を用いる
ことにより誘電率、リーク電流特性に優れたＢＳＴＯ薄
膜キャパシタを有したＤＲＡＭを容易に得ることができ
る。
【００８０】
【表２】 表２はＤＲＡＭキャパシタ部のみをいわゆるＴＥＧパタ
ーンを用いて電気的に独立にして測定した結果を示し、
Ｓｉ基板上に厚さ２０ｎｍのＴｉＮバリアメタルを形成
し、図１５と同一の厚みのＳｒ0.9 Ｂａ0.1 ＲｕＯ3 ／
Ｂａ0.5 Ｓｒ0. 5 ＴｉＯ3 ／Ｓｒ0.9 Ｂ0.1 ＲｕＯ3 の
キャパシタ構造の形成をおこなって比誘電率ならびにリ
ーク電流の測定を行った結果である。表２において試料
番号３８が本発明の第５の実施の形態に係るキャパシタ
の特性で、比較例１（試料番号６１）として上下電極に
ＳｒＲｕＯ3 を用いた同様の構成を持つ薄膜キャパシ
タ、並びに比較例２（試料番号６２）として上下電極に
ＢａＲｕＯ3 を用いた同様の構成を持つ薄膜キャパシタ
を作成して同様の測定を行った結果も表２に示す。ここ
でＢａＲｕＯ3 を電極として用いた場合には表面モフォ
ロジーが良好でないため作成したキャパシタの多くがい
わゆるＡモード不良（短絡）を示し、その一部が辛うじ
て表２に記載した誘電率測定が行えたものである。しか
し、この辛じて測定が行えたキャパシタについても０バ
イアス領域のリーク電流が１×１０-6Ａ／ｃｍ2 と大き
い値を示し誘電損失の値ｔａｎδも０．５程度と良好で
はなかった。一方本発明の第５の実施の形態に係るキャ
パシタ（試料番号３８）は、比誘電率４００，リーク電
流１０-8Ａ／ｃｍ2 以下となる電圧領域は−１．２Ｖ〜
＋１．３Ｖであり良好な特性であった。なお、表２に
は、以下において説明する本発明の第５の実施の形態の
変形例１（試料番号３９），変形例２（試料番号４
０），変形例３（試料番号４１），および変形例４（試
料番号４２）の結果も示している。また、図１６，図１
７は、表２と同様にＴＥＧパターンを用いてＤＲＡＭキ
ャパシタ部のみを電気的に独立にして測定した、より具
体的な結果を示し、図１６は比誘電率のバイアス電界依
存性を示し、図１７はリーク電流の電圧依存性を示す。
図１６，図１７中で曲線３８が本発明の第５の実施の形
態におけるＳｒ0.9 Ｂａ0.1 ＲｕＯ3 ／Ｓｒ0.5 Ｂａ
0.5 ＴｉＯ3 ／Ｓｒ0.9 Ｂａ0.1 ＲｕＯ3 構造のキャパ
シタの特性で、図１６，図１７中５８で示される曲線は
比較例として上部電極２４４としてＰｔを用い，下部電
極２４２としてＩＴＯを用いた従来の技術によるものの
特性である。また、上下電極ともにＩＴＯを用いたもの
を曲線５９で、上部電極としてＩＴＯ、下部電極として
ＳＴＯ：Ｎｂを用いたものを曲線６０として、比較例
（従来技術）として同時に示す。さらに上部電極，下部
電極ともにＳｒＲｕＯ3 を用いた場合の特性を曲線６１
に示す。図１６，図１７に示すように、本発明の第５の
実施の形態による電気伝導性酸化物Ｓｒ0.9 Ｂａ0.1 Ｒ
ｕＯ3 を電極として用いた電荷蓄積層は誘電率の特性、
リーク電流の特性の双方において良好である。
【００８１】次に本発明の第５の実施の形態の変形例に
ついて説明する。すなわち、本発明の第５の実施の形態
のＤＲＡＭにおけるキャパシタは図１５に示したＳｒ
0.9 Ｂａ0.1 ＲｕＯ3 ／Ｓｒ0.5 Ｂａ0.5 ＴｉＯ3 ／Ｓ
ｒ0.9 Ｂａ0.1 ＲｕＯ3 構造に限らず、以下のような変
形例を用いてもよい。
【００８２】（ａ）変形例１ 上部ならびに下部電極材料としてＳｒ0.7 Ｂａ0.3 Ｒｕ
Ｏ3 を用いる。このときの誘電率、リーク電流測定の結
果をそれぞれ図１６，図１７中の曲線３９に示す。
【００８３】（ｂ）変形例２ 上部ならびに下部電極材料としてＳｒ0.5 Ｂａ0.5 Ｒｕ
Ｏ3 を用いる。このときの誘電率、リーク電流測定の結
果をそれぞれ図１６，図１７中の曲線４０に示す。
【００８４】（ｃ）変形例３ 上部ならびに下部電極材料として、Ｓｒ0.4 Ｂａ0.6 Ｒ
ｕＯ3 を用いる。このときの誘電率、リーク電流測定の
結果をそれぞれ図１６，図１７中の曲線４１に示す。
【００８５】（ｄ）変形例４ 上部ならびに下部電極材料として、Ｓｒ0.5 Ｂａ0.3 Ｌ
ａ0.2 ＲｕＯ3 を用いる。このときの誘電率、リーク電
流測定の結果をそれぞれ図１６，図１７中の曲線４２に
示す。
【００８６】本発明の第５の実施の形態に係るＳＯＩ・
ＭＯＳ・ＤＲＡＭは以下のような製造工程で製造でき
る。以下においてはキャパシタ部の容量絶縁膜をＢＳＴ
Ｏ膜とし、上部電極、下部電極をＳｒ0.9 Ｂａ0.1 Ｒｕ
Ｏ3 を用いた場合について説明するが、上述したよう
に、各変形例に示した電極材料等他の材料でもよいこと
はもちろんである。
【００８７】（ａ）ＳＩＭＯＸ（Separation by IMplan
ted OXygen）法又はＳＤＢ（Silicon Direct Bonding）
法を用いてｐ型（１００）基板に埋め込み酸化膜２０２
を介してＳＯＩ膜２０３を形成し、いわゆるＳＯＩ基板
を形成する。
【００８８】（ｂ）次に、ＬＯＣＯＳ法やＢＯＸ（buri
ed oxide）法等により、素子分離用の酸化膜１０３を形
成し、隣接する素子間を電気的に分離する。その後、ゲ
ート酸化膜２９を１０ｎｍの厚さで形成し、その表面
に、リンドープのポリシリコン２５を０．３μｍの厚さ
でＬＰＣＶＤ法等により形成し、リソグラフィー法およ
びＲＩＥ法等によるパターニング工程により、ゲート長
０．５μｍのポリシリコンゲート電極２５をゲート酸化
膜２９の上に形成する。
【００８９】（ｃ）次に、31Ｐ+ をＶac＝３０ｋＶ，ド
ーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、８５０
℃、３０分熱処理し、ｎ+ ソース／ドレイン領域２３
１，２３２を形成する。この後ＳｉＯ2 ／ＰＳＧ膜をＣ
ＶＤ法により、たとえば、厚さ２００〜３００ｎｍ堆積
し、第１の層間絶縁膜１６７を形成する。なお、必要に
応じてｐ+ チャンネルストップ領域形成、チャンネルド
ープイオン注入等を行うことは、標準的ＭＯＳ・ＤＲＡ
Ｍのプロセスと同様であり、ここでは説明を省略する。
【００９０】（ｄ）次にＳｉＯ2 ／ＰＳＧ膜１６７に第
１のコンタクトホールを開口し、その第１のコンタクト
ホールの内部に厚さ２００ｎｍ〜４００ｎｍのＡｓをド
ープしたｎ+ ドープドポリシリコン層又はＷ膜をＣＶＤ
法により堆積し、コンタクト電極２３４を形成する。そ
の後さらにその上に厚さ２０ｎｍのＴｉＮバリアメタル
２５１層をＲＦスパッタリング法により堆積する。そし
てこの上にＳｒ0.9 Ｂａ0.1 ＲｕＯ3 電極２４２を多元
ＲＦマグネトロンスパッタ法を用いて作成する。この電
極は多結晶膜であり、膜厚は３０ｎｍである。この電極
上にＢａ0.5 Ｓｒ0.5 ＴｉＯ3 誘電体２４３を同じく多
元ＲＦマグネトロンスパッタ法で４０ｎｍ、上部電極２
４４としてＳｒ0.9 Ｂａ0.1 ＲｕＯ3 を同様に４０ｎｍ
堆積する。成膜温度はいずれの場合も６００℃でよい。
このあとさらに厚さ２０ｎｍのＷ膜をスパッタリング法
で形成する。
【００９１】（ｅ）次に全面にフォトレジストを塗布
し、フォトリソグラフィー法を用いこのフォトレジスト
膜をマスクとしてＣＦ4 等を用いたＲＩＥ法によりＷ膜
を図１５（ｂ）に示すような形状にエッチングし、さら
にＳｒ0.9 Ｂａ0.1 ＲｕＯ3 膜もＲＩＥによりエッチン
グしＷ／Ｓｒ0.9 Ｂａ0.1 ＲｕＯ3 複合膜からなる対向
電極２４４のパターンを形成する。
【００９２】（ｆ）次いで、対向電極（プレート電極）
２４４となるＷ／Ｓｒ0.9 Ｂａ0.1ＲｕＯ3 膜をマスク
層として、過酸化水素、アンモニア水およびＥＤＴＡの
混合水溶液等の所定のエッチング液により、ＢＳＴＯ層
２４３をエッチングし、パターニングを行なう。
【００９３】そして、引き続きＲＩＥ法により下部電極
Ｓｒ0.9 Ｂａ0.1 ＲｕＯ3 ２４２およびバリアメタル２
５１のパターニングを行う。Ｓｒ1-x Ｂａx ＲｕＯ3 の
ＲＩＥ法には、たとえば以下のようなイオン種を用いれ
ばよい。すなわち、 Ｏ2 （９８％）＋ＣＦ3 ＣＦＨ2 ， Ｏ2 （９０％）＋ＣＦ4 （１０％）， Ｏ2 （９５％）＋Ｃｌ2 （５％），あるいは Ｏ2 ＋Ｃ3 Ｆ8 ， 等を用いればよい。
【００９４】（ｇ）次に、ＳｉＯ2 ，ＰＳＧあるいはＢ
ＰＳＧ膜等の第２の層間絶縁膜をＣＶＤ法により堆積
し、ｎ+ ドレイン領域２３２の上のコンタクト電極２３
４の上部に第２のコンタクトホールを開口し、ＤＯＰＯ
Ｓ膜あるいはＷＳｉ2 膜等を選択ＣＶＤ法で形成し、第
２の層間絶縁膜中の第２のコンタクトホールを埋め込
む。選択ＣＶＤでなくても、全面にＣＶＤして、その後
エッチバックして平坦化して第２のコンタクトホール内
に埋め込んでもよい。その後さらにその上部にＡ１，Ａ
１−Ｓｉ、あるいはＡ１−Ｃｕ−Ｓｉ等を用いてビット
線２３３を形成すれば、図１５（ａ）および１５（ｂ）
に示すようなＳＯＩ・ＤＲＡＭが完成する。
【００９５】本発明の第５の実施の形態のように電気伝
導性酸化物電極をＢＳＴＯ薄膜キャパシタに適用すれ
ば、成膜並びに熱処理時の加熱過程において誘電体−電
極間でＢａ，Ｓｒの拡散が発生しても、界面付近の誘電
体におけるＢａ／Ｓｒ比が変化する事なく、低誘電率層
の形成による誘電特性の低下を避けることができる。そ
の結果、図１６，図１７に示したように誘電率、リーク
電流特性に優れたＢＳＴＯ薄膜キャパシタが実現でき
る。したがって、本発明の第５の実施の形態によれば、
保持特性に優れ、かつ高集積化の可能なＤＲＡＭ等の半
導体記憶装置が実現できる。
【００９６】図１８（ａ）および１８（ｂ）は本発明の
第６の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭの平
面および断面構造を示す。図１８（ａ）は平面図で、図
１８（ｂ）は図１８（ａ）の断面図である。図１８
（ｂ）においてｐ型（１００）シリコン基板２０１の上
部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３
が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯ
Ｓ法等により形成された、素子分離用の酸化膜１０３等
により周辺を囲まれ、その内部を図１８（ａ）に示すよ
うに活性領域（デバイス領域）１としている。図１８
（ｂ）はその活性領域１の近傍の断面を示す図である。
この活性領域１に、ＤＲＡＭのユニットセルのスイッチ
ングトランジスタを構成するｎ+ ソース領域２３１およ
びｎ+ ドレイン領域２３２が、その底部を埋め込み酸化
膜２０２に接するように深く形成されている。また各ユ
ニットセルのスイッチングトランジスタのｎ+ ソース領
域２３１およびｎ+ ドレイン領域２３２の間のチャンネ
ル領域２０３の上部にはゲート酸化膜を介して、ポリシ
リコン等のゲート電極２５が形成されている。図１８
（ａ）に示すようにこのポリシリコン等のゲート電極２
５はワード線を兼ねている。ワード線の上部には酸化膜
等の第１の層間絶縁膜１６７が形成され、この第１の層
間絶縁膜１６７に形成された第１のコンタクトホール中
に、ｎ+ ドレイン領域２３２およびｎ+ ソース領域２３
１に接続するようにＷやＷＳｉ2 ，ＴｉＳｉ2，ＭｏＳ
ｉ2 等のコンタクト電極（コンタクト部）２３４が形成
されている。このコンタクト電極（コンタクト部）の上
部には第２の層間絶縁膜４６７が形成され、この第２の
層間絶縁膜４６７中の第２のコンタクトホールを介して
Ｗ，Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等の金属によ
り形成されたデータ線（ビット線）２３３とｎ+ ドレイ
ン領域２３２の上部のコンタクト電極２３４とが接続さ
れている。さらにこのデータ線２３３の上部にも酸化膜
や窒化膜等の第３の層間絶縁膜４６８が形成され、この
上部に厚さ５０ｎｍのＷ1-x Ｒｅx Ｏ3-δ（ＷＯ3とＲ
ｅＯ3 との固溶体）からなる蓄積電極（下部電極）２４
２、厚さ５０ｎｍのＳｒＴｉＯ3 （ＳＴＯ）膜からなる
容量絶縁膜２４３，厚さ１００ｎｍのＡｌ膜からなる対
向電極（上部電極）２４４から構成されるＤＲＡＭのキ
ャパシタ部が構成されている。蓄積電極２４２とｎ+ ソ
ース領域２３１の上部のコンタクト電極２３４とは、第
２，第３の層間絶縁膜４６７，４６８中の第３のコンタ
クトホール中に埋め込まれたコンタクト電極２３６によ
り接続されている。対向電極２４４はその上部に形成さ
れた第４の層間絶縁膜１７３中の第４のコンタクトホー
ルを介してプレート電極２４５に接続されている。図１
８に示すようにＤＲＡＭのキャパシタ部となる薄膜コン
デンサの下部電極２４２にＷ1-x Ｒｅx Ｏ3-δ（ＷＯ3
とＲｅＯ3 との固溶体）を含む材料を用いているので、
高温プロセスに於いて表面の荒れが少なく、その上に作
成した誘電体薄膜（ＳＴＯ膜）２４３の絶縁性は非常に
優れたものになる。
【００９７】次に下部電極に高融点金属である白金膜を
用いた従来技術のキャパシタの場合と本発明の第６の実
施の形態の下部電極の構造を用いた場合のＳｒＴｉＯ3
キャパシタの特性の比較について述べる。コンデンサを
形成した後にＳｒＴｉＯ3 をエッチングで除去し、下部
電極の表面の荒さを接触式の段差計で実際に測ると、下
部電極が白金では４０〜５０ｎｍ程度の凹凸があるが、
本発明の第６の実施の形態の場合は数ｎｍであり、本発
明の第６の実施の形態の方が平坦性に優れていることが
わかる。その結果、絶縁破壊強度も従来技術のおおよそ
４倍近いものとなる。図１９，図２０はＤＲＡＭキャパ
シタ部のみを、いわゆるＴＥＧパターンを用いて、電気
的に独立にして測定した場合の結果で、図１９は比誘電
率のバイアス電界依存性を示し、図２０はリーク電流の
電圧依存性を示す。さらに、図１９，図２０には比較の
ために、従来技術の上部電極がＰｔ，下部電極がＩＴＯ
の場合（曲線５８），上部・下部電極共にＩＴＯの場合
（曲線５９），および上部電極がＩＴＯ，下部電極がＳ
ＴＯ：Ｎｂの場合（曲線６０）を示した。本発明の第６
の実施の形態に係る薄膜コンデンサは誘電率の特性、リ
ーク電流の特性において良好であることがわかる。なお
図１９，図２０において、曲線４４は後述する本発明の
第７の実施の形態に係る薄膜コンデンサの特性である。
【００９８】また、ＲｅＯ3 の蒸気圧が非常に高いこと
を反映して、ＲｅＯ3 とＷＯ3 の固溶体から出来た電極
はＲＩＥなどによって簡単に加工できる特徴を有する。
従来、白金電極を用いた場合は、その加工性能に問題が
あったが、本発明の第６の実施の形態は、製造プロセス
上でもこの電極材料の加工性能が優れていることが生か
され、ＤＲＡＭの製造が容易となる。以下に本発明の第
６の実施の形態に係るＳＯＩ・ＤＲＡＭの製造方法につ
いて説明する。
【００９９】（ａ）ＳＩＭＯＸ法又はＳＤＢ法を用いて
前述の本発明の第５の実施の形態と同様にｐ型（１０
０）基板に埋め込み酸化膜２０２を介してＳＯＩ膜２０
３を形成する。
【０１００】（ｂ）次に、ＬＯＣＯＳ法やＢＯＸ法等に
より、素子分離用の酸化膜１０３を形成し、隣接する素
子間を電気的に分離する。その後、ゲート酸化膜を１０
ｎｍの厚さで形成し、その表面に、リンドープのポリシ
リコン２５を０．３μｍの厚さでＬＰＣＶＤ法等により
形成し、リソグラフィー法およびＲＩＥ法によるパター
ニング工程により、ゲート長０．５μｍのポリシリコン
ゲート電極２５をゲート酸化膜の上に形成する。
【０１０１】（ｃ）次に、31Ｐ+ をＶac＝３０ｋＶ，ド
ーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、８５０
℃、３０分熱処理し、ｎ+ ソース／ドレイン領域２３
１，２３２を形成する。この後ＳｉＯ2 ／ＰＳＧ膜をＣ
ＶＤ法により、たとえば、厚さ２００〜３００ｎｍ堆積
し、第１の層間絶縁膜１６７を形成する。なお、必要に
応じてｐ+ チャンネルストップ領域形成、チャンネルド
ープイオン注入等を行なうことは、標準的ＭＯＳ・ＤＲ
ＡＭのプロセスと同様であり、ここでは説明を省略す
る。
【０１０２】（ｄ）次にＳｉＯ2 ／ＰＳＧ膜１６７に第
１のコンタクトホールを開口し、その第１のコンタクト
ホールの内部に厚さ２００ｎｍ〜４００ｎｍのＡｓをド
ープしたｎ+ ドープドポリシリコン（ＤＯＰＯＳ）層又
はＷ膜をＣＶＤ法により堆積し、コンタクト電極２３４
を形成する。
【０１０３】（ｅ）次に、コンタクト電極２３４の上に
さらにＳｉＯ2 ，ＰＳＧあるいはＢＰＳＧ膜等の第２の
層間絶縁膜４６７をＣＶＤ法により堆積し、ｎ+ ドレイ
ン領域２３２の上のコンタクト電極２３４の上部の第２
の層間絶縁膜４６７に第２のコンタクトホールを開口
し、ＤＯＰＯＳ膜あるいはＷＳｉ2 膜等を選択ＣＶＤ法
で形成し、第２の層間絶縁膜４６７中の第２のコンタク
トホールを埋め込む。選択ＣＶＤでなくても、全面にＣ
ＶＤして、その後エッチバックによる平坦化をして第２
の層間絶縁膜４６７中の第２のコンタクトホール内にＤ
ＯＰＯＳ膜等を埋め込んでもよい。その後さらにその上
部にＡ１，Ａ１−Ｓｉ、あるいはＡ１−Ｃｕ−Ｓｉ等を
用いてビット線２３３を形成し、さらにその上にＳｉＯ
2 ，Ｓｉ3Ｎ4 膜等の第３の層間絶縁膜４６８をＣＶＤ
法等により形成する。
【０１０４】（ｆ）次に、フォトリソグラフィー法を用
いてこの第３の層間絶縁膜４６８および第２の層間絶縁
膜４６７中に第３のコンタクトホール（ビアホール）を
ｎ+ソース領域２３１の上部のコンタクト電極２３４に
達するまで開口し、この第３のコンタクトホール中にＷ
又はＷＳｉ2 等からなるコンタクト金属２３６を選択Ｃ
ＶＤ法等を用いて埋め込む。そしてこのコンタクト金属
２３６の上に下部電極膜２４２として直流マグネトロン
スパッタ法で、５０ｎｍの膜厚のＷ1-x ＲｅxＯ3-δを
作製する。Ｒｅの組成ｘは０．２〜０．８の範囲内が好
ましい。たとえばＲｅとＷの合金あるいは、ＲｅＯ3 と
ＷＯ3 の粉末を適当な割合（例えば、ＲｅＯ3 ：ＷＯ3
＝１：３とすればよい）で混合して作製した焼結体ター
ゲットを用い、Ｏ2 とＡｒの混合ガス雰囲気で（ＲｅＯ
3 とＷＯ3 の粉末の場合には、Ａｒガス雰囲気あるい
は、Ｏ2 とＡｒの混合ガス雰囲気で）、０．５３Ｐａの
圧力で、基板温度４００−６００℃で、ＷＯ3 とＲｅＯ
3 の固溶体電極を作製する。場合によっては、酸素欠陥
を伴うＷＯ3-δやＲｅＯ3-δを含ませてもよい。Ｗ1- x
Ｒｅx Ｏ3-δ固溶体電極２４２はスパッタリング法、又
はＣＶＤ法でＷ−Ｒｅ合金膜を形成し、この表面を酸化
して形成してもよい。次にこの下部電極膜２４２の上に
ＳｒＴｉＯ3 膜２４３を、化学量論的組成の粉末ターゲ
ットを用い、高周波マグネトロンスパッタ法で、厚さ５
０ｎｍ程度に堆積する。たとえばＡｒとＯ2 の混合ガス
中、圧力１．３３Ｐａ、基板温度６００℃でスパッタ成
膜すればよい。なお、Ｗ−Ｒｅ合金で下部電極２４２を
形成後、ＳＴＯ膜２４３を堆積し、下部電極２４２とＳ
ＴＯ膜２４３の界面に自然に形成されるＷ1-x Ｒｅx Ｏ
3- δ膜を用いることも有効である。この後ＳｒＴｉＯ3
膜２４３の上に上部電極２４４として、１００ｎｍのＡ
１を直流スパッタ法により成膜する。
【０１０５】（ｇ）次にフォトリソグラフィーを用いて
図１８に示すＤＲＡＭキャパシタ部の形状にパターニン
グする。Ａｌ膜２４４，ＳＴＯ膜２４３，Ｗ1-x Ｒｅx
Ｏ3- δ２４２をＣＣｌ4 ，Ｃｌ2 ／Ａｒ，ＣＦ4 ，Ｃ3
Ｆ8 等を用いたＲＩＥ法で連続的にエッチングすればよ
い。続いてＳｉＯ2 ，Ｓｉ3 Ｎ4 ，あるいはポリイミド
膜等の第４の層間絶縁膜１７３をキャパシタ部の上部に
堆積し、上部電極２４４の上部の第４の層間絶縁膜１７
３中に第４のコンタクトホールを開口する。この第４の
コンタクトホールを介して、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−
Ｃｕ−Ｓｉ等の配線を行なえば、プレート電極２４５が
形成され、本発明の第６の実施の形態のＤＲＡＭが完成
する。
【０１０６】以上のように本発明の第６の実施の形態に
よれば、薄膜コンデンサの下部電極に高温のプロセスが
加わった時に表面モホロジーに荒れができないことによ
り、絶縁特性に優れた高誘電率の薄膜コンデンサを提供
できる。本発明の第６の実施の形態はＤＲＡＭ等の各種
電子回路に必要とされる要素素子であるキャパシタ部の
小型化、集積化に適し、かつ、加工性能に優れたキャパ
シタ部の電極を提供することができる。また、下部電極
を成膜した後に酸化物系の高誘電率の薄膜を形成する場
合に、電極表面の酸化の問題がなく、バリアメタルない
しは下部電極として用いたＷあるいはＷＮ等の表面の酸
化の問題が回避できるので、上述のＳＴＯ膜以外に種々
の高誘電率薄膜を選択することが可能となる。したがっ
て本発明の第６の実施の形態によればＤＲＡＭ等の半導
体記憶装置の構造設計、プロセス設計時の自由度が増大
し、半導体記憶装置の高集積化も容易となる。
【０１０７】図２１（ａ）および２１（ｂ）は本発明の
第７の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭの平
面および断面構造を示す。図２１（ａ）は平面図で、図
２１Ｂは図２１Ａの断面図である。図２１（ｂ）におい
てｐ型（１００）シリコン基板２０１の上部に埋め込み
酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されて
いる。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により
形成された、素子分離用の酸化膜１０３等により周辺を
囲まれ、その内部を図２１（ａ）に示すように活性領域
（デバイス領域）１としている。図２１（ｂ）はその活
性領域１の近傍の断面を示す図である。この活性領域１
に、ＤＲＡＭのユニットセルのスイッチングトランジス
タを構成するｎ+ ソース領域２３１およびｎ+ ドレイン
領域２３２が、その底部を埋め込み酸化膜２０２に接す
るように深く形成されている。また各ユニットセルのス
イッチングトランジスタのｎ+ ソース領域２３１および
ｎ+ ドレイン領域２３２の間のチャンネル領域２０３の
上部にはゲート酸化膜を介して、ポリシリコン等のゲー
ト電極２５が形成されている。図２１（ａ）に示すよう
にこのポリシリコン等のゲート電極２５はワード線を兼
ねている。ワード線の上部には酸化膜等の第１の層間絶
縁膜１６７が形成され、この第１の層間絶縁膜１６７に
形成された第１のコンタクトホール中に、ｎ+ ソース領
域２３１およびｎ+ ドレイン領域２３２の上部に接続す
るように高融点金属のＷ，Ｍｏ，Ｔｉあるいはこれらの
シリサイドであるＷＳｉ2 ，ＴｉＳｉ2 ，ＭｏＳｉ2 等
のコンタクト電極（コンタクト部）２３４が形成されて
いる。このコンタクト電極（コンタクト部）の上部には
第２の層間絶縁膜４６７が形成され、この第２の層間絶
縁膜４６７中の第２のコンタクトホール（ビアホール）
を介してＷ，Ａｌ，Ａ１−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等の
金属により形成されたデータ線（ビット線）２３３とｎ
+ ドレイン領域２３２の上部のコンタクト電極とが接続
されている。さらにこのデータ線２３３の上部にも酸化
膜や窒化膜等の第３の層間絶縁膜４６８が形成され、こ
の第３の層間絶縁膜４６８の上部に厚さ３０ｎｍのＷＮ
膜２４２ｂが形成され、さらにこの上に厚さ３０ｎｍの
Ｗ1-x Ｒｅx Ｏ3-δ膜２４２ａが形成されている。ＷＮ
膜２４２ｂとＷ1-x Ｒｅx Ｏ3-δ膜２４２ａとによりＤ
ＲＡＭのキャパシタ部の蓄積電極（下部電極）２４２が
形成されている。この下部電極２４２の上に、厚さ５０
ｎｍのＢＳＴＯ（Ｂａx Ｓｒ1-x ＴｉＯ3 ）膜からなる
容量絶縁膜２４３と厚さ１００ｎｍのＡｌからなる対向
電極（上部電極）２４４が形成されている。蓄積電極２
４２は第２，第３の層間絶縁膜４６７，４６８中に形成
された第３のコンタクトホール（ビアホール）中のコン
タクト金属２３６を介してｎ+ ソース領域２３１の上部
のコンタクト電極２３４に接続されている。また、対向
電極２４４はその上部に形成された層間絶縁膜１７３中
の第４のコンタクトホールを介してプレート電極２４５
に接続されている。従来の技術においては下部電極とし
てＷ或いはＷＮを直接用い、その上にＢａx Ｓｒ1-x Ｔ
ｉＯ3 を成長させた場合においては、Ｗ或いはＷＮの表
面が酸化されて絶縁性酸化物ＷＯ3 ができてしまう問題
があった。すなわちこのＷＯ3 は電気を通さないため、
直列にＷＯ3 による寄生容量が接続されたこととなり、
コンデンサの容量が設計値に比し低下し、ＷＮは良好な
電極としての役割が果たせなくなっていた。つまり、Ｗ
Ｏ3 のように、Ｂａx Ｓｒ1-x ＴｉＯ3 に比較して低い
誘電率の層が出来ると、全体として高い誘電率が確保で
きないという問題があった。それに対し、本発明の第７
の実施の形態のようにＷＯ3 とＲｅＯ3 とを固溶させて
しまい、Ｗ1-x Ｒｅx Ｏ3-δとしておけば、その後の工
程において表面が酸化する問題は発生せず、十分な電気
伝導性が確保されるので、全く問題は起こらないことに
なる。したがって、本発明の第７の実施の形態の下部電
極を用いれば、上記のＢＳＴＯ膜２４３に限らず、その
成膜時に酸素雰囲気が必要な種々のペロブスカイト系誘
電体膜等を用いて容量絶縁膜２４３を形成する場合に、
下部電極の酸化の心配をしなくてもよいこととなる。し
たがってＤＲＡＭの構造設計やプロセス設計の自由度が
増し、生産性も向上することとなる。
【０１０８】次に本発明の第７の実施の形態におけるキ
ャパシタの特性について説明する。既に、第６の実施の
形態においてその一部を説明したように図１９，図２０
はＤＲＡＭキャパシタ部のみを、いわゆるＴＥＧパター
ンを用いて、電気的に独立にして測定した場合の結果で
ある。図１９が比誘電率のバイアス電界依存性を示し、
図２０はリーク電流の印加電圧依存性を示す。図１９，
図２０には比較のために、従来技術の上部電極がＰｔ，
下部電極がＩＴＯの場合（曲線５８），上部・下部電極
共にＩＴＯの場合（曲線５９），および上部電極がＩＴ
Ｏ，下部電極がＳＴＯ：Ｎｂの場合（曲線６０）を示し
ている。本発明の第７の実施の形態に係るＷＮ／Ｗ1-x
Ｒｅx Ｏ3-δ膜を下部電極に有するＢＳＴＯ薄膜コンデ
ンサは曲線４４に示すように大きな比誘電率を有し、し
かも小さなリーク電流特性を有していることがわかる。
【０１０９】また、ＲｅＯ3 の蒸気圧が非常に高いの
で、ＲｅＯ3 とＷＯ3 の固溶体から出来たＷ1-x Ｒｅx
Ｏ3-δ電極はＲＩＥ法などによって簡単に加工できる。
従来主に用いられていた白金電極は、加工性能に問題が
あったが、この電極材料は加工性能に優れている。した
がって、以下に示すように本発明の第７の実施の形態に
係るＳＯＩ・ＤＲＡＭの製造方法は極めて容易で、製造
歩留りも高くなる。以下の説明は基本的には、本発明の
第６の実施の形態とほぼ同様である。
【０１１０】（ａ）所定のＳＯＩ基板上に、標準的なＭ
ＯＳＦＥＴの製造プロセスで、ゲート電極２５，ｎ+ ソ
ース／ドレイン領域２３１，２３２等を形成する点は、
前述の第６の実施の形態と同様であり、説明を省略す
る。そしてこの表面に形成された第１の層間絶縁膜１６
７中に第１のコンタクトホールを開口し、その第１のコ
ンタクトホールの内部にｎ+ ドープドポリシリコン層又
はＷ膜をＣＶＤ法により堆積し、コンタクト電極２３４
を形成する。
【０１１１】（ｂ）次に、コンタクト電極２３４の上に
さらにＳｉＯ2 ，ＰＳＧあるいはＢＰＳＧ膜等の第２の
層間絶縁膜４６７をＣＶＤ法により堆積し、ｎ+ ドレイ
ン領域２３２の上のコンタクト電極２３４の上部の第２
の層間絶縁膜に第２のコンタクトホールを開口し、ＤＯ
ＰＯＳ膜あるいはＷＳｉ2 膜等を選択ＣＶＤ法で形成
し、第２の層間絶縁膜４６７中の第２のコンタクトホー
ルを埋め込む。選択ＣＶＤ法でなくても、全面にＣＶＤ
して、その後エッチバックして平坦化し、第２の層間絶
縁膜４６７中の第２のコンタクトホール内にＤＯＰＯＳ
膜，ＷＳｉ2 膜等を埋め込んでもよい。その後さらにそ
の上部にＡ１，Ａ１−Ｓｉ、あるいはＡ１−Ｃｕ−Ｓｉ
等を用いてビット線２３３を形成し、さらにその上にＳ
ｉＯ2 ，Ｓｉ3 Ｎ4 膜等の第３の層間絶縁膜４６８をＣ
ＶＤ法等により形成する。
【０１１２】（ｃ）次に、フォトリソグラフィーを用い
てこの第３の層間絶縁膜４６８および第２の層間絶縁膜
４６７中に第３のコンタクトホール（ビアホール）を開
口しｎ+ ソース領域２３１の上部のコンタクト電極２３
４の表面の一部を露出させ、この第３のコンタクトホー
ル中にＷ又はＷＳｉ2 等からなるコンタクト金属２３６
を選択ＣＶＤ法等を用いて埋め込む。そしてこのコンタ
クト金属２３６の上部に下層の下部電極２４２ｂとして
ＷＮをスパッタリング等により厚さ３０ｎｍで形成す
る。この後Ｒｅ金属あるいはＲｅＯ3 の焼結体ターゲッ
トを用い、Ｏ2 とＡｒの混合ガス雰囲気で、圧力０．５
３Ｐａ、基板温度４００−６００℃で、ＷＮ電極２４２
ｂ上にＷＯ3 とＲｅＯ3 の固溶体層を持つ下部電極（界
面電極）２４２ａを作製する。更に、この下部電極２４
２ａの上に、ＢＳＴＯ膜２４３を高周波マグネトロンス
パッタ法で、５０ｎｍの厚さに堆積する。ＢＳＴＯ膜２
４３はＡｒとＯ2 の混合ガスを圧力１．３Ｐａとして基
板温度６００℃でスパッタ成膜すればよい。その上に上
部電極２４４として、１００ｎｍのＡ１を直流スパッタ
法により成膜する。なお、下部電極２４２ａのＷ1-x Ｒ
ｅx Ｏ3-δ固溶体はスパッタ法又はＣＶＤ法によりＷ−
Ｒｅ合金膜を形成し、この表面を酸化して形成してもよ
い。
【０１１３】（ｄ）次にフォトリソグラフィーを用いて
図２１に示すＤＲＡＭキャパシタ部の形状にパターニン
グする。Ａｌ膜２４４，ＢＳＴＯ膜２４３，Ｗ1-x Ｒｅ
x Ｏ3-δ膜２４２ａ，ＷＮ膜２４２ｂをＣＣｌ4 ，Ｃｌ
2 ／Ａｒ，ＣＦ4 ，Ｃ3 Ｆ8等を用いたＲＩＥ法で連続
的にエッチングすればよい。続いてＳｉＯ2 ，Ｓｉ3Ｎ
4 ，あるいはポリイミド膜等の第４の層間絶縁膜１７３
をキャパシタ部の上部に堆積し、上部電極２４４の上部
の第４の層間絶縁膜１７３中に第４のコンタクトホール
を開口する。この第４のコンタクトホールを介して、Ａ
ｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等の配線を行なえ
ば、プレート電極２４５が形成され、本発明の第７の実
施の形態のＤＲＡＭが完成する。
【０１１４】このように本発明の第７の実施の形態によ
れば、薄膜コンデンサの下部電極に高温のプロセスが加
わった時においても、なお表面モホロジーが良好であ
り、絶縁特性に優れた高誘電率の薄膜コンデンサを提供
できる。したがって本発明の第７の実施の形態によれば
ＤＲＡＭ等の各種電子回路の要素素子であるキャパシタ
部の小型化、集積化が容易となる。また本発明の第７の
実施の形態は加工性能に優れたキャパシタ部の電極を提
供することができる。特に、下部電極を成膜した後に酸
化物系の高誘電率の薄膜を形成する場合に、電極表面の
酸化の問題がなく、バリアメタルないしは下部電極とし
て用いたＷあるいはＷＮ等の表面の酸化の問題が回避で
きるので、上述のＢＳＴＯ膜以外に種々の高誘電率薄膜
を選択することが可能となる。なお、下部電極（界面電
極）２４２ａをＷ−Ｒｅ合金で形成後、ＢＳＴＯ膜２４
３をその上に直接堆積し、下部電極２４２ａとＢＳＴＯ
膜２４３の界面に自然に形成されるＷ1-x Ｒｅx Ｏ3-δ
膜を用いることも有効である。自然に形成されたＷ1-x
Ｒｅx Ｏ3-δ膜であっても、その電気伝導性は高く、安
定な膜となるので、寄生的な容量の増大は生じない。し
たがって本発明の第７の実施の形態によればＤＲＡＭ等
の半導体記憶装置の構造設計、プロセス設計時の自由度
が増大し、その結果、半導体記憶装置の高集積化も容易
となる。
【０１１５】図２２（ａ）および２２（ｂ）は本発明の
第８の実施の形態に係るＭＯＳ・ＤＲＡＭの平面および
断面構造を示す。図２２（ａ）は平面図で、図２２
（ｂ）は図２２Ａの断面図である。図２２（ｂ）におい
てｎ型（１００）シリコン基板１２の上部にｐウェル１
９が形成されている。そしてｐウェル１９は、ＢＯＸ
（buried oxide）法等により形成された、素子分離用の
酸化膜１０３等により周辺を囲まれ、その内部を図２２
（ｂ）に示すようにチャンネル領域とし、他のセルと分
離している。図２２（ｂ）は特定の一つのセルの近傍の
断面を示す図であり、素子分離酸化膜１０３に囲まれた
領域が活性領域（デバイス領域）となっている。この活
性領域となるｐウェル１９の表面に、ＤＲＡＭのユニッ
トセルのスイッチングトランジスタを構成するｎ+ ソー
ス領域２３１およびｎ+ ドレイン領域２３２が０．１〜
０．５μｍ等の所定の深さに形成されている。また各ユ
ニットセルのスイッチングトランジスタのｎ+ ソース領
域２３１およびｎ+ ドレイン領域２３２の間のチャンネ
ル領域の上部にはゲート酸化膜２９を介して、ポリシリ
コン等のゲート電極２５が形成されている。図２２
（ａ）に示すようにこのポリシリコン等のゲート電極２
５はワード線を兼ねているが、ポリシリコンゲート電極
２５に、Ｗ，Ｍｏ，ＷＳｉ2 等のワード線２５を接続す
るようにしてもよいことはもちろんである。ワード線の
上部には酸化膜等の第１の層間絶縁膜１６７が形成さ
れ、この層間絶縁膜１６７に形成された第１のコンタク
トホール中に、ｎ+ソース領域およびｎ+ ドレイン領域
２３２の上部に接続するようにＷやＷＳｉ2，ＴｉＳｉ
2 ，ＭｏＳｉ2 等のコンタクト電極（コンタクト部）２
３４が形成されている。このｎ+ ドレイン領域２３２の
上部のコンタクト電極（コンタクト部）はＷ，Ａ１，Ａ
１−Ｓｉ，Ａ１−Ｃｕ−Ｓｉ等の金属により形成された
データ線（ビット線）２３３に接続されている。
【０１１６】本発明の第８の実施の形態のキャパシタ部
は図２２（ｂ）に示すように第１の層間絶縁膜の上部に
形成された、ＳｉＯ2 ，ＰＳＧ，ＢＰＳＧ，あるいはＳ
ｉ3Ｎ4 等の第２の層間絶縁膜４７７に形成された比較
的アスペクト比の小さいＵ溝中に、下部電極２４２，キ
ャパシタ絶縁膜２４３，上部電極２４４を有して構成さ
れている。Ｕ溝の底部はｎ+ ソース領域２３１の上部の
コンタクト電極と接続されている。
【０１１７】上部および下部電極２４２，２４４として
はＬａ0.3 Ｓｒ0.7 ＴｉＯ3 膜又はＮｄ0.4 Ｓｒ0.6 Ｔ
ｉＯ3 膜が用いられ、キャパシタ絶縁膜２４３としては
Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 膜が用いられている。なお、
上部および下部電極２４２，２４４，キャパシタ絶縁膜
としては、前述の第１〜第７の実施の形態およびその変
形例で説明した種々の組み合わせを用いてもよいことは
もちろんである。上部電極２４４はプレート電極をも兼
ねている。上部電極２４４の上部には第３の層間絶縁膜
４７８が形成され、第３の層間絶縁膜４７８，キャパシ
タ絶縁膜２４３，第２の層間絶縁膜４７７をそれぞれ貫
通する第２のコンタクトホール（ビアホール）を介して
ビット線２３３とｎ+ ドレイン領域２３２の上部のコン
タクト電極２３４とが接続されている。キャパシタ部を
形成するＵ溝はアスペクト比が１〜３で、その側壁が主
平面となす角が８０〜９０°のものでよい。図２２
（ａ）に示すように開口部の寸法はＤＲＡＭ設計におけ
る最小寸法（feature size）をＦとして２〜３Ｆ×Ｆ程
度の寸法でよい。なお、図２２は模式図であり、各部の
寸法比率は現実の比率とは異なることに注意されたい。
【０１１８】図２２（ａ）および２２（ｂ）のような構
造にすることにより本発明の第８の実施の形態による電
気伝導性酸化物電極２４２，２４４は、電極材料２４
２，２４４と誘電体２４３との界面バリアーハイトの最
適化を行い、また誘電体２４３と適合する熱膨脹率を有
することができるので誘電率低下を伴うことなくリーク
電流を低減することができる。その結果、ギガビットＤ
ＲＡＭ等の揮発性半導体記憶装置に必須な、小面積大容
量のキャパシタ部を形成でき、半導体記憶装置の微細
化、大容量化を容易に可能にすることができる。さらに
Ｌａ0.3 Ｓｒ0.7 ＴｉＯ3 やＮｄ0.4 Ｓｒ0.6 ＴｉＯ3
等の電気伝導性酸化物電極材料は誘電体であるペロブス
カイト酸化物ときわめて良好な結晶整合性を持つことか
ら、界面不整合に起因する電荷の蓄積や結晶歪みによる
誘電体の特性劣化もない。したがって本発明の第８の実
施の形態によれば誘電率が大きくかつメモリ機能の安定
性のきわめて良好なキャパシタ部を形成することができ
る。
【０１１９】本発明の第８の実施の形態に係るＤＲＡＭ
は図２３（ａ）〜２３（ｅ）に示すような工程で製造で
きる。以下においてはキャパシタ部の容量絶縁膜２４３
をＢＳＴＯ膜とし、上部電極２４４，下部電極２４２を
Ｎｄ0.4 Ｓｒ0.6 ＴｉＯ3 膜とした場合について説明す
るが、第１〜第７の実施の形態およびその変形例で説明
した各種の材料が適用できることはもちろんである。
【０１２０】（ａ）ｎ基板に11Ｂ+ のイオン注入および
その後の熱処理により図２３（ａ）に示すように不純物
密度５×１０16〜１×１０18ｃｍ-3，深さ２〜０．３μ
ｍのｐウェル１９を形成する。その後ＢＯＸ法等によ
り、素子分離用の酸化膜１０３をｐウェル１９の表面に
形成し、隣接する素子間を電気的に分離する。その後、
ゲート酸化膜２９を１０ｎｍの厚さで形成し、その表面
に、リンドープのポリシリコン２５を０．３μｍの厚さ
でＬＰＣＶＤ法等により形成し、リソグラフィーおよび
ＲＩＥ法によるパターニング工程により、ゲート長０．
１〜０．５μｍのポリシリコンゲート電極２５をゲート
酸化膜２９の上に形成する。この後31Ｐ+をＶac＝３０
ｋＶ，ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、
８５０℃、３０分熱処理し、ｎ+ ソース／ドレイン領域
２３１，２３２を形成する。０．１μｍ以下の浅いｎ+
ソース／ドレイン領域２３１，２３２を形成する場合は
ＭＬＤ（Molecular Layer Doping）法やＭＬＤ法に類似
のＣＶＤ技術を用いればよい。この後ＳｉＯ2 ／ＰＳＧ
膜をＣＶＤ法により、たとえば、厚さ２００〜３００ｎ
ｍで堆積し、第１の層間絶縁膜１６７を形成する。な
お、必要に応じてｐ+ チャンネルストップ領域形成イオ
ン注入、チャンネルドープイオン注入等を行うことは、
標準的ＭＯＳ・ＤＲＡＭのプロセスと同様であり、ここ
では説明を省略する。そして図２３（ａ）に示すように
ＳｉＯ2 ／ＰＳＧ膜１６７に第１のコンタクトホールを
開口し、そのコンタクトホールの内部に厚さ２００ｎｍ
〜４００ｎｍのＡｓをドープしたｎ+ ドープドポリシリ
コン層又はＷ膜をＣＶＤ法により堆積し、コンタクト電
極（プラグ）２３４を形成する。
【０１２１】（ｂ）次に図２３（ｂ）に示すようにコン
タクト電極２３４および第１の層間絶縁膜１６７の上
に、Ｓｉ3 Ｎ4 膜からなる第２の層間絶縁膜４７７を形
成し、フォトリソグラフィー法およびＲＩＥ法，あるい
はＥＣＲイオンエッチング法等により、第２の層間絶縁
膜４７７中にアスペクト比１〜３程度のＵ溝を形成す
る。第２の層間絶縁膜４７７としてはＳｉＯ2 とＳｉ3
Ｎ4 との複合膜，ＰＳＧとＳｉ3 Ｎ4 との複合膜等を用
いてもよいが、その最上層はＳｉ3 Ｎ4 膜とする。Ｕ溝
の底部がｎ+ ソース領域２３１の上部のコンタクト電極
２３４の位置に合うようにマスク合わせを行ない、側壁
の角度が９０〜８０°、すなわちほぼ垂直側壁を有した
Ｕ溝を形成すればよい。このＵ溝の表面にＮｄ0.4 Ｓｒ
0.6 ＴｉＯ3膜をＣＶＤ法又はスパッタリング法で形成
し、さらにＳＯＧ（Spin-on-glass)法，あるいはＴＥＯ
Ｓ（Tetraethylorthosilicate ；Ｓｉ（ＯＣ
2 Ｈ5 ）4 ）等を用いた有機シリコン系ＣＶＤ法等によ
り酸化膜４８７を堆積し、図２３（ｂ）に示すようにＵ
溝を埋め込む。
【０１２２】（ｃ）次にＣＭＰ（Chemical mechnical p
olishing）法あるいは逆スパッタリングによるエッチバ
ックにより図２３（ｃ）に示すように平坦化を行う。平
坦化は第１の層間絶縁膜４７７が露出するまで行う。こ
の平坦化工程により、Ｎｄ0. 4 Ｓｒ0.6 ＴｉＯ3 膜２４
２はＵ溝の内部のみに形成される。したがってたとえＲ
ＩＥ法等によってエッチングの困難なペロブスカイト組
成の電気伝導性酸化物を用いる場合であっても容易にこ
の平坦化工程によりパターン形成し、分離することが可
能である。
【０１２３】（ｄ）上記平坦化工程の後、図２３（ｄ）
に示すように、ＳｉＯ2 膜４８７のエッチングを行う。
第２の層間絶縁膜はＳｉ3 Ｎ4 膜、又は、最上層をＳｉ
3 Ｎ4 膜とした複合膜であるので、ＨＦ系のエッチング
液等により容易にＳｉＯ2 膜４８７の選択エッチングが
可能である。ＣＦ4 系のＣＤＥ（Chemical Dry Etchin
g）法によってもＳｉ3 Ｎ4 とＳｉＯ2 との選択比は５
程度以上にできるので、ＣＤＥ法等のドライエッチング
を行ってもよい。
【０１２４】（ｅ）その後図２３（ｅ）に示すように多
元ＲＦマグネトロンスパッタ法やＣＶＤ法により、Ｂａ
0.5 Ｓｒ0.5 ＴｉＯ3 膜２４３を厚さ２０〜５０ｎｍに
形成し、さらに上部電極としてのＮｄ0.4 Ｓｒ0.6 Ｔｉ
Ｏ3 膜２４４を多元ＲＦマグネトロンスパッタ法やＣＶ
Ｄ法で厚さ３０〜５０ｎｍ堆積する。成膜温度は５００
〜７００℃でよい。この後全面にフォトレジストを塗布
し、フォトリソグラフィー法によりこのフォトレジスト
膜をマスクとしてＣＦ4 系のＲＩＥ法等によりＮｄ0.4
Ｓｒ0.6 ＴｉＯ3 を図２３（ｅ）に示すようにパターニ
ングする。
【０１２５】（ｆ）次に、図２２（ｂ）に示すようにＳ
ｉＯ2 ，ＰＳＧ，ＢＰＳＧ膜，Ｓｉ3 Ｎ4 膜あるいはポ
リイミド膜等の第３の層間絶縁膜４７８をＣＶＤ法によ
り堆積し、ｎ+ ドレイン領域２３２の上のコンタクト電
極２３４の上部に第３の層間絶縁膜４７８，Ｂａ0.5 Ｓ
ｒ0.5 ＴｉＯ3 膜２４３，第２の層間絶縁膜４７７を貫
通するように第２のコンタクトホールを開口する。その
後ドープドポリシリコン膜あるいはＷＳｉ2 膜等を選択
ＣＶＤ法を用い、第２のコンタクトホールを埋め込む。
選択ＣＶＤでなくても、全面にＣＶＤして、その後エッ
チバックして平坦化して第２のコンタクトホール内を埋
め込んでもよい。その後さらにその上部にＡ１，Ａ１−
Ｓｉ、あるいはＡ１−Ｃｕ−Ｓｉ等を用いてビット線２
３３を形成すれば、図２２（ａ）および２２（ｂ）に示
すようなＤＲＡＭが完成する。
【０１２６】図２４は本発明の第９の実施の形態に係
り、不揮発性メモリの他の例で、常誘電性の誘電体膜を
用いたフラッシュＥＥＰＲＯＭのワード線２４４に沿っ
た断面図を示す。図２４のフラッシュＥＥＰＲＯＭの等
価回路を図２５に示す。図２５でＤsel ，Ｄdsl はワー
ド線で、ＸＷsel ，ＸＷdsl はビット線である。このフ
ラッシュＥＥＰＲＯＭのメモリセルのトランジスタ（メ
モリトランジスタ）は図２４に示すようにｎ基板１２の
上部に形成されたｐウェルの表面のｎ+ 領域１７５をソ
ース領域，ｎ+ 領域１７６をドレイン領域とするもので
あり、書き込み、および消去をトンネル電流（Fowler-N
ordheim トンネル電流）で行うためにｐウェル１９の表
面に形成されたｎ- 領域１７７の上部に厚さ１０ｎｍの
トンネル酸化膜１６２が形成されている。ｎ+ 領域１７
６は埋め込みビット線Ｄsel ，Ｄds l をも兼ねている。
【０１２７】メモリトランジスタのフローティングゲー
トは、厚さ１５０ｎｍのドープドポリシリコン（ＤＯＰ
ＯＳ）膜１０８と、厚さ２５０ｎｍのＳｒ0.8 Ｌａ0.2
ＴｉＯ3 膜２４２の複合膜から成っているが、ＤＯＰＯ
Ｓ膜１０８を省略して、厚さ４００ｎｍのＳｒ0.8 Ｌａ
0.2 ＴｉＯ3 膜２４２のみとしてもよいことはもちろん
で、メモリトランジスタのしきい値Ｖth等に合わせて、
任意に選べばよい。逆にＳｒ0.8 Ｌａ0.2 ＴｉＯ3 膜２
４２を省略して、ＤＯＰＯＳ膜１０８のみを下部電極と
してもよい。ＤＯＰＯＳ膜１０８のかわりにＭｏＳ
ｉ2 ，ＴｉＳｉ2 ，ＷＳｉ2 等のシリサイド膜や、これ
らのシリサイド膜とＤＯＰＯＳ膜との複合膜であるポリ
サイド膜でもよい。Ｓｒ0.8 Ｌａ0.2 ＴｉＯ3 膜２４２
の上には厚さ１０ｎｍのＳｒ0.6 Ｂａ0.4 ＴｉＯ3 膜２
４３が形成され、さらにその上には厚さ５００ｎｍのＳ
ｒ0.8 Ｌａ0.2 ＴｉＯ3 膜から成るコントロールゲート
２４４が形成されている。このコントロールゲートはワ
ード線ＸＷsel ，ＸＷdsl をも兼ね、互いに隣接するセ
ルと接続されている。
【０１２８】本発明の第９の実施の形態においても、フ
ローティングゲート２４２，およびコントロールゲート
２４４の電極材料は、第１〜第７の実施の形態およびこ
れらの変形例と同様に、Ｃａ0.7 Ｙ0.3 ＴｉＯ3 ，Ｃａ
0.5 Ｎｄ0.5 ＴｉＯ3 ，あるいはＣａ0.4 Ｓｒ0.2 Ｙ
0.2 Ｌａ0.2 ＴｉＯ3 等を用いてもよい。
【０１２９】次に不揮発性メモリの他の例として図２
６，図２７を用いてＮＡＮＤ型ＥＥＰＲＯＭに適用した
本発明の第１０の実施の形態を説明する。図２７にＮＡ
ＮＤ型ＥＥＰＲＯＭの等回路図を構成的に示す。図２６
は８個の記憶セルＭ1 ，Ｍ2 ，Ｍ3 ，…Ｍ8 が直列に接
続され、選択ゲートトランジスタＳＧ１，ＳＧ２がセル
の両端に接続されている。図２６は図２７に相当する部
分についての模式的断面図であり、ｎ基板１２の上部に
形成されたｐウェル１９の内部に、図２７に示した回路
が形成されている。
【０１３０】すなわち、ｐウェル１９の内部に形成され
たｎ+ 領域１６５が記憶セルＭ1 ，Ｍ2 ，Ｍ3 ，…Ｍ8
を構成するＭＯＳトランジスタのソース領域，およびド
レイン領域となり、右端のｎ+ 領域１６５にビット線１
６６が接続されている。各記憶セルＭ1 ，Ｍ2 ，…Ｍ8
のフローティングゲートは厚さ２００ｎｍのドープドポ
リシリコン膜（ＤＯＰＯＳ）１０８とその上に形成され
た厚さ２００ｎｍのＬａＮｉＯ3 膜２４２の複合膜とし
て形成されている。ここで、フローティングゲートはＤ
ＯＰＯＳ膜１０８あるいはＬａＮｉＯ3 膜２４２のいず
れか一方のみとしてもよい。
【０１３１】また各記憶セルＭ1 ，Ｍ2 ，Ｍ3 ，…Ｍ8
のコントロールゲートも厚さ４００ｎｍのＬａＮｉＯ3
膜２４４により形成され、コントロールゲートとフロー
ティングゲートの間に厚さ１００ｎｍのＳｒ0.5 Ｂａ
0.5 ＴｉＯ3 膜２４３が形成されている。すなわち、Ｌ
ａＮｉＯ3 からなる上部電極２４４，下部電極２４２と
Ｓｒ0.5 Ｂａ0.5 ＴｉＯ3 からなる誘電体膜２４３とで
キャパシタが構成されている。このキャパシタにおいて
ＬａＮｉＯ3 の電気抵抗率は室温で３×１０-4Ωｃｍと
低い値を示した。なお誘電体膜２４３は多結晶膜であ
る。さらに、各記憶セルＭ1 ，Ｍ2 ，…Ｍ8 の両端には
スイッチングトランジスタが形成されているが、ここで
はスイッチングトランジスタのセレクトゲート２４８，
２４９もＬａＮｉＯ3 で形成されている。
【０１３２】本発明の第１０の実施の形態におけるＬａ
ＮｉＯ3 ／Ｓｒ0.5 Ｂａ0.5 ＴｉＯ3 ／ＬａＮｉＯ3 か
らなるキャパシタは、多元ＲＦマグネトロンスパッタ装
置を用いて堆積すればよい。またβジケトン錯体等を用
いたＭＯＣＶＤで堆積してもよい。このキャパシタを電
気的に独立にしたＴＥＧパターンを用いて、その特性を
測定した結果は図５，図６の曲線３５に示している。な
お、本発明の第１０の実施の形態に、第２の実施の形態
において例示したＳｒ0.8 Ｌａ0.2 ＴｉＯ3 ／Ｓｒ0.6
Ｂａ0.4 ＴｉＯ3 ／Ｓｒ0.8 Ｌａ0.2 ＴｉＯ3 やＣａ
0.7 Ｙ0.3 ＴｉＯ3 ／Ｓｒ0.6 Ｂａ0.4 ＴｉＯ3 ／Ｃａ
0.7 Ｙ0.3 ＴｉＯ3 等の構造を用いてもよく、逆に、本
発明の第１〜９の実施の形態にＬａＮｉＯ3 ／Ｓｒ0.5
Ｂａ0.5 ＴｉＯ3 ／ＬａＮｉＯ3 の構造を用いてもよ
い。
【０１３３】本発明の趣旨は上記各実施の形態に示した
構造に限られるものではなく、各種の変形が可能であ
る。たとえばｐ型とｎ型とを全く別にしてもよく、ＣＭ
ＯＳ構造のＤＲＡＭとしてもよい。また、上述の本発明
の第１〜第１０の実施の形態に係るキャパシタとして
は、ＮｄＮｉＯ3 をＲＦスパッタを用いて１００ｎｍ形
成し、この上に誘電体としてＳｒ0.5 Ｂａ0.5 ＴｉＯ3
を１０ｎｍ多元ＲＦスパッタで堆積し、この上部にさら
に上部電極としてＮｄＮｉＯ3 を１００ｎｍ堆積したキ
ャパシタを用いてもよい。この場合ＮｄＮｉＯ3 膜は多
結晶膜であるが、電気抵抗率は室温で５×１０-4Ωｃｍ
以下の値となり、従来のＩＴＯやＳＴＯ：Ｎｂでは得ら
れない低い値が得られる。このとき誘電体のＳＢＴＯも
通常多結晶体膜となる。このキャパシタの誘電率、リー
ク電流の特性は図５，図６の曲線３７で示す通りであ
る。図示されるように、このような構造のキャパシタに
ついても、誘電率、リーク電流双方において良好な特性
を有することが判る。
【０１３４】また上述の本発明の第１〜第１０の実施の
形態は半導体メモリに係るものであるが上記各実施の形
態で説明したキャパシタの電極構造は、半導体メモリ以
外のＧａＡｓマイクロ波集積回路（ＭＭＩＣ）のバイパ
スキャパシタや、ＣＣＤ型、あるいはランダムアクセス
型のイメージセンサのキャパシタ部に用いることもでき
る。ランダムアクセス型イメージセンサとしてはＭＯＳ
型イメージセンサやＳＩＴ（静電誘導トランジスタ）型
イメージセンサに適用可能である。本発明のペロブスカ
イト構造電気伝導性酸化物電極は光透過性も有するの
で、各種のイメージセンサやイメージコンバータにも適
用できるからである。たとえばゲート蓄積型のＳＩＴイ
メージセンサのゲート領域上部のキャパシタとして、下
部電極をｐ+ シリコン領域、誘電体および上部電極をペ
ロブスカイト構造酸化物としたキャパシタを適用するこ
とも可能である。
【０１３５】たとえば図２８の断面図は本発明の応用例
に係るＧａＡｓマイクロ波集積回路（ＭＭＩＣ）を示
す。この応用例においては、半絶縁性ＧａＡｓ基板３１
１の上部に図２９に示すようなミキサー回路と局部増幅
回路が集積されたものであるが、図２９の回路のうちＧ
ａＡｓＭＥＳＦＥＴ３０３，抵抗３０１，およびバイパ
スキャパシタ３０２からなるミキサー部分のみについて
の断面図を図２８に示している。ＧａＡｓＭＥＳＦＥＴ
３０３は半絶縁性ＧａＡｓ基板３１１中に形成されたｎ
+ 領域３２１，３２２をソース／ドレイン領域とし、Ｔ
ｉ／Ａｌゲート電極３２５でチャンネル３２３中を流れ
る電流を制御する。ソース／ドレイン領域のオーミック
電極はＡｕＧｅ／Ｎｉ／Ａｕ電極３９１，３９２を用い
ている。抵抗３０１は半絶縁性ＧａＡｓ基板３１１中の
ｎ+ 拡散領域３２４により形成し、ＡｕＧｅ／Ｎｉ／Ａ
ｕ電極３９３，３９４をオーミック電極としている。バ
イパスキャパシタ３０２は厚み５００ｎｍのＳｒ0.6 Ｃ
ａ0.3 Ｌａ0.1 ＲｕＯ3 層を下部電極２４１とし、誘電
体２４３として厚み１００ｎｍのＳｒ0.6 Ｂａ0.4 Ｔｉ
Ｏ3 を用い、上部電極として厚み５００ｎｍのＳｒ0.6
Ｃａ0.3 Ｌａ0.1 ＲｕＯ3 を用い、酸化膜３８１の上に
形成した。これらは多元ＲＦマグネトロンスパッタ装置
を用いれば容易に堆積できる。なお、バイパスキャパシ
タ３０２のみを電気的に独立にし、特性を測った結果を
図５，６の曲線３６に示す。抵抗３０１，バイパスキャ
パシタ３０２，ＧａＡｓＭＥＳＦＥＴ３０３はそれぞれ
Ａｕメッキ配線層３９９により相互に接続されている。
ネットワークアナライザーを用いてＳパラメータ測定し
た結果Ｓｒ0.6 Ｃａ0.3 Ｌａ0.1 ＲｕＯ3 ／Ｓｒ0.6 Ｂ
ａ0.4 ＴｉＯ3 ／Ｓｒ0.6 Ｃａ0.3 Ｌａ0.1 ＲｕＯ3 キ
ャパシタは２ＧＨz 以上の高周波においても良好な特性
を示した。なお、本発明の第１〜１０の実施の形態にＳ
ｒ0.6 Ｃａ0.3 Ｌａ0.1 ＲｕＯ3 ／Ｓｒ0.6 Ｂａ0.4 Ｔ
ｉＯ3 ／Ｓｒ0.6 Ｃａ0.3 Ｌａ0.1 ＲｕＯ3 キャパシタ
を用いてもよいことはもちろんである。
【０１３６】
【発明の効果】本発明の第１の特徴による薄膜キャパシ
タの電気伝導性酸化物電極は、電極材料とキャパシタ絶
縁膜となる誘電体との界面バリアーハイトの最適化がＡ
ＢＯ3構造の各サイトの構成元素の種類の選択やその組
成の調整により容易に可能となる。また本発明の電気伝
導性酸化物電極はペロブスカイト誘電体膜と適合する熱
膨脹率を有することから誘電率低下の抑制とリーク電流
の低減という互いにトレードオフ関係にある特性を同時
に改善することができる。このため本発明によればＤＲ
ＡＭ等の揮発性半導体記憶装置について、小面積大容量
のキャパシタ部を形成でき、したがって半導体記憶装置
の微細化、大容量化を可能にすることができる。また強
誘電体を用いた不揮発性半導体記憶装置においては、誘
電体の疲労劣化をもたらす界面電荷の発生を低減し、良
好なメモリ特性を示す電荷蓄積層を得ることができる。
したがって本発明の薄膜キャパシタによれば半導体記憶
装置の微細化、大容量化が可能となると共に高データ保
持特性を与えることができる。また疲労劣化もないので
データの書き換え回数も１０4 回以上可能となる。さら
にこれらの電気伝導性酸化物電極材料は誘電体であるペ
ロブスカイト酸化物ときわめて良好な結晶整合性を持つ
ことから、界面不整合に起因する電荷の蓄積や結晶歪み
によるペロブスカイト誘電体膜の特性劣化もなく、誘電
率が大きくかつメモリ機能の安定性のきわめて良好な電
荷蓄積層を形成することができる。
【０１３７】本発明の第２の特徴による導電性酸化物電
極をＢＳＴＯ薄膜キャパシタに適用した場合、成膜並び
に熱処理時の高温過程において誘電体−電極間でＢａ，
Ｓｒの相互拡散が発生しても、界面付近の誘電体におけ
るＢａ／Ｓｒ比が変化する事がない。このため、低誘電
率層の形成による誘電特性の低下を避けることができ、
誘電率、リーク電流特性が共に優れたＢＳＴＯ薄膜キャ
パシタが実現できる。したがって、ＤＲＡＭ等の半導体
記憶装置にこの薄膜キャパシタを用いれば、保持特性に
優れ、かつ高集積化の可能な半導体記憶装置が実現でき
る。
【０１３８】また本発明の第３の特徴によれば、薄膜キ
ャパシタの下部電極に高温のプロセスが加わった時に表
面モホロジーに荒れができないので、絶縁特性に優れた
高誘電率の薄膜キャパシタを提供できる。特に本発明の
薄膜キャパシタ部の電極は加工性能に優れているので、
ＤＲＡＭ等の各種電子回路の要素素子であるキャパシタ
部の小型化、集積化に適している。また、下部電極を成
膜した後に酸化物系の高誘電率の薄膜を形成する場合
に、電極表面の酸化の問題がなく、バリアメタルないし
は下部電極として用いたＷあるいはＷＮ等の表面の酸化
の問題が回避でき、種々の高誘電率薄膜をキャパシタ絶
縁膜として選択することが可能となる。したがってＤＲ
ＡＭ等の半導体記憶装置の構造設計において広範な薄膜
材料の選択が可能となり、プロセス設計時の自由度も増
大するので、半導体記憶装置の高集積化も容易となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＤＲＡＭの平
面図である。
【図２】図１のＡ−Ａ方向断面図である。
【図３】本発明の第１の実施の形態に係るＤＲＡＭの回
路図である。
【図４】本発明の第２の実施の形態に係るＤＲＡＭの断
面図である。
【図５】本発明の第１，第２，第１０の実施の形態（変
形例を含む）および応用例に係るキャパシタにおける比
誘電率のバイアス電界依存性を各種ＡＢＯ3 電気伝導性
酸化物電極と、各種誘電体との組み合わせについて示す
特性図である。
【図６】本発明の第１，第２，第１０の実施の形態（変
形例を含む）および応用例に係るキャパシタにおける各
種電極材料、誘電体の組み合わせについてのリーク電流
とＤＣバイアス電圧との関係を示す特性図である。
【図７】本発明の第２の実施の形態の変形例に係るキャ
パシタにおける比誘電率のバイアス電界依存性を示す図
である。
【図８】本発明の第２の実施の形態の変形例に係るキャ
パシタにおけるリーク電流のＤＣバイアス電圧依存性を
示す図である。
【図９】本発明の第３の実施の形態に係る不揮発性メモ
リの断面図である。
【図１０】本発明の第３の実施の形態に係る不揮発性メ
モリの等価回路図である。
【図１１】本発明の第３の実施の形態に係るキャパシタ
の分極対電界（Ｐ−Ｅ）のヒステリシス曲線を示す特性
図である。
【図１２】本発明の第３の実施の形態に係る他のキャパ
シタの分極対電界（Ｐ−Ｅ）のヒステリシス曲線を示す
特性図である。
【図１３】本発明の第３の実施の形態の不揮発性メモリ
の製造方法を示す図である。
【図１４】本発明の第４の実施の形態に係る不揮発性メ
モリの断面図である。
【図１５】本発明の第５の実施の形態に係るＳＯＩ・Ｄ
ＲＡＭの平面図（ａ）と断面図（ｂ）である。
【図１６】本発明の第５の実施の形態に係るＤＲＡＭキ
ャパシタ部の比誘電率のバイアス依存性を示す図であ
る。
【図１７】本発明の第５の実施の形態に係るＤＲＡＭキ
ャパシタ部のリーク電流のＤＣバイアス依存性を示す図
である。
【図１８】本発明の第６の実施の形態に係るＳＯＩ・Ｄ
ＲＡＭの平面図（ａ）と断面図（ｂ）である。
【図１９】本発明の第６および第７の実施の形態に係る
ＤＲＡＭキャパシタ部の比誘電率のバイアス依存性を示
す図である。
【図２０】本発明の第６および第７の実施の形態に係る
ＤＲＡＭキャパシタ部のリーク電流のＤＣバイアス依存
性を示す図である。
【図２１】本発明の第７の実施の形態に係るＳＯＩ・Ｄ
ＲＡＭの平面図（ａ）と断面図（ｂ）である。
【図２２】本発明の第８の実施の形態に係るＤＲＡＭの
平面図（ａ）と断面図（ｂ）である。
【図２３】本発明の第８の実施の形態に係るＤＡＲＭの
製造工程を示す断面図である。
【図２４】本発明の第９の実施の形態に係るフラッシュ
ＥＥＰＲＯＭの断面図である。
【図２５】本発明の第９の実施の形態に係るフラッシュ
ＥＥＰＲＯＭの等価回路図である。
【図２６】本発明の第１０の実施の形態に係るＮＡＮＤ
型ＥＥＰＲＯＭの断面図である。
【図２７】本発明の第１１の実施の形態に係るＮＡＮＤ
型ＥＥＰＲＯＭの等価回路図である。
【図２８】本発明の応用例に係るＧａＡｓマイクロ波集
積回路（ＭＭＩＣ）の断面図である。
【図２９】本発明の応用例に係るＧａＡｓマイクロ波集
積回路（ＭＭＩＣ）の等価回路図である。
【図３０】ＡＢＯ3 ペロブスカイト構造を示す模式図で
ある。
【符号の説明】
１１ ｐ基板 １２ ｎ基板 １３ 埋め込みセルプレート電極 １６，１１９，３８１ 絶縁膜 １９ ｐウェル ２５，２５１ ワード線 ２６ ワード線選択回路 ２７ ドライブ線駆動回路 ２８ センスアンプ ２９，１６１ ゲート酸化膜 ３１ Ｓｒ0.8 Ｌａ0.2 ＴｉＯ3 ／Ｓｒ0.6 Ｂａ0.4 Ｔ
ｉＯ3 ／Ｓｒ0.8 ＬａＴｉＯ3 キャパシタ ３２ Ｃａ0.7 Ｙ0.3 ＴｉＯ3 ／Ｓｒ0.6 Ｂａ0.4 Ｔｉ
Ｏ3 ／Ｃａ0.7 Ｙ0.3ＴｉＯ3 キャパシタ ３３ Ｃａ0.5 Ｎｄ0.5 ＴｉＯ3 ／Ｓｒ0.6 Ｂａ0.4 Ｔ
ｉＯ3 ／Ｃａ0.5 Ｎｄ0.5 ＴｉＯ3 キャパシタ ３４ Ｃａ0.4 Ｓｒ0.2 Ｙ0.2 Ｌａ0.2 ＴｉＯ3 ／Ｓｒ
0.6 Ｂａ0.4 ＴｉＯ3／Ｃａ0.4 Ｓｒ0.2 Ｙ0.2 Ｌａ
0.2 ＴｉＯ3 キャパシタ ３５ ＬａＮｉＯ3 ／Ｓｒ0.5 Ｂａ0.5 ＴｉＯ3 ／Ｌａ
ＮｉＯ3 キャパシタ ３６ Ｓｒ0.6 Ｃａ0.3 Ｌａ0.1 ＲｕＯ3 ／Ｓｒ0.6 Ｂ
ａ0.4 ＴｉＯ3 ／Ｓｒ0.6 Ｃａ0.3 Ｌａ0.1 ＲｕＯ3 キ
ャパシタ ３７ ＮｄＮｉＯ3 ／Ｓｒ0.5 Ｂａ0.5 ＴｉＯ3 ／Ｎｄ
ＮｉＯ3 キャパシタ ３８ Ｓｒ0.9 Ｂａ0.1 ＲｕＯ3 ／Ｓｒ0.5 Ｂａ0.5 Ｔ
ｉＯ3 ／Ｓｒ0.9 Ｂａ0.1 ＲｕＯ3 キャパシタ ３９ Ｓｒ0.9 Ｂａ0.3 ＲｕＯ3 ／Ｓｒ0.5 Ｂａ0.5 Ｔ
ｉＯ3 ／Ｓｒ0.7 Ｂａ0.3 ＲｕＯ3 キャパシタ ４０ Ｓｒ0.5 Ｂａ0.5 ＲｕＯ3 ／Ｓｒ0.5 Ｂａ0.5 Ｔ
ｉＯ3 ／Ｓｒ0.5 Ｂａ0.5 ＲｕＯ3 キャパシタ ４１ Ｓｒ0.4 Ｂａ0.6 ＲｕＯ3 ／Ｓｒ0.5 Ｂａ0.5 Ｔ
ｉＯ3 ／Ｓｒ0.4 Ｂａ0.6 ＲｕＯ3 キャパシタ ４２ Ｓｒ0.5 Ｂａ0.3 Ｌａ0.2 ＲｕＯ3 ／Ｓｒ0.5 Ｂ
ａ0.5 ＴｉＯ3 ／Ｓｒ0.5 Ｂａ0.3 Ｌａ0.2 ＲｕＯ3 キ
ャパシタ ４３ Ｗ1-x Ｒｅx Ｏ3-δ／ＳｒＴｉＯ3 ／Ｗ1-x Ｒｅ
x Ｏ3-δキャパシタ ４４ ＷＮ−Ｗ1-x Ｒｅx Ｏ3-δ／Ｓｒ0.5 Ｂａ0.5 Ｔ
ｉＯ3 ／ＷＮ−Ｗ1-xＲｅx Ｏ3-δキャパシタ ５８ Ｐｔ／Ｓｒ0.6 Ｂａ0.4 ＴｉＯ3 ／Ｐｔキャパシ
タ ５９ ＩＴＯ／Ｓｒ0.6 Ｂａ0.4 ＴｉＯ3 ／ＩＴＯキャ
パシタ ６０ ＩＴＯ／Ｓｒ0.6 Ｂａ0.4 ＴｉＯ3 ／ＳＴＯ：Ｎ
ｂキャパシタ ６１ ＳｒＲｕＯ3 ／Ｓｒ0.5 Ｂａ0.5 ＴｉＯ3 ／Ｓｒ
ＲｕＯ3 キャパシタ ７１ Ｌａ0.5 Ｓｒ0.5 ＣｒＯ3 ／Ｓｒ0.6 Ｂａ0.4 Ｔ
ｉＯ3 ／Ｌａ0.5 Ｓｒ0.5 ＣｒＯ3 キャパシタ ７２ Ｎｄ0.5 Ｓｒ0.5 ＣｒＯ3 ／Ｓｒ0.6 Ｂａ0.4 Ｔ
ｉＯ3 ／Ｎｄ0.5 Ｓｒ0.5 ＣｒＯ3 キャパシタ ７３ Ｌａ0.4 Ｓｒ0.6 ＭｎＯ3 ／Ｓｒ0.6 Ｂａ0.4 Ｔ
ｉＯ3 ／Ｌａ0.4 Ｓｒ0.6 ＭｎＯ3 キャパシタ ７４ Ｎｄ0.4 Ｓｒ0.6 ＭｎＯ3 ／Ｓｒ0.6 Ｂａ0.4 Ｔ
ｉＯ3 ／Ｎｄ0.4 Ｓｒ0.6 ＭｎＯ3 キャパシタ ７５ Ｌａ0.1 Ｓｒ0.9 ＦｅＯ3 ／Ｓｒ0.6 Ｂａ0.4 Ｔ
ｉＯ3 ／Ｌａ0.1 Ｓｒ0.9 ＦｅＯ3 キャパシタ ７６ Ｎｄ0.5 Ｓｒ0.5 ＣｏＯ3 ／Ｓｒ0.6 Ｂａ0.4 Ｔ
ｉＯ3 ／Ｎｄ0.5 Ｓｒ0.5 ＣｏＯ3 キャパシタ １０３ 素子分離酸化膜 １０８ ドープドポリシリコン膜（ＤＯＰＯＳ膜） １１１ ｎ+ シリコン基板 １６２ トンネル酸化膜 １７６ ｎ- 領域 １６５，３２３，３２４ ｎ+ 領域 １６６，１６７，１６８，１６９，１７１，１７２，１
７３ 層間絶縁膜 １７５，２３１，３２１ ソース領域 １７６，２３２，３２２ ドレイン領域 ２２２ ドライブ線 ２３３ ビット線 ２３４ コンタクト部（コンタクト電極） ２３５ 取り出し電極 ２３６ コンタクト金属 ２４１ トレンチ内壁酸化膜 ２４２ 電気伝導性酸化物下部電極 ２４３ 高誘電体膜あるいは強誘電体膜（キャパシタ絶
縁膜） ２４４，２４８，２４９ 電気伝導性酸化物上部電極 ２４５ プレート電極 ２５１ バリアメタル ３０１ 抵抗 ３０２ バイパスキャパシタ ３０３ ＧａＡｓＭＥＳＦＥＴ ３１１ 半絶縁性ＧａＡｓ基板 ３２５ Ｔｉ／Ａｌゲート電極 ３９１，３９２，３９３，３９４ ＡｕＧｅ／Ｎｉ／Ａ
ｕ電極 ３９８ Ｔｉ／Ａｌ層 ３９９ Ａｕメッキ配線層 ４６７，４７７ 第２の層間絶縁膜 ４６８，４７８ 第３の層間絶縁膜 ４８７ 酸化膜 ９０１ スイッチングトランジスタ ９０２ 薄膜キャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/10 ６２５Ｃ ６７１Ｃ

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 ペロブスカイト組成を有する誘電体膜を
    第１および第２の電極で挟んだ構造からなるキャパシタ
    であって、 該第１および第２の電極の少なくとも一方は以下の式で
    示されるペロブスカイト組成の電気伝導性酸化物のグル
    ープのうちから選択したいずれかからなる薄膜であるこ
    とを特徴とする薄膜キャパシタ。 （イ）Ａ1 Ｂ1 Ｏ3 ［式中、Ａ1 はアルカリ土類金属、
    希土類金属のうちから選ばれた少なくとも２種の元素か
    らなる化合物、Ｂ1 はＦｅ，Ｍｎ，Ｃｒ，ＴｉおよびＲ
    ｕのうちから選ばれた少なくとも１種の元素を表わす］ （ロ）Ａ2 ＣｏＯ3 ［式中、Ａ2 はアルカリ土類金属の
    うちから選ばれた少なくとも１種の元素およびＮｄ，Ｓ
    ｍ，Ｐｒ，およびＥｕのうちから選ばれた少なくとも１
    種からなる化合物を表わす］ （ハ）Ａ3 ＮｉＯ3 ［式中、Ａ3 は希土類金属のうちか
    ら選ばれた少なくとも１種の元素を表わす］ （ニ）Ａ4 ＲｕＯ3 ［式中、Ａ4 はアルカリ土類金属の
    うちから選ばれた少なくとも２種の元素からなる化合物
    を表わす］ （ホ）ＷＲｅＯ3-δ［式中、δは酸素の欠乏している割
    合を表わす］
  2. 【請求項２】 前記Ａ1 はＡＥ（ＡＥはアルカリ土類金
    属のうちから選ばれた少なくとも一種の構成元素）とＲ
    Ｅ（ＲＥは希土類元素から選ばれた少なくとも一種の構
    成元素）とを原子比に換算して９０：１０〜５：９５の
    範囲内で含有することを特徴とする請求項１記載の薄膜
    キャパシタ。
  3. 【請求項３】 前記ＡＥはＳｒ，Ｃａのうちから選ばれ
    た少なくとも１種の元素からなることを特徴とする請求
    項２記載の薄膜キャパシタ。
  4. 【請求項４】 前記Ａ1 Ｂ1 Ｏ3 はＳｒ1-x Ｂａx Ｒｕ
    Ｏ3 （０＜ｘ＜１）であることを特徴とする請求項１記
    載の薄膜キャパシタ。
  5. 【請求項５】 前記誘電体膜はＳｒ1-x Ｂａx ＴｉＯ3
    （０≦ｘ≦１）であることを特徴とする請求項１記載の
    薄膜キャパシタ。
  6. 【請求項６】 前記薄膜キャパシタが半導体基板上に形
    成されていることを特徴とする請求項１記載の薄膜キャ
    パシタ。
  7. 【請求項７】 前記薄膜キャパシタが、前記半導体基板
    上に形成されたトランジスターと接続されていることを
    特徴とする請求項６記載の半導体記憶装置。
  8. 【請求項８】 基板と、 該基板の表面に形成された半導体活性領域と、 該半導体活性領域の表面の一部に、離間して形成された
    第１および第２の主電極領域と、 該第１および第２の主電極領域の間の活性領域の表面に
    形成されたゲート絶縁膜と、 該ゲート絶縁膜の表面に形成されたゲート電極と、 該ゲート電極に接続されたワード線と、 該第１の主電極領域に接続されたビット線と、 該第２の主電極領域に接続された電荷蓄積部と、 から少なくとも構成され、 該電荷蓄積部は請求項１記載の前記薄膜キャパシタから
    成ることを特徴とする半導体記憶装置。
  9. 【請求項９】 第１導電型半導体基板と、 該第１導電型半導体基板の表面に形成された第２導電型
    の半導体領域と、 該第２導電型半導体領域の表面の一部に、離間して形成
    された第１導電型の第１および第２の主電極領域と、 該第１および第２の主電極領域の間の該第２導電型の半
    導体領域の表面に形成されたゲート絶縁膜と、 該ゲート絶縁膜の表面に形成されたゲート電極と、 該ゲート電極に接続されたワード線と、 該第１の主電極領域に接続されたビット線と、 該第２の主電極領域に接続された電荷蓄積部とから少な
    くとも構成され、 該電荷蓄積部は請求項１記載の前記薄膜キャパシタから
    成ることを特徴とする半導体記憶装置。
  10. 【請求項１０】 所定の支持基板上に形成された絶縁層
    と、 該絶縁層の上部に形成されたチャンネル領域と、 該チャンネル領域の表面の一部に、離間して形成された
    第１および第２の主電極領域と、 該第１および第２の主電極領域の間の該チャンネル領域
    の表面に形成されたゲート絶縁膜と、 該ゲート絶縁膜の表面に形成されたゲート電極と、 該ゲート電極に接続されたワード線と、 該第１の主電極領域に接続されたビット線と、 該第２の主電極領域に接続された電荷蓄積部とから少な
    くとも構成され、 該電荷蓄積部は請求項１記載の前記薄膜キャパシタから
    成ることを特徴とする半導体記憶装置。
  11. 【請求項１１】 前記電荷蓄積部の前記第１の電極が、
    前記第２の主電極領域の上部に形成された導電性電極を
    介して、前記第２の主電極領域と接続されていることを
    特徴とする請求項８記載の半導体記憶装置。
  12. 【請求項１２】 前記電荷蓄積部の前記第２の電極がプ
    レート電極に接続されていることを特徴とする請求項１
    １に記載の半導体記憶装置。
  13. 【請求項１３】 前記Ｂａの組成ｘは０．１以上で０．
    ６以下であることを特徴とする請求項４記載の薄膜キャ
    パシタ。
  14. 【請求項１４】 前記Ａ2 ＣｏＯ3 はＮｄ1-x Ｓｒx Ｃ
    ｏＯ3 （０．０５≦ｘ≦０．５）であることを特徴とす
    る請求項１記載の薄膜キャパシタ。
  15. 【請求項１５】 前記δは実質的に０．１以下であるこ
    とを特徴とする請求項１記載の薄膜キャパシタ。
  16. 【請求項１６】 ペロブスカイト組成を有する誘電体膜
    を第１および第２の電極で挟んだ構造からなるキャパシ
    タであって、 該第１および第２の電極の少なくとも一方はペロブスカ
    イト組成の電気伝導性酸化物から成り、 該電気伝導性酸化物の該誘電体膜に面する側の表面は、
    以下の式で示される材料のグループのうちから選択した
    いずれかの材料から成る表面層を具備することを特徴と
    する薄膜キャパシタ。 （イ）Ａ1 Ｂ1 Ｏ3 ［式中、Ａ1 はアルカリ土類金属、
    希土類金属のうちから選ばれた少なくとも２種の元素か
    らなる化合物、Ｂ1 はＦｅ，Ｍｎ，Ｃｒ，ＴｉおよびＲ
    ｕのうちから選ばれた少なくとも１種の元素を表わす］ （ロ）Ａ2 ＣｏＯ3 ［式中、Ａ2 はアルカリ土類金属の
    うちから選ばれた少なくとも１種の元素およびＮｄ，Ｓ
    ｍ，Ｐｒ，およびＥｕのうちから選ばれた少なくとも１
    種からなる化合物を表わす］ （ハ）Ａ3 ＮｉＯ3 ［式中、Ａ3 は希土類金属のうちか
    ら選ばれた少なくとも１種の元素を表わす］ （ニ）Ａ4 ＲｕＯ3 ［式中、Ａ4 はアルカリ土類金属の
    うちから選ばれた少なくとも２種の元素からなる化合物
    を表わす］ （ホ）ＷＲｅＯ3-δ［式中、δは酸素の欠乏している割
    合を表わす］
  17. 【請求項１７】 前記誘電体膜は前記表面層の上部に形
    成されていることを特徴とする請求項１６記載の薄膜キ
    ャパシタ。
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