JPH11330378A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11330378A JPH11330378A JP10155196A JP15519698A JPH11330378A JP H11330378 A JPH11330378 A JP H11330378A JP 10155196 A JP10155196 A JP 10155196A JP 15519698 A JP15519698 A JP 15519698A JP H11330378 A JPH11330378 A JP H11330378A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0144—Manufacturing their gate insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 従来は、キャパシタの上層電極及び下層電極
は、他の素子の電極とは関係なく作成されていたので、
半導体装置の製造工程が複雑となっていた。本発明で
は、キャパシタの電極の一方をオーミック電極と同時に
形成する。 【解決手段】 ＧａＡｓ基板１のＦＥＴ領域に設けられ
た活性層２の両端部（コンタクト層４）などの上にオー
ミック電極（ソース電極、ドレイン電極）８を形成する
際、キャパシタ形成領域にもオーミック電極と同一の金
属材料（ＡｕＧｅ／Ｎｉ／Ａｕ）を堆積させて下層電極
２４を形成する。下層電極２４の上に、ＳｉＮx膜２５
を形成し、その上に上層電極２４を重ねてＭＩＭキャパ
シタ２８を作製する。
は、他の素子の電極とは関係なく作成されていたので、
半導体装置の製造工程が複雑となっていた。本発明で
は、キャパシタの電極の一方をオーミック電極と同時に
形成する。 【解決手段】 ＧａＡｓ基板１のＦＥＴ領域に設けられ
た活性層２の両端部（コンタクト層４）などの上にオー
ミック電極（ソース電極、ドレイン電極）８を形成する
際、キャパシタ形成領域にもオーミック電極と同一の金
属材料（ＡｕＧｅ／Ｎｉ／Ａｕ）を堆積させて下層電極
２４を形成する。下層電極２４の上に、ＳｉＮx膜２５
を形成し、その上に上層電極２４を重ねてＭＩＭキャパ
シタ２８を作製する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関す
る。特に、半導体装置にキャパシタを形成するための技
術に関する。
る。特に、半導体装置にキャパシタを形成するための技
術に関する。
【０００２】
【従来の技術】ＦＥＴ（電界効果トランジスタ）、半導
体抵抗素子及びＭＩＭ（Metal-Insulator-Metal）キャ
パシタを有する従来の半導体装置の構造及び製造方法を
図１（ａ）〜（ｄ）及び図２（ｅ）〜（ｈ）により説明
する。まず、イオン注入法により、半絶縁性ＧａＡｓ基
板１の表層にＳｉをドープし、熱処理により活性化して
活性層（ｎ型領域）２及び半導体抵抗層（ｎ型領域）３
を形成する。さらに、活性層２及び半導体抵抗層３の各
両端部領域にＳｉを高濃度にドープし、熱処理により活
性化してコンタクト層（ｎ+領域）４，５を形成する
［図１（ａ）］。
体抵抗素子及びＭＩＭ（Metal-Insulator-Metal）キャ
パシタを有する従来の半導体装置の構造及び製造方法を
図１（ａ）〜（ｄ）及び図２（ｅ）〜（ｈ）により説明
する。まず、イオン注入法により、半絶縁性ＧａＡｓ基
板１の表層にＳｉをドープし、熱処理により活性化して
活性層（ｎ型領域）２及び半導体抵抗層（ｎ型領域）３
を形成する。さらに、活性層２及び半導体抵抗層３の各
両端部領域にＳｉを高濃度にドープし、熱処理により活
性化してコンタクト層（ｎ+領域）４，５を形成する
［図１（ａ）］。
【０００３】活性層２、半導体抵抗層３及びコンタクト
層４，５を形成し終えると、ＧａＡｓ基板１の全面にＳ
ｉＮx膜６を形成し［図１（ｂ）］、ＦＥＴのオーミッ
ク電極やショットキー電極及び半導体抵抗素子のオーミ
ック電極を形成しようとする領域において、ＳｉＮx膜
６をフォトリソグラフィやエッチング工程により選択的
に除去して開口７を設ける［図１（ｃ）］。ついで、フ
ォトリソグラフィ、蒸着、リフトオフ等の工程を用いる
ことにより、各コンタクト層４，５にＡｕＧｅ／Ｎｉ系
のオーミック電極８，９を形成し、オーミック電極８，
９に熱処理を施した後、活性層２の上にショットキー電
極１０を設ける［図１（ｄ）］。これによって、ＧａＡ
ｓ基板１の表面には、ＦＥＴ１１及び半導体抵抗素子
（注入抵抗）１２が作り込まれる。
層４，５を形成し終えると、ＧａＡｓ基板１の全面にＳ
ｉＮx膜６を形成し［図１（ｂ）］、ＦＥＴのオーミッ
ク電極やショットキー電極及び半導体抵抗素子のオーミ
ック電極を形成しようとする領域において、ＳｉＮx膜
６をフォトリソグラフィやエッチング工程により選択的
に除去して開口７を設ける［図１（ｃ）］。ついで、フ
ォトリソグラフィ、蒸着、リフトオフ等の工程を用いる
ことにより、各コンタクト層４，５にＡｕＧｅ／Ｎｉ系
のオーミック電極８，９を形成し、オーミック電極８，
９に熱処理を施した後、活性層２の上にショットキー電
極１０を設ける［図１（ｄ）］。これによって、ＧａＡ
ｓ基板１の表面には、ＦＥＴ１１及び半導体抵抗素子
（注入抵抗）１２が作り込まれる。
【０００４】この後、ＧａＡｓ基板１の全面にフォトレ
ジスト１３を塗布し、フォトリソグラフィによりキャパ
シタの下面電極形成領域を開口し、この上からＴｉ／Ｐ
ｔ／Ａｕからなる電極材料１４を順次蒸着させる［図２
（ｅ）］。ついで、フォトレジスト１３を剥離すること
によりリフトオフで、ＳｉＮx膜６上にＴｉ／Ｐｔ／Ａ
ｕからなる下層電極１５を形成する［図２（ｆ）］。つ
いで、下層電極１５の上から、ＧａＡｓ基板１全体をＳ
ｉＮx膜１６で覆い、ＳｉＮx膜１６には、下層電極１５
に配線するための開口１７をあける［図２（ｇ）］。つ
ぎに、フォトリソグラフィ、蒸着、リフトオフ等の工程
を用いることにより、キャパシタ領域において、ＳｉＮ
x膜１６の上にＴｉ／Ａｕ又はＴｉ／Ｐｔ／Ａｕからな
る上層電極１８を形成する［図２（ｈ）］。これによっ
て、ＧａＡｓ基板１上には、ＳｉＮx膜（誘電体層）１
６を介して上層電極１８と下層電極１５を対向させたＭ
ＩＭキャパシタ１９が作製される。
ジスト１３を塗布し、フォトリソグラフィによりキャパ
シタの下面電極形成領域を開口し、この上からＴｉ／Ｐ
ｔ／Ａｕからなる電極材料１４を順次蒸着させる［図２
（ｅ）］。ついで、フォトレジスト１３を剥離すること
によりリフトオフで、ＳｉＮx膜６上にＴｉ／Ｐｔ／Ａ
ｕからなる下層電極１５を形成する［図２（ｆ）］。つ
いで、下層電極１５の上から、ＧａＡｓ基板１全体をＳ
ｉＮx膜１６で覆い、ＳｉＮx膜１６には、下層電極１５
に配線するための開口１７をあける［図２（ｇ）］。つ
ぎに、フォトリソグラフィ、蒸着、リフトオフ等の工程
を用いることにより、キャパシタ領域において、ＳｉＮ
x膜１６の上にＴｉ／Ａｕ又はＴｉ／Ｐｔ／Ａｕからな
る上層電極１８を形成する［図２（ｈ）］。これによっ
て、ＧａＡｓ基板１上には、ＳｉＮx膜（誘電体層）１
６を介して上層電極１８と下層電極１５を対向させたＭ
ＩＭキャパシタ１９が作製される。
【０００５】
【発明が解決しようとする課題】半導体基板上に形成さ
れる電界効果トランジスタ（ＦＥＴ）、ヘテロ接合バイ
ポーラトランジスタ（ＨＢＴ）、ダイオード（ショット
キーバリアダイオード）、半導体抵抗（エピ抵抗、注入
抵抗）等に用いられているオーミック電極は、半導体
（活性層）とオーミック接触をとることを目的としてい
るが、それにはオーミック電極を一部半導体内部ヘ拡散
させるアロイングと呼ばれる合金化熱処理を必要とす
る。この合金化熱処理のため、オーミック電極は、その
表面粗さ（モフォロジー）が熱処理なしのものよりも大
きくなり、耐圧等に影響する恐れがあるので、通常の配
線には不向きであると考えられていた。特に、オーミッ
ク電極は、半導体とオーミック接合させるのが目的であ
るから、絶縁膜上に形成するようなことはなかった。
れる電界効果トランジスタ（ＦＥＴ）、ヘテロ接合バイ
ポーラトランジスタ（ＨＢＴ）、ダイオード（ショット
キーバリアダイオード）、半導体抵抗（エピ抵抗、注入
抵抗）等に用いられているオーミック電極は、半導体
（活性層）とオーミック接触をとることを目的としてい
るが、それにはオーミック電極を一部半導体内部ヘ拡散
させるアロイングと呼ばれる合金化熱処理を必要とす
る。この合金化熱処理のため、オーミック電極は、その
表面粗さ（モフォロジー）が熱処理なしのものよりも大
きくなり、耐圧等に影響する恐れがあるので、通常の配
線には不向きであると考えられていた。特に、オーミッ
ク電極は、半導体とオーミック接合させるのが目的であ
るから、絶縁膜上に形成するようなことはなかった。
【０００６】また、キャパシタの上層電極、下層電極と
も絶縁膜上に形成されるため、耐圧等が必要とされるキ
ャパシタの上層電極及び下層電極としては、オーミック
電極と同一の金属材料を用いることはなく、オーミック
電極とは別な金属材料（例えば、Ｔｉ／ＡｕやＴｉ／Ｐ
ｔ／Ａｕ）によって形成されていた。
も絶縁膜上に形成されるため、耐圧等が必要とされるキ
ャパシタの上層電極及び下層電極としては、オーミック
電極と同一の金属材料を用いることはなく、オーミック
電極とは別な金属材料（例えば、Ｔｉ／ＡｕやＴｉ／Ｐ
ｔ／Ａｕ）によって形成されていた。
【０００７】この結果、従来の半導体装置にあっては、
キャパシタの上層電極及び下層電極はいずれも、ＦＥＴ
やダイオード等の素子とは別な金属材料を用いて、別な
工程によって製作されており、半導体装置の製造工程を
複雑にし、電気的特性の信頼性にも影響を及ぼしてい
た。
キャパシタの上層電極及び下層電極はいずれも、ＦＥＴ
やダイオード等の素子とは別な金属材料を用いて、別な
工程によって製作されており、半導体装置の製造工程を
複雑にし、電気的特性の信頼性にも影響を及ぼしてい
た。
【０００８】本発明は上記の点に鑑みてなされたもので
あり、その目的とするところは、キャパシタの上層電極
又は下層電極をオーミック電極と同一の金属材料で形成
することにより、半導体装置の製造工程を簡略化し、電
気的特性の信頼性を向上させることにある。
あり、その目的とするところは、キャパシタの上層電極
又は下層電極をオーミック電極と同一の金属材料で形成
することにより、半導体装置の製造工程を簡略化し、電
気的特性の信頼性を向上させることにある。
【０００９】
【発明の開示】本発明による半導体装置は、誘電体層を
介して一対の電極を対向させたキャパシタと、当該キャ
パシタ以外の素子とを半導体基板に形成した半導体装置
において、前記キャパシタ以外の素子のオーミック電極
と、前記キャパシタのいずれか一方の電極とを同一の金
属材料によって形成したことを特徴としている。
介して一対の電極を対向させたキャパシタと、当該キャ
パシタ以外の素子とを半導体基板に形成した半導体装置
において、前記キャパシタ以外の素子のオーミック電極
と、前記キャパシタのいずれか一方の電極とを同一の金
属材料によって形成したことを特徴としている。
【００１０】本発明にあっては、キャパシタのいずれか
一方の電極をオーミック電極と同一の金属材料によって
形成しているので、キャパシタの電極のうち一方の電極
をオーミック電極と同一工程により同時に形成すること
ができ、電極形成プロセスにおいて管理すべきプロセス
パラメータ（フォトリソグラフィ条件、蒸着条件等）も
減らすことができる。従って、本発明によれば、ＦＥＴ
等の素子とキャパシタの電極形成に必要なプロセス数や
管理パラメータを減らすことができ、半導体装置の製造
工程を簡略化することができ、製造コストを削減でき
る。また、製造プロセスを簡略化し、管理パラメータを
減らすことにより、半導体装置の電気的特性のバラツキ
を小さくし、電気的特性の信頼性向上も図ることができ
る。
一方の電極をオーミック電極と同一の金属材料によって
形成しているので、キャパシタの電極のうち一方の電極
をオーミック電極と同一工程により同時に形成すること
ができ、電極形成プロセスにおいて管理すべきプロセス
パラメータ（フォトリソグラフィ条件、蒸着条件等）も
減らすことができる。従って、本発明によれば、ＦＥＴ
等の素子とキャパシタの電極形成に必要なプロセス数や
管理パラメータを減らすことができ、半導体装置の製造
工程を簡略化することができ、製造コストを削減でき
る。また、製造プロセスを簡略化し、管理パラメータを
減らすことにより、半導体装置の電気的特性のバラツキ
を小さくし、電気的特性の信頼性向上も図ることができ
る。
【００１１】ここで、オーミック電極と同一金属材料に
よって形成されるキャパシタの電極は、半導体基板の上
方に形成された絶縁膜の上面に形成するのが好ましい
が、半導体基板上に直接に形成してもよい。
よって形成されるキャパシタの電極は、半導体基板の上
方に形成された絶縁膜の上面に形成するのが好ましい
が、半導体基板上に直接に形成してもよい。
【００１２】本発明の発明者が実験に基づいて得た知見
では、オーミック電極を絶縁膜（例えば、ＳｉＮx膜、
ＳｉＯ2膜、ＳｉＯＮ膜など）の上に形成すれば、合金
化熱処理後でもその表面粗さはほとんど変化しなかっ
た。むしろ、オーミック電極と絶縁膜との密着性は、熱
処理することにより、熱処理する前より向上することも
分かった。
では、オーミック電極を絶縁膜（例えば、ＳｉＮx膜、
ＳｉＯ2膜、ＳｉＯＮ膜など）の上に形成すれば、合金
化熱処理後でもその表面粗さはほとんど変化しなかっ
た。むしろ、オーミック電極と絶縁膜との密着性は、熱
処理することにより、熱処理する前より向上することも
分かった。
【００１３】従って、絶縁膜上にキャパシタの電極を形
成することにより、当該電極にオーミック電極と同一金
属材料を用いても、熱処理による表面粗さの劣化がない
平滑な電極を得ることができ、耐圧等のキャパシタ特性
の信頼性を十分に高めることができる。
成することにより、当該電極にオーミック電極と同一金
属材料を用いても、熱処理による表面粗さの劣化がない
平滑な電極を得ることができ、耐圧等のキャパシタ特性
の信頼性を十分に高めることができる。
【００１４】また、絶縁膜上でなく、半導体基板上にオ
ーミック電極と同一金属材料からなる下層電極を形成
し、そのキャパシタ特性を調べたところ、従来のＭＩＭ
キャパシタと差異のない特性が得られた。特に、従来、
表面粗さの違いが表れると考えられていた耐圧において
も、全く差異がなかった。
ーミック電極と同一金属材料からなる下層電極を形成
し、そのキャパシタ特性を調べたところ、従来のＭＩＭ
キャパシタと差異のない特性が得られた。特に、従来、
表面粗さの違いが表れると考えられていた耐圧において
も、全く差異がなかった。
【００１５】また、同一金属材料によって形成されてい
るオーミック電極とキャパシタの電極とは、３５０℃以
上４５０℃以下の温度で熱処理するのが望ましい。これ
は、通常オーミック電極の熱処理に用いられている温度
条件であるから、オーミック電極に対する従来の温度条
件を変更したり、複雑にしたりすることがないことを意
味する。
るオーミック電極とキャパシタの電極とは、３５０℃以
上４５０℃以下の温度で熱処理するのが望ましい。これ
は、通常オーミック電極の熱処理に用いられている温度
条件であるから、オーミック電極に対する従来の温度条
件を変更したり、複雑にしたりすることがないことを意
味する。
【００１６】また、オーミック電極と同一材料によって
形成されるキャパシタの電極は、少なくともＡｕ、Ｇｅ
及びＮｉを含むものを用いることができ、特別なオーミ
ック電極用の金属材料も必要としない。
形成されるキャパシタの電極は、少なくともＡｕ、Ｇｅ
及びＮｉを含むものを用いることができ、特別なオーミ
ック電極用の金属材料も必要としない。
【００１７】
【発明の実施の形態】（第１の実施形態）ＦＥＴ、半導
体抵抗素子及びＭＩＭキャパシタを有する本発明の一実
施形態による半導体装置の構造及び製造方法を図３
（ａ）〜（ｄ）及び図４（ｅ）〜（ｈ）により説明す
る。まず、イオン注入法により、半絶縁性ＧａＡｓ基板
１の表層にＳｉをドープし、熱処理により活性化して活
性層（ｎ型領域）２及び半導体抵抗層（ｎ型領域）３を
形成する。さらに、活性層２及び半導体抵抗層３の各両
端部領域にＳｉを高濃度にドープし、熱処理により活性
化してコンタクト層（ｎ+領域）４，５を形成する［図
３（ａ）］。
体抵抗素子及びＭＩＭキャパシタを有する本発明の一実
施形態による半導体装置の構造及び製造方法を図３
（ａ）〜（ｄ）及び図４（ｅ）〜（ｈ）により説明す
る。まず、イオン注入法により、半絶縁性ＧａＡｓ基板
１の表層にＳｉをドープし、熱処理により活性化して活
性層（ｎ型領域）２及び半導体抵抗層（ｎ型領域）３を
形成する。さらに、活性層２及び半導体抵抗層３の各両
端部領域にＳｉを高濃度にドープし、熱処理により活性
化してコンタクト層（ｎ+領域）４，５を形成する［図
３（ａ）］。
【００１８】ついで、ＧａＡｓ基板１の表面全体にＳｉ
Ｎx膜６を形成し［図３（ｂ）］、ＦＥＴ、半導体抵抗
素子及びキャパシタを形成しようとする領域において、
ＳｉＮx膜６をフォトリソグラフィやエッチング工程に
より選択的に除去して開口７を設ける［図３（ｃ）］。
Ｎx膜６を形成し［図３（ｂ）］、ＦＥＴ、半導体抵抗
素子及びキャパシタを形成しようとする領域において、
ＳｉＮx膜６をフォトリソグラフィやエッチング工程に
より選択的に除去して開口７を設ける［図３（ｃ）］。
【００１９】この後、ＧａＡｓ基板１の表面にフォトレ
ジスト２１を塗布し、フォトリソグラフィ法によりフォ
トレジスト２１にＦＥＴのオーミック電極（ソース電
極、ドレイン電極）、半導体抵抗素子のオーミック電極
（端子電極）及びキャパシタの下層電極を形成しようと
する領域を除去して開口部２２を設け、この上からオー
ミック電極用の金属材料２３を蒸着させる［図３
（ｄ）］。オーミック電極用の金属材料２３は、ＡｕＧ
ｅ（１００ｎｍ厚）、Ｎｉ（３０ｎｍ厚）、Ａｕ（１０
０ｎｍ厚）を順次積層する。ついで、フォトレジスト２
１をエッチング除去すると、リフトオフによりＦＥＴの
オーミック電極８、半導体抵抗素子のオーミック電極９
及びキャパシタの下層電極２４が形成される。次に、Ｎ
2雰囲気中において４００℃、５分の熱処理を行って各
オーミック電極８，９と下層電極２４をＧａＡｓ基板１
にオーミック接合させる［図４（ｅ）］。こうして、Ｇ
ａＡｓ基板１上には、半導体抵抗素子１２が作製され
る。
ジスト２１を塗布し、フォトリソグラフィ法によりフォ
トレジスト２１にＦＥＴのオーミック電極（ソース電
極、ドレイン電極）、半導体抵抗素子のオーミック電極
（端子電極）及びキャパシタの下層電極を形成しようと
する領域を除去して開口部２２を設け、この上からオー
ミック電極用の金属材料２３を蒸着させる［図３
（ｄ）］。オーミック電極用の金属材料２３は、ＡｕＧ
ｅ（１００ｎｍ厚）、Ｎｉ（３０ｎｍ厚）、Ａｕ（１０
０ｎｍ厚）を順次積層する。ついで、フォトレジスト２
１をエッチング除去すると、リフトオフによりＦＥＴの
オーミック電極８、半導体抵抗素子のオーミック電極９
及びキャパシタの下層電極２４が形成される。次に、Ｎ
2雰囲気中において４００℃、５分の熱処理を行って各
オーミック電極８，９と下層電極２４をＧａＡｓ基板１
にオーミック接合させる［図４（ｅ）］。こうして、Ｇ
ａＡｓ基板１上には、半導体抵抗素子１２が作製され
る。
【００２０】また、このとき同時に、キャパシタの下層
電極２４とＦＥＴのオーミック電極８や半導体抵抗素子
１２のオーミック電極９との間の配線も、オーミック電
極８，９等と同一の金属材料を用いて同時に作製する。
なお、半導体基板上にヘテロ接合バイポーラトランジス
タ（ＨＢＴ）やダイオードも形成する場合には、ＨＢＴ
のオーミック電極（エミッタ電極、コレクタ電極）やダ
イオードのオーミック電極（アノード電極）もこの工程
で同時に作製することができる。
電極２４とＦＥＴのオーミック電極８や半導体抵抗素子
１２のオーミック電極９との間の配線も、オーミック電
極８，９等と同一の金属材料を用いて同時に作製する。
なお、半導体基板上にヘテロ接合バイポーラトランジス
タ（ＨＢＴ）やダイオードも形成する場合には、ＨＢＴ
のオーミック電極（エミッタ電極、コレクタ電極）やダ
イオードのオーミック電極（アノード電極）もこの工程
で同時に作製することができる。
【００２１】つぎに、ＦＥＴ領域の活性層２の上にショ
ットキー電極（ゲート電極）１０を形成する［図４
（ｆ）］。これによってＧａＡｓ基板１上には、ＦＥＴ
１１が作製される。
ットキー電極（ゲート電極）１０を形成する［図４
（ｆ）］。これによってＧａＡｓ基板１上には、ＦＥＴ
１１が作製される。
【００２２】ついで、ＧａＡｓ基板１全体をＳｉＮx膜
２５で覆い、ＳｉＮx膜２５に下層電極配線用の開口２
６をあける［図４（ｇ）］。さらに、ＳｉＮx膜２５の
上には、フォトリソグラフィ、電極材料（Ｔｉ、Ｐｔお
よびＡｕ）の蒸着及びリフトオフの工程を経て、下層電
極２４と対向させるようにして、Ｔｉ／Ｐｔ／Ａｕから
なる上層電極２７を形成する［図２（ｇ）］。これによ
ってＧａＡｓ基板１上には、上層電極２７と下層電極２
４との間にＳｉＮx膜（誘電体層）２５を挟んだ構造の
ＭＩＭキャパシタ２８が作製される。
２５で覆い、ＳｉＮx膜２５に下層電極配線用の開口２
６をあける［図４（ｇ）］。さらに、ＳｉＮx膜２５の
上には、フォトリソグラフィ、電極材料（Ｔｉ、Ｐｔお
よびＡｕ）の蒸着及びリフトオフの工程を経て、下層電
極２４と対向させるようにして、Ｔｉ／Ｐｔ／Ａｕから
なる上層電極２７を形成する［図２（ｇ）］。これによ
ってＧａＡｓ基板１上には、上層電極２７と下層電極２
４との間にＳｉＮx膜（誘電体層）２５を挟んだ構造の
ＭＩＭキャパシタ２８が作製される。
【００２３】オーミック電極は熱処理によってその表面
粗さが大きくなるので、オーミック電極と同一の金属材
料を用いてキャパシタの電極を作製すると、耐圧等の劣
化が生じ、そのためキャパシタには用いることができな
いと、従来より考えられていた。しかし、上記のよう
に、オーミック電極８，９と同一金属材料を用いてキャ
パシタ２８の下層電極２４を形成しても、オーミック電
極８，９とは別な金属材料を用いて上層電極及び下層電
極を形成したキャパシタと同様、良好なキャパシタ特性
を得ることができた。
粗さが大きくなるので、オーミック電極と同一の金属材
料を用いてキャパシタの電極を作製すると、耐圧等の劣
化が生じ、そのためキャパシタには用いることができな
いと、従来より考えられていた。しかし、上記のよう
に、オーミック電極８，９と同一金属材料を用いてキャ
パシタ２８の下層電極２４を形成しても、オーミック電
極８，９とは別な金属材料を用いて上層電極及び下層電
極を形成したキャパシタと同様、良好なキャパシタ特性
を得ることができた。
【００２４】上記のように、このような構造の半導体装
置によれば、ＦＥＴ１１や半導体抵抗素子１２の各オー
ミック電極８，９とキャパシタ２８の下層電極２４を同
一材料で、しかも同時に形成できるので、フォトリソグ
ラフィ条件や電極金属の蒸着条件などを管理するプロセ
スパラメータを減らすことができ、半導体装置作製のた
めの電極作製プロセスを１工程減らすことができる。ま
た、ＦＥＴや抵抗等の素子とキャパシタの下層電極を接
続する配線も、オーミック電極と同一金属材料によって
同時に形成できるので、別途配線パターンを用いて複雑
な配線を作製するプロセスを必要としない。従って、半
導体装置の製造プロセスを簡略化でき、製造コストを安
価にできる。また、工程数の削減により、特性のバラツ
キも小さくでき、電気的特性の信頼性向上も図ることが
できる。
置によれば、ＦＥＴ１１や半導体抵抗素子１２の各オー
ミック電極８，９とキャパシタ２８の下層電極２４を同
一材料で、しかも同時に形成できるので、フォトリソグ
ラフィ条件や電極金属の蒸着条件などを管理するプロセ
スパラメータを減らすことができ、半導体装置作製のた
めの電極作製プロセスを１工程減らすことができる。ま
た、ＦＥＴや抵抗等の素子とキャパシタの下層電極を接
続する配線も、オーミック電極と同一金属材料によって
同時に形成できるので、別途配線パターンを用いて複雑
な配線を作製するプロセスを必要としない。従って、半
導体装置の製造プロセスを簡略化でき、製造コストを安
価にできる。また、工程数の削減により、特性のバラツ
キも小さくでき、電気的特性の信頼性向上も図ることが
できる。
【００２５】（第２の実施形態）つぎに、本発明の別な
実施形態による半導体装置の構造及び製造方法を図５
（ａ）〜（ｄ）及び図６（ｅ）〜（ｈ）により説明す
る。まず、イオン注入法により、半絶縁性ＧａＡｓ基板
１の表層にＳｉをドープし、熱処理により活性化して活
性層２及び半導体抵抗層３を形成する。さらに、活性層
２及び半導体抵抗層３の各両端部領域にＳｉを高濃度に
ドープし、熱処理により活性化してコンタクト層４，５
を形成する［図５（ａ）］。
実施形態による半導体装置の構造及び製造方法を図５
（ａ）〜（ｄ）及び図６（ｅ）〜（ｈ）により説明す
る。まず、イオン注入法により、半絶縁性ＧａＡｓ基板
１の表層にＳｉをドープし、熱処理により活性化して活
性層２及び半導体抵抗層３を形成する。さらに、活性層
２及び半導体抵抗層３の各両端部領域にＳｉを高濃度に
ドープし、熱処理により活性化してコンタクト層４，５
を形成する［図５（ａ）］。
【００２６】ついで、ＧａＡｓ基板１の表面全体にＳｉ
Ｎx膜６を形成し［図５（ｂ）］、ＦＥＴ及び半導体抵
抗素子を形成しようとする領域において、ＳｉＮx膜６
をフォトリソグラフィやエッチング工程により選択的に
除去して開口７を設ける［図５（ｃ）］。
Ｎx膜６を形成し［図５（ｂ）］、ＦＥＴ及び半導体抵
抗素子を形成しようとする領域において、ＳｉＮx膜６
をフォトリソグラフィやエッチング工程により選択的に
除去して開口７を設ける［図５（ｃ）］。
【００２７】この後、ＧａＡｓ基板１の表面にフォトレ
ジスト２１を塗布し、ＦＥＴのオーミック電極（ソース
電極、ドレイン電極）、半導体抵抗素子のオーミック電
極（端子電極）及びキャパシタの下層電極を形成しよう
とする領域で、フォトリソグラフィ法によりフォトレジ
スト２１に開口２２をあけ、この上からオーミック電極
用の金属材料２３を蒸着させる［図５（ｄ）］。オーミ
ック電極用の金属材料２３は、ＡｕＧｅ（１００ｎｍ
厚）、Ｎｉ（３０ｎｍ厚）、Ａｕ（１００ｎｍ厚）を順
次積層する。ついで、フォトレジスト２１をエッチング
除去すると、リフトオフによりＦＥＴのオーミック電極
８、半導体抵抗素子のオーミック電極９及びキャパシタ
の下層電極２４が同時に形成される。次に、Ｎ2雰囲気
中において４００℃、５分の熱処理を行ってオーミック
電極８，９をＧａＡｓ基板１上にオーミック接合させる
［図６（ｅ）］。こうして、ＧａＡｓ基板１上には、半
導体抵抗素子１２が作製され、ＳｉＮx膜６の上にキャ
パシタの下層電極２４が形成される。このとき同時に、
キャパシタの下層電極２４とＦＥＴのオーミック電極８
や半導体抵抗素子１２のオーミック電極９との間の配線
も、オーミック電極８，９等と同一の金属材料を用いて
同時に作製する。
ジスト２１を塗布し、ＦＥＴのオーミック電極（ソース
電極、ドレイン電極）、半導体抵抗素子のオーミック電
極（端子電極）及びキャパシタの下層電極を形成しよう
とする領域で、フォトリソグラフィ法によりフォトレジ
スト２１に開口２２をあけ、この上からオーミック電極
用の金属材料２３を蒸着させる［図５（ｄ）］。オーミ
ック電極用の金属材料２３は、ＡｕＧｅ（１００ｎｍ
厚）、Ｎｉ（３０ｎｍ厚）、Ａｕ（１００ｎｍ厚）を順
次積層する。ついで、フォトレジスト２１をエッチング
除去すると、リフトオフによりＦＥＴのオーミック電極
８、半導体抵抗素子のオーミック電極９及びキャパシタ
の下層電極２４が同時に形成される。次に、Ｎ2雰囲気
中において４００℃、５分の熱処理を行ってオーミック
電極８，９をＧａＡｓ基板１上にオーミック接合させる
［図６（ｅ）］。こうして、ＧａＡｓ基板１上には、半
導体抵抗素子１２が作製され、ＳｉＮx膜６の上にキャ
パシタの下層電極２４が形成される。このとき同時に、
キャパシタの下層電極２４とＦＥＴのオーミック電極８
や半導体抵抗素子１２のオーミック電極９との間の配線
も、オーミック電極８，９等と同一の金属材料を用いて
同時に作製する。
【００２８】つぎに、ＦＥＴ領域の活性層２の上にショ
ットキー電極（ゲート電極）１０を形成する［図６
（ｆ）］。これによってＧａＡｓ基板１上には、ＦＥＴ
１１が作製される。
ットキー電極（ゲート電極）１０を形成する［図６
（ｆ）］。これによってＧａＡｓ基板１上には、ＦＥＴ
１１が作製される。
【００２９】ついで、ＧａＡｓ基板１全体をＳｉＮx膜
２５で覆い、ＳｉＮx膜２５に配線用の開口２６をあけ
る［図６（ｇ）］。さらに、ＳｉＮx膜２５の上には、
フォトリソグラフィ、電極材料（Ｔｉ、ＰｔおよびＡ
ｕ）の蒸着及びリフトオフの工程を経て、下層電極２４
と対向させるようにして、Ｔｉ／Ｐｔ／Ａｕからなる上
層電極２７を形成する［図６（ｈ）］。これによってＧ
ａＡｓ基板１上には、上層電極２７と下層電極２４との
間にＳｉＮx膜２５を挟んだ構造のＭＩＭキャパシタ２
８が作製される。
２５で覆い、ＳｉＮx膜２５に配線用の開口２６をあけ
る［図６（ｇ）］。さらに、ＳｉＮx膜２５の上には、
フォトリソグラフィ、電極材料（Ｔｉ、ＰｔおよびＡ
ｕ）の蒸着及びリフトオフの工程を経て、下層電極２４
と対向させるようにして、Ｔｉ／Ｐｔ／Ａｕからなる上
層電極２７を形成する［図６（ｈ）］。これによってＧ
ａＡｓ基板１上には、上層電極２７と下層電極２４との
間にＳｉＮx膜２５を挟んだ構造のＭＩＭキャパシタ２
８が作製される。
【００３０】ＧａＡｓ基板１上に形成されたオーミック
電極は合金化のための熱処理によってその表面粗さが大
きくなるが、ＳｉＮx膜の上にオーミック電極と同一の
金属材料を形成した場合には、熱処理しても表面粗さが
劣化することなく熱処理前と差異のない良好なモフォロ
ジーを保つことができる。従って、オーミック電極８，
９と同一金属材料を用いて下層電極２４を形成しても、
耐圧等のキャパシタ特性の信頼性を充分に高めることが
できる。しかも、ＳｉＮx膜６の上に下層電極２４を形
成すれば、合金化のための熱処理によって下層電極２４
（ＡｕＧｅ／Ｎｉ／Ａｕ）とＳｉＮx膜６との密着性を
向上させることができる。さらに、このような構造で
も、オーミック電極８，９とキャパシタ２８の下層電極
２４を同時に作製できるので、製造を簡単にでき、製造
コストを安価にできる。
電極は合金化のための熱処理によってその表面粗さが大
きくなるが、ＳｉＮx膜の上にオーミック電極と同一の
金属材料を形成した場合には、熱処理しても表面粗さが
劣化することなく熱処理前と差異のない良好なモフォロ
ジーを保つことができる。従って、オーミック電極８，
９と同一金属材料を用いて下層電極２４を形成しても、
耐圧等のキャパシタ特性の信頼性を充分に高めることが
できる。しかも、ＳｉＮx膜６の上に下層電極２４を形
成すれば、合金化のための熱処理によって下層電極２４
（ＡｕＧｅ／Ｎｉ／Ａｕ）とＳｉＮx膜６との密着性を
向上させることができる。さらに、このような構造で
も、オーミック電極８，９とキャパシタ２８の下層電極
２４を同時に作製できるので、製造を簡単にでき、製造
コストを安価にできる。
【００３１】（第３の実施形態）つぎに、本発明のさら
に別な実施形態による半導体装置の構造及び製造方法を
図７（ａ）〜（ｅ）により説明する。まず、イオン注入
法により、半絶縁性ＧａＡｓ基板１の表層にＳｉをドー
プし、熱処理により活性化して活性層２及び半導体抵抗
層３を形成する。さらに、活性層２及び半導体抵抗層３
の各両端部領域とキャパシタ形成領域にＳｉを高濃度に
ドープし、熱処理により活性化してコンタクト層４，５
とキャパシタの下層電極（ｎ+領域）３１を形成する
［図７（ａ）］。
に別な実施形態による半導体装置の構造及び製造方法を
図７（ａ）〜（ｅ）により説明する。まず、イオン注入
法により、半絶縁性ＧａＡｓ基板１の表層にＳｉをドー
プし、熱処理により活性化して活性層２及び半導体抵抗
層３を形成する。さらに、活性層２及び半導体抵抗層３
の各両端部領域とキャパシタ形成領域にＳｉを高濃度に
ドープし、熱処理により活性化してコンタクト層４，５
とキャパシタの下層電極（ｎ+領域）３１を形成する
［図７（ａ）］。
【００３２】ついで、ＧａＡｓ基板１の表面全体にＳｉ
Ｎx膜６を形成し［図７（ｂ）］、ＦＥＴや半導体抵抗
素子等を形成しようとする領域において、ＳｉＮx膜６
をフォトリソグラフィやエッチング工程により選択的に
除去して開口７を設ける［図７（ｃ）］。このとき同時
に、下層電極３１の一部を露出させるための開口３２も
ＳｉＮx膜６にあける。
Ｎx膜６を形成し［図７（ｂ）］、ＦＥＴや半導体抵抗
素子等を形成しようとする領域において、ＳｉＮx膜６
をフォトリソグラフィやエッチング工程により選択的に
除去して開口７を設ける［図７（ｃ）］。このとき同時
に、下層電極３１の一部を露出させるための開口３２も
ＳｉＮx膜６にあける。
【００３３】この後、ＧａＡｓ基板１の表面にフォトレ
ジスト（図示せず）を塗布し、フォトリソグラフィ法に
よりフォトレジストにＦＥＴのオーミック電極（ソース
電極、ドレイン電極）、半導体抵抗素子のオーミック電
極（端子電極）、下層電極３１のオーミック電極（端子
電極）およびキャパシタの上層電極を形成するため各領
域を開口し、この上からオーミック電極用の金属材料を
蒸着させる。オーミック電極用の金属材料は、ＡｕＧｅ
（１００ｎｍ厚）、Ｎｉ（３０ｎｍ厚）、Ａｕ（１００
ｎｍ厚）を順次積層する。ついで、フォトレジストをエ
ッチング除去すると、リフトオフによりＦＥＴのオーミ
ック電極８、半導体抵抗素子のオーミック電極９、下層
電極３１のオーミック電極３３およびキャパシタの上層
電極３４が形成される。次に、Ｎ2雰囲気中において４
００℃、５分の熱処理を行ってオーミック電極８，９，
３３をＧａＡｓ基板１にオーミック接合させる［図７
（ｄ）］。こうして、ＳｉＮx膜６の上に上層電極３４
を形成され、ＧａＡｓ基板１上には、半導体抵抗素子１
２とキャパシタ３５が作製される。このとき同時に、キ
ャパシタ３５の上層電極３４や下層電極３１のオーミッ
ク電極３３とＦＥＴのオーミック電極８や半導体抵抗素
子１２のオーミック電極９との間の配線も、オーミック
電極８，９，３３等と同一の金属材料を用いて同時に作
製する。
ジスト（図示せず）を塗布し、フォトリソグラフィ法に
よりフォトレジストにＦＥＴのオーミック電極（ソース
電極、ドレイン電極）、半導体抵抗素子のオーミック電
極（端子電極）、下層電極３１のオーミック電極（端子
電極）およびキャパシタの上層電極を形成するため各領
域を開口し、この上からオーミック電極用の金属材料を
蒸着させる。オーミック電極用の金属材料は、ＡｕＧｅ
（１００ｎｍ厚）、Ｎｉ（３０ｎｍ厚）、Ａｕ（１００
ｎｍ厚）を順次積層する。ついで、フォトレジストをエ
ッチング除去すると、リフトオフによりＦＥＴのオーミ
ック電極８、半導体抵抗素子のオーミック電極９、下層
電極３１のオーミック電極３３およびキャパシタの上層
電極３４が形成される。次に、Ｎ2雰囲気中において４
００℃、５分の熱処理を行ってオーミック電極８，９，
３３をＧａＡｓ基板１にオーミック接合させる［図７
（ｄ）］。こうして、ＳｉＮx膜６の上に上層電極３４
を形成され、ＧａＡｓ基板１上には、半導体抵抗素子１
２とキャパシタ３５が作製される。このとき同時に、キ
ャパシタ３５の上層電極３４や下層電極３１のオーミッ
ク電極３３とＦＥＴのオーミック電極８や半導体抵抗素
子１２のオーミック電極９との間の配線も、オーミック
電極８，９，３３等と同一の金属材料を用いて同時に作
製する。
【００３４】つぎに、ＦＥＴ領域の活性層２の上にショ
ットキー電極（ゲート電極）１０を形成する［図７
（ｅ）］。これによってＧａＡｓ基板１上には、ＦＥＴ
１１が作製される。
ットキー電極（ゲート電極）１０を形成する［図７
（ｅ）］。これによってＧａＡｓ基板１上には、ＦＥＴ
１１が作製される。
【００３５】この場合にも、キャパシタ３５の上層電極
３４はオーミック電極８，９，３３と同一工程により作
製されるので、半導体装置の製造工程を簡略化し、製造
コストを安価にすることができる。また、上層電極３４
をＳｉＮx膜６の上に形成することにより、合金化熱処
理しても表面粗さが劣化することなく熱処理前と差異の
ない良好なモフォロジーを保つことができ、耐圧等のキ
ャパシタ特性の信頼性を充分に高めることができる。し
かも、ＳｉＮx膜６の上に上層電極３４を形成すれば、
合金化のための熱処理によって上層電極３４（ＡｕＧｅ
／Ｎｉ／Ａｕ）とＳｉＮx膜６との密着性を向上させる
ことができる。
３４はオーミック電極８，９，３３と同一工程により作
製されるので、半導体装置の製造工程を簡略化し、製造
コストを安価にすることができる。また、上層電極３４
をＳｉＮx膜６の上に形成することにより、合金化熱処
理しても表面粗さが劣化することなく熱処理前と差異の
ない良好なモフォロジーを保つことができ、耐圧等のキ
ャパシタ特性の信頼性を充分に高めることができる。し
かも、ＳｉＮx膜６の上に上層電極３４を形成すれば、
合金化のための熱処理によって上層電極３４（ＡｕＧｅ
／Ｎｉ／Ａｕ）とＳｉＮx膜６との密着性を向上させる
ことができる。
【図１】（ａ）〜（ｄ）は、従来例による半導体装置の
構造及び製造方法を説明する概略断面図である。
構造及び製造方法を説明する概略断面図である。
【図２】（ｅ）〜（ｈ）は同上の続図である。
【図３】（ａ）〜（ｄ）は本発明の一実施形態による半
導体装置の構造及び製造方法を説明する概略断面図であ
る。
導体装置の構造及び製造方法を説明する概略断面図であ
る。
【図４】（ｅ）〜（ｈ）は同上の続図である。
【図５】（ａ）〜（ｄ）は本発明の別な実施形態による
半導体装置の構造及び製造方法を説明する概略断面図で
ある。
半導体装置の構造及び製造方法を説明する概略断面図で
ある。
【図６】（ｅ）〜（ｈ）は同上の続図である。
【図７】（ａ）〜（ｅ）は本発明のさらに別な実施形態
による半導体装置の構造及び製造方法を説明する概略断
面図である。
による半導体装置の構造及び製造方法を説明する概略断
面図である。
１ 半絶縁性ＧａＡｓ基板 ６ ＳｉＮx層 ８，９ オーミック電極 １１ ＦＥＴ １２ 半導体抵抗素子 ２４ キャパシタの下層電極 ２５ ＳｉＮx膜 ２７ キャパシタの上層電極 ２８ ＭＩＭキャパシタ ３１ キャパシタの下層電極 ３４ キャパシタの上層電極 ３５ キャパシタ
Claims (4)
- 【請求項１】 誘電体層を介して一対の電極を対向させ
たキャパシタと、当該キャパシタ以外の素子とを半導体
基板に形成した半導体装置において、 前記キャパシタ以外の素子のオーミック電極と、前記キ
ャパシタのいずれか一方の電極とを同一の金属材料によ
って形成したことを特徴とする半導体装置。 - 【請求項２】 オーミック電極と同一材料で形成された
前記電極は、半導体基板の上方に成膜された絶縁膜の上
面に形成されていることを特徴とする、請求項１に記載
の半導体装置。 - 【請求項３】 前記オーミック電極と前記キャパシタの
いずれか一方の電極とを同一の金属材料によって同時に
形成し、３５０℃以上４５０℃以下の温度で熱処理した
ことを特徴とする、請求項１に記載の半導体装置。 - 【請求項４】 オーミック電極と同一材料で形成された
前記電極は、少なくともＡｕ、Ｇｅ及びＮｉを含むもの
であることを特徴とする、請求項１に記載の半導体装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10155196A JPH11330378A (ja) | 1998-05-19 | 1998-05-19 | 半導体装置 |
| US09/302,141 US6420739B1 (en) | 1998-05-19 | 1999-04-29 | GaAs semiconductor device having a capacitor |
| KR1019990016324A KR100336482B1 (ko) | 1998-05-19 | 1999-05-07 | 반도체 장치 |
| CA002271790A CA2271790A1 (en) | 1998-05-19 | 1999-05-13 | Semiconductor device |
| EP99109755A EP0962981A3 (en) | 1998-05-19 | 1999-05-18 | Semiconductor device having a metallic capacitor electrode and ohmic contact and method of fabrication |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10155196A JPH11330378A (ja) | 1998-05-19 | 1998-05-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330378A true JPH11330378A (ja) | 1999-11-30 |
Family
ID=15600606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10155196A Pending JPH11330378A (ja) | 1998-05-19 | 1998-05-19 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6420739B1 (ja) |
| EP (1) | EP0962981A3 (ja) |
| JP (1) | JPH11330378A (ja) |
| KR (1) | KR100336482B1 (ja) |
| CA (1) | CA2271790A1 (ja) |
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|---|---|---|---|---|
| US8587094B2 (en) | 2007-03-19 | 2013-11-19 | Kabushiki Kaisha Toshiba | Semiconductor device using a compound semiconductor subtrate |
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|---|---|---|---|---|
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| JP2001326284A (ja) * | 2000-05-17 | 2001-11-22 | Nec Corp | 化合物半導体集積回路およびその製造方法 |
| US7022626B2 (en) * | 2003-12-02 | 2006-04-04 | International Business Machines Corporation | Dielectrics with improved leakage characteristics |
| US9407213B2 (en) | 2012-09-14 | 2016-08-02 | Carlisle Fluid Technologies, Inc. | System and method for assembling a voltage amplifier |
Family Cites Families (15)
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|---|---|---|---|---|
| JPS5864048A (ja) | 1981-10-13 | 1983-04-16 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS6246551A (ja) | 1985-08-26 | 1987-02-28 | Matsushita Electronics Corp | 半導体集積回路装置 |
| US4876176A (en) * | 1987-04-20 | 1989-10-24 | Eaton Corporation | Method for fabricating quasi-monolithic integrated circuits |
| JPH0290561A (ja) | 1988-09-28 | 1990-03-30 | Hitachi Ltd | 半導体素子 |
| US4959705A (en) * | 1988-10-17 | 1990-09-25 | Ford Microelectronics, Inc. | Three metal personalization of application specific monolithic microwave integrated circuit |
| JP3092140B2 (ja) | 1990-06-01 | 2000-09-25 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JPH05226582A (ja) | 1992-02-12 | 1993-09-03 | Hitachi Ltd | 化合物半導体装置 |
| JPH06252357A (ja) | 1993-02-23 | 1994-09-09 | Hitachi Ltd | 半導体素子 |
| JPH07321289A (ja) | 1994-05-24 | 1995-12-08 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH09139480A (ja) * | 1995-01-27 | 1997-05-27 | Toshiba Corp | 薄膜キャパシタおよびこれを用いた半導体記憶装置 |
| JP3369827B2 (ja) * | 1995-01-30 | 2003-01-20 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP3526651B2 (ja) * | 1995-04-28 | 2004-05-17 | ローム株式会社 | 半導体装置および配線方法 |
| JPH09102585A (ja) | 1995-10-05 | 1997-04-15 | Sony Corp | 半導体装置およびその製造方法 |
| US6075266A (en) * | 1997-01-09 | 2000-06-13 | Kabushiki Kaisha Toshiba | Semiconductor device having MIS transistors and capacitor |
| US6104049A (en) * | 1997-03-03 | 2000-08-15 | Symetrix Corporation | Ferroelectric memory with ferroelectric thin film having thickness of 90 nanometers or less, and method of making same |
-
1998
- 1998-05-19 JP JP10155196A patent/JPH11330378A/ja active Pending
-
1999
- 1999-04-29 US US09/302,141 patent/US6420739B1/en not_active Expired - Lifetime
- 1999-05-07 KR KR1019990016324A patent/KR100336482B1/ko not_active Expired - Lifetime
- 1999-05-13 CA CA002271790A patent/CA2271790A1/en not_active Abandoned
- 1999-05-18 EP EP99109755A patent/EP0962981A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8587094B2 (en) | 2007-03-19 | 2013-11-19 | Kabushiki Kaisha Toshiba | Semiconductor device using a compound semiconductor subtrate |
Also Published As
| Publication number | Publication date |
|---|---|
| US6420739B1 (en) | 2002-07-16 |
| KR100336482B1 (ko) | 2002-05-15 |
| EP0962981A3 (en) | 2000-05-17 |
| KR19990088116A (ko) | 1999-12-27 |
| CA2271790A1 (en) | 1999-11-19 |
| EP0962981A2 (en) | 1999-12-08 |
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