JPH09139657A - ラッチ回路 - Google Patents
ラッチ回路Info
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- JPH09139657A JPH09139657A JP7294185A JP29418595A JPH09139657A JP H09139657 A JPH09139657 A JP H09139657A JP 7294185 A JP7294185 A JP 7294185A JP 29418595 A JP29418595 A JP 29418595A JP H09139657 A JPH09139657 A JP H09139657A
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- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 5
- 238000004088 simulation Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Abstract
(57)【要約】
【課題】 出力波形の乱れを小さくする。
【解決手段】 外部入力回路の出力素子であるインバー
タ１１からデータ入力端子Ｄを介して与えられた入力デ
ータの論理レベルを、ラッチ回路は、ＦＥＴ１２がオン
状態のときに取り込み、襷接続されたインバータ１３，
１４でラッチする。例えば、データ入力端子Ｄが“Ｌ”
及びインバータ１３の入力部分のノードＮ２が“Ｈ”の
状態で、ＦＥＴ１２のショットキーゲートにインバータ
１５，１６を介して“Ｈ”のクロック信号ＣＫが与えら
れたとする。インバータ１７がＦＥＴ１８をオン状態、
ＦＥＴ２０がＦＥＴ１９をオン状態に設定する。２個の
ＦＥＴ１８，１９は、ノードＮ２とグランド間に放電路
を形成するので、該ＦＥＴ１８，１９がオン状態になる
ことは、ノードＮ２の電荷の放出を助けることになり、
ノードＮ２のレベルが早く変化する。
タ１１からデータ入力端子Ｄを介して与えられた入力デ
ータの論理レベルを、ラッチ回路は、ＦＥＴ１２がオン
状態のときに取り込み、襷接続されたインバータ１３，
１４でラッチする。例えば、データ入力端子Ｄが“Ｌ”
及びインバータ１３の入力部分のノードＮ２が“Ｈ”の
状態で、ＦＥＴ１２のショットキーゲートにインバータ
１５，１６を介して“Ｈ”のクロック信号ＣＫが与えら
れたとする。インバータ１７がＦＥＴ１８をオン状態、
ＦＥＴ２０がＦＥＴ１９をオン状態に設定する。２個の
ＦＥＴ１８，１９は、ノードＮ２とグランド間に放電路
を形成するので、該ＦＥＴ１８，１９がオン状態になる
ことは、ノードＮ２の電荷の放出を助けることになり、
ノードＮ２のレベルが早く変化する。
Description
【０００１】
【発明の属する技術分野】本発明は、ショットキーゲー
トを有する電界効果トランジスタ（以下、ＦＥＴとい
う）であるガリウムひ素（GaAs）MESFET等で構成された
ＤＣＦＬ（Direct Coupled FET Logic）回路におけるク
ロック同期型のラッチ回路に関するものである。
トを有する電界効果トランジスタ（以下、ＦＥＴとい
う）であるガリウムひ素（GaAs）MESFET等で構成された
ＤＣＦＬ（Direct Coupled FET Logic）回路におけるク
ロック同期型のラッチ回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献；1992年電子情報通信学会秋季大会講演論文集，分
冊５、辻，市岡，大島，川上，秋山著“低消費電流GaAs
DCFL 可変分周器”P.８３ 図２は、従来のラッチ回路を示す回路図である。ラッチ
回路の構成には様々なものがあるが、図２は、その構成
例の１つを示している。外部のドライバ素子であるイン
バータ１に接続されたデータ入力端子Ｄinは、ＦＥＴ２
のドレイン電極に接続されている。ＦＥＴ２のソース電
極は、ノードＮ１でインバータ３の入力端子及びインバ
ータ４の出力端子に共通に接続されている。インバータ
３の出力端子及びインバータ４の入力端子が、データ出
力端子Ｑ／に接続されている。ＦＥＴ２のゲート電極に
は、外部から２個のインバータ５，６とクロック入力端
子Ｃを介したクロックが、与えられる構成になってい
る。インバータ４は、インバータ１よりも高い出力イン
ピーダンスを有している。
例えば次のような文献に記載されるものがあった。 文献；1992年電子情報通信学会秋季大会講演論文集，分
冊５、辻，市岡，大島，川上，秋山著“低消費電流GaAs
DCFL 可変分周器”P.８３ 図２は、従来のラッチ回路を示す回路図である。ラッチ
回路の構成には様々なものがあるが、図２は、その構成
例の１つを示している。外部のドライバ素子であるイン
バータ１に接続されたデータ入力端子Ｄinは、ＦＥＴ２
のドレイン電極に接続されている。ＦＥＴ２のソース電
極は、ノードＮ１でインバータ３の入力端子及びインバ
ータ４の出力端子に共通に接続されている。インバータ
３の出力端子及びインバータ４の入力端子が、データ出
力端子Ｑ／に接続されている。ＦＥＴ２のゲート電極に
は、外部から２個のインバータ５，６とクロック入力端
子Ｃを介したクロックが、与えられる構成になってい
る。インバータ４は、インバータ１よりも高い出力イン
ピーダンスを有している。
【０００３】図３は、図２の回路の動作を示すタイミン
グチャートであり、この図３を参照しつつ、図２の回路
の動作を説明する。まず、初期状態として、データ入力
端子Ｄに外部からハイレベル（以下、“Ｈ”と表記す
る。）が入力され、クロック端子Ｃにローレベル（以
下、“Ｌ”と表記する）が入力されているものとする。
そして、ノードＮ１が“Ｌ”の状態であったとする。図
３の時刻ｔ１において、クロック端子Ｃのレベルが
“Ｈ”になると、ＦＥＴ２がオン状態になる。ここで、
インバータ４はデータ駆動用ドライバ１よりも高い出力
インピーダンスを有しているので、ノードＮ１はデータ
入力端子Ｄの状態と同じ“Ｈ”に変化し、データ出力端
子Ｑ／はインバータ３を介して“Ｌ”になる。そのた
め、インバータ３の入力が“Ｌ”、インバータ３の出力
が“Ｈ”、インバータ４の入力が“Ｈ”、そしてインバ
ータ４の出力が“Ｌ”となり、ラッチ回路の状態が安定
する。データ出力端子Ｑ／からは、データ入力端子Ｄの
論理レベルを反転した“Ｌ”が出力される。次に、時刻
ｔ２において、クロック端子Ｃの状態が“Ｌ”に変化す
ると、ＦＥＴ２がオフ状態になり、ノードＮ１とデータ
出力端子Ｑ／の状態は、各インバータ３，４によって、
それぞれ“Ｈ”と“Ｌ”のまま保持される。そして、デ
ータ出力端子Ｑ／からは“Ｌ”が継続してく出力され
る。
グチャートであり、この図３を参照しつつ、図２の回路
の動作を説明する。まず、初期状態として、データ入力
端子Ｄに外部からハイレベル（以下、“Ｈ”と表記す
る。）が入力され、クロック端子Ｃにローレベル（以
下、“Ｌ”と表記する）が入力されているものとする。
そして、ノードＮ１が“Ｌ”の状態であったとする。図
３の時刻ｔ１において、クロック端子Ｃのレベルが
“Ｈ”になると、ＦＥＴ２がオン状態になる。ここで、
インバータ４はデータ駆動用ドライバ１よりも高い出力
インピーダンスを有しているので、ノードＮ１はデータ
入力端子Ｄの状態と同じ“Ｈ”に変化し、データ出力端
子Ｑ／はインバータ３を介して“Ｌ”になる。そのた
め、インバータ３の入力が“Ｌ”、インバータ３の出力
が“Ｈ”、インバータ４の入力が“Ｈ”、そしてインバ
ータ４の出力が“Ｌ”となり、ラッチ回路の状態が安定
する。データ出力端子Ｑ／からは、データ入力端子Ｄの
論理レベルを反転した“Ｌ”が出力される。次に、時刻
ｔ２において、クロック端子Ｃの状態が“Ｌ”に変化す
ると、ＦＥＴ２がオフ状態になり、ノードＮ１とデータ
出力端子Ｑ／の状態は、各インバータ３，４によって、
それぞれ“Ｈ”と“Ｌ”のまま保持される。そして、デ
ータ出力端子Ｑ／からは“Ｌ”が継続してく出力され
る。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ラッチ回路では、次のような課題があった。GaAs MESFE
T のようなショットキーゲートを有するスイッチング素
子を用いて、図２のようなラッチ回路を構成した場合、
ノードＮ１の状態が“Ｈ”から“Ｌ”に変化する速度
と、“Ｌ”から“Ｈ”に変化する速度とが異なる。例え
ば、データ入力端子Ｄのレベルが“Ｌ”で、ノードＮ１
が“Ｈ”のときに、クロック端子Ｃが“Ｌ”から“Ｈ”
に変化すると、ノードＮ１は“Ｈ”から“Ｌ”に変化す
るが、そのためにはノードＮ１にチャージされている電
荷が、インバータ１中のＦＥＴを介してグランドに放出
されなければならない。このとき、ＦＥＴ２のゲートの
レベルは“Ｈ”であり、そのゲートからショットキー電
流が流入するが、該ショットキー電流もインバータ１中
のＦＥＴを介してグランドに放出されることになる。従
って、データ入力端子Ｄを駆動するインバータ１中のス
イッチング用ＦＥＴのオン抵抗によって電圧上昇が起こ
るので、データ入力端子Ｄのレベルは、本来のインバー
タ１の“Ｌ”の電位まで下がれない。ノードＮ１の電位
は、データ入力端子Ｄの電位以下にはならない上に、Ｆ
ＥＴ２やインバータ１中のスイッチング用ＦＥＴが、エ
ンハンスメントモードＦＥＴである場合には、さらにそ
の閾値電圧分データ入力端子Ｄよりも高い電位になる。
逆に、ノードＮ１の論理レベルが“Ｌ”から“Ｈ”に変
化するとき、ＦＥＴ２のゲートから流れ込むショットキ
ー電流は、ノードＮ１に電荷をチャージする上でプラス
に働く。このように、ノードＮ１の状態が“Ｈ”から
“Ｌ”に変化する場合は、“Ｌ”から“Ｈ”に変化する
場合に比べて困難であり、その変化にも時間がかかるこ
とになる。そのため、例えば、本来同じ幅でデータ出力
端子Ｄoutから出力されるべき“Ｈ”のパルスの幅は、
“Ｌ”のパルス幅よりも、小さくなる。
ラッチ回路では、次のような課題があった。GaAs MESFE
T のようなショットキーゲートを有するスイッチング素
子を用いて、図２のようなラッチ回路を構成した場合、
ノードＮ１の状態が“Ｈ”から“Ｌ”に変化する速度
と、“Ｌ”から“Ｈ”に変化する速度とが異なる。例え
ば、データ入力端子Ｄのレベルが“Ｌ”で、ノードＮ１
が“Ｈ”のときに、クロック端子Ｃが“Ｌ”から“Ｈ”
に変化すると、ノードＮ１は“Ｈ”から“Ｌ”に変化す
るが、そのためにはノードＮ１にチャージされている電
荷が、インバータ１中のＦＥＴを介してグランドに放出
されなければならない。このとき、ＦＥＴ２のゲートの
レベルは“Ｈ”であり、そのゲートからショットキー電
流が流入するが、該ショットキー電流もインバータ１中
のＦＥＴを介してグランドに放出されることになる。従
って、データ入力端子Ｄを駆動するインバータ１中のス
イッチング用ＦＥＴのオン抵抗によって電圧上昇が起こ
るので、データ入力端子Ｄのレベルは、本来のインバー
タ１の“Ｌ”の電位まで下がれない。ノードＮ１の電位
は、データ入力端子Ｄの電位以下にはならない上に、Ｆ
ＥＴ２やインバータ１中のスイッチング用ＦＥＴが、エ
ンハンスメントモードＦＥＴである場合には、さらにそ
の閾値電圧分データ入力端子Ｄよりも高い電位になる。
逆に、ノードＮ１の論理レベルが“Ｌ”から“Ｈ”に変
化するとき、ＦＥＴ２のゲートから流れ込むショットキ
ー電流は、ノードＮ１に電荷をチャージする上でプラス
に働く。このように、ノードＮ１の状態が“Ｈ”から
“Ｌ”に変化する場合は、“Ｌ”から“Ｈ”に変化する
場合に比べて困難であり、その変化にも時間がかかるこ
とになる。そのため、例えば、本来同じ幅でデータ出力
端子Ｄoutから出力されるべき“Ｈ”のパルスの幅は、
“Ｌ”のパルス幅よりも、小さくなる。
【０００５】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、ショットキーゲート構造の制御電極
に与えられた制御信号に基づきオン，オフし、オン状態
のとき入力データを取込む第１のスイッチング素子と、
前記第１のスイッチング素子で取込まれた前記入力デー
タの論理レベルを反転して出力する第１のインバータ
と、前記入力データを供給する外部の入力回路の出力素
子よりも高い出力インピーダンスを有し、前記第１のイ
ンバータの出力するデータの論理レベルを反転してその
第１のインバータの入力端子に帰還する第２のインバー
タとを備え、前記入力データの論理レベルに対応した論
理レベルのデータをラッチするラッチ回路において、次
のような構成にしている。即ち、第１の発明におけるラ
ッチ回路には、前記入力データの論理レベルを反転する
第３のインバータと、前記第１のインバータの入力端子
と前記第１及び第２のインバータに与えられた電源電位
のうちの低位側の電位との間に直列に接続され、各制御
電極に与えられた信号に基づきそれぞれオン，オフする
第２及び第３のスイッチング素子とが設けられている。
そして、その第２のスイッチング素子または第３のスイ
ッチング素子のうちのいずれか一方は、制御電極に入力
された前記第３のインバータの出力信号に基づきオン，
オフする構成としている。また、他方の前記第２のスイ
ッチング素子または第３のスイッチング素子は、制御電
極に与えられた前記制御信号と同相の信号に基づき前記
第１のスイッチング素子に同期してオン，オフする構成
としている。
を解決するために、ショットキーゲート構造の制御電極
に与えられた制御信号に基づきオン，オフし、オン状態
のとき入力データを取込む第１のスイッチング素子と、
前記第１のスイッチング素子で取込まれた前記入力デー
タの論理レベルを反転して出力する第１のインバータ
と、前記入力データを供給する外部の入力回路の出力素
子よりも高い出力インピーダンスを有し、前記第１のイ
ンバータの出力するデータの論理レベルを反転してその
第１のインバータの入力端子に帰還する第２のインバー
タとを備え、前記入力データの論理レベルに対応した論
理レベルのデータをラッチするラッチ回路において、次
のような構成にしている。即ち、第１の発明におけるラ
ッチ回路には、前記入力データの論理レベルを反転する
第３のインバータと、前記第１のインバータの入力端子
と前記第１及び第２のインバータに与えられた電源電位
のうちの低位側の電位との間に直列に接続され、各制御
電極に与えられた信号に基づきそれぞれオン，オフする
第２及び第３のスイッチング素子とが設けられている。
そして、その第２のスイッチング素子または第３のスイ
ッチング素子のうちのいずれか一方は、制御電極に入力
された前記第３のインバータの出力信号に基づきオン，
オフする構成としている。また、他方の前記第２のスイ
ッチング素子または第３のスイッチング素子は、制御電
極に与えられた前記制御信号と同相の信号に基づき前記
第１のスイッチング素子に同期してオン，オフする構成
としている。
【０００６】第２の発明は、ラッチ回路を次のような構
成にしている。即ち、第２の発明のラッチ回路は、第１
の発明における第１のスイッチング素子と第１のインバ
ータと第２のインバータと第３のインバータと、前記第
１のインバータの入力端子と前記第１及び第２のインバ
ータに与えられた電源電位のうちの低位側の電位との間
に直列に接続され、各制御電極に与えられた信号に基づ
きそれぞれオン，オフする第２及び第３のスイッチング
素子とを備えている。そして、前記第２のスイッチング
素子または第３のスイッチング素子のうちのいずれか一
方は、制御電極に入力された前記第３のインバータの出
力信号に基づきオン，オフする構成としている。また、
他方の前記第２のスイッチング素子または第３のスイッ
チング素子は、制御電極に与えられた第１の発明におけ
る制御信号に基づき前記第１のスイッチング素子に同期
してオン，オフする構成にしている。
成にしている。即ち、第２の発明のラッチ回路は、第１
の発明における第１のスイッチング素子と第１のインバ
ータと第２のインバータと第３のインバータと、前記第
１のインバータの入力端子と前記第１及び第２のインバ
ータに与えられた電源電位のうちの低位側の電位との間
に直列に接続され、各制御電極に与えられた信号に基づ
きそれぞれオン，オフする第２及び第３のスイッチング
素子とを備えている。そして、前記第２のスイッチング
素子または第３のスイッチング素子のうちのいずれか一
方は、制御電極に入力された前記第３のインバータの出
力信号に基づきオン，オフする構成としている。また、
他方の前記第２のスイッチング素子または第３のスイッ
チング素子は、制御電極に与えられた第１の発明におけ
る制御信号に基づき前記第１のスイッチング素子に同期
してオン，オフする構成にしている。
【０００７】第１及び第２の発明によれば、以上のよう
にラッチ回路を構成したので、第１のスイッチング素子
により、制御電極に与えられた制御信号に基づきオン，
オフし、オン状態のとき入力データが取込まれる。第１
のインバータが、その第１のスイッチング素子で取込ま
れた入力データの論理レベルを反転して出力し、第２の
インバータが、その第１のインバータの出力するデータ
の論理レベルを反転して第１のインバータの入力端子に
帰還する。これにより、入力データの論理レベルに対応
した論理レベルのデータがラッチされる。ここで、入力
データの論理レベルが第３のインバータによって反転さ
れ、それが、第２または第３のスイッチング素子の制御
電極に与えられる。他方の第２または第３のスイッチン
グ素子の制御電極には、制御信号もしくはそれに同相の
信号が与えられ、それが第１のスイッチング素子と同期
してオン，オフする。第２のスイッチング素子と第３の
スイッチング素子の両方がオン状態となることで、第１
のインバータの入力端子と電源電位の低位側の電位の間
に、電流路が新たに形成される。そのため、第１のイン
バータの入力端子からの電荷の放電が、素早く行なわれ
る。従って、前記課題を解決できるのである。
にラッチ回路を構成したので、第１のスイッチング素子
により、制御電極に与えられた制御信号に基づきオン，
オフし、オン状態のとき入力データが取込まれる。第１
のインバータが、その第１のスイッチング素子で取込ま
れた入力データの論理レベルを反転して出力し、第２の
インバータが、その第１のインバータの出力するデータ
の論理レベルを反転して第１のインバータの入力端子に
帰還する。これにより、入力データの論理レベルに対応
した論理レベルのデータがラッチされる。ここで、入力
データの論理レベルが第３のインバータによって反転さ
れ、それが、第２または第３のスイッチング素子の制御
電極に与えられる。他方の第２または第３のスイッチン
グ素子の制御電極には、制御信号もしくはそれに同相の
信号が与えられ、それが第１のスイッチング素子と同期
してオン，オフする。第２のスイッチング素子と第３の
スイッチング素子の両方がオン状態となることで、第１
のインバータの入力端子と電源電位の低位側の電位の間
に、電流路が新たに形成される。そのため、第１のイン
バータの入力端子からの電荷の放電が、素早く行なわれ
る。従って、前記課題を解決できるのである。
【０００８】
【発明の実施の形態】図１は、本発明の実施形態を示す
ラッチ回路の回路図である。このラッチ回路は、制御信
号として与えられたクロック信号ＣＫに同期してデータ
をラッチする遅延型フリップフロップ（Ｄ−ＦＦ）１０
である。Ｄ−ＦＦ１０のデータ入力端子Ｄには、外部の
入力回路の出力素子であるインバータ１１によって駆動
された入力データが与えられるようになっている。デー
タ入力端子Ｄには、図２と同様に第１のスイッチング素
子のＦＥＴ１２が接続されている。ＦＥＴ１２は、ショ
ットキーゲートを有するGaAs MESFET であり、ＦＥＴ１
２のソース電極がデータ入力端子Ｄに接続されている。
ＦＥＴ１２の出力側、つまりドレイン電極はノードＮ２
を介して第１のインバータ１３の入力端子が接続されて
いる。インバータ１３の出力側は、データ出力端子Ｑ／
に接続されると共に第２のインバータ１４の入力端子に
接続されている。インバータ１４の出力インピーダンス
は、インバータ１の出力インピーダンスよりも高く設定
され、このインバータ１４の出力端子は、ノードＮ２で
インバータ１３の入力端子に対して帰還接続されてい
る。ＦＥＴ１２の制御電極であるゲート電極には、外部
からクロック信号ＣＫが２個のインバータ１５，１６と
クロック端子Ｃを介して与えられる構成である。
ラッチ回路の回路図である。このラッチ回路は、制御信
号として与えられたクロック信号ＣＫに同期してデータ
をラッチする遅延型フリップフロップ（Ｄ−ＦＦ）１０
である。Ｄ−ＦＦ１０のデータ入力端子Ｄには、外部の
入力回路の出力素子であるインバータ１１によって駆動
された入力データが与えられるようになっている。デー
タ入力端子Ｄには、図２と同様に第１のスイッチング素
子のＦＥＴ１２が接続されている。ＦＥＴ１２は、ショ
ットキーゲートを有するGaAs MESFET であり、ＦＥＴ１
２のソース電極がデータ入力端子Ｄに接続されている。
ＦＥＴ１２の出力側、つまりドレイン電極はノードＮ２
を介して第１のインバータ１３の入力端子が接続されて
いる。インバータ１３の出力側は、データ出力端子Ｑ／
に接続されると共に第２のインバータ１４の入力端子に
接続されている。インバータ１４の出力インピーダンス
は、インバータ１の出力インピーダンスよりも高く設定
され、このインバータ１４の出力端子は、ノードＮ２で
インバータ１３の入力端子に対して帰還接続されてい
る。ＦＥＴ１２の制御電極であるゲート電極には、外部
からクロック信号ＣＫが２個のインバータ１５，１６と
クロック端子Ｃを介して与えられる構成である。
【０００９】従来の図２とは異なり、このＤ−ＦＦ１０
には、さらに第３のインバータ１７と、第２のスイッチ
ング素子であるＦＥＴ１８と、第３のスイッチング素子
であるＦＥＴ１９とが、設けられている。インバータ１
７は入力データのレベルを反転するものであり、該イン
バータ１７の入力端子が、データ入力端子Ｄに接続され
ている。２個のＦＥＴ１８，１９は、ノードＮ２と電源
電位の低電位側のグランドとを接続するものであり、ノ
ードＮ２とグランド間に直列に接続されている。各ＦＥ
Ｔ１８，１９は、例えばＦＥＴ１２と同様のGaAs MESFE
T であり、ＦＥＴ１８のゲート電極には、インバータ１
７の出力端子がノードＮ３を介して接続されている。Ｆ
ＥＴ１９のゲート電極には、インバータ１５の出力端子
にインバータ１６とは並列に接続されたインバータ２０
の出力端子が、ノードＮ４を介して接続されている。な
お、直列のＦＥＴ１８，１９の順は図１に限定されず、
逆に接続してもよい。
には、さらに第３のインバータ１７と、第２のスイッチ
ング素子であるＦＥＴ１８と、第３のスイッチング素子
であるＦＥＴ１９とが、設けられている。インバータ１
７は入力データのレベルを反転するものであり、該イン
バータ１７の入力端子が、データ入力端子Ｄに接続され
ている。２個のＦＥＴ１８，１９は、ノードＮ２と電源
電位の低電位側のグランドとを接続するものであり、ノ
ードＮ２とグランド間に直列に接続されている。各ＦＥ
Ｔ１８，１９は、例えばＦＥＴ１２と同様のGaAs MESFE
T であり、ＦＥＴ１８のゲート電極には、インバータ１
７の出力端子がノードＮ３を介して接続されている。Ｆ
ＥＴ１９のゲート電極には、インバータ１５の出力端子
にインバータ１６とは並列に接続されたインバータ２０
の出力端子が、ノードＮ４を介して接続されている。な
お、直列のＦＥＴ１８，１９の順は図１に限定されず、
逆に接続してもよい。
【００１０】図４は、図１の動作を示すタイムチャート
であり、この図４を参照しつつ、図１のラッチ回路の動
作を説明する。まず、初期状態として、データ入力端子
Ｄに外部から論理レベルの“Ｈ”が入力され、クロック
端子Ｃに“Ｌ”が入力され、ノードＮ２が“Ｌ”の状態
であったとする。この状態では、各ＦＥＴ１２，１８，
１９はすべてオフ状態である。図４の時刻ｔ１１におい
て、クロック端子Ｃのレベルが“Ｈ”になると、ＦＥＴ
１２がオン状態となる。それにＦＥＴ１２がオン状態と
なるのに同期してＦＥＴ１９もオン状態に変化するが、
インバータ１７が“Ｌ”を出力するので、ＦＥＴ１８は
ノードＮ３の電位に制御されてオフ状態を維持する。よ
って、ノードＮ２とグランド間は遮断されている。ここ
で、インバータ１４は、ドライバとして動作するインバ
ータ１１よりも高い出力インピーダンスを有しているの
で、ノードＮ２はデータ入力端子Ｄの状態と同じ“Ｈ”
に変化し、データ出力端子Ｑ／のレベルは、インバータ
１３を介して“Ｌ”になる。そのため、インバータ１３
の入力が“Ｌ”、インバータ１３の出力が“Ｈ”、イン
バータ１４の入力が“Ｈ”、そしてインバータ１４の出
力が“Ｌ”となり、ラッチ回路の状態が安定する。デー
タ出力端子Ｑ／からは、データ入力端子Ｄの論理レベル
を反転した“Ｌ”が出力される。時刻ｔ１２において、
クロック端子Ｃの状態が“Ｌ”に変化すると、各ＦＥＴ
１２，１９がオフ状態になる。従って、例えば図４のよ
うに、データ入力端子Ｄの論理レベルが“Ｈ”に変化し
ても、ノードＮ２とデータ出力端子Ｑ／の状態は、各イ
ンバータ１３，１４によって、それぞれ“Ｈ”と“Ｌ”
のままそれぞれ保持され、データ出力端子Ｑ／からは
“Ｌ”が継続して出力される。このとき、各ノードＮ
３，Ｎ４の状態はそれぞれ“Ｈ”と“Ｌ”であり、ＦＥ
Ｔ１８はオン状態であるが、ＦＥＴ１９はオフ状態なの
で電流がほとんど流れず、ノードＮ２の状態には影響し
ない。
であり、この図４を参照しつつ、図１のラッチ回路の動
作を説明する。まず、初期状態として、データ入力端子
Ｄに外部から論理レベルの“Ｈ”が入力され、クロック
端子Ｃに“Ｌ”が入力され、ノードＮ２が“Ｌ”の状態
であったとする。この状態では、各ＦＥＴ１２，１８，
１９はすべてオフ状態である。図４の時刻ｔ１１におい
て、クロック端子Ｃのレベルが“Ｈ”になると、ＦＥＴ
１２がオン状態となる。それにＦＥＴ１２がオン状態と
なるのに同期してＦＥＴ１９もオン状態に変化するが、
インバータ１７が“Ｌ”を出力するので、ＦＥＴ１８は
ノードＮ３の電位に制御されてオフ状態を維持する。よ
って、ノードＮ２とグランド間は遮断されている。ここ
で、インバータ１４は、ドライバとして動作するインバ
ータ１１よりも高い出力インピーダンスを有しているの
で、ノードＮ２はデータ入力端子Ｄの状態と同じ“Ｈ”
に変化し、データ出力端子Ｑ／のレベルは、インバータ
１３を介して“Ｌ”になる。そのため、インバータ１３
の入力が“Ｌ”、インバータ１３の出力が“Ｈ”、イン
バータ１４の入力が“Ｈ”、そしてインバータ１４の出
力が“Ｌ”となり、ラッチ回路の状態が安定する。デー
タ出力端子Ｑ／からは、データ入力端子Ｄの論理レベル
を反転した“Ｌ”が出力される。時刻ｔ１２において、
クロック端子Ｃの状態が“Ｌ”に変化すると、各ＦＥＴ
１２，１９がオフ状態になる。従って、例えば図４のよ
うに、データ入力端子Ｄの論理レベルが“Ｈ”に変化し
ても、ノードＮ２とデータ出力端子Ｑ／の状態は、各イ
ンバータ１３，１４によって、それぞれ“Ｈ”と“Ｌ”
のままそれぞれ保持され、データ出力端子Ｑ／からは
“Ｌ”が継続して出力される。このとき、各ノードＮ
３，Ｎ４の状態はそれぞれ“Ｈ”と“Ｌ”であり、ＦＥ
Ｔ１８はオン状態であるが、ＦＥＴ１９はオフ状態なの
で電流がほとんど流れず、ノードＮ２の状態には影響し
ない。
【００１１】次に、時刻ｔ１３において、クロック端子
Ｃの状態が“Ｈ”に変化すると、ＦＥＴ１２がオン状態
になり、ノードＮ２はデータ入力端子Ｄの状態に引っ張
られる形で“Ｌ”に変化に移行する。このとき、各ノー
ドＮ３，Ｎ４が“Ｈ”となるので、各ＦＥＴ１８，１９
は共にオン状態になり、ノードＮ２にチャージされてい
る電荷をグランドに放出する。即ち、ノードＮ２が
“Ｌ”に変化するのを助ける方向に働く。ノードＮ２が
“Ｌ”に変化すると、インバータ１３は“Ｈ”を出力
し、インバータ１４は“Ｌ”を出力し、データ出力端子
Ｑ／からは、“Ｈ”が出力される。この状態で、クロッ
ク端子Ｃの状態のみが変化をしても、ノードＮ２のレベ
ルは“Ｌ”のままであり、データ出力端子Ｑ／からは
“Ｈ”が継続して出力される。時刻ｔ１４において、デ
ータ入力端子Ｄが“Ｈ”に変化すると、インバータ１７
が“Ｌ”を出力し、ノードＮ３の状態が“Ｌ”となる。
そのため、ＦＥＴ１８がオフ状態に変化する。この状態
ではノードＮ２とグランドが遮断されており、ノードＮ
２の電位は変化しない。即ち、データ入力端子Ｄの状態
が“Ｈ”を保つときには、ノードＮ２に影響を与えな
い。以上のように、本実施形態では、データ入力端子Ｄ
のレベルを反転するインバータと、グランドとノードＮ
２間を接続するＦＥＴ１８，１９とを設けている。それ
らは、ノードＮ２が“Ｈ”から“Ｌ”に変化するのを助
けるように働き、他の状態においては、ラッチ回路の動
作を妨げない。
Ｃの状態が“Ｈ”に変化すると、ＦＥＴ１２がオン状態
になり、ノードＮ２はデータ入力端子Ｄの状態に引っ張
られる形で“Ｌ”に変化に移行する。このとき、各ノー
ドＮ３，Ｎ４が“Ｈ”となるので、各ＦＥＴ１８，１９
は共にオン状態になり、ノードＮ２にチャージされてい
る電荷をグランドに放出する。即ち、ノードＮ２が
“Ｌ”に変化するのを助ける方向に働く。ノードＮ２が
“Ｌ”に変化すると、インバータ１３は“Ｈ”を出力
し、インバータ１４は“Ｌ”を出力し、データ出力端子
Ｑ／からは、“Ｈ”が出力される。この状態で、クロッ
ク端子Ｃの状態のみが変化をしても、ノードＮ２のレベ
ルは“Ｌ”のままであり、データ出力端子Ｑ／からは
“Ｈ”が継続して出力される。時刻ｔ１４において、デ
ータ入力端子Ｄが“Ｈ”に変化すると、インバータ１７
が“Ｌ”を出力し、ノードＮ３の状態が“Ｌ”となる。
そのため、ＦＥＴ１８がオフ状態に変化する。この状態
ではノードＮ２とグランドが遮断されており、ノードＮ
２の電位は変化しない。即ち、データ入力端子Ｄの状態
が“Ｈ”を保つときには、ノードＮ２に影響を与えな
い。以上のように、本実施形態では、データ入力端子Ｄ
のレベルを反転するインバータと、グランドとノードＮ
２間を接続するＦＥＴ１８，１９とを設けている。それ
らは、ノードＮ２が“Ｈ”から“Ｌ”に変化するのを助
けるように働き、他の状態においては、ラッチ回路の動
作を妨げない。
【００１２】図５は、図１の効果を説明する解析シミュ
レーション結果を示す図であり、横軸には時刻、及び縦
軸には電位レベルが示されている。図１及び図２のラッ
チ回路にGaAs MESFET を用いて構成し、その動作を過渡
解析シミュレーションしたところ、図５の結果が得られ
た。このシミュレーションに使用したデバイスのパラメ
ータのうち、代表的なものをここで示す。各インバータ
１，３，４，５，６，１１，１３，１４，１５，１６，
１７，２０中の負荷用ＦＥＴは、ゲート幅１０μｍ当た
りのゲート長Ｌｇを０．５μｍ、閾値Ｖthを−１２９０
ｍＶ、Ｋ−Ｖａｌｕｅを３．３８ｍｓ／Ｖ、及びドレイ
ン・ソース電流Ｉｄｓｓを２０５μＡ／μｍとしてい
る。各ＦＥＴ２，１２，１８，１９及び各インバータ
１，３，４，５，６，１１，１３，１４，１５，１６，
１７，２０におけるスイッチングＦＥＴは、それぞれ、
ゲート幅１０μｍ当たりのゲート長Ｌｇを０．２μｍ、
閾値Ｖthを−３０ｍＶ、Ｋ−Ｖａｌｕｅを４．９７ｍｓ
／Ｖにしている。ＦＥＴ２，１２のゲート幅はそれぞれ
１２μｍ、ＦＥＴ１８，１９のゲート幅がそれぞれ６μ
ｍ、各インバータ１，３，１１，１３中の負荷用ＦＥＴ
のゲート幅が、それぞれ２４μｍ、インバータ１，３，
１１，１３のスイッチング用ＦＥＴのゲート幅がそれぞ
れ４８μｍである。インバータ４，１４の負荷用ＦＥＴ
のゲート幅はそれぞれ４．５μｍ、それらのスイッチン
グ用ＦＥＴのゲート幅は９μｍである。インバータ１７
の負荷用ＦＥＴのゲート幅は３μｍであり、該インバー
タ１７のスイッチング用ＦＥＴのゲート幅は６μｍであ
る。各インバータ５，６，１５，１６，２０における負
荷用ＦＥＴのゲート幅は、それぞれ６μｍであり、それ
らのインバータ５，６，１５，１６，２０のスイッチン
グ用ＦＥＴのゲート幅は１２μｍに、それぞれ設定され
ている。
レーション結果を示す図であり、横軸には時刻、及び縦
軸には電位レベルが示されている。図１及び図２のラッ
チ回路にGaAs MESFET を用いて構成し、その動作を過渡
解析シミュレーションしたところ、図５の結果が得られ
た。このシミュレーションに使用したデバイスのパラメ
ータのうち、代表的なものをここで示す。各インバータ
１，３，４，５，６，１１，１３，１４，１５，１６，
１７，２０中の負荷用ＦＥＴは、ゲート幅１０μｍ当た
りのゲート長Ｌｇを０．５μｍ、閾値Ｖthを−１２９０
ｍＶ、Ｋ−Ｖａｌｕｅを３．３８ｍｓ／Ｖ、及びドレイ
ン・ソース電流Ｉｄｓｓを２０５μＡ／μｍとしてい
る。各ＦＥＴ２，１２，１８，１９及び各インバータ
１，３，４，５，６，１１，１３，１４，１５，１６，
１７，２０におけるスイッチングＦＥＴは、それぞれ、
ゲート幅１０μｍ当たりのゲート長Ｌｇを０．２μｍ、
閾値Ｖthを−３０ｍＶ、Ｋ−Ｖａｌｕｅを４．９７ｍｓ
／Ｖにしている。ＦＥＴ２，１２のゲート幅はそれぞれ
１２μｍ、ＦＥＴ１８，１９のゲート幅がそれぞれ６μ
ｍ、各インバータ１，３，１１，１３中の負荷用ＦＥＴ
のゲート幅が、それぞれ２４μｍ、インバータ１，３，
１１，１３のスイッチング用ＦＥＴのゲート幅がそれぞ
れ４８μｍである。インバータ４，１４の負荷用ＦＥＴ
のゲート幅はそれぞれ４．５μｍ、それらのスイッチン
グ用ＦＥＴのゲート幅は９μｍである。インバータ１７
の負荷用ＦＥＴのゲート幅は３μｍであり、該インバー
タ１７のスイッチング用ＦＥＴのゲート幅は６μｍであ
る。各インバータ５，６，１５，１６，２０における負
荷用ＦＥＴのゲート幅は、それぞれ６μｍであり、それ
らのインバータ５，６，１５，１６，２０のスイッチン
グ用ＦＥＴのゲート幅は１２μｍに、それぞれ設定され
ている。
【００１３】図５における時刻Ｔの直前の時点では、各
データ入力端子Ｄの電位が“Ｈ”、各ノードＮ１，Ｎ２
の電位が“Ｌ”、クロック端子Ｃの電位が“Ｌ”の状態
になっている。時刻Ｔにクロック端子Ｃのレベルが
“Ｈ”に変化すると、ノードＮ１，のレベルが“Ｌ”に
変化しようとするが、ＦＥＴ２のゲートからの流れ込み
と、ノードＮ１からの流れ込みによってデータ入力端子
Ｄに電位が上昇し、ノードＮ１の電位がなかなか下がら
ない。図１の回路でもこの現象は起こっているが、図２
にのものに比べて少ない。即ち、ノードＮ２の電位がノ
ードＮ１に比べて速く“Ｌ”に下がっている。このた
め、従来の図２よりも、出力信号の波形及びパルス幅
が、改善されている。ここで、インバータ１７はインバ
ータ１３，１４に比べ、負荷駆動能力が小さくてよく、
ＦＥＴ１８，１９では電力消費がほとんど増えないの
で、消費電力の増加は僅かですむ。
データ入力端子Ｄの電位が“Ｈ”、各ノードＮ１，Ｎ２
の電位が“Ｌ”、クロック端子Ｃの電位が“Ｌ”の状態
になっている。時刻Ｔにクロック端子Ｃのレベルが
“Ｈ”に変化すると、ノードＮ１，のレベルが“Ｌ”に
変化しようとするが、ＦＥＴ２のゲートからの流れ込み
と、ノードＮ１からの流れ込みによってデータ入力端子
Ｄに電位が上昇し、ノードＮ１の電位がなかなか下がら
ない。図１の回路でもこの現象は起こっているが、図２
にのものに比べて少ない。即ち、ノードＮ２の電位がノ
ードＮ１に比べて速く“Ｌ”に下がっている。このた
め、従来の図２よりも、出力信号の波形及びパルス幅
が、改善されている。ここで、インバータ１７はインバ
ータ１３，１４に比べ、負荷駆動能力が小さくてよく、
ＦＥＴ１８，１９では電力消費がほとんど増えないの
で、消費電力の増加は僅かですむ。
【００１４】なお、本発明は上記実施形態に限定され
ず、種々の変形が可能である。例えば図１の回路では、
インバータ１５の出力信号を各インバータ１６，２０を
介してクロック端子ＣとＦＥＴ１９にそれぞれ与えるよ
うにしているが、これはＦＥＴ１２のゲート電極に入力
される信号の“Ｈ”の電位が高い方が、ノードＮ２の状
態を“Ｌ”から“Ｈ”に変化させる信号の伝達が速くな
るためであり、高速動作の必要のない場合には、ＦＥＴ
１９のゲート電極とクロック端子Ｃを接続し、同一信号
でＦＥＴ１２，１９をオン，オフするようにしてもよ
い。このようにすることで、インバータ２０を省くこと
ができる。また、上記実施形態ではＦＥＴ１２をGaAs M
ESFET として説明しているが、ショットキーゲートを有
する以外の他のスイッチング素子を用いた場合にも、本
発明は適用できる。なお、第１及び第２のスイッチング
素子として用いたGaAs MESFET は、他のデバイスで代用
することも可能である。このような場合でも、システム
全体の動作が速くなることが期待できる。
ず、種々の変形が可能である。例えば図１の回路では、
インバータ１５の出力信号を各インバータ１６，２０を
介してクロック端子ＣとＦＥＴ１９にそれぞれ与えるよ
うにしているが、これはＦＥＴ１２のゲート電極に入力
される信号の“Ｈ”の電位が高い方が、ノードＮ２の状
態を“Ｌ”から“Ｈ”に変化させる信号の伝達が速くな
るためであり、高速動作の必要のない場合には、ＦＥＴ
１９のゲート電極とクロック端子Ｃを接続し、同一信号
でＦＥＴ１２，１９をオン，オフするようにしてもよ
い。このようにすることで、インバータ２０を省くこと
ができる。また、上記実施形態ではＦＥＴ１２をGaAs M
ESFET として説明しているが、ショットキーゲートを有
する以外の他のスイッチング素子を用いた場合にも、本
発明は適用できる。なお、第１及び第２のスイッチング
素子として用いたGaAs MESFET は、他のデバイスで代用
することも可能である。このような場合でも、システム
全体の動作が速くなることが期待できる。
【００１５】
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、ショットキーゲート構造の制御電極
を有した第１のスイッチング素子がオン状態になったと
きに、入力データを取込んでラッチするラッチ回路に対
して、第３のインバータと第２及び第３のスイッチング
素子を設けているので、電源電位の低位側の電位と第１
のインバータの入力端子間に、電荷の放電路を開設する
ことができるようなる。そのため、従来技術で課題とな
っていた、例えば本来同じ幅でラッチ回路のデータ出力
端子から出力されるべき“Ｈ”のパルスの幅が“Ｌ”の
パルス幅よりも小さくなるという波形の乱れ等が、解決
できる。
２の発明によれば、ショットキーゲート構造の制御電極
を有した第１のスイッチング素子がオン状態になったと
きに、入力データを取込んでラッチするラッチ回路に対
して、第３のインバータと第２及び第３のスイッチング
素子を設けているので、電源電位の低位側の電位と第１
のインバータの入力端子間に、電荷の放電路を開設する
ことができるようなる。そのため、従来技術で課題とな
っていた、例えば本来同じ幅でラッチ回路のデータ出力
端子から出力されるべき“Ｈ”のパルスの幅が“Ｌ”の
パルス幅よりも小さくなるという波形の乱れ等が、解決
できる。
【図１】本発明の実施形態を示すラッチ回路の回路図で
ある。
ある。
【図２】従来のラッチ回路を示す回路図である。
【図３】図２の動作を示すタイムチャートである。
【図４】図１の動作を示すタイムチャートである。
【図５】図１の効果を説明する解析シミュレーション結
果を示す図である。
果を示す図である。
１０ ラッチ回路 １１，１５，１６，２０ インバータ １２ MESFET（第１ノスイッチン
グ素子） １３，１４，１７ 第１，第２，第３のインバ
ータ １８，１９ MESFET（第２，第３のイン
バータ） ＣＫ クロック信号（制御信号）
グ素子） １３，１４，１７ 第１，第２，第３のインバ
ータ １８，１９ MESFET（第２，第３のイン
バータ） ＣＫ クロック信号（制御信号）
Claims (2)
- 【請求項１】 ショットキーゲート構造の制御電極に与
えられた制御信号に基づきオン，オフし、オン状態のと
き入力データを取込む第１のスイッチング素子と、 前記第１のスイッチング素子で取込まれた前記入力デー
タの論理レベルを反転して出力する第１のインバータ
と、 前記入力データを供給する外部の入力回路の出力素子よ
りも高い出力インピーダンスを有し、前記第１のインバ
ータの出力するデータの論理レベルを反転してその第１
のインバータの入力端子に帰還する第２のインバータと
を備え、 前記入力データの論理レベルに対応した論理レベルのデ
ータをラッチするラッチ回路において、 前記入力データの論理レベルを反転する第３のインバー
タと、 前記第１のインバータの入力端子と前記第１及び第２の
インバータに与えられた電源電位のうちの低位側の電位
との間に直列に接続され、各制御電極に与えられた信号
に基づきそれぞれオン，オフする第２及び第３のスイッ
チング素子とを設け、 前記第２のスイッチング素子または第３のスイッチング
素子のうちのいずれか一方は、制御電極に入力された前
記第３のインバータの出力信号に基づきオン，オフする
構成とし、 他方の前記第２のスイッチング素子または第３のスイッ
チング素子は、制御電極に与えられた前記制御信号と同
相の信号に基づき前記第１のスイッチング素子に同期し
てオン，オフする構成としたことを特徴とするラッチ回
路。 - 【請求項２】 請求項１記載の第１のスイッチング素
子、第１のインバータ、第２のインバータ及び第３のイ
ンバータと、 前記第１のインバータの入力端子と前記第１及び第２の
インバータに与えられた電源電位のうちの低位側の電位
との間に直列に接続され、各制御電極に与えられた信号
に基づきそれぞれオン，オフする第２及び第３のスイッ
チング素子とを備え、 前記第２のスイッチング素子または第３のスイッチング
素子のうちのいずれか一方は、制御電極に入力された前
記第３のインバータの出力信号に基づきオン，オフする
構成とし、 他方の前記第２のスイッチング素子または第３のスイッ
チング素子は、制御電極に与えられた請求項１記載の制
御信号に基づき前記第１のスイッチング素子に同期して
オン，オフする構成としたことを特徴とするラッチ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29418595A JP3335819B2 (ja) | 1995-11-13 | 1995-11-13 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29418595A JP3335819B2 (ja) | 1995-11-13 | 1995-11-13 | ラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09139657A true JPH09139657A (ja) | 1997-05-27 |
| JP3335819B2 JP3335819B2 (ja) | 2002-10-21 |
Family
ID=17804421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29418595A Expired - Fee Related JP3335819B2 (ja) | 1995-11-13 | 1995-11-13 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3335819B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62130021A (ja) * | 1985-11-30 | 1987-06-12 | Agency Of Ind Science & Technol | ガリウム砒素半導体集積回路 |
| JPH0193829U (ja) * | 1987-12-11 | 1989-06-20 | ||
| JPH06164331A (ja) * | 1992-11-26 | 1994-06-10 | Matsushita Electric Ind Co Ltd | ラッチ回路 |
| JPH07147530A (ja) * | 1993-11-24 | 1995-06-06 | Mitsubishi Electric Corp | ラッチ回路及びマスタースレーブ型フリップフロップ回路 |
-
1995
- 1995-11-13 JP JP29418595A patent/JP3335819B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62130021A (ja) * | 1985-11-30 | 1987-06-12 | Agency Of Ind Science & Technol | ガリウム砒素半導体集積回路 |
| JPH0193829U (ja) * | 1987-12-11 | 1989-06-20 | ||
| JPH06164331A (ja) * | 1992-11-26 | 1994-06-10 | Matsushita Electric Ind Co Ltd | ラッチ回路 |
| JPH07147530A (ja) * | 1993-11-24 | 1995-06-06 | Mitsubishi Electric Corp | ラッチ回路及びマスタースレーブ型フリップフロップ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3335819B2 (ja) | 2002-10-21 |
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