JPH07336208A - 論理回路装置 - Google Patents
論理回路装置Info
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- JPH07336208A JPH07336208A JP7140594A JP14059495A JPH07336208A JP H07336208 A JPH07336208 A JP H07336208A JP 7140594 A JP7140594 A JP 7140594A JP 14059495 A JP14059495 A JP 14059495A JP H07336208 A JPH07336208 A JP H07336208A
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Links
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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Abstract
(57)【要約】
【目的】 複数のダイナミック論理段を単一のクロック
信号により共通に制御可能にしたダイナミック論理回路
を提供することにある。 【構成】 論理機能を実行する複数のトランジスタ論理
段（Ｉ１１，Ｉ２１；Ｉ１２，Ｉ２２）を含み、且つ各
論理段の入力側にスイッチとして設けられた転送トラン
ジスタというトランジスタ（Ｔ１１，Ｔ２１；Ｔ１２，
Ｔ２２）の制御電極に、クロック分配ラインという導電
線（３００、４００）によりそれぞれ供給される同期信
号により制御される回路を具える。前記トランジスタは
ショットキバリヤ電界効果トランジスタとし、且つ前記
クロック分配ラインにより搬送される同期信号（ＣＫ，
ＣＫ）は一つの転送トランジスタごとに一つのバッファ
段（Ｉ１３，Ｉ２３；Ｉ１４，Ｉ２４）を経て転送トラ
ンジスタ（Ｔ１１，Ｔ２１；Ｔ１２，Ｔ２２）の制御電
極に供給する。
信号により共通に制御可能にしたダイナミック論理回路
を提供することにある。 【構成】 論理機能を実行する複数のトランジスタ論理
段（Ｉ１１，Ｉ２１；Ｉ１２，Ｉ２２）を含み、且つ各
論理段の入力側にスイッチとして設けられた転送トラン
ジスタというトランジスタ（Ｔ１１，Ｔ２１；Ｔ１２，
Ｔ２２）の制御電極に、クロック分配ラインという導電
線（３００、４００）によりそれぞれ供給される同期信
号により制御される回路を具える。前記トランジスタは
ショットキバリヤ電界効果トランジスタとし、且つ前記
クロック分配ラインにより搬送される同期信号（ＣＫ，
ＣＫ）は一つの転送トランジスタごとに一つのバッファ
段（Ｉ１３，Ｉ２３；Ｉ１４，Ｉ２４）を経て転送トラ
ンジスタ（Ｔ１１，Ｔ２１；Ｔ１２，Ｔ２２）の制御電
極に供給する。
Description
【０００１】
【産業上の利用分野】本発明は、論理機能を実行する複
数のトランジスタ論理段を含み、且つ各論理段の入力側
にスイッチとして設けられた転送トランジスタというト
ランジスタの制御電極に、クロック分配ラインという導
電線によりそれぞれ供給される同期信号により制御され
る回路を具えた装置に関するものである。
数のトランジスタ論理段を含み、且つ各論理段の入力側
にスイッチとして設けられた転送トランジスタというト
ランジスタの制御電極に、クロック分配ラインという導
電線によりそれぞれ供給される同期信号により制御され
る回路を具えた装置に関するものである。
【０００２】本発明は、ショットキバリヤ電界効果トラ
ンジスタからなる論理関数を実行する同期制御論理段
（ダイナミック論理段という）を含む集積回路の製造に
適用される。
ンジスタからなる論理関数を実行する同期制御論理段
（ダイナミック論理段という）を含む集積回路の製造に
適用される。
【０００３】ダイナミック論理段を具えた回路とは、論
理レベルが安定でないために周期的に”リフレッシュ”
する必要がある論理段を意味する。この動作を実現する
ために、各ダイナミック論理段がクロック信号により制
御される。この目的のために、このクロック信号が各ダ
イナミック論理段の入力端子と直列にスイッチとして設
けられた、転送トランジスタという電界効果トランジス
タの制御電極に供給される。このクロック信号はクロッ
ク発生器という回路サブアセンブリにより発生され、こ
のクロック発生器が所要のクロック信号を出力段を経て
分配ラインに供給し、この分配ラインを経てクロック発
生器の一出力段当たりの可能な最大数のダイナミック論
理段、例えば２０個のこれらのダイナミック論理段の転
送トランジスタの制御電極に直接転送する。
理レベルが安定でないために周期的に”リフレッシュ”
する必要がある論理段を意味する。この動作を実現する
ために、各ダイナミック論理段がクロック信号により制
御される。この目的のために、このクロック信号が各ダ
イナミック論理段の入力端子と直列にスイッチとして設
けられた、転送トランジスタという電界効果トランジス
タの制御電極に供給される。このクロック信号はクロッ
ク発生器という回路サブアセンブリにより発生され、こ
のクロック発生器が所要のクロック信号を出力段を経て
分配ラインに供給し、この分配ラインを経てクロック発
生器の一出力段当たりの可能な最大数のダイナミック論
理段、例えば２０個のこれらのダイナミック論理段の転
送トランジスタの制御電極に直接転送する。
【０００４】
【従来の技術】特公平４−２６４８１３号公報から、直
列に設けられた２個のショットキバリヤ電界効果トラン
ジスタインバータ段Ｑ２，Ｑ４を具えるとともに両イン
バータを転送トランジスタというスイッチとして設けら
れた電界効果トランジスタＱ６により互いに分離してな
る回路が既知である。
列に設けられた２個のショットキバリヤ電界効果トラン
ジスタインバータ段Ｑ２，Ｑ４を具えるとともに両イン
バータを転送トランジスタというスイッチとして設けら
れた電界効果トランジスタＱ６により互いに分離してな
る回路が既知である。
【０００５】この既知の回路は、スイッチとして設けら
れるトランジスタＱ６をこの公報の図１に示されている
ようにＤ−ＦＥＴ型、即ちゲート−ソース信号のない場
合にノーマリオンであるデプリーション型トランジスタ
とする場合にこのトランジスタを制御する手段に生ずる
問題を解決している。この既知の回路では、２個の直列
段のインバータトランジスタＱ２，Ｑ４はゲート−ソー
ス信号のない場合にノーマリオフであるエンハンスメン
トモードショットキバリヤ型であり、ＤＣ電源電圧＋１
２Ｖにより負荷ＩＩ，Ｉ２を経てバイアスされている。
れるトランジスタＱ６をこの公報の図１に示されている
ようにＤ−ＦＥＴ型、即ちゲート−ソース信号のない場
合にノーマリオンであるデプリーション型トランジスタ
とする場合にこのトランジスタを制御する手段に生ずる
問題を解決している。この既知の回路では、２個の直列
段のインバータトランジスタＱ２，Ｑ４はゲート−ソー
ス信号のない場合にノーマリオフであるエンハンスメン
トモードショットキバリヤ型であり、ＤＣ電源電圧＋１
２Ｖにより負荷ＩＩ，Ｉ２を経てバイアスされている。
【０００６】問題は、インバータトランジスタＱ２，Ｑ
４のソースが直接アースに接続されている場合には、Ｄ
−ＦＥＴスイッチトランジスタＱ６をノーマリオン（Ｎ
−ＯＮ）状態からオフ（ＯＦＦ）状態に変化させるの
に、そのゲートに負電圧レベルを供給する必要がある点
にある。
４のソースが直接アースに接続されている場合には、Ｄ
−ＦＥＴスイッチトランジスタＱ６をノーマリオン（Ｎ
−ＯＮ）状態からオフ（ＯＦＦ）状態に変化させるの
に、そのゲートに負電圧レベルを供給する必要がある点
にある。
【０００７】このＤ−ＦＥＴスイッチトランジスタＱ６
のゲートに制御信号を供給するクロック発生器サブ回路
（Ｂ２）はこのような負電圧を容易に供給し得ない。こ
れは、当業者に既知のように、一般にクロック発生器の
レベルは常に少なくとも僅かに正である電圧レベルで物
理的に表される１と０の間にあるからである。この欠点
は、電圧レベルシフト素子Ｓ１，Ｓ２により２個のイン
バータトランジスタＱ２，Ｑ４のソースの電圧レベルを
上昇させることにより解消される。これらの素子はダイ
オード（前記公報の図２Ａ）、又はダイオードとして設
けたトランジスタ（図２Ｂ）又は抵抗（図２Ｃ）とする
ことができる。これらの素子はインバータトランジスタ
Ｑ２，Ｑ４のソースとアースとの間に設けられる。
のゲートに制御信号を供給するクロック発生器サブ回路
（Ｂ２）はこのような負電圧を容易に供給し得ない。こ
れは、当業者に既知のように、一般にクロック発生器の
レベルは常に少なくとも僅かに正である電圧レベルで物
理的に表される１と０の間にあるからである。この欠点
は、電圧レベルシフト素子Ｓ１，Ｓ２により２個のイン
バータトランジスタＱ２，Ｑ４のソースの電圧レベルを
上昇させることにより解消される。これらの素子はダイ
オード（前記公報の図２Ａ）、又はダイオードとして設
けたトランジスタ（図２Ｂ）又は抵抗（図２Ｃ）とする
ことができる。これらの素子はインバータトランジスタ
Ｑ２，Ｑ４のソースとアースとの間に設けられる。
【０００８】その結果として、Ｄ−ＦＥＴスイッチトラ
ンジスタＱ６（図１）は、サブ回路Ｂ２により＋０．１
Ｖ程度の制御電圧をそのゲートノードｂに供給すること
により得られるオフ状態において、１．１Ｖ〜０．６Ｖ
のゲート−ソース電圧を示す。更に、Ｄ−ＦＥＴスイッ
チトランジスタＱ６は、サブ回路Ｂ２により＋１Ｖ程度
の制御電圧をそのゲートノードｂに供給することにより
得られるオン状態において、−０．２Ｖ〜＋０．３Ｖの
ゲート−ソース電圧を示す。
ンジスタＱ６（図１）は、サブ回路Ｂ２により＋０．１
Ｖ程度の制御電圧をそのゲートノードｂに供給すること
により得られるオフ状態において、１．１Ｖ〜０．６Ｖ
のゲート−ソース電圧を示す。更に、Ｄ−ＦＥＴスイッ
チトランジスタＱ６は、サブ回路Ｂ２により＋１Ｖ程度
の制御電圧をそのゲートノードｂに供給することにより
得られるオン状態において、−０．２Ｖ〜＋０．３Ｖの
ゲート−ソース電圧を示す。
【０００９】従って、サブ回路Ｂ２がオン状態とオフ状
態の両状態を得るために正電圧を供給するにもかかわら
ず、Ｄ−ＦＥＴトランジスタＱ６によるトグル動作が得
られる。
態の両状態を得るために正電圧を供給するにもかかわら
ず、Ｄ−ＦＥＴトランジスタＱ６によるトグル動作が得
られる。
【００１０】本発明の目的は、ショットキバリヤ電界効
果トランジスタからなるダイナミック論理段を具えた回
路を製造する際に生ずる、上記とは全く異なる問題を処
理することにある。
果トランジスタからなるダイナミック論理段を具えた回
路を製造する際に生ずる、上記とは全く異なる問題を処
理することにある。
【００１１】最初に、当業者はダイナミック回路を製造
しようと努力している。これは、これらの回路はスタテ
ィック回路と比較して良好な転送速度と電力消費との比
を得ることができるためである。
しようと努力している。これは、これらの回路はスタテ
ィック回路と比較して良好な転送速度と電力消費との比
を得ることができるためである。
【００１２】実際上、一般にシリコンからなるユニポー
ラトランジスタである、ＭＯＳ型（金属−酸化物−半導
体）という種々のタイプの電界効果トランジスタを用い
て論理回路を製造することが当業者に既知である。これ
らのトランジスタは、ゲート金属が酸化層を介して半導
体材料上に設けられるので、高い又はかなり高いゲート
入力キャパシタンスを示す。従って、ゲートとソース間
に形成されるトランジスタに固有のダイオードは決して
導通しない。酸化層が破壊されるゲート−ソース電圧で
あるブレークダウン電圧が存在するのみである。
ラトランジスタである、ＭＯＳ型（金属−酸化物−半導
体）という種々のタイプの電界効果トランジスタを用い
て論理回路を製造することが当業者に既知である。これ
らのトランジスタは、ゲート金属が酸化層を介して半導
体材料上に設けられるので、高い又はかなり高いゲート
入力キャパシタンスを示す。従って、ゲートとソース間
に形成されるトランジスタに固有のダイオードは決して
導通しない。酸化層が破壊されるゲート−ソース電圧で
あるブレークダウン電圧が存在するのみである。
【００１３】従って、ＭＯＳトランジスタからなるダイ
ナミック回路は本発明が処理しようとする問題を決して
示さない。しかし、回路設計者はスイッチング速度及び
電力消費の理由のためにこれらのＭＯＳトランジスタの
使用を避けようと努力している。
ナミック回路は本発明が処理しようとする問題を決して
示さない。しかし、回路設計者はスイッチング速度及び
電力消費の理由のためにこれらのＭＯＳトランジスタの
使用を避けようと努力している。
【００１４】この場合には、当業者はＭＥＳＦＥＴ（金
属−半導体電界効果トランジスタ）又はＪ−ＦＥＴ（接
合電界効果トランジスタ）のようなショットキバリア電
界効果トランジスタ又は接合電界効果トランジスタから
なる論理段を有するダイナミック回路を製造することを
試みるであろう。これらのユニポーラトランジスタはゲ
ート金属と半導体材料の活性層との間に酸化層を具え
ず、且つこれらのトランジスタは一般にＩＩＩ−Ｖ族化
合物の半導体材料で形成される。これらのトランジスタ
は、対称構造であるためゲート−ソースダイオード及び
ゲート−ドレインダイオードの２つのダイオードを有す
るとともに、ＭＯＳトランジスタの場合のように高い入
力キャパシタンスを有しないという特徴を有する。慣例
のインバータ段（ソースが接地され、ドレインが負荷を
経てバイアス電圧に接続され、ゲートに入力が供給さ
れ、ドレインから出力が取り出される）に対する、ゲー
ト−ソース電圧ＶGSの関数のゲート−ソース電流ＩGSを
表す曲線は０から出発する指数曲線であり、１ボルトよ
り低い値の電圧ＶGSに対応する垂直漸近線（軸ＩGSに平
行）を有する。このことは、ゲート−ソース電圧ＶGSが
０．６〜０．８Ｖ程度の所定値より大きくなると同時
に、ゲート−ソース電流ＩGSが発生し、その結果ゲート
−ソースダイオードが導通することを意味する。また、
このトランジスタは、ゲート−ソース電圧ＶGSが漸近線
の値、即ち０．９〜１Ｖを決して越えないため、電圧リ
ミッタのように動作する。
属−半導体電界効果トランジスタ）又はＪ−ＦＥＴ（接
合電界効果トランジスタ）のようなショットキバリア電
界効果トランジスタ又は接合電界効果トランジスタから
なる論理段を有するダイナミック回路を製造することを
試みるであろう。これらのユニポーラトランジスタはゲ
ート金属と半導体材料の活性層との間に酸化層を具え
ず、且つこれらのトランジスタは一般にＩＩＩ−Ｖ族化
合物の半導体材料で形成される。これらのトランジスタ
は、対称構造であるためゲート−ソースダイオード及び
ゲート−ドレインダイオードの２つのダイオードを有す
るとともに、ＭＯＳトランジスタの場合のように高い入
力キャパシタンスを有しないという特徴を有する。慣例
のインバータ段（ソースが接地され、ドレインが負荷を
経てバイアス電圧に接続され、ゲートに入力が供給さ
れ、ドレインから出力が取り出される）に対する、ゲー
ト−ソース電圧ＶGSの関数のゲート−ソース電流ＩGSを
表す曲線は０から出発する指数曲線であり、１ボルトよ
り低い値の電圧ＶGSに対応する垂直漸近線（軸ＩGSに平
行）を有する。このことは、ゲート−ソース電圧ＶGSが
０．６〜０．８Ｖ程度の所定値より大きくなると同時
に、ゲート−ソース電流ＩGSが発生し、その結果ゲート
−ソースダイオードが導通することを意味する。また、
このトランジスタは、ゲート−ソース電圧ＶGSが漸近線
の値、即ち０．９〜１Ｖを決して越えないため、電圧リ
ミッタのように動作する。
【００１５】この電圧制限効果は、当業者が、同期すべ
きダイナミック論理段の各々の入力側に設けられた各転
送トランジスタへクロック信号を供給することにより種
々の論理段を同期させる問題を解決する際に問題にな
る。その理由は、論理段の入力端子に存在する論理状態
０又は１に応じて、クロック信号による転送トランジス
タの切り換え指令が完全に無効になりうるためである。
きダイナミック論理段の各々の入力側に設けられた各転
送トランジスタへクロック信号を供給することにより種
々の論理段を同期させる問題を解決する際に問題にな
る。その理由は、論理段の入力端子に存在する論理状態
０又は１に応じて、クロック信号による転送トランジス
タの切り換え指令が完全に無効になりうるためである。
【００１６】
【発明が解決しようとする課題】本発明の目的は、上述
したダイナミック論理回路に適用され、単一の同期又は
クロック信号による複数の転送トランジスタの制御が常
に有効になるようにしたクロック信号供給手段を提供す
ることにある。
したダイナミック論理回路に適用され、単一の同期又は
クロック信号による複数の転送トランジスタの制御が常
に有効になるようにしたクロック信号供給手段を提供す
ることにある。
【００１７】
【課題を解決するための手段】本発明は、この問題を解
決するために、頭書に記載した回路において、前記トラ
ンジスタがショットキバリヤ電界効果トランジスタであ
り、且つ前記クロック分配ラインにより搬送される同期
信号が一つの転送トランジスタにつき一つのバッファ段
を経て転送トランジスタの制御電極に供給されることを
特徴とする。
決するために、頭書に記載した回路において、前記トラ
ンジスタがショットキバリヤ電界効果トランジスタであ
り、且つ前記クロック分配ラインにより搬送される同期
信号が一つの転送トランジスタにつき一つのバッファ段
を経て転送トランジスタの制御電極に供給されることを
特徴とする。
【００１８】本発明の要旨は特に無線周波数変換器用の
分周器のようなダイナミック論理回路の基本素子である
フリップフロップの製造に有利である。
分周器のようなダイナミック論理回路の基本素子である
フリップフロップの製造に有利である。
【００１９】
【実施例】図面を参照して本発明の実施例を説明する。
本発明を、直列に設けられたダイナミック型として既知
の２つのマスタ−スレーブフリップフロップからなる１
／４分周回路を含む装置に適用する場合について以下に
説明するが、本発明はこれに限定されるものではない。
尚、以下の説明において、同期又はクロック信号の反転
信号は電子出願の都合上同期又はクロック信号の符号の
上のバー記号の代わりにアンダーラインで示す。
本発明を、直列に設けられたダイナミック型として既知
の２つのマスタ−スレーブフリップフロップからなる１
／４分周回路を含む装置に適用する場合について以下に
説明するが、本発明はこれに限定されるものではない。
尚、以下の説明において、同期又はクロック信号の反転
信号は電子出願の都合上同期又はクロック信号の符号の
上のバー記号の代わりにアンダーラインで示す。
【００２０】この分周回路はダイナミック型のものを選
択する。その理由は、回路の電力消費がスタティック分
周回路の場合のほぼ半分になるからである。図１Ａにつ
き説明すると、ダイナミック型のマスタ−スレーブフリ
ップフロップは、 第１マスタセル（ラッチ）Ｍ１ 第２スレーブセル（ラッチ）ＳＬ１ 及びこれらの２つのセルを、マスタ段Ｍ１の出力端子５
２がスレーブ段ＳＬ１の入力端子を構成するように直列
に配置する。
択する。その理由は、回路の電力消費がスタティック分
周回路の場合のほぼ半分になるからである。図１Ａにつ
き説明すると、ダイナミック型のマスタ−スレーブフリ
ップフロップは、 第１マスタセル（ラッチ）Ｍ１ 第２スレーブセル（ラッチ）ＳＬ１ 及びこれらの２つのセルを、マスタ段Ｍ１の出力端子５
２がスレーブ段ＳＬ１の入力端子を構成するように直列
に配置する。
【００２１】本発明による一つの有利な実施例では、マ
スタ及びスレーブセルＭ１及びＳＬ１の各々は、転送ト
ランジスタ（転送ゲート又はスイッチトランジスタとも
いう）として使用されるトランジスタ（マスタＭ１内の
Ｔ１１及びスレーブＳＬ１内のＴ１２）を具える。この
転送トランジスタはスイッチとして設けられたショット
キバリヤ電界効果トランジスタ（ＭＥＳＦＥＴ）又は接
合電界効果トランジスタ（Ｊ−ＦＥＴ）で構成し、その
ソースをマスタの場合には入力ノード５０に、スレーブ
の場合には入力ノード５２に接続し、そのドレインをマ
スタの場合にはノード５１に、スレーブの場合にはノー
ド５３に接続し、そのゲート又は制御電極をマスタの場
合にはノード３０１に、スレーブの場合にはノード４０
１に接続する。スイッチトランジスタＴ１１及びＴ１２
の制御電極がクロック信号という交番制御信号Ｈ（マス
タに対し）及びその反転信号Ｈ（スレーブに対し）をそ
れぞれ受信するようにする。このマスタ−スレーブフリ
ップフロップは分周器の一つの分周素子であり、クロッ
ク信号の周波数が分周すべき周波数である。
スタ及びスレーブセルＭ１及びＳＬ１の各々は、転送ト
ランジスタ（転送ゲート又はスイッチトランジスタとも
いう）として使用されるトランジスタ（マスタＭ１内の
Ｔ１１及びスレーブＳＬ１内のＴ１２）を具える。この
転送トランジスタはスイッチとして設けられたショット
キバリヤ電界効果トランジスタ（ＭＥＳＦＥＴ）又は接
合電界効果トランジスタ（Ｊ−ＦＥＴ）で構成し、その
ソースをマスタの場合には入力ノード５０に、スレーブ
の場合には入力ノード５２に接続し、そのドレインをマ
スタの場合にはノード５１に、スレーブの場合にはノー
ド５３に接続し、そのゲート又は制御電極をマスタの場
合にはノード３０１に、スレーブの場合にはノード４０
１に接続する。スイッチトランジスタＴ１１及びＴ１２
の制御電極がクロック信号という交番制御信号Ｈ（マス
タに対し）及びその反転信号Ｈ（スレーブに対し）をそ
れぞれ受信するようにする。このマスタ−スレーブフリ
ップフロップは分周器の一つの分周素子であり、クロッ
ク信号の周波数が分周すべき周波数である。
【００２２】前記マスタ及びスレーブセルＭ１及びＳＬ
１の各々は更にインバータ（マスタＭ１内のＩ１１及び
スレーブＳＬ１内のＩ１２）を具える。このインバータ
はＤＣＬＦ（直接結合ＦＥＴ論理）というタイプのもの
とするのが好ましく、本例では、このインバータは、図
１Ｂに示すように、ショットキバリヤ電界効果トランジ
スタ又は接合電界効果トランジスタ（ＭＥＳＦＥＴ又は
Ｊ−ＦＥＴ）Ｗ１１（マスタの場合）及びＷ１２（スレ
ーブの場合）で構成し、マスタＭ１及びスレーブＳＬ１
ではトランジスタＷ１１及びＷ１２のドレイン５２及び
５４をそれぞれ負荷Ｒ１１及びＲ１２を経てＤＣ電源電
圧ＶDDに接続し、ソースを、例えば直接アース１００に
接続し、ゲート又は制御電極を対応するセルのスイッチ
トランジスタのドレインに直接接続し、即ちマスタＭ１
ではインバータトランジスタＷ１１のゲートをノード５
１においてスイッチトランジスタＴ１１のドレインに接
続し、スレーブＳＬ１ではインバータトランジスタＷ１
２のゲートをノード５３においてスイッチトランジスタ
Ｔ１２のドレインに接続する。インバータトランジスタ
Ｗ１及びＷ１２の負荷Ｒ１１及びＲ１２は抵抗にするこ
とができ、また能動負荷にすることもできる。
１の各々は更にインバータ（マスタＭ１内のＩ１１及び
スレーブＳＬ１内のＩ１２）を具える。このインバータ
はＤＣＬＦ（直接結合ＦＥＴ論理）というタイプのもの
とするのが好ましく、本例では、このインバータは、図
１Ｂに示すように、ショットキバリヤ電界効果トランジ
スタ又は接合電界効果トランジスタ（ＭＥＳＦＥＴ又は
Ｊ−ＦＥＴ）Ｗ１１（マスタの場合）及びＷ１２（スレ
ーブの場合）で構成し、マスタＭ１及びスレーブＳＬ１
ではトランジスタＷ１１及びＷ１２のドレイン５２及び
５４をそれぞれ負荷Ｒ１１及びＲ１２を経てＤＣ電源電
圧ＶDDに接続し、ソースを、例えば直接アース１００に
接続し、ゲート又は制御電極を対応するセルのスイッチ
トランジスタのドレインに直接接続し、即ちマスタＭ１
ではインバータトランジスタＷ１１のゲートをノード５
１においてスイッチトランジスタＴ１１のドレインに接
続し、スレーブＳＬ１ではインバータトランジスタＷ１
２のゲートをノード５３においてスイッチトランジスタ
Ｔ１２のドレインに接続する。インバータトランジスタ
Ｗ１及びＷ１２の負荷Ｒ１１及びＲ１２は抵抗にするこ
とができ、また能動負荷にすることもできる。
【００２３】矩形波クロック信号を例示する図２につき
説明すると、このクロック信号Ｈは瞬時ｔ0 からｔ1 ま
で高論理状態、即ち論理状態１を示し、瞬時ｔ1 からｔ
2 まで低論理状態、即ち論理状態０を示す。
説明すると、このクロック信号Ｈは瞬時ｔ0 からｔ1 ま
で高論理状態、即ち論理状態１を示し、瞬時ｔ1 からｔ
2 まで低論理状態、即ち論理状態０を示す。
【００２４】マスタのスイッチトランジスタＴ１１を制
御するクロック信号Ｈが高状態である期間中、スレーブ
のスイッチトランジスタＴ１２を制御する反転クロック
信号Ｈは低状態（０）にあり、逆の場合も同様である。
御するクロック信号Ｈが高状態である期間中、スレーブ
のスイッチトランジスタＴ１２を制御する反転クロック
信号Ｈは低状態（０）にあり、逆の場合も同様である。
【００２５】図１Ａ及び１Ｂに示す２つのマスタ−スレ
ーブセルのみの使用により１／２分周回路を形成するこ
とができる。この目的のために、データ要素Ｄ１をマス
タの入力端子を構成するノード５０、即ちスイッチトラ
ンジスタＴ１１のソースに供給する。クロック信号Ｈが
高状態（１）に変化すると同時に、スイッチトランジス
タＴ１１が導通し、データ要素をノード５１、即ちイン
バータトランジスタＷ１１のゲートに転送する（図１
Ｂ）。
ーブセルのみの使用により１／２分周回路を形成するこ
とができる。この目的のために、データ要素Ｄ１をマス
タの入力端子を構成するノード５０、即ちスイッチトラ
ンジスタＴ１１のソースに供給する。クロック信号Ｈが
高状態（１）に変化すると同時に、スイッチトランジス
タＴ１１が導通し、データ要素をノード５１、即ちイン
バータトランジスタＷ１１のゲートに転送する（図１
Ｂ）。
【００２６】入力データ要素Ｄ１が論理状態１である場
合には、トランジスタＷ１１が導通し、そのドレイン、
即ちノード５２に状態０を発生する。他方、入力データ
要素Ｄ１が論理状態０である場合には、トランジスタＷ
１１がオフのままになり、そのドレイン５２の論理状態
は１状態即ち高状態になる。
合には、トランジスタＷ１１が導通し、そのドレイン、
即ちノード５２に状態０を発生する。他方、入力データ
要素Ｄ１が論理状態０である場合には、トランジスタＷ
１１がオフのままになり、そのドレイン５２の論理状態
は１状態即ち高状態になる。
【００２７】クロック信号Ｈの周波数は、クロック信号
Ｈが高状態にあるｔ0 〜ｔ1 の時間スペースにおいてノ
ード５０からノード５２へのデータ要素Ｄ１の転送を生
じ、即ちマスタの転送トランジスタＴ１１がオンし、ス
レーブのスイッチトランジスタＴ１２がオフする。
Ｈが高状態にあるｔ0 〜ｔ1 の時間スペースにおいてノ
ード５０からノード５２へのデータ要素Ｄ１の転送を生
じ、即ちマスタの転送トランジスタＴ１１がオンし、ス
レーブのスイッチトランジスタＴ１２がオフする。
【００２８】次に、クロック信号Ｈの周波数は、瞬時ｔ
1 からｔ2 までこのクロック信号が低状態０にあり、マ
スタのスイッチトランジスタＴ１１がオフするととも
に、スレーブのスイッチトランジスタＴ１２がオンす
る。
1 からｔ2 までこのクロック信号が低状態０にあり、マ
スタのスイッチトランジスタＴ１１がオフするととも
に、スレーブのスイッチトランジスタＴ１２がオンす
る。
【００２９】この場合には、ノード５２に到達した反転
データ要素Ｄ１（出力Ｑ１という）がスレーブのインバ
ータトランジスタＷ１２のゲート、即ちノード５３に転
送され、このときインバータトランジスタＷ１２がその
ドレイン５４に再反転されたデータ要素（出力Ｑ１とい
う）を発生する。
データ要素Ｄ１（出力Ｑ１という）がスレーブのインバ
ータトランジスタＷ１２のゲート、即ちノード５３に転
送され、このときインバータトランジスタＷ１２がその
ドレイン５４に再反転されたデータ要素（出力Ｑ１とい
う）を発生する。
【００３０】マスタＭ１の入力ノード５０にあるデータ
要素Ｄ１をスレーブＳＬ１の出力ノード５４に到達させ
るには持続時間ｔ0 〜ｔ2 の完全な１クロック周期を必
要とすることに注意されたい。
要素Ｄ１をスレーブＳＬ１の出力ノード５４に到達させ
るには持続時間ｔ0 〜ｔ2 の完全な１クロック周期を必
要とすることに注意されたい。
【００３１】データ要素Ｄ１，Ｑ１，Ｑ１に対応する論
理レベル１又は０は実際には電圧レベルで物理的に表さ
れる。インバータトランジスタＷ１１を示す図１Ｃ及び
図１Ｅを参照して、種々の論理状態に対応する電圧レベ
ルを示す。
理レベル１又は０は実際には電圧レベルで物理的に表さ
れる。インバータトランジスタＷ１１を示す図１Ｃ及び
図１Ｅを参照して、種々の論理状態に対応する電圧レベ
ルを示す。
【００３２】図１Ｃに示す第１の仮定の状態では、ノー
ド５１、即ちインバータトランジスタＷ１１のゲートに
供給されるデータ要素Ｄ１は低状態０である。上述した
ように、この場合にはインバータトランジスタＷ１１は
オフであり、そのチャネルに電流を流さない。このトラ
ンジスタのドレインＤの電圧は、負荷Ｒ１１の僅かな電
位降下を考慮すると、ライン２００に供給されるＤＣ電
源電圧ＶDD＝２Ｖに近い値になる。例えば、負荷が抵抗
である場合には、ノード５２のドレインＤの電位はＶDS
≒２Ｖになり、論理状態１に対応する。
ド５１、即ちインバータトランジスタＷ１１のゲートに
供給されるデータ要素Ｄ１は低状態０である。上述した
ように、この場合にはインバータトランジスタＷ１１は
オフであり、そのチャネルに電流を流さない。このトラ
ンジスタのドレインＤの電圧は、負荷Ｒ１１の僅かな電
位降下を考慮すると、ライン２００に供給されるＤＣ電
源電圧ＶDD＝２Ｖに近い値になる。例えば、負荷が抵抗
である場合には、ノード５２のドレインＤの電位はＶDS
≒２Ｖになり、論理状態１に対応する。
【００３３】この論理状態１は、スイッチトランジスタ
Ｔ１２がターンオンすると同時に、ノード５３、即ちス
レーブのインバータトランジスタＷ１２のゲートに転送
されなければならず、この点を図１Ｄを参照して以下に
考慮する。
Ｔ１２がターンオンすると同時に、ノード５３、即ちス
レーブのインバータトランジスタＷ１２のゲートに転送
されなければならず、この点を図１Ｄを参照して以下に
考慮する。
【００３４】その前に、ＭＥＳＦＥＴ型の電界効果トラ
ンジスタは、図３Ａに示すように、本質的には、例えば
ＩＩＩ−Ｖ族化合物からなる半導体材料の半導体基板
１、活性層２、対称配置の２つのオーム接点３、４と、
活性層２と直接接触するショットキ型ゲート接点とから
なることを思い出して頂きたい。ゲート−ソース信号が
ない場合には、通常は何の電流も活性層からなるチャネ
ルを流れない。この電界効果トランジスタはオフであ
る。ゲート−ソース信号を供給すると、このトランジス
タはターンオンし、ソース及びドレイン間に電流が流
れ、空乏領域６の厚さがゲートに供給される信号に応じ
て変化する。このトランジスタは、一方がゲート−ソー
ス間に配置され、他方がゲート−ドレイン間に配置され
た２つのショットキダイオードに等価である。
ンジスタは、図３Ａに示すように、本質的には、例えば
ＩＩＩ−Ｖ族化合物からなる半導体材料の半導体基板
１、活性層２、対称配置の２つのオーム接点３、４と、
活性層２と直接接触するショットキ型ゲート接点とから
なることを思い出して頂きたい。ゲート−ソース信号が
ない場合には、通常は何の電流も活性層からなるチャネ
ルを流れない。この電界効果トランジスタはオフであ
る。ゲート−ソース信号を供給すると、このトランジス
タはターンオンし、ソース及びドレイン間に電流が流
れ、空乏領域６の厚さがゲートに供給される信号に応じ
て変化する。このトランジスタは、一方がゲート−ソー
ス間に配置され、他方がゲート−ドレイン間に配置され
た２つのショットキダイオードに等価である。
【００３５】本発明で使用する（ゲート−ソース信号の
ない場合にノーマリオフであり、且つ図１Ｃ及び図１Ｅ
に示すような基本インバータに使用される）図３Ａに示
すようなＭＥＳＦＥＴトランジスタ又はエンハンスメン
トモード型のＪ−ＦＥＴトランジスタのゲート−ソース
電流ＶGSを表す図３Ｂを参照すれば、図１Ｄにおいてト
ランジスタＴ１２が導通すると同時に、そのゲート−ソ
ース電圧が上昇するとき、そのゲート−ソース電流ＩGS
が指数状に増大する点に注意されたい。その結果、ゲー
ト−ソース電圧ＶGSが漸近値に近づこうとし、通常０．
７Ｖ程度の値を越えることができなくなる。
ない場合にノーマリオフであり、且つ図１Ｃ及び図１Ｅ
に示すような基本インバータに使用される）図３Ａに示
すようなＭＥＳＦＥＴトランジスタ又はエンハンスメン
トモード型のＪ−ＦＥＴトランジスタのゲート−ソース
電流ＶGSを表す図３Ｂを参照すれば、図１Ｄにおいてト
ランジスタＴ１２が導通すると同時に、そのゲート−ソ
ース電圧が上昇するとき、そのゲート−ソース電流ＩGS
が指数状に増大する点に注意されたい。その結果、ゲー
ト−ソース電圧ＶGSが漸近値に近づこうとし、通常０．
７Ｖ程度の値を越えることができなくなる。
【００３６】従って、第１インバータトランジスタＷ１
１のソース及びドレイン間の約２Ｖに対応していた論理
状態１が、図１Ｄに示すようにこれらのインバータトラ
ンジスタＷ１１，Ｗ１２間に配置されたスイッチトラン
ジスタＴ１２が導通すると同時に最終インバータトラン
ジスタＷ１２の最大ゲート−ソース電圧ＶGS≒０．７Ｖ
の値に自動的に制限される。
１のソース及びドレイン間の約２Ｖに対応していた論理
状態１が、図１Ｄに示すようにこれらのインバータトラ
ンジスタＷ１１，Ｗ１２間に配置されたスイッチトラン
ジスタＴ１２が導通すると同時に最終インバータトラン
ジスタＷ１２の最大ゲート−ソース電圧ＶGS≒０．７Ｖ
の値に自動的に制限される。
【００３７】図１Ｅに示す第２の仮定の状態では、ノー
ド５１のインバータトランジスタＷ１１のゲートに供給
されるデータ要素Ｄ１が高状態１にある。上述したよう
に、この状態ではこのトランジスタは導通し、そのトグ
ル電圧は０．３５Ｖ程度である。この場合にはアース１
００と電源電圧ＶDDの供給ノード２００との間のこのト
ランジスタのチャネル及び負荷Ｒ１１に電流が流れるこ
とによりこのインバータトランジスタＷ１１のドレイン
Ｄ、即ちノード５２に論理状態０が発生する。負荷Ｒ１
１がその両端間に電位降下を生ずる抵抗である場合に
は、ドレイン−ソース電圧ＶDSがアース電位に近い値、
即ちＶDS≒０．２Ｖ程度になる。
ド５１のインバータトランジスタＷ１１のゲートに供給
されるデータ要素Ｄ１が高状態１にある。上述したよう
に、この状態ではこのトランジスタは導通し、そのトグ
ル電圧は０．３５Ｖ程度である。この場合にはアース１
００と電源電圧ＶDDの供給ノード２００との間のこのト
ランジスタのチャネル及び負荷Ｒ１１に電流が流れるこ
とによりこのインバータトランジスタＷ１１のドレイン
Ｄ、即ちノード５２に論理状態０が発生する。負荷Ｒ１
１がその両端間に電位降下を生ずる抵抗である場合に
は、ドレイン−ソース電圧ＶDSがアース電位に近い値、
即ちＶDS≒０．２Ｖ程度になる。
【００３８】従って、図１Ａ及び図１Ｂに示す回路で
は、論理状態１及び０は、アースに対し、下記の電圧レ
ベルに対応する。 状態１：電圧レベル≒０．７Ｖ 状態０：電圧レベル≒０．２Ｖ
は、論理状態１及び０は、アースに対し、下記の電圧レ
ベルに対応する。 状態１：電圧レベル≒０．７Ｖ 状態０：電圧レベル≒０．２Ｖ
【００３９】当業者であれば、スレーブＳＬ１の出力端
子をノード５４からノード５０のマスタの入力端子へ、
例えばループバック段というインバータ段（図示せず）
によりループバックすることにより、クロック周波数を
１／２に分周する回路を容易に得ることができる。
子をノード５４からノード５０のマスタの入力端子へ、
例えばループバック段というインバータ段（図示せず）
によりループバックすることにより、クロック周波数を
１／２に分周する回路を容易に得ることができる。
【００４０】本発明の目的は、このような分周回路に限
定されるものでなく、あらゆる種類の分周回路、例えば
現在のオーディオ又はビデオ受信機装置の製造に必要と
されるような１／４、１／６、１／８のみならず１／
５、１／７等の分周器を製造することにある。
定されるものでなく、あらゆる種類の分周回路、例えば
現在のオーディオ又はビデオ受信機装置の製造に必要と
されるような１／４、１／６、１／８のみならず１／
５、１／７等の分周器を製造することにある。
【００４１】周波数分周レベルが２より大きい場合に
は、上述の第１マスタ−スレーブフリップフロップと直
列に少なくとも一つの第２マスタ−スレーブフリップフ
ロップを設ける必要がある。ＭＥＳＦＥＴ又はＪ−ＦＥ
Ｔ電界効果トランジスタを用いてＤＣＦＬ技術で製造さ
れた２個以上のダイナミック型マスタ−スレーブフリッ
プフロップを直列に設けるこの処理は、当業者が上述し
た単一のマスタ−スレーブフリップフロップ回路をただ
単に反復させることにより実行しうる単なるルーチン処
理ではない。
は、上述の第１マスタ−スレーブフリップフロップと直
列に少なくとも一つの第２マスタ−スレーブフリップフ
ロップを設ける必要がある。ＭＥＳＦＥＴ又はＪ−ＦＥ
Ｔ電界効果トランジスタを用いてＤＣＦＬ技術で製造さ
れた２個以上のダイナミック型マスタ−スレーブフリッ
プフロップを直列に設けるこの処理は、当業者が上述し
た単一のマスタ−スレーブフリップフロップ回路をただ
単に反復させることにより実行しうる単なるルーチン処
理ではない。
【００４２】２個以上のマスタ−スレーブフリップフロ
ップをただ単に直列に設けるこの処理は、以下に示すよ
うに出力信号が誤ったものとなるので、有効でないとい
う問題に直面する。
ップをただ単に直列に設けるこの処理は、以下に示すよ
うに出力信号が誤ったものとなるので、有効でないとい
う問題に直面する。
【００４３】図５Ａには単に直列に配置された図１Ａの
２個のマスタ−スレーブフリップフロップを示す。第２
マスタ−スレーブフリップフロップはスイッチトランジ
スタＴ２１，Ｔ２２及びインバータ段Ｉ２１，Ｉ２２を
具える。図５Ｂに示すように、これらのインバータ段Ｉ
２１，Ｉ２２は、負荷Ｒ２１．Ｒ２２が負荷され且つソ
ースが接地されたインバータトランジスタＷ２１，Ｗ２
２からなる。
２個のマスタ−スレーブフリップフロップを示す。第２
マスタ−スレーブフリップフロップはスイッチトランジ
スタＴ２１，Ｔ２２及びインバータ段Ｉ２１，Ｉ２２を
具える。図５Ｂに示すように、これらのインバータ段Ｉ
２１，Ｉ２２は、負荷Ｒ２１．Ｒ２２が負荷され且つソ
ースが接地されたインバータトランジスタＷ２１，Ｗ２
２からなる。
【００４４】スイッチトランジスタＴ１１，Ｔ２１のゲ
ート３０１及び３０２をクロック信号Ｈの分配ライン３
００に直接接続して、マスタセルＭ１及びＭ２の動作の
同期をとるとともに、スイッチトランジスタＴ１２，Ｔ
２２のゲート４０１及び４０２を反転クロック信号Ｈの
分配ライン３００に直接接続して、スレーブセルＳＬ１
及びＳＬ２の動作の同期をとる。
ート３０１及び３０２をクロック信号Ｈの分配ライン３
００に直接接続して、マスタセルＭ１及びＭ２の動作の
同期をとるとともに、スイッチトランジスタＴ１２，Ｔ
２２のゲート４０１及び４０２を反転クロック信号Ｈの
分配ライン３００に直接接続して、スレーブセルＳＬ１
及びＳＬ２の動作の同期をとる。
【００４５】これらの条件の下では、図５Ａ及び図５Ｂ
の回路の予想される動作は、図２に示すように高状態に
続いて低状態になるクロック信号Ｈの完全な１周期中
に、即ち（ｔ0 、ｔ1 ）＋（ｔ1 、ｔ2 ）中に、データ
要素Ｄ１が第１フリップフロップの入力端子５０から第
２フリップフロップの入力端子である第１フリップフロ
ップの出力端子５４まで、２回反転されて伝搬し、デー
タ要素Ｄ２が第２フリップフロップの入力端子５４から
この第２フリップフロップの出力端子６４まで伝搬し、
これらのデータ要素の伝搬は、２つのマスタセルＭ１及
びＭ２が同一のクロック信号Ｈにより同期され、且つ２
つのスレーブセルＳＬ１及びＳＬ２が同一のクロック信
号Ｈにより同期されるために同時に行われる。しかし、
実際には以下に述べるようにこのように動作しない問題
がある。
の回路の予想される動作は、図２に示すように高状態に
続いて低状態になるクロック信号Ｈの完全な１周期中
に、即ち（ｔ0 、ｔ1 ）＋（ｔ1 、ｔ2 ）中に、データ
要素Ｄ１が第１フリップフロップの入力端子５０から第
２フリップフロップの入力端子である第１フリップフロ
ップの出力端子５４まで、２回反転されて伝搬し、デー
タ要素Ｄ２が第２フリップフロップの入力端子５４から
この第２フリップフロップの出力端子６４まで伝搬し、
これらのデータ要素の伝搬は、２つのマスタセルＭ１及
びＭ２が同一のクロック信号Ｈにより同期され、且つ２
つのスレーブセルＳＬ１及びＳＬ２が同一のクロック信
号Ｈにより同期されるために同時に行われる。しかし、
実際には以下に述べるようにこのように動作しない問題
がある。
【００４６】図４Ａに示す第１の仮定の状態では、瞬時
ｔ0 において第１マスタセルＭ１のノード５０における
入力端子に供給されるデータ要素Ｄ１が高状態１にある
ものとする。この第１の仮定の状態では、この開始瞬時
ｔ0 に第２マスタセルＭ２の入力ノード５４現れるデー
タ要素Ｄ２は低状態０にある、即ちノード５４とアース
１００との間の電位差は ＶD2≒０．２Ｖ であるものとする。
ｔ0 において第１マスタセルＭ１のノード５０における
入力端子に供給されるデータ要素Ｄ１が高状態１にある
ものとする。この第１の仮定の状態では、この開始瞬時
ｔ0 に第２マスタセルＭ２の入力ノード５４現れるデー
タ要素Ｄ２は低状態０にある、即ちノード５４とアース
１００との間の電位差は ＶD2≒０．２Ｖ であるものとする。
【００４７】第２マスタセルＭ２の第１スイッチトラン
ジスタＴ２１が導通すると同時に、そのゲート３０２と
そのソース５４との間の電位差は ＶGS≒０．７Ｖ になる。その結果、図４Ｂに示すように、このゲート３
０２とアース１００との間の電位は ＶH ≒０．７＋０．２Ｖ＝０．９Ｖ になり、クロック信号Ｈの高状態１を発生するために最
初にクロック分配ラインに印加された電位が何であって
もクロック電位はこの電位によって決まる。
ジスタＴ２１が導通すると同時に、そのゲート３０２と
そのソース５４との間の電位差は ＶGS≒０．７Ｖ になる。その結果、図４Ｂに示すように、このゲート３
０２とアース１００との間の電位は ＶH ≒０．７＋０．２Ｖ＝０．９Ｖ になり、クロック信号Ｈの高状態１を発生するために最
初にクロック分配ラインに印加された電位が何であって
もクロック電位はこの電位によって決まる。
【００４８】この電位は、スイッチトランジスタＴ１１
のノード３０１のゲート電位と同一であること明らかで
ある。その理由は、このトランジスタは、集積回路の分
野の当業者に通常知られているように単一のクロック発
生器回路からの同一出力分配ライン３００から供給され
る同一のクロック信号により駆動されるためである。従
って、ノード３０１では、ＶH ≒０．９Ｖである。
のノード３０１のゲート電位と同一であること明らかで
ある。その理由は、このトランジスタは、集積回路の分
野の当業者に通常知られているように単一のクロック発
生器回路からの同一出力分配ライン３００から供給され
る同一のクロック信号により駆動されるためである。従
って、ノード３０１では、ＶH ≒０．９Ｖである。
【００４９】データ要素Ｄ１は高状態１であるものと仮
定したので、ノード５０とアースとの間の電位は、上述
したように、 ＶD1≒０．７Ｖ の値に制限される。
定したので、ノード５０とアースとの間の電位は、上述
したように、 ＶD1≒０．７Ｖ の値に制限される。
【００５０】しかし、ノード３０１とアースとの間のク
ロック電位ＶH は０．９Ｖであるため、図４Ｂに示すよ
うに、第１スイッチトランジスタＴ１１のゲート−ソー
ス電位は ＶGS≒０．９−０．７＝０．２Ｖ になる。
ロック電位ＶH は０．９Ｖであるため、図４Ｂに示すよ
うに、第１スイッチトランジスタＴ１１のゲート−ソー
ス電位は ＶGS≒０．９−０．７＝０．２Ｖ になる。
【００５１】このような状態では、この第１スイッチト
ランジスタＴ１１はクロックＨが１であるこの制御フェ
ーズ（ｔ0 、ｔ1 ）において完全に導通する代わりに、
僅かに導通するだけであり、その結果第１インバータト
ランジスタＷ１１のゲートとアースとの間に、図４Ａに
おいてノード５１に予想された０．７Ｖの代わりに０．
３Ｖ程度の信号が現れる。
ランジスタＴ１１はクロックＨが１であるこの制御フェ
ーズ（ｔ0 、ｔ1 ）において完全に導通する代わりに、
僅かに導通するだけであり、その結果第１インバータト
ランジスタＷ１１のゲートとアースとの間に、図４Ａに
おいてノード５１に予想された０．７Ｖの代わりに０．
３Ｖ程度の信号が現れる。
【００５２】従って、図４Ａに示す状態は実在せず、図
４Ｂに示す状態が実在すだけである。このように第１ス
イッチトランジスタのドレインに、そのソースにおける
データ要素Ｄ１に等しい電圧レベルを得ることができな
いため、これは論理レベルが劣化することを意味する。
このような劣化が回路の任意の箇所で起こりうる。この
結果、全てのレベルが劣化し、明確に０の状態又は明確
に１の状態を回路を経て伝搬させることができない。
４Ｂに示す状態が実在すだけである。このように第１ス
イッチトランジスタのドレインに、そのソースにおける
データ要素Ｄ１に等しい電圧レベルを得ることができな
いため、これは論理レベルが劣化することを意味する。
このような劣化が回路の任意の箇所で起こりうる。この
結果、全てのレベルが劣化し、明確に０の状態又は明確
に１の状態を回路を経て伝搬させることができない。
【００５３】更に、データ要素Ｄ１が０であると同時に
データ要素Ｄ２が１であるものと逆に仮定すると、転送
トランジスタＴ１１がクロック電位をＶH ＝０．９Ｖに
固定してしまい、転送トランジスタＴ２１の部分的な導
通が生ずる。
データ要素Ｄ２が１であるものと逆に仮定すると、転送
トランジスタＴ１１がクロック電位をＶH ＝０．９Ｖに
固定してしまい、転送トランジスタＴ２１の部分的な導
通が生ずる。
【００５４】同様に、スレーブセルのスイッチトランジ
スタＴ１２及びＴ２２を同時に且つ直接制御するクロッ
クＨの状態に対しても同一の問題が生ずること明らかで
ある。その結果、このようなダイナミックマスタ−スレ
ーブフリップフロップをただ単に直列に接続することは
できない。
スタＴ１２及びＴ２２を同時に且つ直接制御するクロッ
クＨの状態に対しても同一の問題が生ずること明らかで
ある。その結果、このようなダイナミックマスタ−スレ
ーブフリップフロップをただ単に直列に接続することは
できない。
【００５５】図６Ａに示すように、本発明ではこの問題
を解決するために、回路内のクロック信号分配用の各ラ
イン３００、４００と図５Ａ及び図５Ｂにつき述べた回
路のすべてのスイッチトランジスタのそれぞれの制御ゲ
ート３０１、３０２及び４０１、４０２との間にバッフ
ァ段又は電圧レベル分離段Ｉ１３，Ｉ１４，Ｉ２３，Ｉ
２４を配置する。
を解決するために、回路内のクロック信号分配用の各ラ
イン３００、４００と図５Ａ及び図５Ｂにつき述べた回
路のすべてのスイッチトランジスタのそれぞれの制御ゲ
ート３０１、３０２及び４０１、４０２との間にバッフ
ァ段又は電圧レベル分離段Ｉ１３，Ｉ１４，Ｉ２３，Ｉ
２４を配置する。
【００５６】各スイッチトランジスタの制御ゲートに配
置されるこのようなバッファ段又は電圧レベル分離段
は、インバータＩ１１，Ｉ１２ ．．．等と同一のタイ
プのインバータ段、即ちドレインが負荷Ｒ１３，Ｒ２
３，Ｒ１４，Ｒ２４等でＶDDに結合された、ゲート−ソ
ース信号のない常時にオフであるＭＥＳＦＥＴ又はＪ−
ＦＥＴ型のエンハンスモード電界効果トランジスタＷ１
３，Ｗ２３，Ｗ１４，Ｗ２４等からなるＩ１３，Ｉ１
４，Ｉ２３，Ｉ２４等で形成するのが好ましい。
置されるこのようなバッファ段又は電圧レベル分離段
は、インバータＩ１１，Ｉ１２ ．．．等と同一のタイ
プのインバータ段、即ちドレインが負荷Ｒ１３，Ｒ２
３，Ｒ１４，Ｒ２４等でＶDDに結合された、ゲート−ソ
ース信号のない常時にオフであるＭＥＳＦＥＴ又はＪ−
ＦＥＴ型のエンハンスモード電界効果トランジスタＷ１
３，Ｗ２３，Ｗ１４，Ｗ２４等からなるＩ１３，Ｉ１
４，Ｉ２３，Ｉ２４等で形成するのが好ましい。
【００５７】バッファインバータ段Ｉ１３，Ｉ１４，Ｉ
２３，Ｉ２４等の存在のために、ここではＣＫで示すラ
イン３００により分配されるクロック信号を低状態０に
して、このクロック信号ＣＫを入力として受信するバッ
ファインバータＩ１３及びＩ２３によりノード３０１及
び３０２、即ちスイッチトランジスタＴ１１及びＴ１２
のゲートに供給されるクロック信号Ｈが高状態になるよ
うにする必要がある。
２３，Ｉ２４等の存在のために、ここではＣＫで示すラ
イン３００により分配されるクロック信号を低状態０に
して、このクロック信号ＣＫを入力として受信するバッ
ファインバータＩ１３及びＩ２３によりノード３０１及
び３０２、即ちスイッチトランジスタＴ１１及びＴ１２
のゲートに供給されるクロック信号Ｈが高状態になるよ
うにする必要がある。
【００５８】同様に、スイッチトランジスタＴ１２及び
Ｔ２２には、ライン４００により分配されるクロック信
号ＣＫからバッファインバータＩ１４及びＩ２４により
クロック信号Ｈを供給する。
Ｔ２２には、ライン４００により分配されるクロック信
号ＣＫからバッファインバータＩ１４及びＩ２４により
クロック信号Ｈを供給する。
【００５９】今、マスタ−スレーブフリップフロップの
各インバータ段Ｉ１１，Ｉ１２，Ｉ２１，Ｉ２２が先に
予想したように動作するものとする。例えば、図６Ｂに
おいて、クロックＣＫが低状態にある場合には、バッフ
ァ段Ｉ１３のインバータトランジスタＷ１３が導通し、
図４Ｂにつき述べたことを引用すれば、ノード３０１に
結合されたそのドレインとアース１００との間の電位差
は ＶH ≒ＶD1＋ＶGS＝０．７＋０．７＝１．４Ｖ（３０１
のクロック電位Ｈ） になる。
各インバータ段Ｉ１１，Ｉ１２，Ｉ２１，Ｉ２２が先に
予想したように動作するものとする。例えば、図６Ｂに
おいて、クロックＣＫが低状態にある場合には、バッフ
ァ段Ｉ１３のインバータトランジスタＷ１３が導通し、
図４Ｂにつき述べたことを引用すれば、ノード３０１に
結合されたそのドレインとアース１００との間の電位差
は ＶH ≒ＶD1＋ＶGS＝０．７＋０．７＝１．４Ｖ（３０１
のクロック電位Ｈ） になる。
【００６０】これに対し、同一の瞬時に、第２マスタセ
ルＭ２のスイッチトランジスタＴ２１のゲート，即ちノ
ード３０２は、 ＶH ≒ＶD2＋ＶGS＝０．９Ｖ（３０２のクロック電位
Ｈ） の電位になることができる。従って、転送トランジスタ
Ｔ１１，Ｔ２１を制御する電圧レベルが、クロック分配
ライン３００とこれらの転送トランジスタＴ１１，Ｔ２
１のゲート電極３０１、３０２との間に設けたインバー
タ段Ｉ１３，Ｉ２３により互いに分離される。
ルＭ２のスイッチトランジスタＴ２１のゲート，即ちノ
ード３０２は、 ＶH ≒ＶD2＋ＶGS＝０．９Ｖ（３０２のクロック電位
Ｈ） の電位になることができる。従って、転送トランジスタ
Ｔ１１，Ｔ２１を制御する電圧レベルが、クロック分配
ライン３００とこれらの転送トランジスタＴ１１，Ｔ２
１のゲート電極３０１、３０２との間に設けたインバー
タ段Ｉ１３，Ｉ２３により互いに分離される。
【００６１】従って、スイッチトランジスタＴ１１のゲ
ート３０１の電位は、データ要素Ｄ１及びＤ２がどのよ
うな状態であっても、もはやスイッチトランジスタＴ２
１のゲート３０２の電位に依存しない。即ち、同期制御
スイッチトランジスタＴ１１及びＴ２１のゲート３０
１、３０２の電位はもはや相互依存せず、Ｔ１２及びＴ
２２についても、分離バッファ段Ｉ１４及びＩ２４の存
在により同様である。
ート３０１の電位は、データ要素Ｄ１及びＤ２がどのよ
うな状態であっても、もはやスイッチトランジスタＴ２
１のゲート３０２の電位に依存しない。即ち、同期制御
スイッチトランジスタＴ１１及びＴ２１のゲート３０
１、３０２の電位はもはや相互依存せず、Ｔ１２及びＴ
２２についても、分離バッファ段Ｉ１４及びＩ２４の存
在により同様である。
【００６２】従って、転送すべきデータ要素Ｄ１又はＤ
２の状態に対応する電圧レベルがどのようなレベルであ
っても、例えばＤ１が０．７Ｖ及びＤ２が０．２Ｖであ
る場合でも、高状態１のクロック信号Ｈが供給される転
送トランジスタＴ１１のゲート−ソース電圧は依然とし
てこの転送トランジスタＴ１１を明確に導通するのに十
分な値、例えばＶGS＝０．７Ｖに維持される。これは、
この転送トランジスタＴ１１のゲート−ソース電圧がＴ
２１のノード５４の電圧に全く依存しないためである。
従って、転送されるデータ要素の状態はもはや劣化しな
いため、常に明確に０又は１になる。
２の状態に対応する電圧レベルがどのようなレベルであ
っても、例えばＤ１が０．７Ｖ及びＤ２が０．２Ｖであ
る場合でも、高状態１のクロック信号Ｈが供給される転
送トランジスタＴ１１のゲート−ソース電圧は依然とし
てこの転送トランジスタＴ１１を明確に導通するのに十
分な値、例えばＶGS＝０．７Ｖに維持される。これは、
この転送トランジスタＴ１１のゲート−ソース電圧がＴ
２１のノード５４の電圧に全く依存しないためである。
従って、転送されるデータ要素の状態はもはや劣化しな
いため、常に明確に０又は１になる。
【００６３】分配ライン４００で分配されるクロック信
号ＣＫからバッファインバータＩ１４，Ｉ２４を経て供
給されるクロックＨにより制御される転送トランジスタ
Ｔ１２及びＴ２２の制御にも同様の効果が得られる。
号ＣＫからバッファインバータＩ１４，Ｉ２４を経て供
給されるクロックＨにより制御される転送トランジスタ
Ｔ１２及びＴ２２の制御にも同様の効果が得られる。
【００６４】本発明回路は、当業者が複数のマスタ−ス
レーブフリップフロップを直列に設けて分周器を構成す
る場合に予想される素子数より僅かに多数の素子を含む
が、この回路はスタティック回路より所定の用途に対し
著しく有利である。本発明は、クロック信号分配ライン
の共通化により電圧レベル、従って論理状態の劣化が生
じる任意のタイプのダイナミック回路に適用することが
できる。同期制御される回路の各ノードに同一構造の分
離バッファ段を使用してこの同期制御を維持しうるよう
にするのが重要である。
レーブフリップフロップを直列に設けて分周器を構成す
る場合に予想される素子数より僅かに多数の素子を含む
が、この回路はスタティック回路より所定の用途に対し
著しく有利である。本発明は、クロック信号分配ライン
の共通化により電圧レベル、従って論理状態の劣化が生
じる任意のタイプのダイナミック回路に適用することが
できる。同期制御される回路の各ノードに同一構造の分
離バッファ段を使用してこの同期制御を維持しうるよう
にするのが重要である。
【図１】Ａは機能ユニット内の基本マスタ−スレーブフ
リップフロップを示す図、Ｂはエンハンスモードショッ
トキバリヤ電界効果トランジスタにより製造された同一
の基本マスタ−スレーブフリップフロップを示す図、Ｃ
は零信号を受信するエンハンスモードショットキバリヤ
電界効果トランジスタからなる基本インバータ段を示す
図、Ｄは第１段が零信号を受信する直列に接続された２
つのこれらの基本インバータ段を示す図、Ｅは１信号を
受信する場合の図１Ｃと同一のインバータ段を示す図で
ある。
リップフロップを示す図、Ｂはエンハンスモードショッ
トキバリヤ電界効果トランジスタにより製造された同一
の基本マスタ−スレーブフリップフロップを示す図、Ｃ
は零信号を受信するエンハンスモードショットキバリヤ
電界効果トランジスタからなる基本インバータ段を示す
図、Ｄは第１段が零信号を受信する直列に接続された２
つのこれらの基本インバータ段を示す図、Ｅは１信号を
受信する場合の図１Ｃと同一のインバータ段を示す図で
ある。
【図２】クロック信号Ｈ及びその反転信号Ｈのタイミン
グチャートである。
グチャートである。
【図３】Ａはショットキバリヤ電界効果トランジスタ
（ＭＥＳＦＥＴ）の断面図、Ｂは基本インバータ段のゲ
ート−ソース電圧ＶGSに対するゲート−ソース電流ＩGS
の曲線を示す図である。
（ＭＥＳＦＥＴ）の断面図、Ｂは基本インバータ段のゲ
ート−ソース電圧ＶGSに対するゲート−ソース電流ＩGS
の曲線を示す図である。
【図４】Ａは同一の分配ラインで分配される同一の同期
信号を受信する転送トランジスタの希望動作を示す図、
Ｂはショットキバリヤ電界効果トランジスタからなるこ
れと同一の回路の動作を示すである。
信号を受信する転送トランジスタの希望動作を示す図、
Ｂはショットキバリヤ電界効果トランジスタからなるこ
れと同一の回路の動作を示すである。
【図５】Ａは直接直列に接続された２つのマスタ−スレ
ーブフリップフロップからなる機能ユニット内の回路を
示す図、Ｂはエンハンスモードショットキバリヤ電界効
果トランジスタからなるこれと同一の回路を示す図であ
る。
ーブフリップフロップからなる機能ユニット内の回路を
示す図、Ｂはエンハンスモードショットキバリヤ電界効
果トランジスタからなるこれと同一の回路を示す図であ
る。
【図６】Ａは本発明に従ってクロック分配ラインと転送
トランジスタの制御電極との間に配置されたバッファ段
を具える、図５Ａの２つのマスタ−スレーブフリップフ
ロップからなる回路を示す図、Ｂはエンハンスモードシ
ョットキバリヤ電界効果トランジスタからなる本発明に
よるバッファ段の動作を示す図である。
トランジスタの制御電極との間に配置されたバッファ段
を具える、図５Ａの２つのマスタ−スレーブフリップフ
ロップからなる回路を示す図、Ｂはエンハンスモードシ
ョットキバリヤ電界効果トランジスタからなる本発明に
よるバッファ段の動作を示す図である。
Ｍ１，Ｍ２ マスタセル ＳＬ１，ＳＬ２ スレーブセル Ｉ１１，Ｉ１２，Ｉ２１，Ｉ２２ インバータ Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２ 転送（スイッチ）ト
ランジスタ ３００、４００ クロック分配ライン Ｉ１３，Ｉ１４，Ｉ２３，Ｉ２４ バッファ段
ランジスタ ３００、４００ クロック分配ライン Ｉ１３，Ｉ１４，Ｉ２３，Ｉ２４ バッファ段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディディル メーニャン フランス国 77184 エミランヴィレ リ ュ デュ クラポ シャントゥール ７ (72)発明者 パトリック ルソ フランス国 94120 フォントネイ−ス− ボア リュ デュ レヴェラン ペレ オ ーブリ 18
Claims (7)
- 【請求項１】 論理機能を実行する複数のトランジスタ
論理段を含み、且つ各論理段の入力側にスイッチとして
設けられた転送トランジスタというトランジスタの制御
電極に、クロック分配ラインという導電線によりそれぞ
れ供給される同期信号により制御される回路を具えた装
置において、前記トランジスタがショットキバリヤ電界
効果トランジスタであり、且つ前記クロック分配ライン
により搬送される同期信号が一つの転送トランジスタご
とに一つのバッファ段を経て転送トランジスタの制御電
極に供給されることを特徴とする論理回路装置。 - 【請求項２】 前記バッファ段が、前記クロック分配ラ
インにより搬送される同期信号を入力として受信し、該
同期信号を出力として前記転送トランジスタに供給する
ショットキバリヤ電界効果トランジスタからなるインバ
ータ段であるこを特徴とする請求項１記載の装置。 - 【請求項３】 前記トランジスタ論理段が直列に接続さ
れた少なくとも２つのマスタ−スレーブフリップフロッ
プを形成することを特徴とする請求項１記載の装置。 - 【請求項４】 各マスタ−スレーブフリップフロップ内
のマスタ素子及びスレーブ素子の各々が、インバータ段
と、このインバータ段の入力端にスイッチとして設けら
れた転送トランジスタとからなることを特徴とする請求
項３記載の装置。 - 【請求項５】 マスタ素子のすべてのインバータ段が第
１クロック信号（Ｈ）により同期され、スレーブ素子の
すべてのインバータ段が第１クロックの反転信号である
第２クロック信号（Ｈ）により同期され、これらの第１
及び第２クロック信号がそれぞれの転送トランジスタに
関連するバッファ段の出力端子から得られることを特徴
とする請求項４記載の装置。 - 【請求項６】 前記バッファ段が、前記クロック分配ラ
インにより搬送される同期信号を入力として受信し、該
同期信号を出力として前記転送トランジスタに供給する
ショットキバリヤ電界効果トランジスタからなるインバ
ータ段であるこを特徴とする請求項５記載の装置。 - 【請求項７】 同期信号の周波数を分周する回路を形成
するように、第２フリップフロップと最終フリップフロ
ップとの間のマスタ−スレーブフリップフロップの一つ
の出力端子がループバック段を経て第１フリップフロッ
プの入力端子にループバックされていることを特徴とす
る請求項６記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9407014 | 1994-06-08 | ||
| FR9407014 | 1994-06-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07336208A true JPH07336208A (ja) | 1995-12-22 |
Family
ID=9464001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7140594A Pending JPH07336208A (ja) | 1994-06-08 | 1995-06-07 | 論理回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0687071A1 (ja) |
| JP (1) | JPH07336208A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004114508A1 (ja) * | 2003-06-23 | 2004-12-29 | Sanken Electric Co., Ltd. | 交流スイッチ |
| JP2012257218A (ja) * | 2011-05-19 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 回路及び回路の駆動方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2632794B1 (fr) * | 1988-06-10 | 1990-10-05 | Labo Electronique Physique | Circuit hyperfrequences comprenant un circuit diviseur de frequences par deux a fonctionnement en dynamique |
| JP2786464B2 (ja) * | 1989-01-27 | 1998-08-13 | 沖電気工業株式会社 | フリップフロップ回路 |
| JPH0478215A (ja) * | 1990-07-18 | 1992-03-12 | Sony Corp | マスタースレーブ型フリップフロップ回路 |
-
1995
- 1995-06-01 EP EP95201432A patent/EP0687071A1/fr not_active Withdrawn
- 1995-06-07 JP JP7140594A patent/JPH07336208A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004114508A1 (ja) * | 2003-06-23 | 2004-12-29 | Sanken Electric Co., Ltd. | 交流スイッチ |
| JPWO2004114508A1 (ja) * | 2003-06-23 | 2006-07-27 | サンケン電気株式会社 | 交流スイッチ |
| JP2012257218A (ja) * | 2011-05-19 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 回路及び回路の駆動方法 |
| US9444457B2 (en) | 2011-05-19 | 2016-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Circuit and method of driving the same |
| JP2016197863A (ja) * | 2011-05-19 | 2016-11-24 | 株式会社半導体エネルギー研究所 | 集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0687071A1 (fr) | 1995-12-13 |
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