JPH09139669A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＰＬＬ回路の安定性を高める。 【解決手段】 位相検出回路１１は、入力信号Ｓ_inにお
ける単位時間当たりの論理レベルの遷移数である遷移密
度と、帰還された周波数信号ｆ１４と入力信号Ｓ_in間の
位相差との積に比例した電圧信号ｖ１１を出力する。遷
移密度検出回路１２は、遷移密度に比例した電圧信号ｖ
１２を出力する。電圧信号ｖ１１は利得制御増幅回路１
３の入力端子に与えられ、電圧信号ｖ１２は、該利得制
御増幅回路１３の利得制御端子に与えられる。利得制御
増幅回路１３が電圧信号ｖ１２に反比例した利得で電圧
信号ｖ１１を増幅するので、該利得制御増幅回路１３の
出力する電圧信号ｖ１３には、遷移密度の変化に依存す
る成分がなくなる。電圧制御発振器１４は、その電圧信
号ｖ１３に対応した周波数で発振し、周波数信号ｆ１４
を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路等
で構成されたＰＬＬ回路（フェーズロックループ回路）
に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献；IEEE Transaction on Electron Devices、32［1
2］（1985-12 ）、C.R.Hogge “A Self Clock Recovery
Circuit”p.2704-2706 図２は、上記文献に記載された従来のＰＬＬ回路の一構
成例を示す回路図である。このＰＬＬ回路は、２個の遅
延型フリップフロップ（以下、Ｄ−ＦＦという）１，２
と、２個の排他的論理和回路（以下、ＸＯＲという）
３，４とを、備えている。データ信号入力端子ＤＩＮ
が、Ｄ−ＦＦ１のデータ入力端子ＤとＸＯＲ３の一方の
入力端子とに接続されている。Ｄ−ＦＦ１の出力端子Ｑ
は、Ｄ−ＦＦ２のデータ入力端子Ｄと、ＸＯＲ３の他方
の入力端子と、ＸＯＲ４の一方の入力端子とに、接続さ
れている。Ｄ−ＦＦ２の出力端子Ｑは、ＸＯＲ４の他方
の入力端子に接続されている。

【０００３】各ＸＯＲ３，４の出力側には、低域ろ波回
路（以下、ＬＰＦという）５，６がそれぞれ接続されて
いる。ＬＰＦ５の出力側は、差動増幅回路７の正相入力
端子に接続され、ＬＰＦ６の出力側は、その差動増幅回
路７の逆相入力端子に接続されている。差動増幅回路７
の出力側は、その差動増幅回路７の出力電圧に応じた周
波数信号ｆ８を出力する電圧制御発振器（以下、ＶＣＯ
という）８が接続されている。ＶＣＯ８の出力側は、各
Ｄ−ＦＦ１，２のクロック入力端子に接続されている。
Ｄ−ＦＦ１は、クロック端子に印加される周波数信号ｆ
８の論理レベルが“０”から“１”に遷移したとき、デ
ータ入力端子Ｄに与えられている論理レベルを出力端子
Ｑから出力するようになっている。また、Ｄ−ＦＦ２
は、クロック端子に印加された周波数信号ｆ８の論理レ
ベルが“１”から“０”に遷移したとき、データ入力端
子Ｄに与えられている論理レベルを出力端子Ｑから出力
するようになっている。

【０００４】次に、図２のＰＬＬ回路の動作を説明す
る。ここでは、ＰＬＬ回路のデータ信号入力端子ＤＩＮ
に印加される入力信号ｓ_inの論理レベルが、単位時間当
たり“１”から“０”に遷移する回数と“０”から
“１”に遷移する回数との和を遷移密度ＤＴと定義し、
ＶＣＯ８の出力する周波数信号ｆ８の周期をＴＣ、その
データ信号入力端子ＤＩＮに印加される入力信号ｓ_inが
遷移する時刻と該周波数信号ｆ８の論理レベルが“０”
から“１”に遷移する時刻との差をＴＤ、そして、差動
増幅回路７の利得をＡdaとする。Ｄ−ＦＦ１は、データ
信号入力端子ＤＩＮからの入力信号ｓ_inを周波数信号ｆ
８に同期して取込んで出力端子Ｑから出力する。Ｄ−Ｆ
Ｆ１の出力信号ｓ１は、入力信号ｓ_inと同じ論理パター
ンを有すると共に、該入力信号ｓ_inに対して時刻差ＴＤ
だけ遅延の加わった信号となる。そのため、信号ｓ_inの
論理レベルが“０”から“１”へ、或いは“１”から
“０”へ遷移するたびに、ＸＯＲ３の出力信号ｓ３の論
理レベルが“０”から“１”に遷移し、時刻差ＴＤの
間、その論理レベルの“１”が保持された後、出力信号
ｓ３の論理レベルは“１”から“０”に遷移する。よっ
て、出力信号ｓ３の論理レベルが、単位時間当りに
“１”となる時間は、ＤＴ・ＴＤ／ＴＣとなる。ＬＰＦ
５は出力信号ｓ３を平滑化する。即ち、ＬＰＦ５は、Ｄ
Ｔ・ＴＤ／ＴＣに相当する電圧信号ｖ５を出力する。

【０００５】Ｄ−ＦＦ２は、ＶＣＯ８の出力する周波数
信号ｆ８の逆相信号に同期してＤ−ＦＦ１の出力信号ｓ
１を取込み、それを出力端子Ｑから出力することになる
ので、Ｄ−ＦＦ２の出力信号ｓ２は、Ｄ−ＦＦ１の出力
信号ｓ１と同じ論理パタンを有すると共に、該信号ｓ１
に対しＴＣ／２だけ遅延の加わった信号となる。そのた
め、出力信号ｓ１の論理レベルが“０”から“１”へ、
或いは“１”から“０”へ遷移するたびに、ＸＯＲ４の
出力信号ｓ４の論理レベルは“０”から“１”ヘ遷移す
る。そして、時間ＴＣ／２の間その論理レベルの“１”
が保持された後、ＸＯＲ４の出力信号ｓ４の論理レベル
は“１”から“０”に遷移する。このため、ＸＯＲ４の
出力信号ｓ４の論理レベルが、単位時間当りに“１”と
なる時間は、ＤＴ／２となり、ＬＰＦ６がその出力信号
ｓ４を平滑化する。即ち、ＬＰＦ６は、ＤＴ／２に相当
する電圧信号ｖ６を出力する。差動増幅回路７は、各Ｌ
ＰＦ５，６からの出力信号ｖ５，ｖ６の電圧差を増幅し
た電圧信号ｖ７を出力する。電圧信号ｖ７の電圧は、Ａ
da・ＤＴ・（ＴＤ／ＴＣ−１／２）となる。ＶＣＯ８は
その電圧信号ｖ７の電圧で駆動されるので、時間ＴＤが
ＴＣ／２より小さいとき、ＶＣＯ８の出力する周波数信
号ｆ８の周期は長くなり、時間ＴＤがＴＣ／２より大き
いとき、周波数信号ｆ８の周期が短くなる。従って、時
間ＴＤがＴＣ／２に等しくなったときに、周波数信号ｆ
８の周期は固定される。即ち、ＰＬＬ回路として動作す
る。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
ＰＬＬ回路では、次のような課題があった。即ち、ＰＬ
Ｌ回路における開ループ利得が、入力信号ｓ_inの遷移密
度ＤＴに線形な依存性をもつため、その遷移密度ＤＴが
変動する場合、ループのＱが一定にならず、安定性を損
なうという課題があった。

【０００７】

【課題を解決するための手段】第１の発明は、ＰＬＬ回
路において、前記課題を解決するために次のような位相
検出回路、遷移密度検出回路、利得制御増幅回路、及び
ＶＣＯとを備えている。位相検出回路は、帰還された周
波数信号と入力信号間の位相差と該入力信号における単
位時間当たりの論理レベルの遷移回数との積に比例した
第１の電圧信号を生成する構成である。遷移密度検出回
路は、前記入力信号の単位時間当たりの論理レベルの遷
移回数に比例した第２の電圧信号を生成する構成であ
る。利得制御増幅回路は、前記第２の電圧信号に反比例
した利得で前記第１の電圧信号を増幅して第３の電圧信
号を生成する機能を有している。ＶＣＯは、前記第３の
電圧信号に基づいた発振を行い、前記周波数信号を出力
するものである。第２の発明は、ＰＬＬ回路において、
次のような第１及び第２のＤ−ＦＦ、第１及び第２の期
間検出回路、第１及び第２のＬＰＦ、差動増幅回路、利
得制御増幅回路、及びＶＣＯを備えている。第１のＤ−
ＦＦは、クロック端子に与えられた周波数信号に同期し
て入力信号の論理レベルを遅延してラッチする構成であ
り、第２のＤ−ＦＦは、クロック端子に与えられた前記
周波数信号に同期して前記第１のＤ−ＦＦの出力信号の
論理レベルを遅延してラッチする構成である。第１の期
間検出回路は、前記入力信号と前記第１のＤ−ＦＦの出
力信号における論理レベルの一致期間または不一致期間
を検出する機能を有している。第２の期間検出回路は、
前記第１のＤ−ＦＦの出力信号と前記第２のＤ−ＦＦの
出力信号における論理レベルの一致期間または不一致期
間を検出する機能を有している。

【０００８】第１のＬＰＦは、前記第１の期間検出回路
の出力信号を平滑化することで、前記入力信号における
単位時間当たりの論理レベルの遷移回数と、該入力信号
の論理レベルが遷移する時刻と前記周波数信号が所定の
論理レベルに遷移する時刻の差との積を、その周波数信
号の周期で除したものに相当する第１の電圧信号を生成
する機能を有している。第２のＬＰＦは、前記第２の期
間検出回路の出力信号を平滑化することで、前記入力信
号における単位時間当たりの論理レベルの遷移回数を２
で除したものに対応する第２の電圧信号を生成する機能
を有している。差動増幅回路は、前記第１及び第２の電
圧信号間の差動増幅を行って第３の電圧信号を生成する
構成である。利得制御増幅回路は、前記第２の電圧信号
に反比例した利得で前記第３の電圧信号を増幅して第４
の電圧信号を生成する構成である。ＶＣＯは、前記第４
の電圧信号に基づいた発振を行い、前記周波数信号を出
力する機能を有している。

【０００９】第３の発明は、第２の発明のＰＬＬ回路に
おける第１及び第２の期間検出回路を、第１及び第２の
排他的論理和回路、第１及び第２の否定排他的論理和回
路、第１及び第２の乗算回路、または第１及び第２の位
相比較回路で構成している。第１の発明によれば、以上
のようにＰＬＬ回路を構成したので、位相検出回路によ
り、周波数信号と入力信号間の位相差とその入力信号に
おける単位時間当たりの論理レベルの遷移回数との積に
比例した第１の電圧信号が生成され、遷移密度検出回路
により、入力信号の単位時間当たりの論理レベルの遷移
回数に比例した第２の電圧信号が生成される。利得制御
増幅回路により、第２の電圧信号に反比例した利得で第
１の電圧信号が増幅されて第３の電圧信号が生成され
る。このような増幅を行うことで、第３の電圧信号は、
入力信号における単位時間当たりの論理レベルの遷移回
数に依存した成分が除去されたものになる。ＶＣＯによ
って第３の電圧信号に基づいた発振が行われ、位相検出
回路に帰還する周波数信号が生成される。

【００１０】第２及び第３の発明によれば、第１のＤ−
ＦＦにより、クロック端子に与えられた周波数信号に同
期して入力信号の論理レベルが、遅延してラッチされ
る。第２のＤ−ＦＦにより、クロック端子に与えられた
周波数信号に同期して第１のＤ−ＦＦの出力信号の論理
レベルが、遅延してラッチされる。第１の期間検出回路
により、入力信号と第１のＤ−ＦＦの出力信号における
論理レベルの一致期間または不一致期間が、検出され
る。第２の期間検出回路により、第１のＤ−ＦＦの出力
信号と第２のＤ−ＦＦの出力信号における論理レベルの
一致期間または不一致期間が検出される。第１のＬＰＦ
が第１の期間検出回路の出力信号を平滑化することで、
入力信号における単位時間当たりの論理レベルの遷移回
数と、該入力信号の論理レベルが遷移する時刻と前記周
波数信号が所定の論理レベルに遷移する時刻の差との積
をその周波数信号の周期で除したものに相当する第１の
電圧信号が、生成される。一方、第２のＬＰＦが第２の
期間検出回路の出力信号を平滑化することで、入力信号
における単位時間当たりの論理レベルの遷移回数を２で
除したものに対応する第２の電圧信号が、生成される。
差動増幅回路により、第１及び第２の電圧信号間の差動
増幅が行われ、第３の電圧信号が生成され、利得制御増
幅回路により、第２の電圧信号に反比例した利得で第３
の電圧信号が増幅されて第４の電圧信号が生成される。
このような、利得制御増幅回路の増幅により、第４の電
圧信号は、入力信号における単位時間当たりの論理レベ
ルの遷移回数に依存した成分が除去されたものになる。
ＶＣＯにより、第４の電圧信号に基づいた発振が行わ
れ、第１及び第２のＤ−ＦＦに対する周波数信号が生成
される。従って、前記課題が解決できるのである。

【００１１】

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すＰＬＬ回路の回
路図である。このＰＬＬ回路は、データ信号入力端子Ｄ
ＩＮに入力端子の接続された位相検出回路１１と遷移密
度検出回路１２とを備えている。位相検出回路１１はデ
ータ信号入力端子ＤＩＮを介して印加される入力信号ｓ
_inとクロック端子に与えられる信号との間の位相差と入
力信号ｓ_inの遷移密度との積に比例した電圧を出力する
機能を有した回路である。遷移密度検出回路１２は、該
遷移密度検出回路１２のクロック端子に与えられた信号
に基づき入力信号Ｓ_inの遷移密度に比例した電圧をする
機能を有した回路である。これら位相検出回路１１と遷
移密度検出回路１２の内部回路に関して、後述する第２
の実施形態にその一例が示されている。位相検出回路１
１の出力側は、利得制御増幅回路１３の入力端子に接続
され、遷移密度検出回路１２の出力側が、その利得制御
増幅回路１３の利得制御端子に接続されている。利得制
御増幅回路１３の出力側は、ＶＣＯ１４の入力端子に接
続され、そのＶＣＯ１４の出力端子は位相検出回路１１
と遷移密度検出回路１２のクロック端子に共通に接続さ
れている。利得制御増幅回路１３は、利得制御端子に印
加された電圧に反比例した利得で、入力端子に与えられ
た電圧の増幅を行うものである。ＶＣＯ１４は、入力端
子に入力された電圧で制御されて発振し、周波数信号ｆ
１４を出力端子から出力するものである。

【００１２】次に、図１のＰＬＬ回路の動作を説明す
る。ここで、入力信号ｓ_inの論理レベルが、単位時間当
たり“１”から“０”に遷移する回数と“０”から
“１”に遷移する回数との和を遷移密度ＤＴと定義し、
ＶＣＯ１４の出力する周波数信号ｆ１４の周期をＴＣ、
データ信号入力端子ＤＩＮに印加される入力信号ｓ_inの
論理レベルが遷移する時刻と該周波数信号ｆ１４の論理
レベルが“０”から“１”に遷移する時刻の差をＴＤと
する。位相検出回路１１は、該位相検出回路１１の入力
端子に与えられた入力信号ｓ_inとクロック端子に与えら
れた周波数信号ｆ１４との間の位相差と入力信号ｓ_inの
遷移密度との積に比例した電圧を出力する。即ち、位相
検出回路１１は、ＤＴ・ＴＤ／ＴＣに比例する電圧信号
ｖ１１を利得制御増幅回路１３の入力端子に出力する。
一方、遷移検出回路１４は、遷移密度ＤＴに比例する電
圧信号ｖ１２を利得制御増幅回路１３の利得制御端子に
出力する。

【００１３】利得制御増幅回路１３は、電圧信号ｖ１２
の電圧に反比例した利得で電圧信号ｖ１１を増幅する。
従って、利得制御増幅回路１３の出力する電圧信号ｖ１
３は、ＤＴ・ＴＤ／ＴＣと１／ＤＴの積に比例する。即
ち、遷移密度ＤＴが約分され、電圧信号ｖ１３は、ＴＤ
／ＴＣに比例する。この電圧信号ｖ１３によって、ＶＣ
Ｏ１４が駆動される。このため、時刻差ＴＤが“０”よ
り小さいとき、ＶＣＯ１４の出力する周波数信号ｆ１４
の周期が長くなり、“０”よりも大きいときには周波数
信号ｆ１４の周期が短くなる。そして、時刻差ＴＤが
“０”に等しくなったとき、ＶＣＯ１４の出力する周波
数信号ｆ１４が固定される。即ち、ＰＬＬ回路として図
１の回路は動作する。以上のように、この第１の実施形
態では、入力信号ｓ_inと周波数信号ｆ１４の間の位相差
と入力信号ｓ_inの遷移密度ＤＴとの積に比例した電圧を
出力する位相検出回路１１と、入力信号ｓ_inの遷移密度
ＤＴに比例した電圧を出力する遷移密度検出回路１２と
を備え、遷移密度検出回路１２の出力する電圧信号ｖ１
２に制御された利得で位相検出回路１１の出力する電圧
信号ｖ１２を増幅する利得制御増幅回路１３を設けてい
る。そのため、ＶＣＯ１４に入力される電圧信号ｖ１３
は、遷移密度ＤＴの変動による影響を受けないものとな
る。よって、回路の開ループのＱが一定となり、ＰＬＬ
回路の安定化を実現できる。

【００１４】第２の実施形態 図３は、本発明の第２の実施形態を示すＰＬＬ回路の回
路図である。このＰＬＬ回路には、２個のＤ−ＦＦ２
１，２２と、２個のＸＯＲ２３，２４とを、備えてい
る。データ信号入力端子ＤＩＮがＤ−ＦＦ２１のデータ
入力端子ＤとＸＯＲ３の一方の入力端子とに、接続され
ている。Ｄ−ＦＦ２１の出力端子Ｑは、Ｄ−ＦＦ２２の
データ入力端子Ｄと、ＸＯＲ２３の他方の入力端子と、
ＸＯＲ２４の一方の入力端子に接続されている。Ｄ−Ｆ
Ｆ２２の出力端子Ｑは、ＸＯＲ２４の他方の入力端子に
接続されている。各ＸＯＲ２３，２４の出力側には、Ｌ
ＰＦ２５，２６がそれぞれ接続されている。ＬＰＦ２５
の出力側は、差動増幅回路２７の正相入力端子に接続さ
れ、ＬＰＦ２６の出力側は、その差動増幅回路２７の逆
相入力端子に接続されている。差動増幅回路２７の出力
端子は、利得制御増幅回路器２８の入力端子に接続され
ている。また、利得制御増幅回路２８の制御端子には、
ＬＰＦ２６の出力端子が接続されている。利得差動増幅
回路２８の出力側にはＶＣＯ２９が接続され、そのＶＣ
Ｏ２９の出力端子が、各Ｄ−ＦＦ２１，２２のクロック
端子に共通に接続されている。これらＤ−ＦＦ２１，２
２とＸＯＲ２３，２４とＬＰＦ２５，２６と差動増幅回
路２７とは、第１の実施形態における位相検出回路１１
に対応する回路を形成している。また、Ｄ−ＦＦ２２と
ＸＯＲ２４とＬＰＦ２６とは、第１の実施形態における
遷移密度検出回路１２に対応する回路を形成している。

【００１５】利得制御増幅回路２８は、利得制御端子に
与えられたＬＰＦ２６の出力する電圧信号ｖ２６の電圧
に反比例した利得で、差動増幅回路２７の出力する電圧
信号ｖ２７を増幅するものである。ＶＣＯ２９は、利得
制御増幅回路２８の出力する電圧信号ｖ２８に基づき発
振し、周波数信号ｆ２９を出力する機能を有している。
Ｄ−ＦＦ２１は、クロック端子に印加されたＶＣＯ２９
の出力する周波数信号ｆ２９の論理レベルが“０”から
“１”に遷移したとき、その時データ入力端子Ｄに与え
られている論理レベルを出力端子Ｑから出力するように
なっている。Ｄ−ＦＦ２２は、クロック端子に印加され
た周波数信号ｆ２９の論理レベルが“１”から“０”に
遷移したとき、その時データ入力端子Ｄに与えられてい
る論理レベルを出力端子Ｑから出力するようになってい
る。

【００１６】次に、図３のＰＬＬ回路の動作を説明す
る。ここでも、入力信号ｓ_inの論理レベルが、単位時間
当たり“１”から“０”に遷移する回数と“０”から
“１”に遷移する回数との和を遷移密度ＤＴと定義し、
ＶＣＯ２９の出力する周波数信号ｆ２９の周期をＴＣ、
データ信号入力端子ＤＩＮに印加される入力信号ｓ_inの
論理レベルが遷移する時刻と該周波数信号ｆ２９の論理
レベルが、“０”から“１”に遷移する時刻の差をＴＤ
とする。そして、差動増幅回路２７の利得をＡda、利得
制御増幅回路２８の利得を、利得制御端子に印加される
電圧信号ｖ２７の電圧Ｖgcに対してＡgca ／Ｖgcとす
る。Ｄ−ＦＦ２１は、データ信号入力端子ＤＩＮからの
入力信号ｓ_inを、周波数信号ｆ２９に同期して取込んで
出力端子Ｑから出力するので、そのＤ−ＦＦ１の出力信
号ｓ２１は入力信号ｓ_inと同じ論理パターンを有すると
共に、該入力信号ｓ_inに対して時刻差ＴＤだけ遅延の加
わった信号となる。そのため、入力信号ｓ_inの論理レベ
ルが“０”から“１”へ、或いは“１”から“０”へ遷
移するたびに、ＸＯＲ２３の出力信号ｓ２３の論理レベ
ルが“０”から“１”に遷移し、時間ＴＤの間のその論
理レベルの“１”が保持された後、出力信号ｓ２３の論
理レベルは“１”から“０”に遷移する。このため、Ｘ
ＯＲ２３の出力信号ｓ２３の論理レベルが、単位時間当
りに“１”となる時間はＤＴ・ＴＤ／ＴＣとなる。ＬＰ
Ｆ２５は出力信号ｓ２３を平滑化する。即ち、ＬＰＦ５
は、ＤＴ・ＴＤ／ＴＣに相当する電圧信号ｖ２５を出力
する。

【００１７】Ｄ−ＦＦ２２は、ＶＣＯ２９の出力する周
波数信号ｆ２９の逆相信号に同期してＤ−ＦＦ２１の出
力信号ｓ２１を取込んで出力端子Ｑから出力することに
なるので、Ｄ−ＦＦ２２の出力信号ｓ２２は、Ｄ−ＦＦ
２１の出力信号ｓ２１と同じ論理パタンを有すると共
に、該信号ｓ２１に対しＴＣ／２だけ遅延の加わった信
号となる。そのため、出力信号ｓ２１の論理レベルが
“０”から“１”へ、或いは“１”から“０”へ遷移す
るたびに、ＸＯＲ２４の出力信号ｓ２４の論理レベルは
“０”から“１”ヘ遷移する。そして、時間ＴＣ／２の
間のその論理レベルの“１”が保持された後、ＸＯＲ２
４の出力信号ｓ２４の論理レベルは“１”から“０”に
遷移する。このため、ＸＯＲ２４の出力信号ｓ２４の論
理レベルが、単位時間当りに“１”となる時間はＤＴ／
２となり、ＬＰＦ２６がその出力信号ｓ２４を平滑化す
る。即ち、ＬＰＦ２６は、ＤＴ／２に相当する電圧信号
ｖ２６を出力する。

【００１８】差動増幅回路２７は、各ＬＰＦ２５，２６
からの出力信号ｖ２５，ｖ２６の電圧差を増幅した電圧
信号ｖ２７を出力する。電圧信号ｖ２７の電圧はＡda・
ＤＴ・（１／２−ＴＤ／ＴＣ）となる。利得制御増幅回
路２８は電圧信号ｖ２７に対して、電圧信号ｖ２６に反
比例した利得で増幅する。即ち、利得制御増幅回路２８
の出力する電圧信号ｖ２８の電圧は、電圧信号ｖ２７の
電圧を２Ａgc／ＤＴ倍したものになる。従って、電圧信
号ｖ２８の電圧は２Ａgc・Ａｄａ・（１／２−ＴＤ／Ｔ
Ｃ）となる。電圧信号ｖ２８がＶＣＯ２９に与えられ、
ＶＣＯ２９は、その電圧２Ａgc・Ａda・（１／２−ＴＤ
／ＴＣ）に基づいて発振し、周波数信号ｆ２９を出力す
る。ここで、時刻差ＴＤがＴＣ／２より小さいとき、周
波数信号ｆ２９の周期は長くなり、時刻差ＴＤがＴＣ／
２より大きいとき、周波数信号ｆ２９の周期は短くな
る。従って、ＴＤがＴＣ／２に等しくなったときにＶＣ
Ｏ２９の出力する周波数信号ｆ２９の周期は固定され、
ＰＬＬ回路として動作する。以上のように、この第２の
実施形態ではＤＴ・ＴＤ／ＴＣに相当する電圧信号ｖ２
５と、ＤＴ／２に相当する電圧信号ｖ２６の差動増幅を
行う差動増幅回路２７と、差動増幅回路２７の出力する
電圧信号ｖ２７を、電圧信号ｖ２６の電圧に反比例した
利得で増幅する利得制御増幅回路２８とを備えている。
そのため、ＶＣＯ２９に入力される電圧信号ｖ２８は、
遷移密度ＤＴの変動の影響を受けないものとなる。よっ
て、回路の開ループのＱが一定となり、ＰＬＬ回路の安
定化を実現できる。

【００１９】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 第２の実施形態では、２つのＸＯＲ２３，２４
を用いているが、これらは二つの否定排他論理和回路、
二つの乗算回路、或いは二つの位相比較回路等を用いて
構成することも可能である。 （２）図３において、Ｄ−ＦＦ２１は、クロック入力端
子に印加される信号の論理レベルが“０”から“１”へ
遷移したとき、データ入力端子Ｄに印加されている論理
レベルを出力端子Ｑに出力し、Ｄ−ＦＦ２２はクロック
入力端子に印加される信号の論理レベルが“１”から
“０”ヘ遷移したとき、データ入力端子Ｄに印加されて
いる論理レベルを出力端子Ｑに出力するものとしている
が、Ｄ−ＦＦ２１が、クロック入力端子に印力目される
信号の論理レベルが“１”から“０”ヘ遷移したときに
データ入力端子Ｄに印加されている論理レベルを出力端
子Ｑに出力し、Ｄ−ＦＦ２２はクロック入力端子に印加
される信号の論理レベルが“０”から“１”ヘ遷移した
とき、データ入力端子Ｄに印加されている論理レベルを
出力端子Ｑに出力するものとしてもよい。

【００２０】（３） Ｄ−ＦＦ２１は、クロック入力端
子に印加される信号の論理レベルが“０”から“１”へ
遷移したときのデータ入力端子Ｄに印加されている論理
レベルを出力端子Ｑに出力し、Ｄ−ＦＦ２２はクロック
入力端子に印加される信号の論理レベルが“１”から
“０”ヘ遷移したときのデータ入力端子Ｄに印加されて
いる論理レベルを出力端子Ｑに出力するものとしたが、
各Ｄ−ＦＦ２１，２２は、ともにクロック入力端子に印
力される信号の論理レベルが“０”から“１”ヘ遷移し
たときのデータ入力端子Ｄに印加されている論理レベル
を出力端子Ｑに出力するものとしてもよい。また、逆
に、各Ｄ−ＦＦ２１，２２は、ともにクロック入力端子
に印力される信号の論理レベルが“１”から“０”ヘ遷
移したとき、データ入力端子Ｄに印加されている論理レ
ベルを出力端子Ｑに出力するようにしてもよい。 （４） 第１の実施形態では、遷移密度検出回路１２が
クロック入力端子に印加される信号に基づき、入力信号
ｓ_inの遷移密度に比例した電圧を出力するものとしてい
るが、データ入力端子に印加される信号だけから遷移密
度ＤＴに比例した電圧を出力するものとしてもよい。例
えば、図３におけるＤ−ＦＦ２２の代わりに単なる遅延
素子を用いるて、遷移密度検出回路１２を構成してもよ
い。

【００２１】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、周波数信号と入力信号間の位相差と該入力信
号の遷移密度との積に比例した第１の電圧信号を生成す
る位相検出回路と、遷移密度に比例した第２の電圧信号
を生成する遷移密度検出回路と、第２の電圧信号に反比
例した利得で第１の電圧信号を増幅する利得制御増幅回
路と、該利得制御増幅回路の出力する第３の電圧信号に
基づいた発振を行い、周波数信号を出力するＶＣＯとを
備えているので、第３の電圧信号には、入力信号の遷移
密度に依存する因子がなくなり、回路の開ループのＱが
一定となり、ＰＬＬ回路の安定化を実現できる。第２の
発明によれば、入力信号の論理レベルを遅延してラッチ
する第１のＤ−ＦＦプフロップと、第１のＤ−ＦＦの出
力信号の論理レベルを遅延してラッチする第２のＤ−Ｆ
Ｆと、入力信号と第１のＤ−ＦＦの出力信号における論
理レベルの一致期間または不一致期間を検出する第１の
期間検出回路と、第１のＤ−ＦＦの出力信号と第２のＤ
−ＦＦの出力信号における論理レベルの一致期間または
不一致期間を検出する第２の期間検出回路と、第１の期
間検出回路の出力信号から第１の電圧信号を生成する第
１のＬＰＦと、第２の期間検出回路の出力信号から第２
の電圧信号を生成する第２のＬＰＦと、差動増幅回路
と、記第２の電圧信号に反比例した利得で第３の電圧信
号を増幅して第４の電圧信号を生成する利得制御増幅回
路と、その第４の電圧信号に基づいた発振を行い周波数
信号を出力するＶＣＯとを備えている。そのため、第４
の電圧信号には入力信号の遷移密度に依存する因子がな
くなり、回路の開ループのＱが一定となり、ＰＬＬ回路
の安定化を実現できる。第３の発明によれば、第２の発
明における第１及び第２の期間検出回路を、第１及び第
２の排他的論理和回路、第１及び第２の否定排他的論理
和回路、第１及び第２の乗算回路、または第１及び第２
の位相比較回路で構成している。これらは半導体集積回
路としてすでに実績のあるものであり、第２の発明のＰ
ＬＬ回路を半導体集積回路として構成することが可能に
なる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すＰＬＬ回路の回
路図である。

【図２】従来のＰＬＬ回路を示す回路図である。

【図３】本発明の第２の実施形態を示すＰＬＬ回路の回
路図である。

【符号の説明】

１１ 位相検出回路 １２ 遷移密度検出回路 １３，２８ 利得制御増幅回路 １４，２９ ＶＣＯ ２１，２２ 第１，第２のＤ−ＦＦ ２３，２４ 第１，第２のＸＯＲ（第１，第２の
期間検出回路） ２５，２６ 第１，第２のＬＰＦ ２７ 差動増幅回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 帰還された周波数信号と入力信号間の位
   相差と該入力信号における単位時間当たりの論理レベル
   の遷移回数との積に比例した第１の電圧信号を生成する
   位相検出回路と、 前記入力信号の単位時間当たりの論理レベルの遷移回数
   に比例した第２の電圧信号を生成する遷移密度検出回路
   と、 前記第２の電圧信号に反比例した利得で前記第１の電圧
   信号を増幅して第３の電圧信号を生成する利得制御増幅
   回路と、 前記第３の電圧信号に基づいた発振を行い、前記周波数
   信号を出力する電圧制御発振器とを、 備えたことを特徴とするＰＬＬ回路。
2. 【請求項２】 クロック端子に与えられた周波数信号に
   同期して入力信号の論理レベルを遅延してラッチする第
   １の遅延型フリップフロップと、 クロック端子に与えられた前記周波数信号に同期して前
   記第１の遅延型フリップフロップの出力信号の論理レベ
   ルを遅延してラッチする第２のフリップフロップと、 前記入力信号と前記第１の遅延型フリップフロップの出
   力信号における論理レベルの一致期間または不一致期間
   を検出する第１の期間検出回路と、 前記第１のフリップフロップの出力信号と前記第２の遅
   延型フリップフロップの出力信号における論理レベルの
   一致期間または不一致期間を検出する第２の期間検出回
   路と、 前記第１の期間検出回路の出力信号を平滑化すること
   で、前記入力信号における単位時間当たりの論理レベル
   の遷移回数と、該入力信号の論理レベルが遷移する時刻
   と前記周波数信号が所定の論理レベルに遷移する時刻の
   差との積をその周波数信号の周期で除したものに相当す
   る第１の電圧信号を生成する第１の低域ろ波回路と、 前記第２の期間検出回路の出力信号を平滑化すること
   で、前記入力信号における単位時間当たりの論理レベル
   の遷移回数を２で除したものに対応する第２の電圧信号
   を生成する第２の低域ろ波回路と、 前記第１及び第２の電圧信号間の差動増幅を行って第３
   の電圧信号を生成する差動増幅回路と、 前記第２の電圧信号に反比例した利得で前記第３の電圧
   信号を増幅して第４の電圧信号を生成する利得制御増幅
   回路と、 前記第４の電圧信号に基づいた発振を行い、前記周波数
   信号を出力する電圧制御発振器とを、 備えたことを特徴とするＰＬＬ回路。
3. 【請求項３】 前記第１及び第２の期間検出回路は、第
   １及び第２の排他的論理和回路、第１及び第２の否定排
   他的論理和回路、第１及び第２の乗算回路、または第１
   及び第２の位相比較回路で構成したことを特徴とする請
   求項２記載のＰＬＬ回路。