JPH0537364A - 位相同期ループ - Google Patents
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- JPH0537364A JPH0537364A JP3215878A JP21587891A JPH0537364A JP H0537364 A JPH0537364 A JP H0537364A JP 3215878 A JP3215878 A JP 3215878A JP 21587891 A JP21587891 A JP 21587891A JP H0537364 A JPH0537364 A JP H0537364A
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- loop
- frequency
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/191—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using at least two different signals from the frequency divider or the counter for determining the time difference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ループ利得、ループ帯域及び引き込み時間等
のループの諸特性を劣化させることなく、トラッキング
レンジを拡大することができ、また低周波数帯域でのジ
ッタの発生を防止できる位相同期ループを提供すること
を目的とする。 【構成】 入力信号を分周する分周回路４と、出力信号
を分周する分周回路５と、この分周回路４，５の出力の
位相を比較する複数の位相比較回路１１〜１４と、この
位相比較回路の出力を加算するＯＲゲート６，７と、こ
のＯＲゲートの出力をスイッチを介して入力するループ
フィルタと、このループフィルタの出力に応じた周波数
の出力信号を出力する電圧制御発振器３とから構成され
ている。
のループの諸特性を劣化させることなく、トラッキング
レンジを拡大することができ、また低周波数帯域でのジ
ッタの発生を防止できる位相同期ループを提供すること
を目的とする。 【構成】 入力信号を分周する分周回路４と、出力信号
を分周する分周回路５と、この分周回路４，５の出力の
位相を比較する複数の位相比較回路１１〜１４と、この
位相比較回路の出力を加算するＯＲゲート６，７と、こ
のＯＲゲートの出力をスイッチを介して入力するループ
フィルタと、このループフィルタの出力に応じた周波数
の出力信号を出力する電圧制御発振器３とから構成され
ている。
Description
【０００１】
【産業上の利用分野】本発明は位相同期ループに関し、
特に広いトラッキングレンジを必要とした位相同期ルー
プの特性改善に関する。
特に広いトラッキングレンジを必要とした位相同期ルー
プの特性改善に関する。
【０００２】
【従来の技術】位相同期ループは周波数制御、周波数合
成、ＦＭ復調、データリカバリ及び信号同期などの分野
で広く用いられている技術である。位相同期ループの応
用例のひとつとして、クロックに重畳した位相のゆら
ぎ、即ちジッタを除去するためのジッタアッテネータが
ある。位相同期ループを用いてジッタアッテネータを構
成する場合、除去すべきジッタの周波数成分よりも位相
同期ループのループ帯域を狭くする必要がある。従っ
て、ジッタが重畳した入力信号の位相と、ジッタが除去
された出力信号の位相との位相差は極めて大きくなる。
大きな位相差に対して位相スリップを起こさずに同期を
保持するためには、トラッキングレンジが広いことが必
要である。トラッキングレンジを広くした位相同期ルー
プの構成方法としては、例えば「“JITTER ATTENUATION
PHASE LOCKED LOOP USING SWITCHED CAPACITOR CONTRO
LLED CRYSTAL OSCILLATOR”IEEE 1988 CUSTOM INTEGRAT
ED CIRCUITS CONFERENCE 」に示される方法がある。こ
の位相同期ループを図６に示す。図６において、入力信
号は１／Ｎ分周回路４に入力され、その周波数が１／Ｎ
に分周される。位相比較回路（ＰＤＦ）１の出力はルー
プフィルタ（ＬＦ）２に入力され、ループフィルタ２の
出力は電圧制御発振回路（ＶＣＤ）３に入力される。こ
の電圧制御発振回路３から出力信号が得られるが、この
出力信号は１／Ｎ分周回路５にも入力され、周波数が１
／Ｎに分周された後、位相比較回路１に入力される。そ
して、この位相比較回路１にて１／Ｎ分周回路４の出力
と１／Ｎ分周回路５の出力との間の位相が比較される。
成、ＦＭ復調、データリカバリ及び信号同期などの分野
で広く用いられている技術である。位相同期ループの応
用例のひとつとして、クロックに重畳した位相のゆら
ぎ、即ちジッタを除去するためのジッタアッテネータが
ある。位相同期ループを用いてジッタアッテネータを構
成する場合、除去すべきジッタの周波数成分よりも位相
同期ループのループ帯域を狭くする必要がある。従っ
て、ジッタが重畳した入力信号の位相と、ジッタが除去
された出力信号の位相との位相差は極めて大きくなる。
大きな位相差に対して位相スリップを起こさずに同期を
保持するためには、トラッキングレンジが広いことが必
要である。トラッキングレンジを広くした位相同期ルー
プの構成方法としては、例えば「“JITTER ATTENUATION
PHASE LOCKED LOOP USING SWITCHED CAPACITOR CONTRO
LLED CRYSTAL OSCILLATOR”IEEE 1988 CUSTOM INTEGRAT
ED CIRCUITS CONFERENCE 」に示される方法がある。こ
の位相同期ループを図６に示す。図６において、入力信
号は１／Ｎ分周回路４に入力され、その周波数が１／Ｎ
に分周される。位相比較回路（ＰＤＦ）１の出力はルー
プフィルタ（ＬＦ）２に入力され、ループフィルタ２の
出力は電圧制御発振回路（ＶＣＤ）３に入力される。こ
の電圧制御発振回路３から出力信号が得られるが、この
出力信号は１／Ｎ分周回路５にも入力され、周波数が１
／Ｎに分周された後、位相比較回路１に入力される。そ
して、この位相比較回路１にて１／Ｎ分周回路４の出力
と１／Ｎ分周回路５の出力との間の位相が比較される。
【０００３】例えば、位相比較回路１を図７に示すよう
な周知の位相周波数比較回路で構成し、ループフィルタ
２を図８に示すようなチャージポンプ型のループフィル
タ回路で構成した場合、図７に示す位相周波数比較回路
自身のトラッキングレンジは±２πであるから、図６に
示す位相同期ループのトラッキングレンジは１／Ｎ分周
回路４，５を挿入したことによって、±２Ｎπに拡大さ
れる。
な周知の位相周波数比較回路で構成し、ループフィルタ
２を図８に示すようなチャージポンプ型のループフィル
タ回路で構成した場合、図７に示す位相周波数比較回路
自身のトラッキングレンジは±２πであるから、図６に
示す位相同期ループのトラッキングレンジは１／Ｎ分周
回路４，５を挿入したことによって、±２Ｎπに拡大さ
れる。
【０００４】次に、この１／Ｎ分周回路４，５を挿入し
たことによる他の特性への影響を考える。１／Ｎ分周回
路を含まない構成の位相同期ループを図９に示す。図９
に示す位相同期ループは、位相比較回路１、ループフィ
ルタ２及び電圧制御発振回路３により構成されている。
位相周波数比較回路１として、図７に示す回路を用い、
ループフィルタ２として図８に示すチャージポンプ型の
回路を用いた場合、図９に示す位相同期ループは２次の
ループとなり、ループの伝達関数Ｈ（Ｓ）は、下記数式
１にて表される。
たことによる他の特性への影響を考える。１／Ｎ分周回
路を含まない構成の位相同期ループを図９に示す。図９
に示す位相同期ループは、位相比較回路１、ループフィ
ルタ２及び電圧制御発振回路３により構成されている。
位相周波数比較回路１として、図７に示す回路を用い、
ループフィルタ２として図８に示すチャージポンプ型の
回路を用いた場合、図９に示す位相同期ループは２次の
ループとなり、ループの伝達関数Ｈ（Ｓ）は、下記数式
１にて表される。
【０００５】
【数１】 Ｈ（Ｓ）＝（２ξωnＳ＋ωn2）／（Ｓ2＋２ξωnＳ＋ωn2）
【０００６】但し、ωnは、ωn＝（Ｋ0ＩP／２πＣ）
1/2、ξは、ξ＝ＲＣωn／２で表される。また、ＫOは
電圧制御発振回路の利得、ＩPはチャージポンプの電
流、Ｃは容量２Ｃの容量値、Ｒは抵抗２Ｂの抵抗値であ
る。
1/2、ξは、ξ＝ＲＣωn／２で表される。また、ＫOは
電圧制御発振回路の利得、ＩPはチャージポンプの電
流、Ｃは容量２Ｃの容量値、Ｒは抵抗２Ｂの抵抗値であ
る。
【０００７】図１０は図９の位相同期ループにおける位
相比較回路の動作を示すタイミングチャート図であり、
図１１は図６の位相同期ループにおける位相比較回路の
動作を示すタイミングチャート図である。従って、図１
１に示す例はＮ＝４、即ち１／４の分周回路４，５を挿
入した場合のものである。この図からわかるように、１
／Ｎ分周回路を挿入した位相同期ループ（図１１）はそ
うでない位相同期ループ（図１０）に比較して、同じ位
相誤差に対してもその位相誤差に対するアップ又はダウ
ンの信号を送出する機会が１／Ｎに減少している。これ
は即ち、図６の例においては、図９の例と比較して電流
ＩPの量が１／Ｎに減少しているものと考えられる。従
って、ωnは下記数式２にて表される。
相比較回路の動作を示すタイミングチャート図であり、
図１１は図６の位相同期ループにおける位相比較回路の
動作を示すタイミングチャート図である。従って、図１
１に示す例はＮ＝４、即ち１／４の分周回路４，５を挿
入した場合のものである。この図からわかるように、１
／Ｎ分周回路を挿入した位相同期ループ（図１１）はそ
うでない位相同期ループ（図１０）に比較して、同じ位
相誤差に対してもその位相誤差に対するアップ又はダウ
ンの信号を送出する機会が１／Ｎに減少している。これ
は即ち、図６の例においては、図９の例と比較して電流
ＩPの量が１／Ｎに減少しているものと考えられる。従
って、ωnは下記数式２にて表される。
【０００８】
【数２】ωn ＝（ＫOＩP／２πＮＣ）1/2
【０００９】この式からわかるように、ループ利得、ル
ープ帯域が大きく低下し、引き込み時間も大きく増加す
る。
ープ帯域が大きく低下し、引き込み時間も大きく増加す
る。
【００１０】また、チャージポンプ型の位相同期ループ
に固有の問題として出力ジッタの問題がある。チャージ
ポンプ型の位相同期ループで図８のループフィルタを用
いて２次のループを構成した場合、位相周波数比較回路
がアップ又はダウンの信号を出す度に、ループフィルタ
の抵抗Ｒの両端に電位差ＩP×Ｒが発生する。この階段
状の電圧波形が電圧制御発振回路の入力に加えられるの
で、電圧制御発振回路の出力周波数は同じく階段状の変
化をする。この出力周波数の階段状の変化は、位相比較
回路に入力される信号と同じ周期で生じるので、その周
波数を基本周波数とする位相のゆらぎ、即ち出力ジッタ
となって外部に出力される。
に固有の問題として出力ジッタの問題がある。チャージ
ポンプ型の位相同期ループで図８のループフィルタを用
いて２次のループを構成した場合、位相周波数比較回路
がアップ又はダウンの信号を出す度に、ループフィルタ
の抵抗Ｒの両端に電位差ＩP×Ｒが発生する。この階段
状の電圧波形が電圧制御発振回路の入力に加えられるの
で、電圧制御発振回路の出力周波数は同じく階段状の変
化をする。この出力周波数の階段状の変化は、位相比較
回路に入力される信号と同じ周期で生じるので、その周
波数を基本周波数とする位相のゆらぎ、即ち出力ジッタ
となって外部に出力される。
【００１１】１／Ｎ分周回路を含まない図９の位相同期
ループでは、その出力ジッタ成分は入力信号の周波数を
基本周波数とするジッタ成分となるので、ＦＭ復調回路
などの一部の応用例では問題となるものの、一般的には
あまり問題とはならない。しかしながら、１／Ｎ分周回
路を挿入した図６の位相同期ループでは、入力信号の１
／Ｎの周波数を基本成分とする出力ジッタが生じる。従
って、トラッキングレンジを広くとるためにＮを大きく
すると、かなり低い周波数帯域に出力ジッタが生じてし
まうという問題点が生じる。
ループでは、その出力ジッタ成分は入力信号の周波数を
基本周波数とするジッタ成分となるので、ＦＭ復調回路
などの一部の応用例では問題となるものの、一般的には
あまり問題とはならない。しかしながら、１／Ｎ分周回
路を挿入した図６の位相同期ループでは、入力信号の１
／Ｎの周波数を基本成分とする出力ジッタが生じる。従
って、トラッキングレンジを広くとるためにＮを大きく
すると、かなり低い周波数帯域に出力ジッタが生じてし
まうという問題点が生じる。
【００１２】
【発明が解決しようとする課題】以上、述べたように従
来の位相同期ループにおいては、トラッキングレンジを
拡大すればする程、ループ利得とループ帯域が減少し、
引き込み時間が増大し、また低周波での出力ジッタが増
加するという問題点がある。
来の位相同期ループにおいては、トラッキングレンジを
拡大すればする程、ループ利得とループ帯域が減少し、
引き込み時間が増大し、また低周波での出力ジッタが増
加するという問題点がある。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、トラッキングレンジを拡大しても、ループ
利得及びループ帯域が減少せず、出力ジッタを低減する
ことができる位相同期ループを提供することを目的とす
る。
のであって、トラッキングレンジを拡大しても、ループ
利得及びループ帯域が減少せず、出力ジッタを低減する
ことができる位相同期ループを提供することを目的とす
る。
【００１４】
【課題を解決するための手段】本発明に係る位相同期ル
ープは、入力信号を分周する第１の分周回路と、出力信
号を分周する第２の分周回路と、前記第１の分周回路の
出力及び前記第２の分周回路の出力の間の位相を比較す
る複数の位相比較回路と、前記複数の位相比較回路の出
力を加算する加算手段と、この加算手段の出力を入力と
するループフィルタと、このループフィルタの出力電圧
に応じた周波数の出力信号を出力する電圧制御発振回路
とを備えたことを特徴とする。
ープは、入力信号を分周する第１の分周回路と、出力信
号を分周する第２の分周回路と、前記第１の分周回路の
出力及び前記第２の分周回路の出力の間の位相を比較す
る複数の位相比較回路と、前記複数の位相比較回路の出
力を加算する加算手段と、この加算手段の出力を入力と
するループフィルタと、このループフィルタの出力電圧
に応じた周波数の出力信号を出力する電圧制御発振回路
とを備えたことを特徴とする。
【００１５】
【作用】本発明においては、第１の分周回路の出力と第
２の分周回路の出力との間の位相を複数の位相比較回路
により比較し、その位相比較回路の出力を加算手段によ
り加算した後、ループフィルタに入力されるようにして
いるので、位相比較の機会は減少せず、このため、ルー
プ利得及びループ帯域が減少し、引き込み時間が増大す
るということはない。また、低周波での出力ジッタの増
加も防止できる。
２の分周回路の出力との間の位相を複数の位相比較回路
により比較し、その位相比較回路の出力を加算手段によ
り加算した後、ループフィルタに入力されるようにして
いるので、位相比較の機会は減少せず、このため、ルー
プ利得及びループ帯域が減少し、引き込み時間が増大す
るということはない。また、低周波での出力ジッタの増
加も防止できる。
【００１６】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１７】図１は本発明の実施例を示すブロック図で
ある。位相比較回路１１，１２，１３，１４は、夫々、
例えば図７に示したような回路構成のものを使用すれば
よい。電流源２Ａは電流ＩPを供給し、抵抗２Ｂは抵抗
値がＲの抵抗、容量２Ｃは容量値がＣの容量であり、こ
れらの電流源２Ａ、抵抗２Ｂ、容量２Ｃ及びスイッチに
よりループフィルタが構成されている。図１において
は、２次位相同期ループが構成されている。入力信号及
び電圧制御発振回路３の出力は夫々１／４分周回路４，
５に入力される。
ある。位相比較回路１１，１２，１３，１４は、夫々、
例えば図７に示したような回路構成のものを使用すれば
よい。電流源２Ａは電流ＩPを供給し、抵抗２Ｂは抵抗
値がＲの抵抗、容量２Ｃは容量値がＣの容量であり、こ
れらの電流源２Ａ、抵抗２Ｂ、容量２Ｃ及びスイッチに
よりループフィルタが構成されている。図１において
は、２次位相同期ループが構成されている。入力信号及
び電圧制御発振回路３の出力は夫々１／４分周回路４，
５に入力される。
【００１８】各分周回路の回路構成としては、種々の構
成が考えられるが、例えば図２に示すように構成すれば
よい。図２において、１ａ〜１ｄはＤタイプのフリップ
フロップ、２はインバータ、ＩＮは入力端子、ＯＵＴ１
〜ＯＵＴ４は出力端子である。Ｄタイプのフリップフロ
ップ１ａ〜１ｄとインバータ２により４段のジョンソン
カウンタを構成している。
成が考えられるが、例えば図２に示すように構成すれば
よい。図２において、１ａ〜１ｄはＤタイプのフリップ
フロップ、２はインバータ、ＩＮは入力端子、ＯＵＴ１
〜ＯＵＴ４は出力端子である。Ｄタイプのフリップフロ
ップ１ａ〜１ｄとインバータ２により４段のジョンソン
カウンタを構成している。
【００１９】この図２の１／４分周回路の動作を示すタ
イミングチャートを図３に示す。入力信号ＩＮの１／４
の周期で、夫々位相が異なる４つの出力信号ＯＵＴ１〜
ＯＵＴ４が得られている。また、図１において、６１〜
６４は１／４分周回路４で分周された４相の入力信号、
７１〜７４は１／４分周回路５で分周された４相の出力
信号である。８１〜８４は位相周波数比較回路１１〜１
４のアップ信号出力、９１〜９４は位相周波数比較回路
１１〜１４のダウン信号出力である。ＯＲゲート６はア
ップ信号８１〜８４を加算するものであり、ＯＲゲート
７はダウン信号９１〜９４を加算するものである。
イミングチャートを図３に示す。入力信号ＩＮの１／４
の周期で、夫々位相が異なる４つの出力信号ＯＵＴ１〜
ＯＵＴ４が得られている。また、図１において、６１〜
６４は１／４分周回路４で分周された４相の入力信号、
７１〜７４は１／４分周回路５で分周された４相の出力
信号である。８１〜８４は位相周波数比較回路１１〜１
４のアップ信号出力、９１〜９４は位相周波数比較回路
１１〜１４のダウン信号出力である。ＯＲゲート６はア
ップ信号８１〜８４を加算するものであり、ＯＲゲート
７はダウン信号９１〜９４を加算するものである。
【００２０】次に、図１に示す実施例の動作を説明す
る。図４は図１の回路の動作を示すタイミングチャート
図である。図４では、入力ＩＮ、出力ＯＵＴと信号６１
〜６４、７１〜７４、８１〜８４及びゲート１０の出力
信号波形を示してある。１／４分周回路４，５の動作は
図３のタイミングチャート図に示す。位相周波数比較回
路１１〜１４は１／４分周回路４によって分周された出
力６１〜６４と、１／４分周回路５によって分周された
出力７１〜７４に対して、夫々位相比較回路を行う。そ
の結果、各位相周波数比較回路１１〜１４から、アップ
信号８１〜８４が出力される。
る。図４は図１の回路の動作を示すタイミングチャート
図である。図４では、入力ＩＮ、出力ＯＵＴと信号６１
〜６４、７１〜７４、８１〜８４及びゲート１０の出力
信号波形を示してある。１／４分周回路４，５の動作は
図３のタイミングチャート図に示す。位相周波数比較回
路１１〜１４は１／４分周回路４によって分周された出
力６１〜６４と、１／４分周回路５によって分周された
出力７１〜７４に対して、夫々位相比較回路を行う。そ
の結果、各位相周波数比較回路１１〜１４から、アップ
信号８１〜８４が出力される。
【００２１】ＯＲゲート６はこれらのアップ信号８１〜
８４を加算して図４の符号６に示す信号を出力する。こ
の信号がループフィルタを構成しているチャージポンプ
のスイッチに入力される。
８４を加算して図４の符号６に示す信号を出力する。こ
の信号がループフィルタを構成しているチャージポンプ
のスイッチに入力される。
【００２２】図６に示した従来の位相同期ループでは、
１／Ｎ分周回路を挿入したことにより位相比較の機会が
１／Ｎに減少してしまい、その結果電流ＩP が１／Ｎに
減少したのと同様の効果を生じていた。しかしながら、
本発明の実施例による位相同期ループでは図４の動作説
明からわかるように、１／Ｎ分周回路を挿入しているに
もかかわらず、位相比較の機会は減少していない。従っ
て、１／Ｎ分周回路を挿入してトラッキングレンジをＮ
倍に拡大しているにもかかわらず、ループ利得、ループ
帯域及び引き込み時間などのループの諸特性は劣化する
ことがない。また、出力ジッタの問題についても、入力
信号の周波数を基本成分とするジッタが生じるのみであ
り、低い周波数帯域にはジッタは生じない。
１／Ｎ分周回路を挿入したことにより位相比較の機会が
１／Ｎに減少してしまい、その結果電流ＩP が１／Ｎに
減少したのと同様の効果を生じていた。しかしながら、
本発明の実施例による位相同期ループでは図４の動作説
明からわかるように、１／Ｎ分周回路を挿入しているに
もかかわらず、位相比較の機会は減少していない。従っ
て、１／Ｎ分周回路を挿入してトラッキングレンジをＮ
倍に拡大しているにもかかわらず、ループ利得、ループ
帯域及び引き込み時間などのループの諸特性は劣化する
ことがない。また、出力ジッタの問題についても、入力
信号の周波数を基本成分とするジッタが生じるのみであ
り、低い周波数帯域にはジッタは生じない。
【００２３】次に、本発明の他の実施例に係る位相同期
ループについて説明する。図５は本実施例を示すブロッ
ク図である。図１の例と同一の部位には同一符号を付し
てその詳細な説明は省略する。本実施例が図１の実施例
と異なる点は、アップ信号８１〜８４と、ダウン信号９
１〜９４によって制御されるチャージポンプ回路２Ａ１
〜２Ａ４を備えている点である。このチャージポンプ回
路２Ａ１〜２Ａ４の出力を電流加算してループフィルタ
の抵抗２Ｂと容量２Ｃに入力するように構成されてい
る。
ループについて説明する。図５は本実施例を示すブロッ
ク図である。図１の例と同一の部位には同一符号を付し
てその詳細な説明は省略する。本実施例が図１の実施例
と異なる点は、アップ信号８１〜８４と、ダウン信号９
１〜９４によって制御されるチャージポンプ回路２Ａ１
〜２Ａ４を備えている点である。このチャージポンプ回
路２Ａ１〜２Ａ４の出力を電流加算してループフィルタ
の抵抗２Ｂと容量２Ｃに入力するように構成されてい
る。
【００２４】図１の実施例においては、入出力の位相誤
差が±２πを超える位相周波数比較回路の出力８１〜８
４又は９１〜９４が互いにオーバーラップするようにな
る。従って、ＯＲゲート６，７の出力は、常にアップ又
はダウンの信号を出力し続ける状態となり、それ以上、
位相誤差が増加してもチャージポンプの電流は増加せず
に飽和してしまう。即ち、位相差が±２πを超えると、
ループ利得が減少するという問題点が生じる。
差が±２πを超える位相周波数比較回路の出力８１〜８
４又は９１〜９４が互いにオーバーラップするようにな
る。従って、ＯＲゲート６，７の出力は、常にアップ又
はダウンの信号を出力し続ける状態となり、それ以上、
位相誤差が増加してもチャージポンプの電流は増加せず
に飽和してしまう。即ち、位相差が±２πを超えると、
ループ利得が減少するという問題点が生じる。
【００２５】ところが、図５に示す本実施例では、個々
のアップダウンの信号を電流に変換してから加算してい
るため、前述のような問題点は生じない。即ち、位相差
が０〜２Ｎπに至るまでループ利得は一定となる。
のアップダウンの信号を電流に変換してから加算してい
るため、前述のような問題点は生じない。即ち、位相差
が０〜２Ｎπに至るまでループ利得は一定となる。
【００２６】本発明の位相同期回路では、分周回路、位
相比較回路、ループフィルタ及び電圧制御発振回路の構
成に関しては、上記各実施例で述べた構成のみに限定さ
れるものではない。例えば、位相比較回路として排他論
理和回路や乗算回路を使用してもよいし、ループフィル
タとして抵抗と容量を使用した能動型、又は受動型のロ
ーパスフィルタを用いてもよい。また、１／Ｎ分周回路
についても、バイナリーカウンタを用いた構成など、種
々の構成が考えられる。いずれの構成とした場合でもル
ープ利得、ループ帯域及び引き込み時間などのループの
諸特性を劣化させることがなく、また出力ジッタが少な
い位相同期ループを構成することができるという効果を
得ることができる。
相比較回路、ループフィルタ及び電圧制御発振回路の構
成に関しては、上記各実施例で述べた構成のみに限定さ
れるものではない。例えば、位相比較回路として排他論
理和回路や乗算回路を使用してもよいし、ループフィル
タとして抵抗と容量を使用した能動型、又は受動型のロ
ーパスフィルタを用いてもよい。また、１／Ｎ分周回路
についても、バイナリーカウンタを用いた構成など、種
々の構成が考えられる。いずれの構成とした場合でもル
ープ利得、ループ帯域及び引き込み時間などのループの
諸特性を劣化させることがなく、また出力ジッタが少な
い位相同期ループを構成することができるという効果を
得ることができる。
【００２７】
【発明の効果】以上説明したように本発明は、入力信号
を分周する第１の分周回路と、出力信号を分周する第２
の分周回路と、第１の分周回路の出力と第２の分周回路
の出力の位相を比較する複数の位相比較回路と、この複
数の位相比較回路の出力を加算する加算手段と、この加
算手段の出力を入力とするループフィルタと、ループフ
ィルタの出力電圧に応じた周波数の出力信号を出力する
電圧制御発振回路とを有するように構成したので、ルー
プ利得、ループ帯域及び引き込み時間などのループの諸
特性を劣化させることなく、トラッキングを拡大するこ
とができ、また、本発明により出力ジッタが少ない位相
同期ループを構成することができるという効果を奏す
る。
を分周する第１の分周回路と、出力信号を分周する第２
の分周回路と、第１の分周回路の出力と第２の分周回路
の出力の位相を比較する複数の位相比較回路と、この複
数の位相比較回路の出力を加算する加算手段と、この加
算手段の出力を入力とするループフィルタと、ループフ
ィルタの出力電圧に応じた周波数の出力信号を出力する
電圧制御発振回路とを有するように構成したので、ルー
プ利得、ループ帯域及び引き込み時間などのループの諸
特性を劣化させることなく、トラッキングを拡大するこ
とができ、また、本発明により出力ジッタが少ない位相
同期ループを構成することができるという効果を奏す
る。
【図１】本発明の実施例を示すブロック図である。
【図２】本実施例中の１／Ｎ分周回路の構成を示すブロ
ック図である。
ック図である。
【図３】図２の分周回路の動作を示すダイミングチャー
ト図である。
ト図である。
【図４】図１の実施例の動作を示すダイミングチャート
図である。
図である。
【図５】本発明の他の実施例を示すブロック図である。
【図６】従来の位相同期ループの構成を示すブロック図
である。
である。
【図７】位相比較回路の一構成例を示すブロック図であ
る。
る。
【図８】ループフィルタの一構成例を示すブロック図で
ある。
ある。
【図９】分周回路を含まない位相同期ループのブロック
図である。
図である。
【図１０】図９の位相同期ループの動作を示すタイミン
グチャート図である。
グチャート図である。
【図１１】図６に示す従来の位相同期ループの動作を示
すタイミングチャート図である。
すタイミングチャート図である。
１；位相比較回路 ２；ループフィルタ ３；電圧制御発振回路 ４，５；１／４分周回路 ６，７；ＯＲゲート １１，１２，１３，１４；位相周波数比較回路
Claims (1)
- 【請求項１】 入力信号を分周する第１の分周回路と、
出力信号を分周する第２の分周回路と、前記第１の分周
回路の出力及び前記第２の分周回路の出力の間の位相を
比較する複数の位相比較回路と、前記複数の位相比較回
路の出力を加算する加算手段と、この加算手段の出力を
入力とするループフィルタと、このループフィルタの出
力電圧に応じた周波数の出力信号を出力する電圧制御発
振回路とを備えたことを特徴とする位相同期ループ。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0946226A (ja) * | 1995-07-31 | 1997-02-14 | Nec Corp | Ｐｌｌ周波数シンセサイザ |
| WO2004100379A1 (ja) * | 2003-05-08 | 2004-11-18 | Advantest Corporation | Pll回路 |
| JP2007088625A (ja) * | 2005-09-20 | 2007-04-05 | Kyushu Institute Of Technology | Ｐｌｌ同期回路 |
| WO2010143241A1 (ja) * | 2009-06-10 | 2010-12-16 | パナソニック株式会社 | デジタルｐｌｌ回路、半導体集積回路、表示装置 |
| JP2011205328A (ja) * | 2010-03-25 | 2011-10-13 | Toshiba Corp | 局部発振器 |
| JP2014014081A (ja) * | 2007-09-21 | 2014-01-23 | Qualcomm Incorporated | 調整可能な周波数を備える信号発生器 |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05291950A (ja) * | 1992-04-15 | 1993-11-05 | Mitsubishi Electric Corp | フェーズロックドループ周波数シンセサイザ |
| JP3033654B2 (ja) * | 1993-08-23 | 2000-04-17 | 日本電気株式会社 | Ｐｌｌ周波数シンセサイザ |
| US5550515A (en) * | 1995-01-27 | 1996-08-27 | Opti, Inc. | Multiphase clock synthesizer having a plurality of phase shifted inputs to a plurality of phase comparators in a phase locked loop |
| JP2964912B2 (ja) * | 1995-04-28 | 1999-10-18 | 日本電気株式会社 | デジタルｐｌｌ |
| JP2914297B2 (ja) * | 1996-05-29 | 1999-06-28 | 日本電気株式会社 | Ｐｌｌ周波数シンセサイザ |
| US5953386A (en) * | 1996-06-20 | 1999-09-14 | Lsi Logic Corporation | High speed clock recovery circuit using complimentary dividers |
| US6912680B1 (en) | 1997-02-11 | 2005-06-28 | Micron Technology, Inc. | Memory system with dynamic timing correction |
| JP3033520B2 (ja) * | 1997-05-13 | 2000-04-17 | 日本電気株式会社 | クロック抽出回路 |
| US6173432B1 (en) * | 1997-06-20 | 2001-01-09 | Micron Technology, Inc. | Method and apparatus for generating a sequence of clock signals |
| US6101197A (en) | 1997-09-18 | 2000-08-08 | Micron Technology, Inc. | Method and apparatus for adjusting the timing of signals over fine and coarse ranges |
| US6100767A (en) * | 1997-09-29 | 2000-08-08 | Sanyo Electric Co., Ltd. | Phase-locked loop with improved trade-off between lock-up time and power dissipation |
| US6150891A (en) | 1998-05-29 | 2000-11-21 | Silicon Laboratories, Inc. | PLL synthesizer having phase shifted control signals |
| US7092675B2 (en) * | 1998-05-29 | 2006-08-15 | Silicon Laboratories | Apparatus and methods for generating radio frequencies in communication circuitry using multiple control signals |
| US6327463B1 (en) | 1998-05-29 | 2001-12-04 | Silicon Laboratories, Inc. | Method and apparatus for generating a variable capacitance for synthesizing high-frequency signals for wireless communications |
| US7035607B2 (en) * | 1998-05-29 | 2006-04-25 | Silicon Laboratories Inc. | Systems and methods for providing an adjustable reference signal to RF circuitry |
| US6308055B1 (en) | 1998-05-29 | 2001-10-23 | Silicon Laboratories, Inc. | Method and apparatus for operating a PLL for synthesizing high-frequency signals for wireless communications |
| US7221921B2 (en) * | 1998-05-29 | 2007-05-22 | Silicon Laboratories | Partitioning of radio-frequency apparatus |
| US7242912B2 (en) * | 1998-05-29 | 2007-07-10 | Silicon Laboratories Inc. | Partitioning of radio-frequency apparatus |
| US6233441B1 (en) | 1998-05-29 | 2001-05-15 | Silicon Laboratories, Inc. | Method and apparatus for generating a discretely variable capacitance for synthesizing high-frequency signals for wireless communications |
| US6147567A (en) * | 1998-05-29 | 2000-11-14 | Silicon Laboratories Inc. | Method and apparatus for providing analog and digitally controlled capacitances for synthesizing high-frequency signals for wireless communications |
| US6137372A (en) | 1998-05-29 | 2000-10-24 | Silicon Laboratories Inc. | Method and apparatus for providing coarse and fine tuning control for synthesizing high-frequency signals for wireless communications |
| US6226506B1 (en) | 1998-05-29 | 2001-05-01 | Silicon Laboratories, Inc. | Method and apparatus for eliminating floating voltage nodes within a discreetly variable capacitance used for synthesizing high-frequency signals for wireless communications |
| US6167245A (en) * | 1998-05-29 | 2000-12-26 | Silicon Laboratories, Inc. | Method and apparatus for operating a PLL with a phase detector/sample hold circuit for synthesizing high-frequency signals for wireless communications |
| US6574288B1 (en) | 1998-05-29 | 2003-06-03 | Silicon Laboratories Inc. | Method and apparatus for adjusting a digital control word to tune synthesized high-frequency signals for wireless communications |
| US6993314B2 (en) | 1998-05-29 | 2006-01-31 | Silicon Laboratories Inc. | Apparatus for generating multiple radio frequencies in communication circuitry and associated methods |
| US6311050B1 (en) | 1998-05-29 | 2001-10-30 | Silicon Laboratories, Inc. | Single integrated circuit phase locked loop for synthesizing high-frequency signals for wireless communications and method for operating same |
| US6304146B1 (en) | 1998-05-29 | 2001-10-16 | Silicon Laboratories, Inc. | Method and apparatus for synthesizing dual band high-frequency signals for wireless communications |
| US6349399B1 (en) | 1998-09-03 | 2002-02-19 | Micron Technology, Inc. | Method and apparatus for generating expect data from a captured bit pattern, and memory device using same |
| US6470060B1 (en) | 1999-03-01 | 2002-10-22 | Micron Technology, Inc. | Method and apparatus for generating a phase dependent control signal |
| WO2001067613A1 (fr) * | 2000-03-10 | 2001-09-13 | Sanyo Electric Co., Ltd. | Circuit pll |
| EP1289149B1 (en) | 2000-04-24 | 2005-08-17 | Huawei Technologies Co., Ltd. | Delay clock pulse-width adjusting circuit for intermediate frequency or high frequency |
| US6323735B1 (en) | 2000-05-25 | 2001-11-27 | Silicon Laboratories, Inc. | Method and apparatus for synthesizing high-frequency signals utilizing on-package oscillator circuit inductors |
| US20020084816A1 (en) * | 2000-12-29 | 2002-07-04 | Harris William A. | Precision phase generator |
| US6801989B2 (en) * | 2001-06-28 | 2004-10-05 | Micron Technology, Inc. | Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same |
| DE10132232C1 (de) * | 2001-06-29 | 2002-11-21 | Infineon Technologies Ag | Phasendetektorschaltung für einen Phasenregelkreis |
| US6646477B1 (en) * | 2002-02-27 | 2003-11-11 | National Semiconductor Corporation | Phase frequency detector with increased phase error gain |
| DE60209197T2 (de) * | 2002-04-04 | 2006-09-07 | Texas Instruments Inc., Dallas | Phasenregelschleife mit einer Ladungspumpe |
| US7092475B1 (en) * | 2002-09-25 | 2006-08-15 | National Semiconductor Corporation | Phase-frequency detector with linear phase error gain near and during phase-lock in delta sigma phase-locked loop |
| GB2397956B (en) * | 2003-01-29 | 2005-11-30 | Phyworks Ltd | Phase detector |
| EP1811670B1 (en) | 2003-04-02 | 2010-03-10 | Christopher Julian Travis | Number controlled oscillator and a method of establishing an event clock |
| US7168027B2 (en) * | 2003-06-12 | 2007-01-23 | Micron Technology, Inc. | Dynamic synchronization of data capture on an optical or other high speed communications link |
| US7234070B2 (en) | 2003-10-27 | 2007-06-19 | Micron Technology, Inc. | System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding |
| US7567642B2 (en) * | 2003-12-23 | 2009-07-28 | Analog Devices, Inc. | Phase detector with extended linear operating range |
| US7990224B2 (en) * | 2007-04-27 | 2011-08-02 | Atmel Corporation | Dual reference phase tracking phase-locked loop |
| FR2957212B1 (fr) * | 2010-03-05 | 2012-11-16 | Commissariat Energie Atomique | Dispositif de synthese de frequence a boucle de retroaction |
| US8432191B2 (en) | 2011-01-24 | 2013-04-30 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Phase-locked loop having high-gain mode phase-frequency detector |
| US20200162084A1 (en) * | 2018-11-16 | 2020-05-21 | Avago Technologies International Sales Pte. Limited | Fbar-based local oscillator generation |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3571743A (en) * | 1968-10-30 | 1971-03-23 | Rca Corp | Phase lock loop |
| CA1284361C (en) * | 1986-08-29 | 1991-05-21 | Mitel Corporation | Analog phase locked loop |
| US4888564A (en) * | 1987-11-06 | 1989-12-19 | Victor Company Of Japan, Ltd. | Phase-locked loop circuit |
| US5208546A (en) * | 1991-08-21 | 1993-05-04 | At&T Bell Laboratories | Adaptive charge pump for phase-locked loops |
-
1991
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0946226A (ja) * | 1995-07-31 | 1997-02-14 | Nec Corp | Ｐｌｌ周波数シンセサイザ |
| WO2004100379A1 (ja) * | 2003-05-08 | 2004-11-18 | Advantest Corporation | Pll回路 |
| JP2007088625A (ja) * | 2005-09-20 | 2007-04-05 | Kyushu Institute Of Technology | Ｐｌｌ同期回路 |
| JP2014014081A (ja) * | 2007-09-21 | 2014-01-23 | Qualcomm Incorporated | 調整可能な周波数を備える信号発生器 |
| WO2010143241A1 (ja) * | 2009-06-10 | 2010-12-16 | パナソニック株式会社 | デジタルｐｌｌ回路、半導体集積回路、表示装置 |
| US8648632B2 (en) | 2009-06-10 | 2014-02-11 | Panasonic Corporation | Digital PLL circuit, semiconductor integrated circuit, and display apparatus |
| JP2011205328A (ja) * | 2010-03-25 | 2011-10-13 | Toshiba Corp | 局部発振器 |
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| Publication number | Publication date |
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