JPH09145804A - 電位検出回路及び半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 安定した検出レベルを有し、かつ比較レベル
の調整が可能な電位検出回路を得る。 【解決手段】 定電流源１は電源Ｖcc，中間ノードＮ１
間に設けられ、定電流である基準電流ＩＲを電源Ｖccか
ら中間ノードＮ１にかけて供給する。可変抵抗２は中間
ノードＮ１，比較電位ＶＬ間に設けられ、その抵抗値を
可変に設定することができる。この可変抵抗２を流れる
電流が比較電流ＩＣとなる。増幅器３は入力部が中間ノ
ードＮ１に接続され、中間ノードＮ１より得られる電位
を増幅してレベル検出信号ＧＥを出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は検出電位が所定の
検出レベルに達しているか否かを判定する電位検出回路
に関する。

【０００２】

【従来の技術】図２０は、従来の電位検出回路の構成を
示す回路図である。比較電位ＶＬと接地レベル間に直列
に接続されたＰＭＯＳトランジスタ６ａ〜６ｄと、イン
バータ７とを備える。トランジスタ６ａ〜６ｄはそれぞ
れダイオード接続されている。インバータ７は、ＰＭＯ
Ｓトランジスタ７ａとＮＭＯＳトランジスタ７ｂとから
構成される。そして、比較電位ＶＬから３段目のトラン
ジスタ６ｃのドレインであるノードＮＡにインバータ７
の入力（トランジスタ７ａ，７ｂのゲート）に接続され
る。

【０００３】この電位検出回路においては、ノードＮＡ
の電位がインバータ７の論理閾値よりも低いと、ノード
ＮＢよりＨレベルのレベル検出信号ＧＥが生成される。
一方、ノードＮＡの電位がインバータ７の論理閾値より
も高くなると、Ｌレベルのレベル検出信号ＧＥが生成さ
れる。

【０００４】

【発明が解決しようとする課題】従来の電位検出回路は
以上のように構成されており、電源電位Ｖccが変動に伴
いインバータ７の論理閾値が変動するため、安定したレ
ベル検出信号ＧＥを得ることができないという問題点が
あった。

【０００５】また、比較電位ＶＬがダイオード接続され
た３つのトランジスタ６ａ〜６ｃを介してノードＮＡに
与えられるため、比較電位ＶＬに対する検出レベルの調
整を行うことができないという問題点があった。

【０００６】また、比較電位ＶＬがダイオード接続され
た３つのトランジスタ６ａ〜６ｃを介してノードＮＡに
与えられるため、動作温度が変動してもこの電位検出回
路の検出レベルが変動するという問題点もあった。これ
は、動作温度が変動すると、トランジスタ６ａ〜６ｃの
閾値電圧が変動するからである。この電位検出回路では
３つのトランジスタが直列に接続されているため、トラ
ンジスタの閾値電圧の変動は３倍に増幅される。

【０００７】この発明は上記問題点を解決するためにな
されたもので、安定した検出レベルを有し、かつ比較レ
ベルの調整が可能な電位検出回路を得ることを目的とす
る。

【０００８】

【課題を解決するための手段】この発明に係る請求項１
記載の電位検出回路は、検出電位が所定の検出レベルに
達しているか否かを判定する回路であって、基準電流を
供給する基準電流供給手段と、前記検出電位を受け、該
検出電位を所定の電流変換率で電流に変換して得られた
電流量の比較電流を供給する比較電流供給手段と、前記
基準電流供給手段と前記比較電流供給手段との間に、前
記基準電流及び前記比較電流のうち、一方の電流が流入
し、他方の電流が流出するように設けられた中間ノード
と、前記中間ノードに得られる電位に基づきレベル検出
信号を出力するレベル検出信号出力手段とを備え、前記
比較電流供給手段は前記所定の電流変換率を可変に設定
可能である。

【０００９】また、請求項２記載の電位検出回路のよう
に、前記基準電流供給手段は基準電流の電流量を可変に
設定可能にしてもよい。

【００１０】また、請求項３記載の電位検出回路のよう
に、前記比較電流供給手段は、第１の制御信号を受け、
該第１の制御信号に基づき変化する第１の電流変換率を
有する第１の電流変換手段と、第２の制御信号を受け、
該第２の制御信号に基づき変化する第２の電流変換率を
有する第２の電流変換手段とを備え、前記所定の電流変
換率は前記第１の電流変換率と前記第２の電流変換率と
を合成して得られるようにしてもよい。

【００１１】また、請求項４記載の電位検出回路のよう
に、前記所定の電流変換率は電流変換制御信号に基づき
変化し、外部入力信号を受ける外部入力端子と、前記外
部入力端子を介して前記外部入力信号を受けるととも
に、選択信号を受け、該選択信号に基づき、前記外部入
力信号を選択して前記電流変換制御信号として出力する
選択手段とをさらに備えてもよい。

【００１２】また、請求項５記載の電位検出回路のよう
に、前記電位検出回路は第１及び第２の電源に接続さ
れ、前記基準電流供給手段は前記基準電流を前記中間ノ
ードと前記第２の電源との間に供給し、前記比較電流供
給手段は、検出電流用ノードと、前記検出電位を受け、
該検出電位を電流に変換した電流量の検出電流を前記検
出電流用ノードと前記第２の電源との間に供給する検出
電流供給手段と、前記検出電流に応答して、前記検出電
流に所定の比率で比例した電流量の前記比較電流を前記
第１の電源と前記中間ノードとの間に供給するカレント
ミラー手段とを備えてもよい。

【００１３】また、請求項６記載の電位検出回路のよう
に、第１及び第２の電源に接続され、前記比較電流供給
手段は前記比較電流を前記中間ノードと前記第２の電源
との間に供給し、前記基準電流供給手段は、定電流用ノ
ードと、定電流を前記定電流用ノードと前記第２の電源
との間に供給する定電流供給手段と、前記定電流に応答
して、前記定電流に比例した電流量の前記基準電流を前
記第１の電源と前記中間ノードとの間に供給するカレン
トミラー手段とを備えてもよい。

【００１４】また、請求項７記載の電位検出回路のよう
に、前記基準電流供給手段は、設定予定電位を受け、該
設定予定電位を前記所定の電流変換率と同一の電流変換
率で電流に変換して前記基準電流を供給してもよい。

【００１５】また、請求項８記載の電位検出回路のよう
に、第２の基準電流を供給する第２の基準電流供給手段
と、前記検出電流に応答して、前記検出電流に第２の比
率で比例した電流量の第２の比較電流を供給する第２の
カレントミラー手段と、前記第２の基準電流供給手段と
前記第２のカレントミラー手段との間に、前記第２の基
準電流及び前記第２の比較電流のうち、一方の電流が流
入し、他方の電流が流出するように設けられた第２の中
間ノードと、前記第２の中間ノードに得られる電位に基
づき第２のレベル検出信号を出力する第２のレベル検出
信号出力手段とをさらに備えるてもよい。

【００１６】また、請求項９記載の電位検出回路のよう
に、前記レベル検出信号出力手段は、第１の入力が前記
中間ノードに接続され、前記第２の入力に基準電圧を受
け、前記第１及び第２の入力よりそれぞれ得られる電圧
の差に基づき、第１の論理電位差を有する第１の論理Ｈ
レベル及び第１の論理Ｌレベルのうち、一方のレベルを
増幅信号として出力する差動増幅回路と、前記増幅信号
を受け、前記差動増幅回路の前記第１の論理Ｈレベル，
前記第１の論理Ｌレベルに適合した論理閾値で、前記増
幅信号を論理的に反転して反転増幅信号を出力する論理
反転手段と、前記増幅信号と前記反転増幅信号とを受
け、両者の比較結果に基づき、前記第１の論理電位差よ
り大きい第２の論理電位差を有する第２の論理Ｈレベル
及び第２の論理Ｌレベルのうち、一方のレベルを前記レ
ベル検出信号として出力するレベル変換回路とを備えて
もよい。

【００１７】この発明に係る請求項１０記載の半導体集
積回路は、電圧制御信号を受け、該電圧制御信号に基づ
き電圧信号を発生する電圧信号発生手段と、前記電圧信
号の電位を検出電位とし、該検出電位が所定の検出レベ
ルに達しているか否かを判定する第１及び第２の電位検
出回路とを備え、前記第１及び第２の電位検出回路はそ
れぞれ、基準電流を供給する基準電流供給手段と、前記
検出電位を受け、該検出電位を所定の電流変換率で電流
に変換して得られた電流量の比較電流を供給する比較電
流供給手段と、前記基準電流供給手段と前記比較電流供
給手段との間に、前記基準電流及び前記比較電流のう
ち、一方の電流が流入し、他方の電流が流出するように
設けられた中間ノードと、前記中間ノードに得られる電
位に基づきレベル検出信号を出力するレベル検出信号出
力手段とを備え、前記比較電流供給手段の前記所定の電
流変換率は可変に設定可能であり、前記第２の電位検出
回路の前記基準電流供給手段は、設定予定電位をさらに
受け、該設定予定電位を前記所定の電流変換率で電流に
変換して得られた電流量の前記基準電流を供給し、指令
信号を受け、該指令信号に基づき、前記第１の電位検出
回路のレベル検出信号及び前記第２の電位検出回路のレ
ベル検出信号のうち、一方のレベル検出信号を前記電圧
制御信号として出力する電圧制御信号出力手段をさらに
備えて構成される。

【００１８】この発明に係る請求項１１記載の半導体集
積回路は、請求項８記載の電位検出回路と、前記レベル
検出信号に基づき活性／非活性が制御され、活性状態時
に第１の電流駆動能力で第１の電圧を発生する第１の電
圧信生手段と、第２のレベル検出信号に基づき活性／非
活性が制御され、活性状態時に前記第１の駆動能力より
大きい第２の電流駆動能力で第２の電圧を発生する第２
の電圧発生手段と、前記第１及び第２の電圧を受ける基
板とを備え、前記基板の電位が前記検出電位となる。

【００１９】

【発明の実施の形態】

＜実施の形態１＞図１はこの発明の実施の形態１である
電位検出回路の構成を示す回路図である。電位検出回路
は比較電位ＶＬが所定の比較レベルに達しているか否か
を判定する回路である。

【００２０】図１の(a)に示すように、定電流源１は電
源Ｖcc，中間ノードＮ１間に設けられ、定電流である基
準電流ＩＲを電源Ｖccから中間ノードＮ１にかけて供給
する。可変抵抗２は中間ノードＮ１，比較電位ＶＬ間に
設けられ、その抵抗値を可変に設定することができる。
この可変抵抗２を流れる電流が比較電流ＩＣとなる。増
幅器３は入力部が中間ノードＮ１に接続され、中間ノー
ドＮ１より得られる電位を増幅してレベル検出信号ＧＥ
を出力する。

【００２１】このような構成において、比較電位ＶＬと
電源Ｖccとの電位差が小さく、基準電流ＩＲが比較電流
ＩＣを上回る場合、中間ノードＮ１が充電され、中間ノ
ードＮ１の電位が増幅器３の論理閾値を上回るため、増
幅器３よりＨレベルのレベル検出信号ＧＥが出力され
る。

【００２２】一方、比較電位ＶＬと電源Ｖccとの電位差
が大きく、比較電流ＩＣが基準電流ＩＲを上回る場合、
中間ノードＮ１は放電され、中間ノードＮ１の電位が増
幅器３の論理閾値を下回るため、増幅器３よりＬレベル
のレベル検出信号ＧＥが出力される。

【００２３】このように、レベル検出信号ＧＥのＨ，Ｌ
レベルにより比較電位ＶＬが所定の検定レベルであるか
否かを判定することができる。この際、可変抵抗２の抵
抗値を変更して比較電位ＶＬに対する比較電流ＩＣへの
電流変換率を変更することにより、比較レベルを変更す
ることができる。

【００２４】図１の(b)に示すように、定電流源１は接
地レベル，中間ノードＮ２間に設けられ、定電流である
基準電流ＩＲを中間ノードＮ２から接地レベルにかけて
供給する。可変抵抗２は中間ノードＮ２，比較電位ＶＬ
間に設けられ、その抵抗値を可変に設定することができ
る。この可変抵抗２を流れる電流が比較電流ＩＣとな
る。増幅器３は入力部が中間ノードＮ２に接続され、中
間ノードＮ２より得られる電位を増幅してレベル検出信
号ＧＥを出力する。

【００２５】このような構成において、比較電位ＶＬと
接地レベルとの電位差が小さく、基準電流ＩＲが比較電
流ＩＣを上回る場合、中間ノードＮ２が放電され、中間
ノードＮ２の電位が増幅器３の論理閾値を下回るため、
増幅器３よりＬレベルのレベル検出信号ＧＥが出力され
る。

【００２６】一方、比較電位ＶＬと接地レベルとの電位
差が大きく、比較電流ＩＣが基準電流ＩＲを上回る場
合、中間ノードＮ２は充電され、中間ノードＮ２の電位
が増幅器３の論理閾値を上回るため、増幅器３よりＨレ
ベルのレベル検出信号ＧＥが出力される。

【００２７】このように、レベル検出信号ＧＥのＨ，Ｌ
レベルにより比較電位ＶＬが所定の検出レベルであるか
否かを判定することができる。この際、可変抵抗２の抵
抗値を変更して比較電位ＶＬに対する比較電流ＩＣへの
電流変換率を変更することにより、比較電位ＶＬの検出
レベルを変更することができる。

【００２８】上記したように、実施の形態１の電位検出
回路の可変抵抗２は、比較電位ＶＬを電流に変換する抵
抗値を可変に設定することができるため、可変抵抗２の
抵抗値を適宜変更することにより、比較電位ＶＬの検出
レベルを変更することができる。

【００２９】また、電源電位Ｖccが変動しても、電源Ｖ
cc，中間ノードＮ１間あるいは中間ノードＮ２，接地レ
ベル間に供給される基準電流ＩＲは一定であるため、そ
の検出レベルは安定している。

【００３０】なお、図１の(a)で示した可変抵抗２に置
き換えて、図２の(a)に示すように、ゲートに基準電位
Ｖｒｅｆを受け、ドレインが中間ノードＮ１に接続さ
れ、ソースに比較電位ＶＬを受けるＮＭＯＳトランジス
タＱ２を用いてもよい。この場合、基準電位Ｖｒｅｆの
上昇に伴い比較電位ＶＬの検出レベルが上昇し、基準電
位Ｖｒｅｆの下降に伴い比較電位ＶＬの検出レベルが下
降する。

【００３１】同様に、図１の(b)で示した可変抵抗２に
置き換えて、図２の(b)に示すように、ゲートに基準電
位Ｖｒｅｆを受け、ドレインが中間ノードＮ２に接続さ
れ、ソースに比較電位ＶＬを受けるＰＭＯＳトランジス
タＱ４を用いてもよい。この場合、基準電位Ｖｒｅｆの
上昇に伴い比較電位ＶＬの検出レベルが上昇し、基準電
位Ｖｒｅｆの下降に伴い比較電位ＶＬの検出レベルが下
降する。

【００３２】＜実施の形態２＞図３はこの発明の実施の
形態２である電位検出回路の構成を示す回路図である。

【００３３】図３の(a)に示すように、可変電流源４は
電源Ｖcc，中間ノードＮ１間に設けられ、基準電流ＩＲ
を電源Ｖccから中間ノードＮ１にかけて供給する。この
基準電流ＩＲの電流量を可変に設定することができる。
可変抵抗２は中間ノードＮ１，比較電位ＶＬ間に設けら
れ、その抵抗値を可変に設定することができる。増幅器
３は入力部が中間ノードＮ１に接続され、中間ノードＮ
１より得られる電位を増幅してレベル検出信号ＧＥを出
力する。

【００３４】図３の(b)に示すように、可変電流源４は
接地レベル，中間ノードＮ２間に設けられ、基準電流Ｉ
Ｒを中間ノードＮ２から接地レベルにかけて供給する。
可変抵抗２は中間ノードＮ２，比較電位ＶＬ間に設けら
れ、その抵抗値を可変に設定することができる。この基
準電流ＩＲの電流量を可変に設定することができる。増
幅器３は入力部が中間ノードＮ２に接続され、中間ノー
ドＮ２より得られる電位を増幅してレベル検出信号ＧＥ
を出力する。

【００３５】このような構成において、実施の形態２の
電位検出回路は、実施の形態１と同様に、レベル検出信
号ＧＥのＨ，Ｌレベルにより比較電位ＶＬが所定の検定
レベルであるか否かを判定することができる。この際、
可変抵抗２の抵抗値を変更して比較電位ＶＬに対する比
較電流ＩＣへの電流変換率を変更したり、可変電流源４
の基準電流ＩＲの電流量を変更することにより、比較電
位ＶＬの検出レベルを変更することができる。

【００３６】＜実施の形態３＞ ＜第１の態様＞図４はこの発明の実施の形態３による第
１の態様の電位検出回路の構成を示す回路図である。同
図に示すように、可変電流源であるＰＭＯＳトランジス
タＱ１は電源Ｖcc，中間ノードＮ１との間に介挿され、
ゲートに制御信号ＣＳＴを受ける。この制御信号ＣＳＴ
の電位に基づき、基準電流ＩＲを電源Ｖccから中間ノー
ドＮ１にかけて供給する。

【００３７】一方、中間ノードＮ１にはＮＭＯＳトラン
ジスタＱ２のドレインが接続され、ＮＭＯＳトランジス
タＱ２はゲートに基準電位Ｖｒｅｆが与えられる。ＮＭ
ＯＳトランジスタＱ２のソースは直列にダイオード接続
されたトランジスタ群Ｑ１１〜Ｑ１４に接続されるとも
に、ＮＭＯＳトランジスタＱ２０を介してダイオード接
続されたトランジスタ群Ｑ２１，Ｑ２２に接続されると
ともに、ＮＭＯＳトランジスタＱ３０を介してダイオー
ド接続されたＮＭＯＳトランジスタＱ３１に接続され
る。

【００３８】そして、ＮＭＯＳトランジスタＱ１４のソ
ース、ＮＭＯＳトランジスタＱ２２のソース及びＮＭＯ
ＳトランジスタＱ３１のソースに比較電位ＶＬが与えら
れる。また、ＮＭＯＳトランジスタＱ１４に対して並列
にＮＭＯＳトランジスタＱ１０が接続される。ＮＭＯＳ
トランジスタＱ２０、Ｑ３０，Ｑ１０のゲートには切替
信号ＳＷ１〜ＳＷ３がそれぞれ付与される。ダイオード
接続されたＮＭＯＳトランジスタＱ１１〜Ｑ１４，Ｑ２
１，Ｑ２２，Ｑ３１それぞれの閾値電圧は同一であり、
制御用トランジスタＱ１０，Ｑ２０，Ｑ３０それぞれの
オン状態時の抵抗成分は“０”とする。

【００３９】また、増幅器３は入力部が中間ノードＮ２
に接続され、中間ノードＮ２より得られる電位を増幅し
てレベル検出信号ＧＥを出力する。

【００４０】このような構成において、内部より基準電
位Ｖｒｅｆが設定され、この基準電位Ｖｒｅｆに基づき
ＮＭＯＳトランジスタＱ２を流れる電流量が制御され
る。基準電位Ｖｒｅｆを上昇させるとＮＭＯＳトランジ
スタＱ２を流れる電流量が増大し、その分だけ、ノード
Ｎ３の電位Ｖ３の検出レベルが上昇する。同様に、基準
電位Ｖｒｅｆを下降させると電位Ｖ３の検出レベルが下
降する。

【００４１】また、電位Ｖ３と比較電位ＶＬとの電位差
（Ｖ３−ＶＬ）は、切替信号ＳＷ１〜ＳＷ３により決定
される。すなわち、切替信号ＳＷ１〜ＳＷ３をそれぞれ
Ｈ，Ｌ，Ｌレベルにすれば、ＮＭＯＳトランジスタＱ１
０がオンし、ＮＭＯＳトランジスタＱ２０及びＱ３０が
オフし、４個のダイオード直列接続ＮＭＯＳトランジス
タＱ１１〜Ｑ１４の電圧降下分が電位差（Ｖ３−ＶＬ）
となる。

【００４２】また、切替信号ＳＷ１〜ＳＷ３をそれぞれ
Ｌ，Ｌ，Ｌレベルにすれば、ＮＭＯＳトランジスタＱ１
０、Ｑ２０及びＱ３０がオフし、３個のダイオード直列
接続ＮＭＯＳトランジスタＱ１１〜Ｑ１３の電圧降下分
が電位差（Ｖ３−ＶＬ）となる。

【００４３】また、切替信号ＳＷ１〜ＳＷ３をＬ，Ｈ，
Ｌレベルにすれば、ＮＭＯＳトランジスタＱ２０がオン
し、ＮＭＯＳトランジスタＱ１０及びＱ３０がオフし、
２個のダイオード直列接続ＮＭＯＳトランジスタＱ２
１，Ｑ２２の電圧降下分の電位差が電位差（Ｖ３−Ｖ
Ｌ）となる。

【００４４】また、切替信号ＳＷ１〜ＳＷ３をＬ，Ｌ，
Ｈレベルにすれば、ＮＭＯＳトランジスタＱ３０がオン
し、ＮＭＯＳトランジスタＱ１０及びＱ２０がオフし、
１個のダイオード接続ＮＭＯＳトランジスタＱ３１の電
圧降下分の電位差が電位差（Ｖ３−ＶＬ）となる。

【００４５】このように、実施の形態３の第１の態様
は、切替信号ＳＷ１〜ＳＷ３により、比較電位ＶＬに対
する電位Ｖ３のバイアス電位（Ｖ３−ＶＬ）の設定を行
い、かつ基準電位Ｖｒｅｆを受けるＮＭＯＳトランジス
タＱ２により、電位Ｖ３に対する検出レベルの調整を行
うことにより、最終的に比較電位ＶＬの検出レベルを変
更することができる。

【００４６】＜第２の態様＞図５はこの発明の実施の形
態３による第２の態様の電位検出回路の構成を示す回路
図である。同図に示すように、可変電流源であるＰＭＯ
ＳトランジスタＱ１は電源Ｖcc，中間ノードＮ１との間
に介挿され、ゲートに制御信号ＣＳＴを受ける。この制
御信号ＣＳＴの電位に基づき、基準電流ＩＲを電源Ｖcc
から中間ノードＮ１にかけて供給する。

【００４７】一方、中間ノードＮ１にはＮＭＯＳトラン
ジスタＱ２のドレインが接続され、ＮＭＯＳトランジス
タＱ２はゲートに基準電位Ｖｒｅｆが与えられる。ＮＭ
ＯＳトランジスタＱ２のソースは直列に接続されたＰＭ
ＯＳトランジスタ群Ｑ４１〜Ｑ４４に接続されるとも
に、ＮＭＯＳトランジスタＱ５０を介して直列に接続さ
れたＰＭＯＳトランジスタ群Ｑ５１，Ｑ５２に接続され
るとともに、ＮＭＯＳトランジスタＱ６０を介してＰＭ
ＯＳトランジスタＱ６１に接続される。

【００４８】そして、ＰＭＯＳトランジスタＱ４４のド
レイン、ＰＭＯＳトランジスタＱ５２のドレイン及びＰ
ＭＯＳトランジスタ６１のドレインは接地され、トラン
ジスタ群Ｑ４１〜Ｑ４４、Ｑ５１，Ｑ５２及びＱ６１の
ゲートには比較電位ＶＬが与えられる。

【００４９】また、ＰＭＯＳトランジスタＱ４４に対し
て並列にＮＭＯＳトランジスタＱ４０が接続される。Ｎ
ＭＯＳトランジスタＱ４０、Ｑ５０，Ｑ６０のゲートに
は切替信号ＳＷ１１〜ＳＷ１３がそれぞれ付与される。
直列接続されたＮＭＯＳトランジスタＱ４１〜Ｑ４４，
Ｑ５１，Ｑ５２，Ｑ６１はそれぞれ同一構成であり、制
御用トランジスタＱ４０，Ｑ５０，Ｑ６０それぞれのオ
ン状態時の抵抗成分は無視できる。

【００５０】また、増幅器３は入力部が中間ノードＮ２
に接続され、中間ノードＮ２より得られる電位を増幅し
てレベル検出信号ＧＥを出力する。

【００５１】このような構成において、内部より基準電
位Ｖｒｅｆが設定され、この基準電位Ｖｒｅｆに基づき
ＮＭＯＳトランジスタＱ２を流れる電流量が制御され
る。基準電位Ｖｒｅｆを上昇させるとＮＭＯＳトランジ
スタＱ２を流れる電流量が増大し、その分だけ、ノード
Ｎ３の電位Ｖ３の検出レベルが上昇する。同様に、基準
電位Ｖｒｅｆを下降させると電位Ｖ３の検出レベルが下
降する。

【００５２】各ＰＭＯＳトランジスタＱ４１〜Ｑ４４、
Ｑ５１，Ｑ５２及びＱ６１それぞれのオン抵抗値はゲー
トに入力される比較電位ＶＬによって決定する。すなわ
ち、比較電位ＶＬが低い程、その抵抗値は低くなる。こ
こで、ゲートに比較電位ＶＬを付与したときのＰＭＯＳ
トランジスタのオン抵抗値をＲＬとする。

【００５３】さらに、ノードＮ３と接地レベルとの間に
挿入される抵抗値Ｒ３は、切替信号ＳＷ１１〜ＳＷ１３
により決定される。すなわち、切替信号ＳＷ１１〜ＳＷ
１３をそれぞれＨ，Ｌ，Ｌレベルにすれば、ＮＭＯＳト
ランジスタＱ４０がオンし、ＮＭＯＳトランジスタＱ５
０及びＱ６０がオフし、４個の直列接続ＮＭＯＳトラン
ジスタＱ４１〜Ｑ４４が選択され、抵抗値Ｒ３＝４・Ｒ
Ｌとなる。

【００５４】また、切替信号ＳＷ１１〜ＳＷ１３をそれ
ぞれＬ，Ｌ，Ｌレベルにすれば、ＮＭＯＳトランジスタ
Ｑ４０、Ｑ５０及びＱ６０がオフし、３個の直列接続Ｎ
ＭＯＳトランジスタＱ４１〜Ｑ４３が選択され、抵抗値
Ｒ３＝３・ＲＬとなる。

【００５５】また、切替信号ＳＷ１１〜ＳＷ１３をＬ，
Ｈ，Ｌレベルにすれば、ＮＭＯＳトランジスタＱ５０が
オンし、ＮＭＯＳトランジスタＱ４０及びＱ６０がオフ
し、２個の直列接続ＮＭＯＳトランジスタＱ５１，Ｑ５
２が選択され、抵抗値Ｒ３＝２・ＲＬとなる。

【００５６】また、切替信号ＳＷ１１〜ＳＷ１３をＬ，
Ｌ，Ｈレベルにすれば、ＮＭＯＳトランジスタＱ６０が
オンし、ＮＭＯＳトランジスタＱ４０及びＱ５０がオフ
し、１個のＰＭＯＳトランジスタＱ６１が選択され、抵
抗値Ｒ３＝ＲＬとなる。

【００５７】このように、実施の形態３の第２の態様
は、比較電位ＶＬによりノードＮ３と接地レベル間の各
ＰＭＯＳトランジスタのオン抵抗値ＲＬを決定し、切替
信号ＳＷ１１〜ＳＷ１３により、ノードＮ３と接地レベ
ル間の抵抗値Ｒ３の設定を行い、かつ基準電位Ｖｒｅｆ
を受けるＮＭＯＳトランジスタＱ５により、電位Ｖ３に
対する検出レベルの調整を行うことにより、比較電位Ｖ
Ｌの検出レベルを変更することができる。ただし、比較
電位ＶＬは負電位に限定される。

【００５８】＜第３の態様＞図６はこの発明の実施の形
態３による第３の態様の電位検出回路の構成を示す回路
図である。同図に示すように、可変電流源であるＮＭＯ
ＳトランジスタＱ３は接地レベル，中間ノードＮ２との
間に介挿され、ゲートに制御信号ＣＳＴを受ける。この
制御信号ＣＳＴの電位に基づき、基準電流ＩＲを中間ノ
ードＮ２から接地レベルにかけて供給する。

【００５９】一方、中間ノードＮ２にはＰＭＯＳトラン
ジスタＱ４のドレインが接続され、ＰＭＯＳトランジス
タＱ４はゲートに基準電位Ｖｒｅｆが与えられる。ＰＭ
ＯＳトランジスタＱ４のソースは直列に接続されたＰＭ
ＯＳトランジスタ群Ｑ４１〜Ｑ４４に接続されるとも
に、ＮＭＯＳトランジスタＱ５０を介して直列に接続さ
れたＰＭＯＳトランジスタ群Ｑ５１，Ｑ５２に接続され
るとともに、ＮＭＯＳトランジスタＱ６０を介してＰＭ
ＯＳトランジスタＱ６１に接続される。

【００６０】そして、ＰＭＯＳトランジスタＱ４４のド
レイン、ＰＭＯＳトランジスタＱ５２のドレイン及びＰ
ＭＯＳトランジスタ６１のドレインは電源Ｖccに接続さ
れ、トランジスタ群Ｑ４１〜Ｑ４４、Ｑ５１，Ｑ５２及
びＱ６１のゲートには比較電位ＶＬが与えられる。

【００６１】また、ＰＭＯＳトランジスタＱ４４に対し
て並列にＮＭＯＳトランジスタＱ４０が接続される。Ｎ
ＭＯＳトランジスタＱ４０、Ｑ５０，Ｑ６０のゲートに
は切替信号ＳＷ１１〜ＳＷ１３がそれぞれ付与される。
直列接続されたＮＭＯＳトランジスタＱ４１〜Ｑ４４，
Ｑ５１，Ｑ５２，Ｑ６１はそれぞれ同一構成であり、制
御用トランジスタＱ４０，Ｑ５０，Ｑ６０それぞれのオ
ン状態時の抵抗成分は無視できる。

【００６２】また、増幅器３は入力部が中間ノードＮ２
に接続され、中間ノードＮ２より得られる電位を増幅し
てレベル検出信号ＧＥを出力する。

【００６３】このような構成において、内部より基準電
位Ｖｒｅｆが設定され、この基準電位Ｖｒｅｆに基づき
ＰＭＯＳトランジスタＱ４を流れる電流量が制御され
る。基準電位Ｖｒｅｆを下降させるとＰＭＯＳトランジ
スタＱ４を流れる電流量が増大し、その分だけ、ノード
Ｎ４の電位Ｖ４の検出レベルが上昇する。同様に、基準
電位Ｖｒｅｆを上昇させると電位Ｖ４の検出レベルが下
降する。

【００６４】各ＰＭＯＳトランジスタＱ４１〜Ｑ４４、
Ｑ５１，Ｑ５２及びＱ６１それぞれのオン抵抗値はゲー
トに入力される比較電位ＶＬによって決定する。すなわ
ち、比較電位ＶＬが低い程、その抵抗値は低くなる。こ
こで、ゲートに比較電位ＶＬを付与したときのＰＭＯＳ
トランジスタのオン抵抗値をＲＬとする。

【００６５】このように、実施の形態３の第３の態様
は、比較電位ＶＬによりノードＮ４と電源Ｖcc間の各Ｐ
ＭＯＳトランジスタのオン抵抗値ＲＬを決定し、切替信
号ＳＷ１１〜ＳＷ１３により、ノードＮ４と電源Ｖcc間
の抵抗値Ｒ３の設定を行い、かつ基準電位Ｖｒｅｆを受
けるＮＭＯＳトランジスタＱ５により、電位Ｖ４に対す
る検出レベルの調整を行うことにより、比較電位ＶＬの
検出レベルを変更することができる。しかも、比較電位
ＶＬは電源Ｖcc以下であればよい。

【００６６】なお、実施の形態３の第１〜第３の態様の
構成それぞれについて、トランジスタの導電型式を逆に
して、電源Ｖccと接地レベルを置き換えることにより、
電源Ｖccより高い電位の比較電位ＶＬを検出するように
構成することもできる。

【００６７】＜実施の形態４＞図７はこの発明の実施の
形態４である電位検出回路を示す回路図である。同図に
示すように、可変電流源であるＰＭＯＳトランジスタＱ
１は電源Ｖcc，中間ノードＮ１との間に介挿され、ゲー
トに制御信号ＣＳＴを受ける。この制御信号ＣＳＴの電
位に基づき、基準電流ＩＲを電源Ｖccから中間ノードＮ
１にかけて供給する。

【００６８】一方、中間ノードＮ１にはＮＭＯＳトラン
ジスタＱ２のドレインが接続され、ＮＭＯＳトランジス
タＱ２はゲートに基準電位Ｖｒｅｆが与えられる。ＮＭ
ＯＳトランジスタＱ２のソースは直列にダイオード接続
されたトランジスタ群Ｑ１１〜Ｑ１３に接続される。そ
して、ＮＭＯＳトランジスタＱ１３のソースに比較電位
ＶＬを受ける。

【００６９】また、増幅器３は入力部が中間ノードＮ１
に接続され、中間ノードＮ１より得られる電位を増幅し
てレベル検出信号ＧＥを出力する。

【００７０】また、ＮＭＯＳトランジスタＱ２のゲート
はＮＭＯＳトランジスタＱ７１を介して信号入力パッド
Ｐ１にも接続される。信号入力パッドＰ１はＮＭＯＳト
ランジスタＱ７２を介して内部回路にも接続される。そ
して、ＮＭＯＳトランジスタＱ７２のゲートには切替信
号ＳＡが付与され、ＮＭＯＳトランジスタＱ７２のゲー
トには反転切替信号バーＳＡが付与される。

【００７１】通常動作時は、切替信号ＳＡはＬレベルと
なり、ＮＭＯＳトランジスタＱ７１はオフし、ＮＭＯＳ
トランジスタＱ７２はオンする。そして、信号入力パッ
ドＰ１には、内部回路の回路動作制御用の外部入力信号
が与えられ、この外部入力信号がＮＭＯＳトランジスタ
Ｑ７２を介して内部回路に与えられる。

【００７２】このとき、内部信号より基準電位Ｖｒｅｆ
が設定され、この基準電位Ｖｒｅｆに基づきＮＭＯＳト
ランジスタＱ２を流れる電流量が制御される。基準電位
Ｖｒｅｆを上昇させるとＮＭＯＳトランジスタＱ２を流
れる電流量が増大し、その分だけ、比較電位ＶＬに対す
る比較レベルが上昇する。

【００７３】外部制御動作時は、切替信号ＳＡはＨレベ
ルとなり、ＮＭＯＳトランジスタＱ７１はオンし、ＮＭ
ＯＳトランジスタＱ７２はオフする。そして、信号入力
パッドＰ１には、基準電位Ｖｒｅｆ設定用の外部入力信
号が与えられ、この外部入力信号がＮＭＯＳトランジス
タＱ７１を介してＮＭＯＳトランジスタＱ２のゲートに
付与される。

【００７４】このとき、外部入力信号の駆動能力を内部
信号より十分大きく設定することにより、外部入力信号
より基準電位Ｖｒｅｆが設定され、この基準電位Ｖｒｅ
ｆに基づきＮＭＯＳトランジスタＱ２を流れる電流量が
制御される。

【００７５】したがって、通常は内部回路の回路動作制
御として与えられる外部入力信号を基準電位Ｖｒｅｆの
設定の制御信号として与えることができるため、外部入
力信号入力用の端子数を余分に増やすことなく、ＮＭＯ
ＳトランジスタＱ２を流れる電流量を変更することがで
きる。

【００７６】＜実施の形態５＞ ＜第１の態様＞図８はこの発明の実施の形態５の第１の
態様である電位検出回路を示す回路図である。同図に示
すように、ソースが共に電源Ｖccに接続され、ゲートを
共有するＰＭＯＳトランジスタＱ８１及びＱ８２により
カレントミラー回路を構成している。そして、ゲート・
ドレインを共有するＰＭＯＳトランジスタＱ８１のドレ
インは検出用ノードＮ５に接続され、ＰＭＯＳトランジ
スタＱ８２のドレインは中間ノードＮ２に接続される。

【００７７】可変電流源であるＮＭＯＳトランジスタＱ
３は中間ノードＮ２と接地レベルとの間に介挿され、ゲ
ートに制御信号ＣＳＴを受ける。この制御信号ＣＳＴの
電位に基づき、基準電流ＩＲを中間ノードＮ２から接地
レベルにかけて供給する。

【００７８】一方、検出用ノードＮ５にはＮＭＯＳトラ
ンジスタＱ２のドレインが接続され、ＮＭＯＳトランジ
スタＱ２はゲートに基準電位Ｖｒｅｆが与えられる。Ｎ
ＭＯＳトランジスタＱ２のソースは直列にダイオード接
続されたトランジスタ群Ｑ１１〜Ｑ１３に接続される。
そして、ＮＭＯＳトランジスタＱ１３のソースに比較電
位ＶＬを受ける。

【００７９】また、増幅器３は入力部が中間ノードＮ２
に接続され、中間ノードＮ２より得られる電位を増幅し
てレベル検出信号ＧＥを出力する。

【００８０】このような構成において、内部信号より基
準電位Ｖｒｅｆが設定され、この基準電位Ｖｒｅｆに基
づきＮＭＯＳトランジスタＱ２を流れる検出電流Ｉ２の
電流量が制御される。基準電位Ｖｒｅｆを上昇させると
検出電流Ｉ２の電流量が増大し、その分だけ、比較電位
ＶＬに対する検出レベルが上昇する。この検出電流Ｉ２
は検出用ノードＮ５から比較電位ＶＬ、すなわち接地レ
ベル側に供給される。

【００８１】ＰＭＯＳトランジスタＱ８１及びＱ８２か
らなるカレントミラー回路により、検出電流Ｉ２の電流
量に比例した電流量の比較電流ＩＣが電源Ｖccから中間
ノードＮ２にかけて流れる。

【００８２】したがって、比較電位ＶＬと電源Ｖccとの
電位差が小さく、基準電流ＩＲが比較電流ＩＣを上回る
場合、中間ノードＮ２が放電され、中間ノードＮ２の電
位が増幅器３の論理閾値を下回るため、増幅器３よりＬ
レベルのレベル検出信号ＧＥが出力される。

【００８３】一方、比較電位ＶＬと電源Ｖccとの電位差
が大きく、比較電流ＩＣが基準電流ＩＲを上回る場合、
中間ノードＮ２は充電され、中間ノードＮ２の電位が増
幅器３の論理閾値を上回るため、増幅器３よりＨレベル
のレベル検出信号ＧＥが出力される。

【００８４】このように、レベル検出信号ＧＥのＨ，Ｌ
レベルにより比較電位ＶＬが所定の検出レベルであるか
否かを判定することができる。この際、ＮＭＯＳトラン
ジスタＱ２を流れる検出電流Ｉ２を基準電位Ｖｒｅｆに
よって変更することにより、比較電位ＶＬの検出レベル
を変更することができる。

【００８５】加えて、基準電流ＩＲ及び検出電流Ｉ２は
共に、ノード（中間ノードＮ２あるいは検出用ノードＮ
５）から、外部のノイズの影響を受けない接地レベル側
に供給される電流となるため、基準電流ＩＲ及び検出電
流Ｉ２それぞれの電流量は外部のノイズの影響を受けな
い。また、カレントミラー回路により得られる比較電流
ＩＣの電流量は検出電流Ｉ２の電流量に精度良く比例し
た量となる。

【００８６】その結果、実施の形態５の第１の態様は、
基準電流ＩＲ及び比較電流ＩＣの電流量の精度を外部ノ
イズに対して高くすることができるため、精度の高いレ
ベル検出信号を出力することができる。

【００８７】＜第２の態様＞図９はこの発明の実施の形
態５の第２の態様である電位検出回路を示す回路図であ
る。同図に示すように、ソースが共に接地レベルに接続
され、ゲートを共有するＮＭＯＳトランジスタＱ９１及
びＱ９２によりカレントミラー回路を構成している。そ
して、ゲート・ドレインを共有するＮＭＯＳトランジス
タＱ９１のドレインは検出用ノードＮ５に接続され、Ｎ
ＭＯＳトランジスタＱ９２のドレインは中間ノードＮ１
に接続される。

【００８８】可変電流源であるＰＭＯＳトランジスタＱ
３は中間ノードＮ１と電源Ｖccとの間に介挿され、ゲー
トに制御信号ＣＳＴを受ける。この制御信号ＣＳＴの電
位に基づき、基準電流ＩＲを電源Ｖccから中間ノードＮ
１にかけて供給する。

【００８９】一方、検出用ノードＮ５にはＰＭＯＳトラ
ンジスタＱ４のドレインが接続され、ＰＭＯＳトランジ
スタＱ４はゲートに基準電位Ｖｒｅｆが与えられる。Ｐ
ＭＯＳトランジスタＱ４のソースは直列にダイオード接
続されたトランジスタ群Ｑ４１、Ｑ４２に接続される。
そして、ＰＭＯＳトランジスタＱ４２のソースに比較電
位ＶＬを受ける。

【００９０】また、増幅器３は入力部が中間ノードＮ１
に接続され、中間ノードＮ１より得られる電位を増幅し
てレベル検出信号ＧＥを出力する。

【００９１】このような構成においても、第１の態様と
同様、レベル検出信号ＧＥのＨ，Ｌレベルにより比較電
位ＶＬが所定の検出レベルであるか否かを判定すること
ができる。この際、ＰＭＯＳトランジスタＱ４を流れる
検出電流Ｉ２を基準電位Ｖｒｅｆによって変更すること
により、比較電位ＶＬの検出レベルを変更することがで
きる。

【００９２】なお、第２の態様は比較電位ＶＬの検出レ
ベルが比較的高い場合に適しており、第１の態様は比較
電位ＶＬの検出レベルが比較的低い場合に適している。

【００９３】＜実施の形態６＞ ＜第１の態様＞図１０はこの発明の実施の形態６の第１
の態様である電位検出回路を示す回路図である。同図に
示すように、ソースが共に電源Ｖccに接続され、ゲート
を共有するＰＭＯＳトランジスタＱ８３及びＱ８４によ
りカレントミラー回路を構成している。そして、ゲート
・ドレインを共有するＰＭＯＳトランジスタＱ８３のド
レインは定電流ノードＮ６に接続され、ＰＭＯＳトラン
ジスタＱ８４のドレインは中間ノードＮ１に接続され
る。

【００９４】可変電流源であるＮＭＯＳトランジスタＱ
３は定電流ノードＮ６と接地レベルとの間に介挿され、
ゲートに制御信号ＣＳＴを受ける。この制御信号ＣＳＴ
の電位に基づき、定電流Ｉ２を定電流ノードＮ６から接
地レベルにかけて供給する。

【００９５】一方、中間ノードＮ１にはＮＭＯＳトラン
ジスタＱ２のドレインが接続され、ＮＭＯＳトランジス
タＱ２はゲートに基準電位Ｖｒｅｆが与えられる。ＮＭ
ＯＳトランジスタＱ２のソースは直列にダイオード接続
されたトランジスタ群Ｑ１１〜Ｑ１３に接続される。そ
して、ＮＭＯＳトランジスタＱ１３のソースに比較電位
ＶＬを受ける。

【００９６】また、増幅器３は入力部が中間ノードＮ１
に接続され、中間ノードＮ１より得られる電位を増幅し
てレベル検出信号ＧＥを出力する。

【００９７】このような構成において、基準電位Ｖｒｅ
ｆが設定され、この基準電位Ｖｒｅｆに基づきＮＭＯＳ
トランジスタＱ２を流れる比較電流ＩＣの電流量が制御
される。基準電位Ｖｒｅｆを上昇させると比較電流ＩＣ
の電流量が増大し、その分だけ、比較電位ＶＬに対する
検出レベルが上昇する。この比較電流ＩＣは中間ノード
Ｎ１から比較電位ＶＬ、すなわち接地レベル側に供給さ
れる。

【００９８】一方、ＰＭＯＳトランジスタＱ８３及びＱ
８４からなるカレントミラー回路により、定電流Ｉ１の
電流量に比例した電流量の基準電流ＩＲが電源Ｖccから
中間ノードＮ１にかけて流れる。

【００９９】したがって、実施の形態５と同様、レベル
検出信号ＧＥのＨ，Ｌレベルにより比較電位ＶＬが所定
の検出レベルであるか否かを判定することができる。こ
の際、ＮＭＯＳトランジスタＱ２を流れる比較電流ＩＣ
を基準電位Ｖｒｅｆによって変更することにより、比較
電位ＶＬの検出レベルを変更することができる。

【０１００】加えて、定電流Ｉ１及び比較電流ＩＣは共
に、ノード（定電流ノードＮ６あるいは中間ノードＮ
１）から、外部のノイズの影響を受けない接地レベル側
に供給される電流となるため、定電流Ｉ１及び比較電流
ＩＣそれぞれの電流量は外部のノイズの影響を受けな
い。また、カレントミラー回路により得られる基準電流
ＩＲの電流量は定電流Ｉ１の電流量に精度良く比例した
量となる。

【０１０１】その結果、基準電流ＩＲ及び比較電流ＩＣ
の電流量の精度を外部ノイズに対して高くすることがで
きるため、精度の高いレベル検出信号を出力することが
できる。

【０１０２】さらに加えて、定電流Ｉ１はその電流変化
がほとんどないため、カレントミラー回路により得られ
る基準電流ＩＲの電流量変化もほとんどなく、カレント
ミラー回路による定電流Ｉ１から基準電流ＩＲへの変換
時にノイズが発生することもない。

【０１０３】その結果、基準電流ＩＲ及び比較電流ＩＣ
の電流量の精度をより一層高くすることができるため、
さらに精度の高いレベル検出信号を出力することができ
る。

【０１０４】＜第２の態様＞図１１はこの発明の実施の
形態６の第２の態様である電位検出回路を示す回路図で
ある。同図に示すように、ソースが共に接地レベルに接
続され、ゲートを共有するＮＭＯＳトランジスタＱ９３
及びＱ９４によりカレントミラー回路を構成している。
そして、ゲート・ドレインを共有するＮＭＯＳトランジ
スタＱ９３のドレインは定電流ノードＮ６に接続され、
ＮＭＯＳトランジスタＱ９４のドレインは中間ノードＮ
１に接続される。

【０１０５】可変電流源であるＰＭＯＳトランジスタＱ
３は定電流ノードＮ６と電源Ｖccとの間に介挿され、ゲ
ートに制御信号ＣＳＴを受ける。この制御信号ＣＳＴの
電位に基づき、定電流Ｉ２を電源ＶccからノードＮ６に
かけて供給する。

【０１０６】一方、中間ノードＮ１にはＰＭＯＳトラン
ジスタＱ４のドレインが接続され、ＰＭＯＳトランジス
タＱ４はゲートに基準電位Ｖｒｅｆが与えられる。ＰＭ
ＯＳトランジスタＱ４のソースは直列にダイオード接続
されたトランジスタＱ４１，Ｑ４２に接続される。そし
て、ＰＭＯＳトランジスタＱ４３のソースに比較電位Ｖ
Ｌを受ける。

【０１０７】また、増幅器３は入力部が中間ノードＮ１
に接続され、中間ノードＮ１より得られる電位を増幅し
てレベル検出信号ＧＥを出力する。

【０１０８】このような構成において、第１の態様と同
様、レベル検出信号ＧＥのＨ，Ｌレベルにより比較電位
ＶＬが所定の検出レベルであるか否かを判定することが
できる。この際、ＰＭＯＳトランジスタＱ４を流れる比
較電流ＩＣを基準電位Ｖｒｅｆによって変更することに
より、比較電位ＶＬの検出レベルを変更することができ
る。

【０１０９】加えて、定電流Ｉ１はその電流変化がほと
んどないため、カレントミラー回路により得られる基準
電流ＩＲの電流量変化もほとんどなく、カレントミラー
回路による定電流Ｉ１から基準電流ＩＲへの変換時にノ
イズが発生することもない。

【０１１０】その結果、基準電流ＩＲ及び比較電流ＩＣ
の電流量の精度を高くすることができるため、さらに精
度の高いレベル検出信号を出力することができる。

【０１１１】なお、第２の態様は比較電位ＶＬの検出レ
ベルが比較的高い場合に適しており、第１の態様は比較
電位ＶＬの検出レベルが比較的低い場合に適している。

【０１１２】＜実施の形態７＞図１２はこの発明の実施
の形態７の電位検出回路を示す回路図である。同図に示
すように、ソースが共に電源Ｖccに接続され、ゲートを
共有するＰＭＯＳトランジスタＱ８１及びＱ８２により
カレントミラー回路を構成している。そして、ゲート・
ドレインを共有するＰＭＯＳトランジスタＱ８１のドレ
インは検出用ノードＮ５に接続され、ＰＭＯＳトランジ
スタＱ８２のドレインは中間ノードＮ２に接続される。

【０１１３】検出用ノードＮ５にはＮＭＯＳトランジス
タＱ２のドレインが接続され、ＮＭＯＳトランジスタＱ
２Ａはゲートに基準電位Ｖｒｅｆが与えられる。ＮＭＯ
ＳトランジスタＱ２Ａのソースは直列にダイオード接続
されたＮＭＯＳトランジスタ群Ｑ１１Ａ，Ｑ１２Ａに接
続される。そして、ＮＭＯＳトランジスタＱ１２Ａのソ
ースに比較電位ＶＬを受ける。

【０１１４】中間ノードＮ２にはＮＭＯＳトランジスタ
Ｑ２Ｂのドレインが接続され、ＮＭＯＳトランジスタＱ
２Ｂはゲートに基準電位Ｖｒｅｆが与えられる。ＮＭＯ
ＳトランジスタＱ２Ｂのソースは直列にダイオード接続
されたＮＭＯＳトランジスタ群Ｑ１１Ｂ，Ｑ１２Ｂに接
続される。そして、ＮＭＯＳトランジスタＱ１２Ｂのソ
ースに設定予定電位ＶＳを受ける。なお、ＮＭＯＳトラ
ンジスタＱ２ＡとＱ２Ｂ，ＮＭＯＳトランジスタＱ１１
ＡとＱ１１Ｂ，ＮＭＯＳトランジスタＱ１２ＡとＱ１２
Ｂとはそれぞれ同一構成で形成される。

【０１１５】また、増幅器３は入力部が中間ノードＮ２
に接続され、中間ノードＮ２より得られる電位を増幅し
てレベル検出信号ＧＥを出力する。

【０１１６】このような構成において、基準電位Ｖｒｅ
ｆが設定され、この基準電位Ｖｒｅｆに基づきＮＭＯＳ
トランジスタＱ２Ａを流れる検出電流Ｉ２の電流量が制
御される。基準電位Ｖｒｅｆを上昇させると検出電流Ｉ
２の電流量が増大し、その分だけ、比較電位ＶＬに対す
る検出レベルが上昇する。この検出電流Ｉ２は検出用ノ
ードＮ５から比較電位ＶＬ、すなわち接地レベル側に供
給される。

【０１１７】一方、基準電位Ｖｒｅｆに基づきＮＭＯＳ
トランジスタＱ２Ｂを流れる基準電流ＩＲの電流量が制
御される。基準電位Ｖｒｅｆを上昇させると基準電流Ｉ
Ｒの電流量が増大しする。この基準電流ＩＲは中間ノー
ドＮ２から設定電位、すなわち接地レベル側に供給され
る。

【０１１８】ＰＭＯＳトランジスタＱ８１及びＱ８２か
らなるカレントミラー回路により、検出電流Ｉ２の電流
量に比例した電流量の比較電流ＩＣが電源Ｖccから中間
ノードＮ２にかけて流れる。

【０１１９】したがって、実施の形態７の電位検出回路
は、実施の形態５と同様、レベル検出信号ＧＥのＨ，Ｌ
レベルにより比較電位ＶＬが所定の検出レベルであるか
否かを判定することができる。実施の形態５の電位検出
回路と同様の効果を奏する。

【０１２０】加えて、比較電位ＶＬに基づき生成される
定電流Ｉ２と全く同一条件で、設定予定電位ＶＳに基づ
き基準電流ＩＲを生成するため、設定予定電位ＶＳを変
更するだけで簡単に検出電位ＶＬの検出レベルを変更す
ることができる。

【０１２１】＜実施の形態８＞図１３はこの発明の実施
の形態８の電位検出回路を示す回路図である。同図に示
すように、ソースが共に電源Ｖccに接続され、ゲートを
共有するＰＭＯＳトランジスタＱ８１、Ｑ８２及びＱ８
３によりカレントミラー回路を構成している。そして、
ゲート・ドレインを共有するＰＭＯＳトランジスタＱ８
１のドレインは検出用ノードＮ５に接続され、ＰＭＯＳ
トランジスタＱ８２Ａのドレインは中間ノードＮ２Ａに
接続され、ＰＭＯＳトランジスタＱ８２Ｂのドレインは
中間ノードＮ２Ｂに接続される。なお、ＰＭＯＳトラン
ジスタＱ８２Ａのゲート幅よりＰＭＯＳトランジスタＱ
８２Ｂのゲート幅は大きな値に設定される。

【０１２２】可変電流源であるＮＭＯＳトランジスタＱ
３Ａ及びＱ３Ｂはそれぞれ中間ノードＮ２Ａ及びＮ２Ｂ
と接地レベルとの間にそれぞれ介挿され、ゲートに制御
信号ＣＳＴを共通に受ける。ＮＭＯＳトランジスタＱ３
Ａ及びＱ３Ｂはそれぞれ制御信号ＣＳＴの電位に基づ
き、基準電流ＩＲを中間ノードＮ２Ａ及びＮ２Ｂそれぞ
れから接地レベルにかけて供給する。

【０１２３】一方、検出用ノードＮ５にはＮＭＯＳトラ
ンジスタＱ２のドレインが接続され、ＮＭＯＳトランジ
スタＱ２はゲートに基準電位Ｖｒｅｆが与えられる。Ｎ
ＭＯＳトランジスタＱ２のソースは直列にダイオード接
続されたトランジスタ群Ｑ１１〜Ｑ１３に接続される。
そして、ＮＭＯＳトランジスタＱ１３のソースに比較電
位ＶＬを受ける。

【０１２４】また、増幅器３Ａは入力部が中間ノードＮ
２Ａに接続され、中間ノードＮ２Ａより得られる電位を
増幅してレベル検出信号ＧＥ１を出力する。増幅器３Ｂ
は入力部が中間ノードＮ２Ｂに接続され、中間ノードＮ
２Ｂより得られる電位を増幅してレベル検出信号ＧＥ２
を出力する。

【０１２５】このような構成において、基準電位Ｖｒｅ
ｆが設定され、この基準電位Ｖｒｅｆに基づきＮＭＯＳ
トランジスタＱ２を流れる検出電流Ｉ２の電流量が制御
される。

【０１２６】そして、ＰＭＯＳトランジスタＱ８１、Ｑ
８２及びＱ８３からなるカレントミラー回路により、検
出電流Ｉ２の電流量に比例した電流量の比較電流ＩＣ１
及びＩＣ２が電源Ｖccから中間ノードＮ２Ａ及びＮ２Ｂ
にかけてそれぞれ流れる。

【０１２７】したがって、比較電位ＶＬと電源Ｖccとの
電位差が十分小さく、基準電流ＩＲが比較電流ＩＣ１及
びＩＣ２を上回る場合、中間ノードＮ２Ａ及びＮ２Ｂが
共に放電され、中間ノードＮ２Ａ及びＮ２Ｂの電位が増
幅器３Ａ及び３Ｂの論理閾値を下回るため、増幅器３Ａ
及び３ＢよりＬレベルのレベル検出信号ＧＥ１及びＧＥ
２が出力される。

【０１２８】そして、比較電位ＶＬと電源Ｖccとの電位
差が比較的大きく、基準電流ＩＲが比較電流ＩＣ１上回
り、比較電流ＩＣ２が基準電流ＩＲを上回る場合、中間
ノードＮ２Ａは放電され、中間ノードＮ２Ｂが充電され
る。

【０１２９】その結果、中間ノードＮ２Ａの電位が増幅
器３Ａの論理閾値を下回るため、増幅器３ＡよりＬレベ
ルのレベル検出信号ＧＥ１が出力されるとともに、中間
ノードＮ２Ｂの電位が増幅器３Ｂの論理閾値を上回るた
め、増幅器３ＢよりＨレベルのレベル検出信号ＧＥ２が
出力される。

【０１３０】一方、比較電位ＶＬと接地レベルとの電位
差が十分大きく、比較電流ＩＣ１及びＩＣ２が基準電流
ＩＲを上回る場合、中間ノードＮ２Ａ及びＮＡ２は充電
され、中間ノードＮ２Ａ及びＮ２Ｂの電位が増幅器３Ａ
及び３Ｂの論理閾値を上回るるため、増幅器３Ａ及び３
ＢよりＨレベルのレベル検出信号ＧＥ１及びＧＥ２が出
力される。

【０１３１】このように、ＰＭＯＳトランジスタＱ８２
Ａのゲート幅とＰＭＯＳトランジスタＱ８２Ｂのゲート
幅とを異なる値に設定して比較電流ＩＣ１と比較電流Ｉ
Ｃ２との電流量を異なる量にして、レベル検出信号ＧＥ
１及びＧＥ２それぞれのＨ，Ｌレベルにより比較電位Ｖ
Ｌが第１及び第２の検出レベルであるか否かを同時に判
定することができる。この際、ＮＭＯＳトランジスタＱ
２を流れる検出電流Ｉ２を基準電位Ｖｒｅｆによって変
更することにより、比較電位ＶＬの第１及び第２の検出
レベルを変更することができる。

【０１３２】＜実施の形態９＞図１４はこの発明の実施
の形態９である電位検出回路の増幅器３の内部構成を示
す回路図である。同図に示すように、増幅器３は差動増
幅回路３１、インバータ回路３２及びレベル変換回路３
３から構成される。

【０１３３】差動増幅回路３１はトランジスタＴ２１〜
Ｔ２５から構成され、ソースが共に電源Ｖccに接続さ
れ、ゲートを共有するＰＭＯＳトランジスタＴ２１、Ｔ
２３によりカレントミラー回路を構成している。そし
て、ゲート・ドレインを共有するＰＭＯＳトランジスタ
Ｔ２１のドレインはＮＭＯＳトランジスタＴ２３のドレ
インに接続され、ＰＭＯＳトランジスタＴ２２のドレイ
ンはＮＭＯＳトランジスタＴ２４のドレインに接続され
る。

【０１３４】トランジスタＴ２３のゲートには第１入力
信号Ｓ１が入力され、トランジスタＴ２４のゲートには
第２入力信号Ｓ２が入力される。例えば図８で示した実
施の形態５の電位検出回路の場合、中間ノードＮ２より
得られる信号が第１入力信号Ｓ１として与えられ、検出
用ノードＮ５より得られる信号が第２入力信号Ｓ２とし
て与えられる。

【０１３５】トランジスタＴ２３及びＴ２４のソースは
共通にノードＮ１１を介してＮＭＯＳトランジスタＴ２
５のドレインに接続される。このトランジスタＴ２５の
ゲートに活性化信号Ｓ３が付与され、ソースが接地され
る。

【０１３６】このような構成の差動増幅回路３１は、第
１入力信号Ｓ１と第２入力信号Ｓ２との電位差を増幅し
て、その増幅信号Ｓ３１をトランジスタＴ２２のドレイ
ンより出力する。

【０１３７】インバータ回路３２は、電源ＶccとＰＭＯ
ＳトランジスタＴ３２との間に、ＰＭＯＳトランジスタ
Ｔ３０及びＮＭＯＳトランジスタＴ３１からなるインバ
ータ３４が設けられる。

【０１３８】そして、トランジスタＴ３２のソースはト
ランジスタＴ３１のソースに接続され、ドレインは接地
され、ゲートに調整用電位ＶＲ１が付与される。この調
整用電位ＶＲ１は、トランジスタＴ３２のドレインの電
位が差動増幅回路３１のノードＮ１１の電位と同程度か
それ以上になるように設定される。

【０１３９】インバータ３４は入力に増幅信号Ｓ３１と
受ける。この増幅信号を反転して反転増幅信号バーＳ３
１を出力する。このとき、トランジスタＴ３２のドレイ
ンにより得られる電位が差動増幅回路３１のノードＮ１
１の同程度に設定されるため、増幅信号Ｓ３１のＬレベ
ルが接地レベルより幾分上昇しても、インバータ３４に
余分な貫通電流を流すことなく、反転増幅信号バーＳ３
１を出力することができる。

【０１４０】レベル変換回路３３は、ＰＭＯＳトランジ
スタＴ２８及びＴ２９並びにＮＭＯＳトランジスタＴ２
６及びＴ２７で構成される。トランジスタＴ２８及びＴ
２９のソースは電源Ｖccに接続され、トランジスタＴ２
８のゲートはトランジスタＴ２７のドレインに接続さ
れ、トランジスタＴ２９のゲートはトランジスタＴ２６
のドレインに接続される。トランジスタＴ２６のゲート
に増幅信号Ｓ３１を受け、ソースは接地される。トラン
ジスタＴ２７のゲートに反転増幅信号バーＳ３１を受
け、ソースは接地される。

【０１４１】＜実施の形態１０＞図１５はこの発明の実
施の形態１０である半導体集積回路の構成を示すブロッ
ク図である。同図に示すように、コマンド発生回路１１
は通常電位検出回路１２あるいは特殊電位検出回路１３
のうち一の回路の動作を指示するコマンド指令Ｓ１１を
特殊電位検出回路１３及びマルチプレクサ１４に出力す
る。

【０１４２】通常電位検出１２は、発生電圧ＶBBを受
け、発生電圧ＶBBが内部で設定された検出レベルである
か否かを判定してレベル検出信号ＧＥ１をマルチプレク
サ１４に出力する。通常電位検出回路１２の内部構成と
しては、実施の形態１〜実施の形態６で示した電位検出
回路の内部構成が考えられる。

【０１４３】特殊電位検出回路１３は、コマンド指令Ｓ
１１及び発生電圧ＶBBとともに、外部入力端子Ｐ２を介
して設定電位ＶＳを受け、コマンド指令Ｓ１１が特殊電
位検出回路１３の動作を指示する時に活性状態となり、
通常電位検出回路１２の動作を指示する時に非活性状態
となる。そして、特殊電位検出回路１３は、活性状態時
に、発生電圧ＶBBが設定電位ＶＳであるか否かを判定し
てレベル検出信号ＧＥ３をマルチプレクサ１４に出力す
る。特殊電位検出回路１３の内部構成としては、実施の
形態７で示した電位検出回路の内部構成が考えられる。

【０１４４】マルチプレクサ１４は、コマンド指令Ｓ１
１に基づき、コマンド指令Ｓ１１が通常電位検出回路１
２の動作を指示するときレベル検出信号ＧＥ１を電圧発
生回路１５に出力し、コマンド指令Ｓ１１が特殊電位検
出回路１３の動作を指示するときレベル検出信号ＧＥ３
を電圧発生回路１５に出力する。

【０１４５】電圧発生回路１５はレベル検出信号ＧＥ１
あるいはレベル検出信号ＧＥ３に基づき、活性／非活性
が制御され、活性状態時に発生電圧ＶBBを発生する。

【０１４６】このような構成において、通常使用時は、
通常電位検出回路１２の動作を指示するコマンド指令Ｓ
１１をコマンド発生回路１１より出力させる。すると、
発生電圧ＶBBを所定の検出レベルで判定して得られる通
常電位検出回路１２のレベル検出信号ＧＥ１が電圧発生
回路１５にフィードバックされる。その結果、電圧発生
回路１５はレベル検出信号ＧＥ１の制御下で発生電圧Ｖ
BBを発生する。このとき、特殊電位検出回路１３は非活
性状態とされ、無駄な電力の消費を抑えることができ
る。

【０１４７】一方、特殊使用時は、特殊電位検出回路１
３の動作を指示するコマンド指令Ｓ１１をコマンド発生
回路１１より出力させる。すると、発生電圧ＶBBを外部
より得た設定電位ＶＳで判定して得られる特殊電位検出
回路１３のレベル検出信号ＧＥ３が電圧発生回路１５に
フィードバックされる。その結果、電圧発生回路１５は
レベル検出信号ＧＥ３の制御下で発生電圧ＶBBを発生す
る。

【０１４８】このように、実施の形態１０の半導体集積
回路は、コマンド指令Ｓ１１により、通常電位検出回路
１２及び特殊電位検出回路１３それぞれのレベル検出信
号ＧＥ１及びＧＥ３のうち、一方のレベル検出信号に基
づき電圧発生回路１５により発生される電圧信号を制御
することができる。

【０１４９】図１６は電圧発生回路１５の内部構成を示
す回路図である。電圧発生回路１５は図１５では図示し
ていなかったが、実際には、５つの入力信号ＩＮ１〜Ｉ
Ｎ５を入力する。入力信号ＩＮ１〜ＩＮ５はそれぞれ電
源ＶccレベルをＨレベル、接地レベルをＬレベルおした
信号である。

【０１５０】電圧発生回路１５は、図１６に示すよう
に、レベル変換回路１６、ＰＭＯＳトランジスタＴ１〜
Ｔ３，Ｔ１２，Ｔ１３、キャパシタＣ１〜Ｃ４から構成
される。レベル変換回路１６はＰＭＯＳトランジスタＴ
４，Ｔ５，Ｔ８，Ｔ９、ＮＭＯＳトランジスタＴ６，Ｔ
７，Ｔ１０，Ｔ１１及びインバータ１７，１８から構成
される。レベル変換回路１６は電源Ｖccと発生電圧ＶBB
とを動作電源とした２つのクロックドインバータ（Ｔ４
〜Ｔ７とＴ８〜Ｔ１１）を有する。

【０１５１】図１７は電圧発生回路１５の動作を示すタ
イミング図である。以下、同図を参照して、電圧発生回
路１５の動作を説明する。スタンバイ時は入力信号ＩＮ
１〜ＩＮ５はすべてＨレベルとなり、ノードＮＯＤＥ１
及びＮＯＤＥ２は接地レベルにプリチャージされる。こ
のとき、トランジスタＴ１はオフしている。

【０１５２】そして、活性状態となり、入力信号ＩＮ１
がＬレベルに変化すると、ノードＮＯＤＥ１は−Ｖccま
で降圧される。一方、入力信号ＩＮ３がＬレベルに変化
すると、トランジスタＴ４及びＴ１１がオンし、トラン
ジスタＴ８がオフし、トランジスタＴ７がほとんどオフ
する。その後に入力信号ＩＮ４がＬレベルに変化し、ト
ランジスタＴ５，Ｔ１０がオンし、トランジスタＴ６，
Ｔ９がオフしてノードＮＯＤＥ３が（ＶBB−Ｖcc）にな
る。このとき、トランジスタＴ５及びＴ６が同時にオン
状態となる期間が存在するが、既にトランジスタＴ７が
ほとんどオフしているため、貫通電流はほとんど流れな
い。

【０１５３】そして、キャパシタＣ３のカップリングに
よりノードＮＯＤＥ２の電位が（−Ｖcc＋ＶBB）まで降
圧さ、トランジスタＴ１がオン状態となり、ノードＮＯ
ＤＥ１の電位が発生電圧ＶBBとして出力される。

【０１５４】この構成では、発生電圧ＶBBをフィードバ
ックして用いているため、トランジスタＴ１のゲート電
位が（−Ｖcc＋ＶBB）まで降圧され、ソース電位ＶBBの
トランジスタＴ１のゲート，ソース間電圧ＶGSは閾値電
圧以上になるため、ノードＮＯＤＥ１の電位はそのまま
発生電圧ＶBBとして出力される。また、レベル変換回路
１６に入力信号ＩＮを用いているため貫通電流が流れ
ず、回路の効率は高くなる。この発生電圧ＶBBはＤＲＡ
Ｍの基板電位などに用いることができる。

【０１５５】このような構成のレベル変換回路３３は、
増幅信号Ｓ３１と反転増幅信号バーＳ３１とに基づき、
トランジスタＴ２７のドレインより、Ｈレベルが電源Ｖ
ccをＬレベルが接地レベルの出力信号ＯＵＴをレベル検
出信号ＧＥとして出力する。

【０１５６】＜実施の形態１１＞図１８はこの発明の実
施の形態１１である半導体集積回路の構成を示すブロッ
ク図である。同図に示すように、電位検出回路２１は半
導体基板１８の基板電位Ｖ１８を受け、基板電位Ｖ１８
が第１及び第２の検出レベルＤＬ１及びＤＬ２であるか
否かをそれぞれ判定してレベル検出信号ＧＥ１及びＧＥ
２を出力する。この電位検出回路２１の内部構成として
は実施の形態８で示した電位検出回路等が考えられる。

【０１５７】電圧発生回路２２はレベル検出信号ＧＥ２
の制御下で電流駆動能力の大きい発生電圧ＶBBを半導体
基板１８に出力し、電圧発生回路２３はレベル検出信号
ＧＥ１の制御下で電流駆動能力の小さい発生電圧ＶBBを
半導体基板１８に出力する。

【０１５８】図１９は、実施の形態１１の半導体集積回
路の動作を示す波形図である。なお、発生電圧ＶBBは負
電位であり、第１及び第２の検出レベルも負電位でＤＬ
２＞ＤＬ１の関係にある。そして、基板電位Ｖ１を電位
ＤＬ１に設定することが、この半導体集積回路の最終目
標である。

【０１５９】同図に示すように、基板電位Ｖ１８が第１
及び第２の検出レベルＤＬ１及びＤＬ２を上回っている
期間Ｔ１において、レベル検出信号ＧＥ１及びレベル検
出信号ＧＥ２は共に活性化を指示し、電圧発生回路２２
及び２３から共に発生電圧ＶBBを発生させ、基板電位Ｖ
１８を急速に降下させる。

【０１６０】そして、期間Ｔ２において、基板電位Ｖ１
８が検出レベルＤＬ２を下回ると、レベル検出信号ＧＥ
１とは活性化を指示し、レベル検出信号ＧＥ２は非活性
を指示し、電圧発生回路２２は発生電圧ＶBBの発生を止
め、電圧発生回路２３によってのみ発生電圧ＶBBを発生
させ、半導体基板１８を緩やかに電位ＤＬ１に近づけ
る。

【０１６１】このように、実施の形態１１の半導体集積
回路は、レベル検出信号ＧＥ１及びＧＥ２により、電圧
発生回路２２及び電圧発生回路２３を活性状態にした
り、一方のみを活性状態にしたりして発生電圧ＶBBの電
流駆動能力を変化させがら、早期、かつ正確に基板電位
Ｖ１８を所望の設定電位に近づけることができる。

【０１６２】

【発明の効果】この発明における請求項１記載の電位検
出回路の比較電流供給手段は、所定の電流変換率を可変
に設定可能であるため、所定の電流変換率を適宜変更す
ることにより、検出電位の検出レベルを可変に設定する
ことができる。

【０１６３】さらに、基準電流供給手段により一定の基
準電流を供給することにより、常に安定した検出レベル
を維持することができる。

【０１６４】また、請求項２記載の電位検出回路の基準
電流供給手段は基準電流の電流量を可変に設定可能であ
るため、基準電流の電流量を適宜変更することにより、
検出電位の検出レベルを可変に設定することができる。

【０１６５】また、請求項３記載の電位検出回路は、第
１及び第２の制御信号により第１及び第２の電流変換率
を適宜変化させて、第１の電流変換率と第２の電流変換
率とを合成して得られる所定の電流変換率を変更するこ
とができる。

【０１６６】また、請求項４記載の電位検出回路の選択
手段は、選択信号に基づき、外部入力信号を選択して電
流変換制御信号をして出力している。

【０１６７】したがって、この電位検出回路は、通常は
内部回路等の制御用として与えられる外部入力信号を電
流変換制御信号として与えることができるため、外部入
力信号入力用の端子数を余分に増やすことなく所定の電
流変換率を外部から変更することができる。

【０１６８】また、請求項５記載の電位検出回路の基準
電流供給手段は基準電流を中間ノードと接地レベルとの
間に供給し、比較電流供給手段は、検出電位を電流に変
換した電流量の検出電流を検出電流用ノードと第２の電
源との間に供給する検出電流供給手段と、検出電流に応
答して、検出電流に所定の比率で比例した電流量の比較
電流を第１の電源と中間ノードとの間に供給するカレン
トミラー手段とを備えて、検出電流に所定の比率で比例
した電流量の比較電流と基準電流との電流量の比較によ
ってレベル検出信号を出力させることができる。

【０１６９】そして、基準電流及び検出電流は共に、第
２の電源とノード（中間ノードあるいは検出電流用ノー
ド）との間に供給される電流となるため、第２の電源を
外部のノイズの影響を受けない接地レベルにする等によ
り、基準電流及び検出電流それぞれの電流量は外部のノ
イズの影響を受けなくすることができる。また、カレン
トミラー手段により得られる比較電流の電流量は検出電
流の電流量に精度良く比例した量となる。

【０１７０】その結果、外部ノイズに対して基準電流及
び比較電流の電流量の精度を高くすることができるた
め、精度の高いレベル検出信号を出力することができ
る。

【０１７１】また、請求項６記載の電位検出回路の比較
電流供給手段は比較電流を中間ノードと第２の電源との
間に供給し、基準電流供給手段は、定電流を定電流用ノ
ードと第２の電源との間に供給する定電流供給手段と、
定電流に応答して、定電流に比例した電流量の基準電流
を第１の電源と中間ノードとの間に供給するカレントミ
ラー手段とを備えて、定電流に比例した電流量の基準電
流と比較電流との電流量の比較によってレベル検出信号
を出力することができる。

【０１７２】加えて、定電流及び比較電流は共に、第２
の電源とノード（中間ノードあるいは定電流用ノード）
との間に供給される電流となるため、第２の電源を外部
のノイズの影響を受けない接地レベルにする等により、
定電流及び比較電流それぞれの電流量は外部のノイズの
影響を受けなくすることができる。また、カレントミラ
ー手段により得られる基準電流の電流量は定電流の電流
量に精度良く比例した量となる。

【０１７３】その結果、外部ノイズに対して基準電流及
び比較電流の電流量の精度を高くすることができるた
め、精度の高いレベル検出信号を出力することができ
る。

【０１７４】加えて、定電流はその電流変化がほとんど
ないため、カレントミラー手段により得られる基準電流
の電流量変化もほとんどなく、カレントミラー手段によ
る定電流から基準電流への変換時にノイズが発生するこ
ともない。

【０１７５】その結果、基準電流及び比較電流の電流量
の精度をより一層高くすることができるため、さらに精
度の高いレベル検出信号を出力することができる。

【０１７６】また、請求項７記載の電位検出回路の基準
電流供給手段は、設定予定電位を受け、該設定予定電位
を所定の電流変換率で電流に変換して得られた電流量の
基準電流を供給するため、設定予定電位を変更するだけ
で簡単に検出電位の検出レベルを変更することができ
る。

【０１７７】また、請求項８記載の電位検出回路は、第
２の基準電流供給手段、第２のカレントミラー手段、第
２の中間ノード及び第２のレベル検出信号出力手段を備
えているため、同一の検出電位に対し、レベル検出信号
と第２のレベル検出信号とを出力することができる。

【０１７８】その結果、所定の比率と第２の比率とを異
なる値に設定して比較電流と第２の比較電流との電流量
を異なる量に設定することにより、同一の検出電位に対
して異なる２つの検出レベルに達しているか否かを同時
に判定することができる。

【０１７９】また、請求項９記載のレベル検出信号出力
手段は、第１の論理電位差を有する第１の論理Ｈレベル
及び第１の論理Ｌレベルのうち、一方のレベルを増幅信
号として出力する差動増幅回路と、差動増幅回路の第１
の論理Ｈレベル，第１の論理Ｌレベルに適合した論理閾
値で、増幅信号を論理的に反転して反転増幅信号を出力
する論理反転手段と、増幅信号と反転増幅信号との比較
結果に基づき、第１の論理電位差より大きい第２の論理
電位差を有する第２の論理Ｈレベル及び第２の論理Ｌレ
ベルのうち、一方のレベルをレベル検出信号として出力
するレベル変換回路とを備えている。

【０１８０】したがって、論理反転手段は差動増幅回路
の第１の論理Ｈレベル，第１の論理Ｌレベルに適合した
論理閾値を有するため、差動増幅回路の第１の論理電位
差が小さくとも、余分に貫通電流を流すことなく反転増
幅信号を出力することができる。

【０１８１】その結果、レベル変換回路から差動増幅回
路の第１の論理電位差より大きい第２の論理電位差を有
するレベル検出信号を精度よく出力することができる。

【０１８２】この発明にかかる請求項１０記載の半導体
集積回路は、第１及び第２の電位検出回路を有し、電圧
制御信号出力手段は、指令信号に基づき、第１の電位検
出回路のレベル検出信号及び第２の電位検出回路のレベ
ル検出信号のうち、一方のレベル検出信号を電圧制御信
号として出力している。そして、電圧信号発生手段は電
圧制御信号に基づき電圧信号を発生している。

【０１８３】したがって、指令信号により、第１及び第
２の電位検出回路それぞれレベル検出信号のうち、一方
のレベル検出信号に基づき電圧信号発生手段により発生
される電圧信号を制御することができる。

【０１８４】この発明にかかる請求項１１記載の半導体
集積回路は、検出電位に基づきレベル検出信号と第２の
レベル検出信号とを出力するの電位検出回路と、レベル
検出信号に基づき活性／非活性が制御され、第１の電流
駆動能力で第１の電圧を発生する第１の電圧発生手段
と、第２のレベル検出信号に基づき活性／非活性が制御
され、第２の電流駆動能力で第２の電圧を発生する第２
の電圧発生手段とを備え、第１及び第２の電圧を受ける
基板とを備え、基板の電位を上記検出電位としている。

【０１８５】したがって、レベル検出信号及び第２のレ
ベル検出信号により、第１及び第２の電圧発生手段を共
に活性状態にしたり、一方のみを活性状態にしたりして
基板に与える電圧の電流駆動能力を変化させがら、早
期、かつ正確に基板の電位を所望の設定電位に設定する
ことができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１の電位検出回路の構
成を示す回路図である。

【図２】 この発明の実施の形態１の電位検出回路の他
の構成を示す回路図である。

【図３】 この発明の実施の形態２の電位検出回路の構
成を示す回路図である。

【図４】 この発明の実施の形態３の第１の態様の電位
検出回路の構成を示す回路図である。

【図５】 この発明の実施の形態３の第２の態様の電位
検出回路の構成を示す回路図である。

【図６】 この発明の実施の形態３の第３の態様の電位
検出回路の構成を示す回路図である。

【図７】 この発明の実施の形態４の電位検出回路の構
成を示す回路図である。

【図８】 この発明の実施の形態５の第１の態様の電位
検出回路の構成を示す回路図である。

【図９】 この発明の実施の形態５の第２の態様の電位
検出回路の構成を示す回路図である。

【図１０】 この発明の実施の形態６の第１の態様の電
位検出回路の構成を示す回路図である。

【図１１】 この発明の実施の形態６の第２の態様の電
位検出回路の構成を示す回路図である。

【図１２】 この発明の実施の形態７の電位検出回路の
構成を示す回路図である。

【図１３】 この発明の実施の形態８の電位検出回路の
構成を示す回路図である。

【図１４】 この発明の実施の形態９である電位検出回
路の増幅器の内部構成を示す回路図である。

【図１５】 この発明の実施の形態１０である半導体集
積回路の内部構成を示すブロック図である。

【図１６】 図１５の電圧発生回路の内部構成を示す回
路図である。

【図１７】 図１６の電圧発生回路の動作を示すタイミ
ング図である。

【図１８】 この発明の実施の形態１１である半導体集
積回路の内部構成を示すブロック図である。

【図１９】 図１８の半導体集積回路の動作を示すタイ
ミング図である。

【図２０】 従来の電位検出回路の構成を示す回路図で
ある。

【符号の説明】

１ 定電流源、２ 可変抵抗、３ 増幅器、４ 可変電
流源。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 検出電位が所定の検出レベルに達してい
   るか否かを判定する電位検出回路であって、 基準電流を供給する基準電流供給手段と、 前記検出電位を受け、該検出電位を所定の電流変換率で
   電流に変換して得られた電流量の比較電流を供給する比
   較電流供給手段と、 前記基準電流供給手段と前記比較電流供給手段との間
   に、前記基準電流及び前記比較電流のうち、一方の電流
   が流入し、他方の電流が流出するように設けられた中間
   ノードと、 前記中間ノードに得られる電位に基づきレベル検出信号
   を出力するレベル検出信号出力手段とを備え、 前記比較電流供給手段は前記所定の電流変換率を可変に
   設定可能であることを特徴とする、電位検出回路。
2. 【請求項２】 前記基準電流供給手段は基準電流の電流
   量を可変に設定可能である、請求項１記載の電位検出回
   路。
3. 【請求項３】 前記比較電流供給手段は、 第１の制御信号を受け、該第１の制御信号に基づき変化
   する第１の電流変換率を有する第１の電流変換手段と、 第２の制御信号を受け、該第２の制御信号に基づき変化
   する第２の電流変換率を有する第２の電流変換手段とを
   備え、 前記所定の電流変換率は前記第１の電流変換率と前記第
   ２の電流変換率とを合成して得られる、請求項２記載の
   電位検出回路。
4. 【請求項４】 前記所定の電流変換率は電流変換制御信
   号に基づき変化し、 外部入力信号を受ける外部入力端子と、 前記外部入力端子を介して前記外部入力信号を受けると
   ともに、選択信号を受け、該選択信号に基づき、前記外
   部入力信号を選択して前記電流変換制御信号として出力
   する選択手段とを、さらに備える、請求項２記載の電位
   検出回路。
5. 【請求項５】 前記電位検出回路は第１及び第２の電源
   に接続され、 前記基準電流供給手段は前記基準電流を前記中間ノード
   と前記第２の電源との間に供給し、 前記比較電流供給手段は、 検出電流用ノードと、 前記検出電位を受け、該検出電位を電流に変換した電流
   量の検出電流を前記検出電流用ノードと前記第２の電源
   との間に供給する検出電流供給手段と、 前記検出電流に応答して、前記検出電流に所定の比率で
   比例した電流量の前記比較電流を前記第１の電源と前記
   中間ノードとの間に供給するカレントミラー手段とを、
   備える請求項２記載の電位検出回路。
6. 【請求項６】 前記電位検出回路は第１及び第２の電源
   に接続され、 前記比較電流供給手段は前記比較電流を前記中間ノード
   と前記第２の電源との間に供給し、 前記基準電流供給手段は、 定電流用ノードと、 定電流を前記定電流用ノードと前記第２の電源との間に
   供給する定電流供給手段と、 前記定電流に応答して、前記定電流に比例した電流量の
   前記基準電流を前記第１の電源と前記中間ノードとの間
   に供給するカレントミラー手段とを、備える請求項２記
   載の電位検出回路。
7. 【請求項７】 前記基準電流供給手段は、設定予定電位
   を受け、該設定予定電位を前記所定の電流変換率と同一
   の電流変換率で電流に変換して前記基準電流を供給す
   る、請求項２記載の電位検出回路。
8. 【請求項８】 第２の基準電流を供給する第２の基準電
   流供給手段と、 前記検出電流に応答して、前記検出電流に第２の比率で
   比例した電流量の第２の比較電流を供給する第２のカレ
   ントミラー手段と、 前記第２の基準電流供給手段と前記第２のカレントミラ
   ー手段との間に、前記第２の基準電流及び前記第２の比
   較電流のうち、一方の電流が流入し、他方の電流が流出
   するように設けられた第２の中間ノードと、 前記第２の中間ノードに得られる電位に基づき第２のレ
   ベル検出信号を出力する第２のレベル検出信号出力手段
   とをさらに備える、請求項５記載の電位検出回路。
9. 【請求項９】 前記レベル検出信号出力手段は、 第１の入力が前記中間ノードに接続され、前記第２の入
   力に基準電圧を受け、前記第１及び第２の入力よりそれ
   ぞれ得られる電圧の差に基づき、第１の論理電位差を有
   する第１の論理Ｈレベル及び第１の論理Ｌレベルのう
   ち、一方のレベルを増幅信号として出力する差動増幅回
   路と、 前記増幅信号を受け、前記差動増幅回路の前記第１の論
   理Ｈレベル，前記第１の論理Ｌレベルに適合した論理閾
   値で、前記増幅信号を論理的に反転して反転増幅信号を
   出力する論理反転手段と、 前記増幅信号と前記反転増幅信号とを受け、両者の比較
   結果に基づき、前記第１の論理電位差より大きい第２の
   論理電位差を有する第２の論理Ｈレベル及び第２の論理
   Ｌレベルのうち、一方のレベルを前記レベル検出信号と
   して出力するレベル変換回路とを備える、請求項５ある
   いは請求項６記載の電位検出回路。
10. 【請求項１０】 電圧制御信号を受け、該電圧制御信号
    に基づき電圧信号を発生する電圧信号発生手段と、 前記電圧信号の電位を検出電位とし、該検出電位が所定
    の検出レベルに達しているか否かを判定する第１及び第
    ２の電位検出回路とを備え、前記第１及び第２の電位検
    出回路はそれぞれ、基準電流を供給する基準電流供給手
    段と、前記検出電位を受け、該検出電位を所定の電流変
    換率で電流に変換して得られた電流量の比較電流を供給
    する比較電流供給手段と、前記基準電流供給手段と前記
    比較電流供給手段との間に、前記基準電流及び前記比較
    電流のうち、一方の電流が流入し、他方の電流が流出す
    るように設けられた中間ノードと、前記中間ノードに得
    られる電位に基づきレベル検出信号を出力するレベル検
    出信号出力手段とを備え、前記比較電流供給手段の前記
    所定の電流変換率は可変に設定可能であり、前記第２の
    電位検出回路の前記基準電流供給手段は、設定予定電位
    をさらに受け、該設定予定電位を前記所定の電流変換率
    で電流に変換して得られた電流量の前記基準電流を供給
    し、 指令信号を受け、該指令信号に基づき、前記第１の電位
    検出回路のレベル検出信号及び前記第２の電位検出回路
    のレベル検出信号のうち、一方のレベル検出信号を前記
    電圧制御信号として出力する電圧制御信号出力手段をさ
    らに備える、半導体集積回路。
11. 【請求項１１】 請求項８記載の電位検出回路と、 前記レベル検出信号に基づき活性／非活性が制御され、
    活性状態時に第１の電流駆動能力で第１の電圧を発生す
    る第１の電圧信生手段と、 第２のレベル検出信号に基づき活性／非活性が制御さ
    れ、活性状態時に前記第１の駆動能力より大きい第２の
    電流駆動能力で第２の電圧を発生する第２の電圧発生手
    段と、 前記第１及び第２の電圧を受ける基板とを備え、 前記基板の電位が前記検出電位となる、半導体集積回
    路。