JPH09146500A - ボルテージホロワ回路並びにこれを用いたサンプルホールド回路及びフラットパネル型表示装置 - Google Patents

Abstract

(57)【要約】 【課題】トランジスタ特性にばらつきがあっても、ボル
テージホロア回路の出力電位をより入力電位に近づけ
る。 【解決手段】ボルテージホロワ回路は、ソースホロワ回
路３９Ｐと補正回路４１Ｐ及び４２Ｐとを備え、補正回
路４１Ｐ及び４２Ｐは、補正電圧を検出し補正するため
のコンデンサＣ１Ｐ及びＣ２Ｐと、該検出及び該補正を
行う回路に切り換えるための薄膜トランジスタとからな
る。ソースホロワ回路３９Ｐの入力端に試し電位を供給
したときの回路３９Ｐの入出力電位差をコンデンサＣ１
Ｐで検出し、次に、この電位差をホールドコンデンサＣ
Ｐの一端の電位に積み上げた電位を回路３９Ｐの入力端
に供給し、この時の回路３９Ｐの入出力電位差をコンデ
ンサＣ２Ｐで検出し、次に、コンデンサＣ１Ｐ及びＣ２
Ｐで検出した両電位差をホールドコンデンサＣＰの一端
の電位に積み上げた電位を、回路３９Ｐの入力端に供給
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ボルテージホロワ
回路並びにこれを用いたサンプルホールド回路及びフラ
ットパネル型表示装置に関する。

【０００２】

【従来の技術】図９は、従来の液晶表示装置の全体構成
を示す。図９では簡単化のために、液晶表示パネル１０
が４行５列の画素構成である場合を示している。液晶表
示パネル１０は、対向するガラス基板の一方の上に、液
晶画素１１の表示電極がマトリックス状に配列されて形
成され、各液晶画素１１について薄膜トランジスタ１２
が形成され、薄膜トランジスタ１２の第１〜４行に対し
それぞれ走査電極１４１〜１４４が形成され、薄膜トラ
ンジスタ１２の第１〜５列に対しそれぞれデータ電極１
３１〜１３５が走査電極１４１〜１４４と直角に絶縁膜
を介して形成されている。他方のガラス基板上には、各
液晶画素１１に共通の共通電極（表示電極に対する対向
電極）が形成されている。

【０００３】データ電極１３１〜１３５はデータドライ
バ２０の出力端に接続され、走査電極１４１〜１４４は
走査ドライバ２１の出力端に接続されている。制御回路
２２は、供給されるドットクロックＣＬＫ、同期信号を
含まないビデオ信号ＶＳ、水平同期信号ＨＳＹＮＣ及び
垂直同期信号ＶＳＹＮＣに基づき、周期が１水平期間の
スタート信号ＳＴ、ドットクロックＣＬＫと同一周波数
のクロックＣＫ１、出力切換信号ＣＨ及び交流化ビデオ
信号ＶＳＡを生成してデータドライバ２０に供給し、ま
た、１水平期間の周期で走査電極を走査するための信号
を走査ドライバ２１に供給する。出力切換信号ＣＨは、
１水平期間毎に論理レベルが反転する。交流化ビデオ信
号ＶＳＡは、液晶劣化防止のために、ビデオ信号ＶＳを
１水平期間毎に正極性電位と負極性電位（図３参照）と
に交互に反転したものである。

【０００４】データドライバ２０は、点順次走査用シフ
トレジスタ２３、Ｓ／Ｈ制御回路２４及びサンプルホー
ルド（Ｓ／Ｈ）回路２５を備えている。データ電極１３
１に対応したシフトレジスタ２３、Ｓ／Ｈ制御回路２４
及びサンプルホールド回路２５の１列分の構成要素２３
１、２４１及び２５１の構成例を図１０に示す。図中の
ＦＥＴは、ゲートに近づく方向の矢印を付したものがｐ
チャンネル型であり、ゲートから離れる方向の矢印を付
したものがｎチャンネル型である。

【０００５】高レベルのスタート信号ＳＴがクロックＣ
Ｋ１の立ち上がりでＤフリップフロップ２３１に保持さ
れて、そのＱ出力である選択信号ＳＹ１が高レベルにな
り、Ｓ／Ｈ制御回路２４１のアンドゲート２６及び２７
が開かれる。出力切換信号ＣＨが高レベルのとき、アン
ドゲート２６からのサンプリング信号ＳＰが高レベル、
アンドゲート２７からのサンプリング信号ＳＮが低レベ
ルになって、ｎＭＯＳトランジスタ１Ｐがオン、ｎＭＯ
Ｓトランジスタ１Ｎがオフとなり、交流化ビデオ信号Ｖ
ＳＡの正極性電圧がホールドコンデンサＣＰにサンプリ
ングされる。スタート信号ＳＴが低レベルになり、次の
クロックＣＫ１の立ち上がりで選択信号ＳＹ１が低レベ
ルになり、アンドゲート２６及び２７が閉じられ、ホー
ルドコンデンサＣＰに正極性電圧が保持される。

【０００６】一方、１水平期間の間、高レベルの出力切
換信号ＣＨによりｐＭＯＳトランジスタ２Ｐがオフにな
り、出力切換信号ＣＨの論理レベルをインバータ２８で
反転した出力切換信号＊ＣＨによりｐＭＯＳトランジス
タ２Ｎがオンになり、前回の１水平走査期間においてホ
ールドコンデンサＣＮにサンプリングされ保持された負
極性電圧がボロテージホロワ回路２９に供給され、ボロ
テージホロワ回路２９の出力端に接続されたデータ電極
１３１上の電荷が、ボロテージホロワ回路２９を通って
放電され、データ電極１３１の電圧がホールドコンデン
サＣＮの負極性電圧に等しくなる。

【０００７】図９において、シフトレジスタ２３による
点順次走査により１行分の交流化ビデオ信号ＶＳＡがサ
ンプルホールド回路２５の正極性用コンデンサでサンプ
ルホールドされ、これと並行して、選択信号ＳＸ１のパ
ルスにより第１行の薄膜トランジスタ１２がオンにな
り、１つ前の１水平期間でサンプルホールド回路２５の
負極性用コンデンサでサンプルホールドされた電位にな
っているデータ電極１３１〜１３５とコモン電極Ｖcom
との間の電圧が、第１行の液晶画素１１にサンプリング
され保持される。

【０００８】次の１水平走査期間では、出力切換信号Ｃ
Ｈが低レベルとなり、シフトレジスタ２３による点順次
走査により１行分の交流化ビデオ信号ＶＳＡがサンプル
ホールド回路２５の負極性用コンデンサでサンプルホー
ルドされ、これと並行して、選択信号ＳＸ２のパルスに
より第２行の薄膜トランジスタ１２がオンになり、１つ
前の１水平期間でサンプルホールド回路２５の正極性用
コンデンサによりサンプルホールドされた電位になって
いるデータ電極１３１〜１３５とコモン電極Ｖcomとの
間の電圧が、第２行の液晶画素１１にサンプリングされ
保持される。

【０００９】データドライバ２０は、液晶表示パネル１
０の薄膜トランジスタ１２を形成すると同時に、薄膜ト
ランジスタにより液晶表示パネル１０の周辺部に形成し
た方が製造コスト上好ましい。データドライバ２０のボ
ロテージホロワ回路２９は、差動増幅回路の反転入力端
と出力端とが接続されており、トランジスタの特性にば
らつきがあっても隣り合うトランジスタの特性が互いに
等しければ、差動増幅回路の構成の対称性により、出力
電圧が入力電圧に等しくなる。

【００１０】

【発明が解決しようとする課題】しかし、ガラス基板上
に形成される薄膜トランジスタは、特性のばらつきが比
較的大きく、隣り合うものであってもしいき値（ドレイ
ン電流が流れはじめる時のゲート・ソース間電圧）が異
なる。このため、バッファ回路としてのボロテージホロ
ワ回路２９は、同一入力電圧であってもデータ電極１３
１毎に出力電圧が異なり、表示画質が悪くなる。そこ
で、従来ではデータドライバ２０を半導体チップ上に形
成し、液晶表示パネル１０の周辺部に取り付けていた。

【００１１】薄膜トランジスタは、ゲート・ソース間電
圧Ｖgsを閾値に比し充分高くすると、ドレイン・ソース
間電圧がほぼ０Ｖになるという良好なスイッチング特性
を有するので、データドライバ２０内の出力段にバッフ
ァ回路を設けずに、薄膜トランジスタスイッチを介して
ビデオ信号を直接データ電極１３１へ供給する構成も用
いられている。この構成では、ビデオ信号線を互いに平
行に例えば１６本形成し、１６本のデータ電極に同時に
ビデオ信号を供給することにより、データ電極へのビデ
オ信号供給時間を１６倍にしている。

【００１２】しかし、このようにしても、データ電極の
容量成分及び抵抗成分が比較的大きいことと、データド
ライバ２０内の出力段にバッファ回路を備えていないこ
とから、データ電極線を充分に充電することができず、
所望の輝度を出すことができない。本発明の目的は、上
記問題点に鑑み、トランジスタ特性にばらつきがあって
も、出力電位をより入力電位に近づけることが可能なボ
ルテージホロワ回路並びにこれを用いたサンプルホール
ド回路及びフラットパネル型表示装置を提供することに
ある。

【００１３】

【課題を解決するための手段及びその作用効果】本発明
では、出力端の電位が第１入力端の電位に略等しく、入
力インピーダーンスが出力インピーダーンスよりも大き
いボルテージホロワ回路において、入力インピーダーン
スが出力インピーダーンスよりも大きく、第２入力端の
電位に応じた電位が該出力端から取り出されるバッファ
回路と、第１補正コンデンサと、第１制御信号に応答し
て、所定電位（試し電位、該第１入力端の電位又はこれ
に応じた電位）を該第２入力端に供給し、該第１補正コ
ンデンサを該第２入力端と該出力端との間に接続させ、
第２制御信号に応答して、該第１入力端と該第２入力端
との間に該第１補正コンデンサを、該第１入力端と該出
力端との間の電位差を補う方向に接続させる接続切換回
路と、を有する。

【００１４】本発明によれば、バッファ回路の入出力電
位差が第１補正コンデンサにより検出され、検出された
入出力電位差によりバッファ回路の入出力電位差が補正
されるので、トランジスタ特性にばらつきがあっても、
第１補正コンデンサにボルテージホロワ回路の出力電位
をより入力電位に近づけることが可能となるという効果
を奏する。

【００１５】本発明の第１態様では、上記構成にさら
に、第２補正コンデンサを有し、上記接続切換回路は、
上記第２制御信号に応答して、該第２補正コンデンサを
上記第１入力端と上記出力端との間に接続させ、第３制
御信号に応答して、上記第１補正コンデンサと該第１入
力端との間に該第２補正コンデンサを、該第１入力端と
該出力端との間の電位差を補う方向に接続させる。

【００１６】この第１態様によれば、第１補正コンデン
サによる入出力電位差補正後にさらに第２補正コンデン
サによる入出力電位差補正が行われるので、ボルテージ
ホロワ回路の出力電位をさらに入力電位に近づけること
が可能となるという効果を奏する。本発明の第２態様で
は、上記バッファ回路は、ソースホロワ回路であり、上
記出力端と電源供給線との間に電流制限用回路、例えば
抵抗又は定電流源が接続されている。

【００１７】この第２態様によれば、電流制限用回路に
より消費電力を低減することができる。本発明の第３態
様では、上記電流制限用回路は、定電流源である。この
第３態様によれば、バッファ回路の入力電位変化量に対
する出力電位変化量が低減するので、ボルテージホロワ
回路の出力電位をさらに入力電位に近づけることが可能
となるという効果を奏する。

【００１８】本発明の第４態様では、上記ボルテージホ
ロワ回路を入力電位範囲に応じて複数組有し、さらに、
該入力電位範囲に応じて該複数組の１つの上記出力端の
電位を選択的に取り出す選択回路を有する。この第４態
様によれば、複数組のボルテージホロワ回路の各出力電
位範囲を、１組のみのボルテージホロワ回路を用いる場
合よりも狭くすることができるので、バッファ回路の入
力電位に対する出力電位の線型性が向上し、ボルテージ
ホロワ回路の出力電位をさらに入力電位に近づけること
が可能となるという効果を奏する。

【００１９】本発明の第５態様では、上記バッファ回路
は、反転入力端と出力端とが接続された演算増幅回路で
ある。この第５によれば、演算増幅回路の差動特性によ
り演算増幅回路自体の出力電位を入力電位に近づけるこ
とができるので、ボルテージホロワ回路の出力電位をさ
らに入力電位に近づけることが可能となるという効果を
奏する。

【００２０】本発明の第６態様では、上記いずれかのボ
ルテージホロワ回路と、一端に該ボルテージホロワ回路
の上記出力端が接続されたサンプリングスイッチと、該
サンプリングスイッチの該一端と基準電位供給線との間
に接続されたホールドコンデンサと、を有する。

【００２１】この第６態様によれば、入力電位をホール
ドコンデンサに保持することができるので、変動が大き
い入力信号に対し本願発明を適用することができるとい
う効果を奏する。本発明の第７態様では、上記サンプル
ホールド回路と、データ電極に該サンプルホールド回路
の出力端が接続された表示用フラットパネルと、を有す
る。

【００２２】この第７態様によれば、データ電極をサン
プルホールド回路の入力電位により近づけることができ
るので、液晶表示装置の表示品質を向上させることがで
きるという効果を奏する。本発明の第８態様では、上記
表示用フラットパネルは、各画素に対応して透明基板上
に薄膜トランジスタが形成されたアクティブマトリック
ス型液晶表示パネルであり、上記サンプルホールド回路
は、薄膜トランジスタを用いて該透明基板上に形成され
ている。

【００２３】この第８態様によれば、液晶表示パネルの
ガラス基板上に、入出力電位特性のよいボルテージホロ
ワ回路を用いたサンプルホールド回路を形成することが
可能となり、かつ、液晶表示パネル上の薄膜トランジス
タとサンプルホールド回路の薄膜トランジスタとを同時
に形成することができるので、液晶表示装置をより安価
にすることができるという効果を奏する。

【００２４】

【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。 ［第１実施形態］図３に示す如く、電源電位Ｖddとグラ
ンド電位ＧＮＤとの中央点の電位をコモン電位Ｖcomと
し、その上側の電位Ｖp1〜Ｖp2を正極性電位範囲とし、
コモン電位Ｖcomに関しこの範囲と対称的な電位Ｖn１〜
Ｖn2を負極性電位範囲としている。これらの範囲は液晶
画素の印加電圧に対する光透過率の直線性が良好な部分
である。図３中には、これらの電位の具体例を示してい
る。

【００２５】本発明の第１実施形態の液晶表示装置は、
図９のＳ／Ｈ制御回路２４及びサンプルホールド回路２
５を除いて、図９と同一構成である。図１は、第１実施
形態のデータドライバ２０の１列分を示しており、図１
０に対応している。図１中、符号に付したＰは正極性電
位側の構成要素であることを示し、符号に付したＮは負
極性側の構成要素であることを示している。符号からこ
れらＰ及びＮを除いた部分が同一のものは、互いに対応
した構成要素である。

【００２６】サンプルホールド回路２５１Ａにおいて、
薄膜トランジスタＴ７Ｐを除き正極性電位側の薄膜トラ
ンジスタはｎチャンネル型であり、薄膜トランジスタＴ
７Ｎを除き負極性電位側の薄膜トランジスタはｐチャン
ネル型である。サンプルホールド回路２５１Ａは、図１
０のボロテージホロワ回路２９の替わりに、バッファ回
路の一種であるソースホロワ回路３９Ｐ及び３９Ｎを用
いている。

【００２７】ソースホロワ回路３９Ｐは、薄膜トランジ
スタＴ３Ｐと、定電流源４０Ｐとからなり、定電流源４
０Ｐは、ゲートに一定の電位Ｖn2が印加される薄膜トラ
ンジスタＴ４Ｐと、抵抗ＲＰとが、直列接続されてい
る。薄膜トランジスタＴ３Ｐは、そのドレインが電源供
給線Ｖddに接続され、ソースが定電流源４０Ｐを介しグ
ランド線ＧＮＤに接続されている。ソースホロワ回路３
９Ｐの入力端及び出力端はそれぞれ、薄膜トランジスタ
Ｔ３Ｐのゲート及びソースである。

【００２８】ソースホロワ回路３９Ｎは、薄膜トランジ
スタＴ３Ｎと、定電流源４０Ｎとからなり、定電流源４
０Ｎは、ゲートに一定の電位Ｖp2が印加される薄膜トラ
ンジスタＴ４Ｎと、抵抗ＲＮとが、直列接続されてい
る。薄膜トランジスタＴ３Ｎは、そのドレインがグラン
ド線ＧＮＤに接続され、ソースが定電流源４０Ｎを介し
て電源供給線Ｖddに接続されている。ソースホロワ回路
３９Ｎの入力端及び出力端はそれぞれ薄膜トランジスタ
Ｔ３Ｎのゲート及びソースである。

【００２９】抵抗ＲＰは、消費電力を低減するために大
きな抵抗値のものを用いており、薄膜トランジスタＴ３
Ｐのソース電位が上記正極性電位範囲において、薄膜ト
ランジスタＴ３Ｐのゲート・ソース間電圧Ｖgsが閾値以
上かつ閾値付近の値になる。抵抗ＲＰに薄膜トランジス
タＴ４Ｐを付加して定電流源４０Ｐとしたのは、薄膜ト
ランジスタＴ３Ｐのゲート電位の変化に対するゲート・
ソース間電圧Ｖgsの変化の割合を低減して後述の補正を
より正確に行うためである。定電流源４０Ｎについても
定電流源４０Ｐと同様である。

【００３０】定電流源４０Ｐに流れる電流が小さいの
で、データ電極１３１の電位が薄膜トランジスタＴ３Ｐ
のソース電位がより高い場合には、データ電極１３１か
ら定電流源４０Ｐへ電流を流すことによりデータ電極１
３１の電位を薄膜トランジスタＴ３Ｐのソース電位に短
時間で近づけることができない。そこで、データ電極１
３１の電位をソースホロワ回路３９Ｎで負極性電位に高
速に引き下げた後にソースホロワ回路３９Ｐの出力でデ
ータ電極１３１を充電するようにしている。同様に、定
電流源４０Ｎに流れる電流が小さいので、データ電極１
３１の電位が薄膜トランジスタＴ３Ｎのソース電位がよ
り低い場合には、定電流源４０Ｎからデータ電極１３１
へ電流を流すことによりデータ電極１３１の電位を薄膜
トランジスタＴ３Ｎのソース電位に短時間で近づけるこ
とができない。そこで、データ電極１３１の電位をソー
スホロワ回路３９Ｐで正極性電位に高速に引き上げた後
にソースホロワ回路３９Ｎを介しデータ電極１３１を放
電するようにしている。

【００３１】すなわち、このような動作を行わせるため
に、一対のソースホロワ回路３９Ｐ及び３９Ｎが用いら
れている。バッファ回路を正極性側のソースホロワ回路
３９Ｐと負極性側のソースホロワ回路３９Ｎとに分ける
ことによる他の利点は、各々のソースホロワ回路の出力
振幅を、分けない場合の半分より小さくすることができ
るので（図３参照）、ソースホロワ回路の入力電圧に対
する出力電圧の線型性が向上する点である。

【００３２】ホールドコンデンサＣＰ、薄膜トランジス
タＴ１Ｐ、ホールドコンデンサＣＮ及び薄膜トランジス
タＴ１Ｎの接続は、図１０の対応する構成要素の接続と
同一である。サンプリングスイッチとしての薄膜トラン
ジスタＴ１Ｐのソースとソースホロワ回路３９Ｐの入出
力端との間には、１次補正回路４１Ｐ及び２次補正回路
４２Ｐが接続されている。ソースホロワ回路３９Ｐと、
１次補正回路４１Ｐと、２次補正回路４２Ｐとで、正極
性側のボルテージホロワ回路が構成されている。

【００３３】１次補正回路４１Ｐは、ホールドコンデン
サＣＰの一端の電位が、試し電位としての正極性下限電
位Ｖp1＝１２Ｖであると仮定したきの、ホールドコンデ
ンサＣＰの該一端の電位とソースホロワ回路３９Ｐの出
力電位との差を補正するためのものである。１次補正回
路４１Ｐは、１次補正電圧を検出し補正するための１次
補正コンデンサＣ１Ｐと、該検出及び該補正を行う回路
に切り換えるための切換スイッチとしての薄膜トランジ
スタＴ２１Ｐ、Ｔ５１Ｐ及びＴ６Ｐとからなる。１次補
正コンデンサＣ１Ｐは、その一端が薄膜トランジスタＴ
６Ｐのソース及び薄膜トランジスタＴ３Ｐのゲートに接
続され、他端が薄膜トランジスタＴ２１Ｐのソース及び
薄膜トランジスタＴ５１Ｐのドレインに接続されてい
る。薄膜トランジスタＴ６Ｐは、そのドレインが正極性
下限電位Ｖp1の電源供給線に接続され、ゲートが薄膜ト
ランジスタＴ５１Ｐのゲートに接続され、このゲートに
補正制御信号Ｓ１Ｐが供給される。薄膜トランジスタＴ
５１Ｐのソースは、ソースホロワ回路３９Ｐの出力端に
接続されている。

【００３４】２次補正回路４２Ｐは、１次補正回路４１
Ｐによる１次補正後の、ホールドコンデンサＣＰの一端
の実際の電位とソースホロワ回路３９Ｐの出力電位との
差を補正するためのものである。２次補正回路４２Ｐ
は、２次補正電圧を検出し補正するための２次補正コン
デンサＣ２Ｐと、該検出及び該補正を行う回路に切り換
えるための切換スイッチとしての薄膜トランジスタＴ２
２Ｐ及びＴ５２Ｐとからなる。２次補正コンデンサＣ２
Ｐは、その一端が１次補正コンデンサＣ１Ｐの他端に接
続され、他端が薄膜トランジスタＴ２２Ｐ及びＴ５２Ｐ
のドレインに接続されている。薄膜トランジスタＴ２２
Ｐは、そのソースがホールドコンデンサＣＰの一端に接
続され、ゲートに補正制御信号Ｓ３Ｐが供給される。薄
膜トランジスタＴ５２Ｐは、そのソースがソースホロワ
回路３９Ｐの出力端に接続され、ゲートが薄膜トランジ
スタＴ２１Ｐのゲートに接続され、このゲートに補正制
御信号Ｓ２Ｐが供給される。

【００３５】負極性電位側の１次補正回路４１Ｎ及び２
次補正回路４２Ｎはそれぞれ、正極性電位側の１次補正
回路４１Ｐ及び２次補正回路４２Ｐにおいてｎチャンネ
ル型薄膜トランジスタをｐチャンネル型薄膜トランジス
タで置き換えた構成になっている。ただし、薄膜トラン
ジスタＴ６Ｎのソースには、負極性上限電位Ｖn1＝８Ｖ
が印加される。また、補正制御信号Ｓ１Ｐ、Ｓ２Ｐ及び
Ｓ３Ｐの替わりに補正制御信号Ｓ１Ｎ、Ｓ２Ｎ及びＳ３
Ｎが供給される。１次補正回路４１Ｎは、ホールドコン
デンサＣＮの一端の電位が負極性上限電位Ｖn1であると
仮定したきのホールドコンデンサＣＮの該一端の電位と
ソースホロワ回路３９Ｎの出力電位との差を補正するた
めのものである。２次補正回路４２Ｎは、１次補正回路
４１Ｎによる１次補正後の、ホールドコンデンサＣＮの
一端の実際の電位とソースホロワ回路３９Ｎの出力電位
との差を補正するためのものである。ソースホロワ回路
３９Ｎと、１次補正回路４１Ｎと、２次補正回路４２Ｎ
とで、負極性側のボルテージホロワ回路が構成されてい
る。

【００３６】ソースホロワ回路３９Ｐの出力とソースホ
ロワ回路３９Ｎの出力とは、出力切換信号ＣＨに応じて
選択回路４３により選択的にデータ電極１３１と導通さ
れる。選択回路４３は、薄膜トランジスタＴ７Ｐのソー
ス及びドレインがそれぞれソースホロワ回路３９Ｐの出
力端及びデータ電極１３１に接続され、薄膜トランジス
タＴ７Ｎのソース及びドレインがそれぞれソースホロワ
回路３９Ｎの出力端及びデータ電極１３１に接続され、
薄膜トランジスタＴ７Ｐ及びＴ７Ｎのゲートに出力切換
信号ＣＨが供給される。

【００３７】サンプルホールド回路２５１Ａに供給され
るサンプリング信号ＳＰ、補正制御信号Ｓ１Ｐ、Ｓ２
Ｐ、Ｓ３Ｐ、サンプリング信号ＳＮ、補正制御信号Ｓ１
Ｎ、Ｓ２Ｎ及びＳ３Ｎは、サンプルホールド（Ｓ／Ｈ）
制御回路２４１Ａにより、出力切換信号ＣＨ及びＤフリ
ップフロップ２３１からの選択信号ＳＹ１を用いて生成
される。

【００３８】次に、上記の如く構成された図１の回路の
動作を、図２及び図４に基づいて説明する。図２は、図
１中のサンプルホールド回路２５１Ａの正極性側部分の
動作を示す等価回路図であり、図４は図１の回路の動作
を示すタイミングチャートである。図２中のＧ、Ｄ及び
Ｓはそれぞれｎチャンネル型薄膜トランジスタＴ３Ｐの
ゲート、ドレイン及びソースを示している。

【００３９】交流化ビデオ信号ＶＳＡが１水平期間毎に
正極性電位と負極性電位とに交互に切り換わり、これに
応じてサンプルホールド回路２５１Ａの正極性側部分と
負極性側部分とが１水平期間毎に交互に動作し、また、
サンプルホールド回路２５１Ａに供給されるサンプリン
グ信号ＳＰ、補正制御信号Ｓ１Ｐ、Ｓ２Ｐ、Ｓ３Ｐ、サ
ンプリング信号ＳＮ、補正制御信号Ｓ１Ｎ、Ｓ２Ｎ及び
Ｓ３Ｎのパルス周期が垂直帰線期間を除いて２水平期間
になる。

【００４０】垂直帰線期間では、Ｄフリップフロップ２
３１に供給されるスタート信号ＳＴ、Ｓ／Ｈ制御回路２
４１Ａに供給される選択信号ＳＹ１及び出力切換信号Ｃ
Ｈ、並びに、サンプルホールド回路２５１Ａに供給され
るサンプリング信号ＳＰ、補正制御信号Ｓ１Ｐ、Ｓ２Ｐ
及びＳ３Ｐが低レベルになっており、サンプリング信号
ＳＮ、補正制御信号Ｓ１Ｎ、Ｓ２Ｎ及びＳ３Ｎが高レベ
ルになっている。これにより、サンプルホールド回路２
５１Ａ内の薄膜トランジスタは、ソースホロワ回路３９
Ｐ、３９Ｎ及び選択回路４３の薄膜トランジスタＴ３
Ｐ、Ｔ４Ｐ、Ｔ３Ｎ、Ｔ４Ｎ及びＴ７Ｐ以外は全てオフ
になっている。

【００４１】奇数番目の水平期間では、選択信号ＳＹ１
のパルス期間でサンプリング信号ＳＰが高レベルになっ
て、交流化ビデオ信号ＶＳＡの電位がホールドコンデン
サＣＰにサンプリングされ、選択信号ＳＹ１及びサンプ
リング信号ＳＰが低レベルに遷移する際の交流化ビデオ
信号ＶＳＡの正極性電位Ｖ１がホールドコンデンサＣＰ
に保持される。図２（Ａ）は、このサンプリングの際の
サンプルホールド回路２５１Ａの等価回路を示す。

【００４２】偶数番目の水平期間では、選択信号ＳＹ１
のパルス期間でサンプリング信号ＳＮが低レベルになっ
て、交流化ビデオ信号ＶＳＡの電位がホールドコンデン
サＣＮにサンプリングされ、サンプリング信号ＳＮが高
レベルに遷移する際の交流化ビデオ信号ＶＳＡの負極性
電位がホールドコンデンサＣＮに保持される。偶数番目
の水平期間では、１つ前の奇数番目の水平期間でホール
ドコンデンサＣＰに保持された電圧をデータ電極１３１
に印加するために、次のような動作が行われる。以下、
括弧内の符号は図４中の該当する制御パルスのパルス期
間を示している。

【００４３】（Ｐ１）補正制御信号Ｓ１Ｐが高レベルに
なって、薄膜トランジスタＴ５１Ｐ及びＴ６Ｐがオンに
なり、サンプルホールド回路２５１Ａは図２（Ｂ）に示
す等価回路になる。これにより、データ電極１３１が充
電され、また、ゲート・ソース間電圧Ｖgsが１次補正コ
ンデンサＣ１Ｐにサンプリングされる。データ電極１３
１の電位が安定した後に補正制御信号Ｓ１Ｐが低レベル
に遷移し、この時の薄膜トランジスタＴ３Ｐのゲート・
ソース間電圧Ｖgsが１次補正コンデンサＣ１Ｐに保持さ
れる。薄膜トランジスタＴ３Ｐのゲート・ソース間電圧
Ｖgsは、上述のように薄膜トランジスタＴ３Ｐの閾値付
近の値であり、例えば３Ｖである。

【００４４】（Ｐ２）出力切換信号ＣＨが高レベル、補
正制御信号Ｓ１Ｎが低レベルになって、薄膜トランジス
タＴ７Ｐがオフ、薄膜トランジスタＴ７Ｎ及びＴ６Ｎが
オンになる。これにより、データ電極１３１上の電荷が
薄膜トランジスタＴ７Ｎ及びＴ３Ｎを通ってＧＮＤへ流
れ、画素信号ＶＤ１が負極性上限電位Ｖn1＝８Ｖ付近ま
で引き下げられる。出力切換信号ＣＨが低レベル、補正
制御信号Ｓ１Ｎが高レベルに復帰して、薄膜トランジス
タＴ７Ｎ及びＴ６Ｎがオフ、薄膜トランジスタＴ７Ｐが
オンになり、ソースホロワ回路３９Ｐの出力でデータ電
極１３１を充電可能な状態、すなわち次のパルス期間Ｐ
３の動作が可能な状態になる。

【００４５】（Ｐ３）補正制御信号Ｓ２Ｐが高レベルに
なって、薄膜トランジスタＴ２１Ｐ及びＴ５２Ｐがオン
になり、サンプルホールド回路２５１Ａが図２（Ｃ）に
示す等価回路になる。これにより、薄膜トランジスタＴ
３Ｐのゲート電位はＶ１＋３Ｖになる。データ電極１３
１が充電され、また、薄膜トランジスタＴ３Ｐのゲート
・ソース間電圧Ｖgsが２次補正コンデンサＣ２Ｐにサン
プリングされる。データ電極１３１の電位が安定した後
に補正制御信号Ｓ２Ｐが低レベルに遷移し、この時の薄
膜トランジスタＴ３Ｐのゲート・ソース間電圧Ｖgsが２
次補正コンデンサＣ２Ｐに保持される。薄膜トランジス
タＴ３Ｐのゲート・ソース間電圧Ｖgsが３Ｖであれば薄
膜トランジスタＴ３Ｐのソース電位がＶ１になるが、一
般にＶ１＋３Ｖ≠１２Ｖであるので、薄膜トランジスタ
Ｔ３Ｐのゲート・ソース間電圧Ｖgsも３Ｖから少しずれ
ている。このずれをΔＶとすると、薄膜トランジスタＴ
３Ｐのソース電位はＶ１−ΔＶとなり、また、２次補正
コンデンサＣ２Ｐの保持電圧はΔＶになる。

【００４６】（Ｐ４）補正制御信号Ｓ３Ｐが高レベルに
なって、薄膜トランジスタＴ２２Ｐがオンになり、サン
プルホールド回路２５１Ａが図２（Ｄ）に示す等価回路
になる。これにより、薄膜トランジスタＴ３Ｐのゲート
電位が図２（Ｃ）の場合よりもΔＶだけ高くなる。デー
タ電極１３１が充電され、その電位が安定した後に補正
制御信号Ｓ３Ｐが低レベルに遷移する。この時、薄膜ト
ランジスタＴ３Ｐのソース電位は、図２（Ｃ）の場合よ
りもほぼΔＶだけ高くなる。

【００４７】このようにして、薄膜トランジスタＴ３Ｐ
の閾値にばらつきがあっても、ソースホロワ回路３９Ｐ
の出力電圧がホールドコンデンサＣＰの電圧にほぼ等し
くなる。次に、奇数番目の水平期間開始時点で、出力切
換信号ＣＨが高レベルに遷移する。奇数番目の水平期間
では、１つ前の偶数番目の水平期間でホールドコンデン
サＣＮに保持された電圧Ｖ２をデータ電極１３１に印加
するために、上記同様に次のような動作が行われる。

【００４８】（Ｎ１）補正制御信号Ｓ１Ｎが低レベルに
なって、薄膜トランジスタＴ５１Ｎ及びＴ６Ｎがオンに
なり、データ電極１３１が放電され、また、薄膜トラン
ジスタＴ３Ｎのゲート・ソース間電圧Ｖgsが１次補正コ
ンデンサＣ１Ｎにサンプリングされる。データ電極１３
１の電位が安定した後に補正制御信号Ｓ１Ｎが高レベル
に遷移し、この時の薄膜トランジスタＴ３Ｎのゲート・
ソース間電圧Ｖgsが１次補正コンデンサＣ１Ｎに保持さ
れる。薄膜トランジスタＴ３Ｎのゲート・ソース間電圧
Ｖgsは、例えば−２Ｖである。

【００４９】（Ｎ２）出力切換信号ＣＨが低レベル、補
正制御信号Ｓ１Ｐが高レベルになって、薄膜トランジス
タＴ７Ｎがオフ、薄膜トランジスタＴ７Ｐ及びＴ６Ｐが
オンになる。これによりデータ電極１３１が充電され、
画素信号ＶＤ１が正極性下限電位Ｖp1＝１２Ｖ付近まで
引き上げられる。出力切換信号ＣＨが高レベル、補正制
御信号Ｓ１Ｐが低レベルに復帰して、薄膜トランジスタ
Ｔ７Ｐ及びＴ６Ｐがオフ、薄膜トランジスタＴ７Ｎがオ
ンになり、ソースホロワ回路３９Ｎを介しデータ電極１
３１を放電可能な状態、すなわち次のパルス期間Ｎ３の
動作が可能な状態になる。

【００５０】（Ｎ３）補正制御信号Ｓ２Ｎが低レベルに
なって、薄膜トランジスタＴ２１Ｎ及びＴ５２Ｎがオン
になり、薄膜トランジスタＴ３Ｎのゲート電位はＶ２−
２Ｖになる。データ電極１３１が放電され、また、薄膜
トランジスタＴ３Ｎのゲート・ソース間電圧Ｖgsが２次
補正コンデンサＣ２Ｎにサンプリングされる。データ電
極１３１の電位が安定した後に補正制御信号Ｓ２Ｎが高
レベルに遷移し、この時の薄膜トランジスタＴ３Ｎのゲ
ート・ソース間電圧Ｖgsが２次補正コンデンサＣ２Ｎに
保持される。薄膜トランジスタＴ３Ｎのゲート・ソース
間電圧Ｖgsが−２Ｖであれば薄膜トランジスタＴ３Ｎの
ソース電位がＶ２になるが、一般にＶ２−２Ｖ≠８Ｖで
あるので、薄膜トランジスタＴ３Ｎのゲート・ソース間
電圧Ｖgsも−２Ｖから少しずれている。このずれを−Δ
Ｖとすると、薄膜トランジスタＴ３Ｎのソース電位はＶ
２＋ΔＶとなり、また、２次補正コンデンサＣ２Ｎの保
持電圧は−ΔＶになる。

【００５１】（Ｎ４）補正制御信号Ｓ３Ｎが低レベルに
なって、薄膜トランジスタＴ２２Ｎがオンになり、薄膜
トランジスタＴ３Ｎのゲート電位がパルス期間Ｎ３の場
合よりもΔＶだけ低くなる。データ電極１３１が放電さ
れ、データ電極１３１の電位が安定した後に補正制御信
号Ｓ３Ｎが高レベルに遷移する。この時、薄膜トランジ
スタＴ３Ｎのソース電位は、パルス期間Ｎ３の場合より
もほぼΔＶだけ低くなる。

【００５２】このようにして、薄膜トランジスタＴ３Ｐ
の閾値にばらつきがあっても、ソースホロワ回路３９Ｐ
の出力電圧がホールドコンデンサＣＰの電圧にほぼ等し
くなる。本第１実施例によれば、薄膜トランジスタの特
性に大きなばらつきがあっても、入力電圧と出力電圧と
が互いにほぼ等しくなるボルテージホロワ回路が得られ
るので、液晶表示パネルのガラス基板上にデータドライ
バを形成することが可能となり、液晶表示装置をより安
価にすることができる。

【００５３】［第２実施形態］図２（Ｂ）に示す偶数番
目の水平期間のパルス期間Ｐ１において１次補正コンデ
ンサＣ１Ｐにサンプリングされる電圧は、全ての偶数番
目の水平期間において同一になる。奇数番目の水平期間
のパルス期間Ｎ１において１次補正コンデンサＣ１Ｎに
サンプリングされる電圧についても同様である。したが
って、薄膜トランジスタのリーク電流や自己放電による
１次補正コンデンサＣ１Ｐ及びＣ１Ｎの電圧変化が無視
できる期間においては、図４のパルス期間Ｐ１及びＮ１
の動作を省略することができる。

【００５４】そこで、第２実施形態では、図５に示す如
く、図４のパルス期間Ｐ１及びＮ１の動作を、垂直帰線
期間のみにおいて行うようにしている。これにより、全
ての水平期間において、パルス期間Ｐ１及びＮ１の動作
を行う必要がないので、水平表示ライン数が多くて水平
期間が短い液晶表示装置に対しても、本発明を適用可能
になる。図４中と図５中の同一符号のパルス期間は互い
に対応している。

【００５５】Ｓ／Ｈ制御回路は、図５に示す制御信号を
生成するように構成する。サンプルホールド回路は、図
１のサンプルホールド回路２５１Ａと同一構成である。 ［第３実施形態］図６は、本発明の第３実施形態の液晶
表示装置の１列分を示す回路図であり、図１に対応して
いる。

【００５６】サンプルホールド回路２５１Ｂは、図１の
ソースホロワ回路３９Ｐ及び３９Ｎの替わりに、バッフ
ァ回路として演算増幅回路３９を用いている。演算増幅
回路３９は、例えば図７に示す如く、薄膜トランジスタ
３９１〜３９５からなる差動増幅回路と、薄膜トランジ
スタ３９６及び３９７からなる出力バッファ回路とで構
成されている。薄膜トランジスタ３９１〜３９３及び３
９６はｐチャンネル型であり、薄膜トランジスタ３９
４、３９５及び３９７はｎチャンネル型である。薄膜ト
ランジスタ３９１及び３９６は定電流源として機能し、
薄膜トランジスタ３９１及び３９６のゲートにはそれぞ
れ一定の電位Ｖeeが供給される。

【００５７】薄膜トランジスタ３９２及び３９３はガラ
ス基板上に隣接して形成されているが、上述のように閾
値が互いに異なる。薄膜トランジスタ３９４及び３９５
についても同様である。このため、全データ電極線に関
するボロテージホロワ回路ついて、入力電圧と出力電圧
との関係が互いに異なる。そこで、図６に示す如く、演
算増幅回路３９の入力側に、図１の１次補正回路４１Ｐ
及び２次補正回路４２Ｐと同一構成の１次補正回路４１
及び２次補正回路４２を接続している。薄膜トランジス
タＴ６のドレインには、試し電位としての交流化電位Ｖ
pnmが印加され、この交流化電位Ｖpnmは、奇数番目の水
平期間において負極性中央電位Ｖn1＝６．５Ｖにされ、
偶数番目の水平期間において正極性中央電位Ｖp1＝８．
５Ｖにされる。

【００５８】演算増幅回路３９の薄膜トランジスタ３９
７のオン抵抗は比較的小さいので、図４に示すパルス期
間Ｐ２及びＮ２の動作は不要になり、第１及び第２実施
形態よりも、Ｓ／Ｈ制御回路２４１Ｂによるサンプルホ
ールド回路２５１Ｂの制御が簡単になる。薄膜トランジ
スタＴ１Ｐ、Ｔ２Ｐ、Ｔ１ＡＮ、Ｔ２Ｎ、ホールドコン
デンサＣＰ及びＣＮの接続は、図１０の対応する構成要
素の接続と同一である。

【００５９】図８は、図６の回路の動作を示すタイミン
グチャートである。この動作は、以上の説明及び図８か
ら容易に理解できるので、その説明を省略する。図５中
と図８中の同一符号のパルス期間は互いに対応してい
る。なお、本発明には外にも種々の変形例が含まれる。
例えば、１次補正回路及び２次補正回路は、特性にばら
つきが比較的大きい薄膜トランジスタを用いた任意のボ
ルテージホロワ回路に好適であるが、薄膜トランジスタ
以外のトランジスタであっても一般に特性にばらつきが
あり、高精度が要求される任意のボルテージホロワ回路
にも好適である。

【００６０】１次補正回路で用いられる試し電位は、上
記電位に限定されず、また、一定の試し電位の替わり
に、ホールドコンデンサの一端の電位を直接又はバッフ
ァ回路を介し間接的に用いてもよい。また、液晶表示装
置のデータドライバに本発明を適用する場合であって
も、他の構成のデータドライバ、例えばサンプルホール
ド回路を２段縦続接続したデータドライバの各ボルテー
ジホロワ回路に適用することができる。

【００６１】さらに、液晶表示装置を含む各種フラット
パネル型表示装置において、そのパネルのデータ電極に
本発明のボルテージホロワ回路を接続すれば、その出力
電位をより入力電位に近づけることができるので、表示
品質を向上させることができる。また、本発明のボルテ
ージホロワ回路は、１次補正のみ又は３次以上の補正を
行う回路であってもよい。

【図面の簡単な説明】

【図１】本発明の第１実施形態のデータドライバの１列
分を示す回路図である。

【図２】図１中のサンプルホールド回路２５１の正極性
側部分の動作を示す等価回路図である。

【図３】液晶画素の表示電極に印加される正極性及び負
極性の電位範囲を示す図である。

【図４】図１の回路の動作を示すタイミングチャートで
ある。

【図５】本発明の第２実施形態の、図１に対応した回路
の動作を示すタイミングチャートである。

【図６】本発明の第３実施形態のデータドライバの１列
分を示す回路図である。

【図７】図６中のボロテージホロワ回路の構成例を示す
図である。

【図８】図６の回路の動作を示すタイミングチャートで
ある。

【図９】従来の液晶表示装置の全体構成図である。

【図１０】図９中の液晶表示装置の１列分を示す回路図
である。

【符号の説明】

１０ 液晶表示パネル １１ 液晶画素 １２ 薄膜トランジスタ １３１〜１３５ データ電極 ２０ データドライバ ２４、２４１、２４１Ａ、２４１Ｂ Ｓ／Ｈ制御回路 ２５、２５１、２５１Ａ、２５１Ｂ サンプルホールド
回路 ３９ 演算増幅回路 ３９Ｐ、３９Ｎ ソースホロワ回路 ４０Ｐ、４０Ｎ 定電流源 ４１、４１Ｐ、４１Ｎ １次補正回路 ４２、４２Ｐ、４２Ｎ ２次補正回路 ４３ 選択回路 Ｃ１、Ｃ１Ｐ、Ｃ１Ｎ １次補正コンデンサ Ｃ２、Ｃ２Ｐ、Ｃ２Ｎ ２次補正コンデンサ ＣＰ、ＣＮ ホールドコンデンサ

フロントページの続き (72)発明者 原口 宗広 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 森田 敬三 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 吉岡 浩史 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 糸数 昌史 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 中林 謙一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 出力端の電位が第１入力端の電位に略等
   しく、入力インピーダーンスが出力インピーダーンスよ
   りも大きいボルテージホロワ回路において、 入力インピーダーンスが出力インピーダーンスよりも大
   きく、第２入力端の電位に応じた電位が該出力端から取
   り出されるバッファ回路と、 第１補正コンデンサと、 第１制御信号に応答して、所定電位を該第２入力端に供
   給し、該第１補正コンデンサを該第２入力端と該出力端
   との間に接続させ、第２制御信号に応答して、該第１入
   力端と該第２入力端との間に該第１補正コンデンサを、
   該第１入力端と該出力端との間の電位差を補う方向に接
   続させる接続切換回路と、 を有することを特徴とするボルテージホロワ回路。
2. 【請求項２】 請求項１にさらに、第２補正コンデンサ
   を有し、 上記接続切換回路は、上記第２制御信号に応答して、該
   第２補正コンデンサを上記第１入力端と上記出力端との
   間に接続させ、第３制御信号に応答して、上記第１補正
   コンデンサと該第１入力端との間に該第２補正コンデン
   サを、該第１入力端と該出力端との間の電位差を補う方
   向に接続させる、 ことを特徴とするボルテージホロワ回路。
3. 【請求項３】 上記バッファ回路は、ソースホロワ回路
   であり、上記出力端と電源供給線との間に電流制限用回
   路が接続されていることを特徴とする請求項１又は２記
   載のボルテージホロワ回路。
4. 【請求項４】 上記ボルテージホロワ回路を入力電位範
   囲に応じて複数組有し、さらに、 該入力電位範囲に応じて該複数組の１つの上記出力端の
   電位を選択的に取り出す選択回路、 を有することを特徴とする請求項１乃至３のいずれか１
   つに記載のボルテージホロワ回路。
5. 【請求項５】 請求項１乃至４のいずれか１つに記載の
   ボルテージホロワ回路と、 一端に該ボルテージホロワ回路の上記出力端が接続され
   たサンプリングスイッチと、 該サンプリングスイッチの該一端と基準電位供給線との
   間に接続されたホールドコンデンサと、 を有することを特徴とするサンプルホールド回路。
6. 【請求項６】 請求項５記載のサンプルホールド回路
   と、 データ電極に該サンプルホールド回路の出力端が接続さ
   れた表示用フラットパネルと、 を有することを特徴とする液晶表示装置。