JPH09147097A

JPH09147097A - データ補間装置

Info

Publication number: JPH09147097A
Application number: JP7307813A
Authority: JP
Inventors: Kiyoshi Maenobu; 潔前信; Nobuhiko Wakayama; 順彦若山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-11-27
Filing date: 1995-11-27
Publication date: 1997-06-06

Abstract

(57)【要約】【課題】データを予め複数のメモリに格納し、１つま
たは１組の入力アドレスに対して補間に必要なデータを
同時に読み出すことにより、高速に補間データを演算す
る。【解決手段】第１のメモリ109にはアドレスが偶数の
データが、第２のメモリ111にはアドレスが奇数のデー
タが格納される。入力アドレス101の整数部のうち最下
位ビットを除いた残りのアドレス102は加算器105によっ
てその最下位ビットの桁に１が加算される。セレクタ10
7は整数部の最下位ビット103が０のときアドレス102
を、１のとき加算器105の出力106を選択する。アドレス
生成回路104から出力されるアクセスアドレス108とアク
セスアドレス110でアクセスされた第１，第２のメモリ1
09，111から２つのデータ112と113が同時に読み出され
演算回路115によって補間データが作成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は１次元または２次元
の整数値のアドレスで離散的にアドレス付けされたデー
タに対して、小数部を含むアドレスでアクセスした場合
に、その近傍アドレスのデータからその小数部を考慮し
て補間演算したデータを読み出すデータ補間装置に関す
る。例えば、コンピュータグラフィックスの画像生成に
おいて、予め離散的な画素アドレスについて用意された
テクスチャ画像から補間した画素データを読み出すデー
タ補間装置に関する。

【０００２】

【従来の技術】近年、コンピュータグラフィックス技術
は民生用ゲーム機にも搭載され、その性能を競ってい
る。特に、ハードウエア化が容易な、ポリゴンを用いて
物体を表現して画像生成を行う方法が広く用いられてい
る。ポリゴンを用いた画像生成では物体の表現の細やか
さは、その物体を表現するポリゴンの数に依存する。し
かしながらポリゴンの数が増大するにつれて画像生成に
要する時間も増大するため、むやみにポリゴン数を増や
すことができない。そこで、それを補い、ポリゴンの表
面により写実性をもたせるための手法としてテクスチャ
マッピングといわれる手法が用いられる。テクスチャマ
ッピングについては、例えば「コンピュータグラフィッ
クス」中前栄八郎著、電子情報通信学会編、オーム社(1
987年)pp.169−170などに詳しく述べられている。

【０００３】この手法を簡単に説明する。予めポリゴン
の表面にマッピングするためのテクスチャと呼ばれる画
像データをメモリに用意しておき、この画像データとポ
リゴンの表面のそれぞれに定義された座標間に対応付け
を行う。ポリゴンの画像を生成する際に、その対応付け
に従って、ポリゴン上のある画素の座標からテクスチャ
の画素を参照するためのアドレス値を演算によって求
め、該当する画素を読み出して、そのポリゴンの画素に
マッピングする。

【０００４】このとき、テクスチャ側の画素を参照する
ためのアドレス値は必ずしも整数値にならず小数部分を
含む。もし十分細かい精度をもつテクスチャ画像であれ
ば、小数部分を無視して、例えば小数部を切り捨てたア
ドレスによってテクスチャ画素を参照しても問題ない
が、テクスチャ画像の精度が粗い場合、小数部を無視し
てしまうと、ポリゴン側の隣接した複数の画素に対して
同じテクスチャの画素がマッピングされてしまい、不自
然な画像となる。従って、これを解決するために、アド
レス値の小数部分を考慮して、いくつかの近傍画素から
補間した画素を計算し、それをマッピングすることが一
般に行われている。

【０００５】また、コンピュータグラフィックスに限ら
ず、離散的に測定されたり、算出されたデータから、そ
の補間された値を算出することは広く行われている。

【０００６】以下に従来のデータ補間装置について説明
する。ここでは簡単のため、ｎビットのアドレスで１次
元にアドレス付けされたデータを更にｍビットの小数部
をもつ(ｎ＋ｍ)ビットの入力アドレスでアクセスしたと
きに、そのアドレスを内包する２つの近傍アドレスのデ
ータを用いて補間データを出力する回路について説明す
る。ここで、「内包する２つのアドレス」とは入力アド
レスの小数部を切り下げたアドレスと切り上げたアドレ
スと定義する。但し、入力アドレスの小数部が０の場合
は入力アドレスそのものとそれに１を加えたアドレスと
定義する。

【０００７】図６と図７は従来のデータ補間装置の各構
成例を示すブロック図であり、図６と図７において、共
通の機能をもつ信号やブロックについては共通の参照用
符号を付してある。

【０００８】図６において、601は整数部ｎビットと小
数部ｍビットからなる入力アドレスを、602は入力アド
レス601の整数部を、603は入力アドレス601の小数部
を、604は入力アドレス601の整数部602の最下位ビット
に１を加える加算器を、605は加算器604の出力を、606
は入力アドレス601の整数部602と加算器604の出力605の
いずれか一方を選択し出力するセレクタを、607はセレ
クタの出力するｎビットのアクセスアドレスを、608は
ｎビットのアクセスアドレス607でアクセスされるメモ
リを、609はメモリ608から読み出されるデータを、610
はラッチを、611はラッチ610の出力を、612は演算回路
を、613は演算回路612で補完されたデータをそれぞれ示
す。

【０００９】以上のように構成された図６の従来のデー
タ補間装置の動作を説明する。まず最初に、セレクタ60
6は入力アドレス601の整数部602を選択してメモリ608へ
のアクセスアドレス607として出力する。アクセスアド
レス607に従ってメモリ608から読み出されたデータ609
はラッチ610に格納される。

【００１０】次に、セレクタ606は加算器604の出力605
を選択してメモリ608へのアクセスアドレス607として出
力する。アクセスアドレス607に従ってメモリ608から読
み出されたデータ609と先にラッチ610に格納された出力
611と入力アドレス601の小数部603を用いて、演算回路6
12は補間演算を行い、補間されたデータ613を出力す
る。このとき最初のメモリアクセスで、入力アドレス60
1を上回らない整数値のアドレスをもつデータが読み出
され、次のメモリアクセスで、入力アドレス601を下回
らない整数値のアドレスをもつデータが読み出される。
このように１つの入力アドレス601に対して２サイクル
のデータの読み出しが行われる。

【００１１】図７において、入力アドレス601の整数部6
02と加算器604の出力605をアクセスアドレスと以下呼ぶ
こととし、この２つのアクセスアドレスから同時に２つ
のデータを読み出す701は２ポートメモリを、702はアク
セスアドレス602に従って２ポートメモリ701から読み出
されたデータを、703はアクセスアドレス605に従って２
ポートメモリ701から読み出されたデータを、それぞれ
示す。

【００１２】以上のように構成された図７の従来のデー
タ補間装置の動作を説明する。まず、入力アドレス601
の整数部602は２ポートメモリ701への第１のアクセスア
ドレスとして入力されるとともに、加算器604に入力さ
れる。加算器604は入力された値に１を加算し、その出
力605を２ポートメモリ701への第２のアクセスアドレス
として出力する。第１のアクセスアドレス602に従って
２ポートメモリ701から読み出されたデータ702と第２の
アクセスアドレス605に従って２ポートメモリ701から読
み出されたデータ703は演算回路612に入力され、演算回
路612は２つのデータ702と703と入力アドレス601の小数
部603を用いて補間演算を行い、補間されたデータ613を
出力する。

【００１３】このときデータ702が入力アドレス601を上
回らない整数値のアドレスをもつデータであり、データ
703が入力アドレス601を下回らない整数値のアドレスを
もつデータとなる。このように１つの入力アドレス601
に対して１サイクルのデータの読み出しが行われる。

【００１４】

【発明が解決しようとする課題】しかしながら、図６に
示した構成のデータ補間装置では、１つの入力アドレス
に対して２サイクルのデータの読み出しが必要となり、
入力アドレスの供給と補間されたデータの出力のバラン
スがとれないという問題点があった。

【００１５】また、図７に示した構成のデータ補間装置
では、１つの入力アドレスに対して１サイクルのデータ
読み出しでよいが、２ポートメモリを実現するために必
要な単位容量当たりのトランジスタ数が増大し、メモリ
セルの構造も複雑化するという問題点があった。

【００１６】

【課題を解決するための手段】上記従来の問題点を解決
するために本発明は、メモリのトランジスタ数やセル構
造を複雑にすることなく、１つの入力アドレスに対して
１サイクルのメモリ読み出しで、補間演算に必要な、入
力アドレスを内包する２つのアドレスをもつ２つのデー
タの補間データ、又は２次元の入力アドレスに対して１
サイクルのメモリ読み出しで入力アドレスを内包する４
つのデータの補間データを生成することができる。

【００１７】

【発明の実施の形態】本発明の第１の発明は、ｎ(ｎ＞
０)ビットの１次元の整数値アドレスＸ(＝ｘ_n-1ｘ_n-2…
…ｘ₂ｘ₁ｘ₀)でアドレス付けされたデータのうち、アド
レスの最下位ビットｘ₀が０であるデータを保持し、ア
ドレスの上位(ｎ−１)ビットのアドレスｘ_n-1ｘ_n-2……
ｘ₂ｘ₁を用いてアクセスする第１のメモリと、アドレス
の最下位ビットｘ₀が１であるデータを保持し、アドレ
スの上位(ｎ−１)ビットのアドレスｘ_n-1ｘ_n-2……ｘ₂
ｘ₁を用いてアクセスする第２のメモリと、ｍ(ｍ＞０)
ビットの小数部を含む(ｎ＋ｍ)ビットの入力アドレスｘ
_n-1ｘ_n-2……ｘ₂ｘ₁ｘ₀.α₁α₂……α_mに対して整数部
の最下位ビットｘ₀が０のときアドレスｘ_n-1ｘ_n-2……
ｘ₂ｘ₁を、ｘ₀が１のときｘ_n-1ｘ_n-2……ｘ₂ｘ₁のｘ₁の
桁に１を加えた値を前記第１のメモリへのアクセスアド
レスとして出力するとともに、ｘ_n-1ｘ_n-2……ｘ₂ｘ₁を
前記第２のメモリへのアクセスアドレスとして出力する
アドレス生成回路と、前記アドレス生成回路の出力する
アクセスアドレスに従って前記第１のメモリから読み出
されたデータと前記第２のメモリから読み出されたデー
タと前記入力アドレスの値を用いて演算を行い、その結
果を出力する演算回路とを具備することを特徴としてい
る。

【００１８】本発明の第２の発明は、ｎ(ｎ＞０)ビット
の整数値の第１のアドレスＸ(＝ｘ_n-1ｘ_n-2……ｘ₂ｘ₁
ｘ₀)とｋ(ｋ＞０)ビットの整数値の第２のアドレスＹ
(＝ｙ_k-1ｙ_k-2……ｙ₂ｙ₁ｙ₀)の２つのアドレスで２次
元にアドレス付けされたデータのうち、前記第１のアド
レスの最下位ビットｘ₀が０かつ前記第２のアドレスの
最下位ビットｙ₀が０であるデータを保持し、前記第１
のアドレスの上位(ｎ−１)ビットのアドレスｘ_n-1ｘ_n-2
……ｘ₂ｘ₁を第１のアクセスアドレスとし前記第２のア
ドレスの上位(ｋ−１)ビットｙ_k-1ｙ_k-2……ｙ₂ｙ₁を第
２のアクセスアドレスとしてデータをアクセスする第１
のメモリと、前記第１のアドレスの最下位ビットｘ₀が
０かつ前記第２のアドレスの最下位ビットｙ₀が１であ
るデータを保持し、前記第１のアドレスの上位(ｎ−１)
ビットのアドレスｘ_n-1ｘ_n-2……ｘ₂ｘ₁を第１のアクセ
スアドレスとし前記第２のアドレスの上位(ｋ−１)ビッ
トｙ_k-1ｙ_k-2……ｙ₂ｙ₁を第２のアクセスアドレスとし
てデータをアクセスする第２のメモリと、前記第１のア
ドレスの最下位ビットｘ₀が１かつ前記第２のアドレス
の最下位ビットｙ₀が０であるデータを保持し、前記第
１のアドレスの上位(ｎ−１)ビットのアドレスｘ_n-1ｘ
_n-2……ｘ₂ｘ₁を第１のアクセスアドレスとし前記第２
のアドレスの上位(ｋ−１)ビットｙ_k-1ｙ_k-2……ｙ₂ｙ₁
を第２のアクセスアドレスとしてデータをアクセスする
第３のメモリと、前記第１のアドレスの最下位ビットｘ
₀が１かつ前記第２のアドレスの最下位ビットｙ₀が１で
あるデータを保持し、前記第１のアドレスの上位(ｎ−
１)ビットのアドレスｘ_n-1ｘ_n-2……ｘ₂ｘ₁を第１のア
クセスアドレスとし前記第２のアドレスの上位(ｋ−１)
ビットｙ_k-1ｙ_k-2……ｙ₂ｙ₁を第２のアクセスアドレス
としてデータをアクセスする第４のメモリと、ｍ(ｍ＞
０)ビットの小数部を含む(ｎ＋ｍ)ビットの第１の入力
アドレスｘ_n-1ｘ_n-2……ｘ₂ｘ₁ｘ₀.α₁α₂……α_mに対
して整数部の最下位ビットｘ₀が０のときアドレスｘ_n-1
ｘ_n-2……ｘ₂ｘ₁を、ｘ₀が１のときｘ_n-1ｘ_n-2……ｘ₂
ｘ₁のｘ₁の桁に１を加えた値を前記第１のメモリおよび
第２のメモリへの第１のアクセスアドレスとして出力
し、ｘ_n-1ｘ_n-2……ｘ₂ｘ₁を、前記第３のメモリと第４
のメモリへの第１のアクセスアドレスとして出力する第
１のアドレス生成回路と、ｐ(ｐ＞０)ビットの小数部を
含む(ｋ＋ｌ)ビットの第２の入力アドレスｙ_k-1ｙ_k-2…
…ｙ₂ｙ₁ｙ₀.β₁β₂……β_pに対して整数部の最下位ビ
ットｙ₀が０のときアドレスｙ_k-1ｙ_k-2……ｙ₂ｙ₁を、
ｙ₀が１のときｙ_k-1ｙ_k-2……ｙ₂ｙ₁のｙ₁の桁に１を加
えた値を前記第１のメモリおよび第３のメモリへの第２
のアクセスアドレスとして出力し、ｙ_k-1ｙ_k-2……ｙ₂
ｙ₁を前記第２のメモリと第４のメモリへの第２のアク
セスアドレスとして出力する第２のアドレス生成回路
と、前記第１および第２のアドレス生成回路の出力する
アクセスアドレスに従って前記第１のメモリから読み出
されたデータと前記第２のメモリから読み出されたデー
タと前記第３のメモリから読み出されたデータと前記第
４のメモリから読み出されたデータと前記第１の入力ア
ドレスの値と前記第２の入力アドレスの値を用いて演算
を行い、その結果を出力する演算回路とを具備すること
を特徴としている。

【００１９】第１の発明では、１次元にアドレス付けさ
れたデータを補間する場合、小数部をもつある入力アド
レスを内包する整数アドレスをもつ２つのデータとし
て、常に偶数すなわち最下位ビットが０のアドレスをも
つデータと、奇数すなわち最下位ビットが１のアドレス
をもつデータが用いられる。偶数のアドレスをもつデー
タが２つ同時に必要となることはなく、また奇数のアド
レスをもつデータが２つ同時に必要となることもない。

【００２０】また第２の発明では同様に２次元にアドレ
ス付けされたデータを補間する場合、小数部をもつある
２つの入力アドレスを内包する整数アドレスをもつ４つ
のデータとして、常に２つの次元の両方のアドレスが偶
数すなわち最下位ビットが０のアドレスをもつデータ
と、第１の次元のアドレスが偶数で第２の次元のアドレ
スが奇数すなわち最下位ビットが１のアドレスをもつデ
ータと、第１の次元のアドレスが奇数で第２の次元のア
ドレスが偶数のアドレスをもつデータと、両方のアドレ
スが奇数のアドレスをもつデータが用いられる。これら
の２次元のアドレスの偶奇の組合せが同じであるアドレ
スをもつデータが２つ以上必要となることはない。

【００２１】従って、ある入力アドレスに対する補間デ
ータを求める場合に同時に必要となることがないアドレ
スをもつデータをグループ化し、複数のメモリに分散し
て格納する。上記第１の発明においては２つのメモリ
に、上記第２の発明においては４つのメモリに格納して
いる。これにより通常の１ポートメモリを用いながら同
時に必要なデータの読み出しを実現し、高速な補間デー
タの生成ができる。

【００２２】次に各本発明の各実施例を図面を用いて詳
細に説明する。

【００２３】(実施例１)図１は第１の発明における実施
例１のデータ補間装置の構成を示すブロック図である。
図１において、101は整数部ｎビットと小数部ｍビット
からなる入力アドレスを、102は入力アドレス101の整数
部nの最下位ビットを除いた(ｎ−１)ビットのアドレス
を、103は入力アドレス101の整数部nの最下位ビット
を、104はアドレス生成回路を、108はアドレス生成回路
104の第１の出力を、109は第１のメモリを、110はアド
レス生成回路104の第２の出力を、111は第２のメモリ
を、112は第１のメモリ109から読み出されたデータを、
113は第２のメモリ111から読み出されたデータを、114
は入力アドレス101の小数部を、115は演算回路を、116
は演算回路115の補間データ出力をそれぞれ示す。

【００２４】更にアドレス生成回路104において、105は
加算器を、106は加算器105の出力を、107は(ｎ−１)ビ
ットのアドレス102と加算器105の出力106のいずれかを
選択するセレクタをそれぞれ示す。

【００２５】以上のように構成された図１のデータ補間
装置の動作を説明する。まず、図示されない手段によっ
て、ｎビットの整数アドレスでアドレス付けされたデー
タのうち、第１のメモリ109にはアドレスが偶数のデー
タが、第２のメモリ111にはアドレスが奇数のデータが
それぞれ格納されている。これら２つの第１のメモリ10
9および第２のメモリ111は元のｎビットのアドレスの最
下位ビットを除いた(ｎ−１)ビットでアクセスされる。
整数部ｎビット、小数部ｍビットからなる入力アドレス
101を２進数で、ｘ_n-1ｘ_n-2……ｘ₂ｘ₁ｘ₀.α₁α₂……
α_mとすると、その整数部ｎのうち最下位ビットｘ₀を除
いた残り(ｎ−１)ビットのアドレス102と整数部ｎの最
下位ビット103がアドレス生成回路104に入力される。

【００２６】(ｎ−１)ビットのアドレス102はアドレス
生成回路104の加算器105によってその最下位ビットであ
るｘ₁の桁に１が加算される。セレクタ107は入力アドレ
ス101の整数部ｎの最下位ビット103が０のとき(ｎ−１)
ビットのアドレス102を、また整数部ｎの最下位ビット1
03が１のとき加算器105の出力106を選択して、アドレス
生成回路104の第１の出力つまりアクセスアドレス108が
第１のメモリ109へのアクセスアドレスとして出力す
る。このアクセスアドレス108が、入力アドレス101を内
包する整数値をもつ２つのアドレスのうちの偶数アドレ
スをもつデータをアクセスするアドレスとなる。

【００２７】またアドレス生成回路104は(ｎ−１)ビッ
トのアドレス102をそのまま第２の出力つまりアクセス
アドレス110が第２のメモリ111へのアクセスアドレスと
して出力する。このアクセスアドレス110が、入力アド
レス101を内包する整数値をもつ２つのアドレスのうち
の奇数アドレスをもつデータをアクセスするアドレスと
なる。

【００２８】そして、演算回路115は第１のメモリ109か
ら読み出されたデータ112と、第２のメモリ111から読み
出されたデータ113と、入力アドレス101の整数部ｎの最
下位ビット103と、入力アドレス101の小数部114すなわ
ち0.α₁α₂……α_mなる値を用いて補間演算を行い、補
間データ116を出力する。整数部ｎの最下位ビット103が
０のとき、データ112が入力アドレス101を上回らない整
数値のアドレスをもつデータであり、データ113が入力
アドレス101を下回らない整数値のアドレスをもつデー
タとなる。また整数部ｎの最下位ビット103が１のとき
データ113が入力アドレス101を上回らない整数値のアド
レスをもつデータであり、データ112が入力アドレス101
を下回らない整数値のアドレスをもつデータとなる。

【００２９】図２は図１に示す演算回路115の一構成例
を示すブロック図である。図２において、図１と同じ機
能をもつ信号やブロックについては共通の参照符号を付
してある。以下、説明のため103は入力アドレス101の整
数部ｎの最下位ビットｘ₀とする。112は第１のメモリ10
9から読み出されたデータをＤ₁とする。113は第２のメ
モリ111から読み出されたデータをＤ₂とする。114は入
力アドレス101の小数部ｍをαとする。これらは図１に
示すものと同じである。

【００３０】また201は値α114を入力とし値(１−α)を
求める回路を示し、例えば減算回路や２の補数演算回路
で実現する(以下、減算回路と呼ぶ)。202は減算回路201
の出力を、203と204は第１，第２のセレクタを、205は
第１のセレクタ203の出力を、206は第２のセレクタ204
の出力を、207と208は第１，第２の乗算器を、209は第
１の乗算器207の出力を、210は第２の乗算器208の出力
を、211は加算器を、それぞれ示す。

【００３１】以上のように構成された図２の演算回路11
5の動作を説明する。第１のセレクタ203は入力アドレス
101の整数部ｎの最下位ビット103が０のとき値(１−α)
202を、入力アドレス101の整数部ｎの最下位ビット103
が１のとき値α114を選択する。また第２のセレクタ204
は入力アドレス101の整数部ｎの最下位ビット103が１の
とき値(１−α)202を、入力アドレス101の整数部ｎの最
下位ビット103が０のとき値α114を選択する。従って、
第１の乗算器207は整数部ｎの最下位ビット103が０のと
き値(１−α)202をデータＤ₁に乗じ、整数部ｎの最下位
ビット103が１のとき値α114をデータＤ₁に乗じる。ま
た、第２の乗算器208は整数部ｎの最下位ビット103が１
のとき値(１−α)202をデータＤ₂に乗じ、整数部ｎの最
下位ビット103が０のとき値α114をデータＤ₂に乗じ
る。加算器211は２つの第１，第２の乗算器207，208の
各出力209，210を加算し、整数部ｎの最下位ビット103
が０のとき加算器211の出力は

【００３２】

【数７】(１−α)・Ｄ₁＋α・Ｄ₂ なる補間データ116が、整数部ｎの最下位ビット103が１
のとき加算器211の出力は

【００３３】

【数８】α・Ｄ₁＋(１−α)・Ｄ₂ なる補間データ116が出力される。

【００３４】以上のように図１および図２に示した実施
例１によれば、補間データの演算に必要なデータを同時
に読み出しながら補間演算が行える。

【００３５】（実施例２）図３は第２の発明における実
施例２のデータ補間装置の構成を示すブロック図であ
る。図３において、301は整数部ｎビットと小数部ｍビ
ットからなる第１の入力アドレスを、302は第１の入力
アドレス301の整数部ｎの最下位ビットを除いた(ｎ−
１)ビットのアドレスを、303は第１の入力アドレス301
の整数部の最下位ビットを、304は第１のアドレス生成
回路を、308は第１のアドレス生成回路304の第１の出力
を、309は第１のアドレス生成回路304の第２の出力を、
310は整数部ｋビットと小数部ｐビットからなる第２の
入力アドレスを、311は第２の入力アドレス310の整数部
ｋの最下位ビットを除いた(ｋ−１)ビットのアドレス
を、312は第２の入力アドレス310の整数部ｋの最下位ビ
ットを、313は第２のアドレス生成回路を、317は第２の
アドレス生成回路313の第１の出力を、318は第２のアド
レス生成回路313の第２の出力を、319は第１のメモリ
を、320は第２のメモリを、321は第３のメモリを、322
は第４のメモリを、323から326は第１のメモリ319から
第４のメモリ322までの４つのメモリから読み出された
データ出力を、327は第１の入力アドレス301の小数部ｍ
を、328は第２の入力アドレス310の小数部ｐを、329は
演算回路を、330は演算回路329の補間データ出力をそれ
ぞれ示す。

【００３６】更に第１のアドレス生成回路304におい
て、305は加算器を、306は加算器305の出力を、307は
(ｎ−１)ビットのアドレス302と加算器305の出力306の
いずれかを選択するセレクタを、それぞれ示す。また、
第２のアドレス生成回路313において、314は加算器を、
315は加算器314の出力を、316は(ｋ−１)ビットのアド
レス311と加算器314の出力315のいずれかを選択するセ
レクタをそれぞれ示す。

【００３７】以上のように構成された図３のデータ補間
装置の動作を説明する。まず、図示されない手段によっ
て、ｎビットの第１の整数アドレスとｋビットの第２の
整数アドレスの２次元のアドレスでアドレス付けされた
データのうち、第１のメモリ319には第１の整数アドレ
スと第２の整数アドレスのいずれも偶数のデータが、第
２のメモリ320には第１の整数アドレスが偶数で第２の
整数アドレスが奇数のデータが、第３のメモリ321には
第１の整数アドレスが奇数で第２の整数アドレスが偶数
のデータが、第４のメモリ322には第１の整数アドレス
と第２の整数アドレスのいずれも奇数のデータが、それ
ぞれ格納されている。

【００３８】これら４つのメモリ319〜322は元のｎビッ
トの整数アドレスの最下位ビットを除いた(ｎ−１)ビッ
トのアドレス302とｋビットの整数アドレスの最下位ビ
ットを除いた(ｋ−１)ビットのアドレス311の２次元の
アドレスでアクセスされる。

【００３９】整数部ｎビット、小数部ｍビットの第１の
入力アドレス301を２進数で、ｘ_n-1ｘ_n-2……ｘ₂ｘ
₁ｘ₀.α₁α₂……α_mとすると、その整数部ｎのうち最下
位ビットｘ₀を除いた残り(ｎ−１)ビットのアドレス302
と整数部ｎの最下位ビット303が第１のアドレス生成回
路304に入力される。(ｎ−１)ビットのアドレス302は第
１のアドレス生成回路304の加算器305によってその最下
位ビットであるｘ₁の桁に１が加算される。セレクタ307
は第１の入力アドレス301の整数部ｎの最下位ビット303
が０のとき(ｎ−１)ビットのアドレス302を、また最下
位ビット303が１のとき加算器305の出力306を選択し
て、第１のアドレス生成回路304の第１の出力308すなわ
ち第１のメモリ319および第２のメモリ320への第１のア
クセスアドレスとしてそれぞれ出力する。

【００４０】この第１のアクセスアドレス308が、第１
の入力アドレス301を内包する整数値をもつ２つのアド
レスのうちの偶数アドレスをもつデータをアクセスする
アドレスとなる。またアドレス生成回路304は(ｎ−１)
ビットのアドレス302をそのまま第２の出力309すなわち
第３のメモリ321および第４のメモリ322への第１のアク
セスアドレスとして出力する。この第１のアクセスアド
レス309が、第１の入力アドレス301を内包する整数値を
もつ２つのアドレスのうちの奇数アドレスをもつデータ
をアクセスするアドレスとなる。

【００４１】一方、整数部ｋビット、小数部ｐビットの
第２の入力アドレス310を２進数で、ｙ_k-1ｙ_k-2……ｙ₂
ｙ₁ｙ₀.β₁β₂……β_pとすると、その整数部ｋのうち最
下位ビットｙ₀を除いた残り(ｋ−１)ビットのアドレス3
11と整数部ｋの最下位ビット312が第２のアドレス生成
回路313に入力される。(ｋ−１)ビットのアドレス311は
第２のアドレス生成回路313の加算器314によってその最
下位ビットであるｙ₁の桁に１が加算される。セレクタ3
16は第２の入力アドレス310の整数部ｋの最下位ビット3
12が０のとき(ｋ−１)ビットのアドレス311を、また整
数部ｋの最下位ビット312が１のとき加算器314の出力31
5を選択して、第２のアドレス生成回路313の第１の出力
317すなわち第１のメモリ319および第３のメモリ321へ
の第２のアクセスアドレスとして出力する。

【００４２】この第２のアクセスアドレス317が、第２
の入力アドレス310を内包する整数値をもつ２つのアド
レスのうちの偶数アドレスをもつデータをアクセスする
アドレスとなる。また第２のアドレス生成回路313は(ｋ
−１)ビットのアドレス311をそのまま第２の出力318す
なわち第２のメモリ320および第４のメモリ322への第２
のアクセスアドレスとして出力する。この第２のアクセ
スアドレス318が、第２の入力アドレス310を内包する整
数値をもつ２つのアドレスのうちの奇数アドレスをもつ
データをアクセスするアドレスとなる。

【００４３】演算回路329は第１のメモリ319から読み出
されたデータ323と、第２のメモリ320から読み出された
データ324と、第３のメモリ321から読み出されたデータ
325と、第４のメモリ322から読み出されたデータ326
と、第１の入力アドレス301の整数部ｎの最下位ビット3
03と、第１の入力アドレス301の小数部327すなわち０.
α₁α₂……α_mなる値と、第２の入力アドレス310の整数
部ｋの最下位ビット312と、第２の入力アドレス310の小
数部328すなわち０.β₁β₂……β_pなる値とを用いて補
間演算を行い、補間データ330を出力する。

【００４４】整数部ｎの最下位ビット303が０のとき、
第１のメモリ319のデータ323および第２のメモリ320の
データ324が第１の入力アドレス301を上回らない第１の
整数値のアドレスをもつデータであり、第３のメモリ32
1のデータ325および第４のメモリ322のデータ326が第１
の入力アドレス301を下回らない第１の整数値のアドレ
スをもつデータとなる。

【００４５】また、整数部ｎの最下位ビット303が１の
とき、第１のメモリ319のデータ323および第２のメモリ
320のデータ324が第１の入力アドレス301を下回らない
第１の整数値のアドレスをもつデータであり、第３のメ
モリ321のデータ325および第４のメモリ322のデータ326
が第１の入力アドレス301を上回らない第１の整数値の
アドレスをもつデータとなる。

【００４６】また、整数部ｋの最下位ビット312が０の
とき、第１のメモリ319のデータ323および第３のメモリ
321のデータ325が第２の入力アドレス310を上回らない
第２の整数値のアドレスをもつデータであり、第２のメ
モリ320のデータ324および第４のメモリ322のデータ326
が第２の入力アドレス310を下回らない第２の整数値の
アドレスをもつデータとなる。

【００４７】また、整数部ｋの最下位ビット312が１の
とき、第１のメモリ319のデータ323および第３のメモリ
321のデータ325が第２の入力アドレス310を下回らない
第２の整数値のアドレスをもつデータであり、第２のメ
モリ320のデータ324および第４のメモリ322のデータ326
が第２の入力アドレス310を上回らない第２の整数値の
アドレスをもつデータとなる。

【００４８】図４は図３に示す演算回路329の一構成例
を示すブロック図である。図４において、300番台の符
号を付した構成要素および信号は図３に示すものと同じ
である。ここで401，403および405はそれぞれ図３に示
した演算回路329の全体と同じものである。402は第１の
演算回路401の出力を、404は第２の演算回路403の出力
を、それぞれ示す。また406は第３の演算回路405の出力
であり、図４の演算回路329の全体の出力330でもある。

【００４９】以上のように構成された図４の演算回路の
動作を説明する。まず、図３に示す第１のメモリ319か
ら読み出されたデータ323をＤ₁、同じく第２のメモリ32
0から読み出されたデータ324をＤ₂、同じく第３のメモ
リ321から読み出されたデータ325をＤ₃、同じく第４の
メモリ322から読み出されたデータ326をＤ₄、第１の入
力アドレス301の小数部327をα(＝０.α₁α₂……α_m)、
第２の入力アドレス310の小数部328をβ(＝０.β₁β₂…
…β_p)とする。

【００５０】既に図３の演算回路の実施例２で説明した
ように、第１の入力アドレス301の整数部ｎの最下位ビ
ット303が０のとき第１の演算回路401は

【００５１】

【数９】(１−α)・Ｄ₁＋α・Ｄ₃ なる値を出力し、整数部ｎの最下位ビット303が１のと
き

【００５２】

【数１０】α・Ｄ₁＋(１−α)・Ｄ₃ なる値を出力する。

【００５３】また、第１の入力アドレス301の整数部ｎ
の最下位ビット303が０のとき第２の演算回路403は

【００５４】

【数１１】(１−α)・Ｄ₂＋α・Ｄ₄ なる値を出力し、整数部ｎの最下位ビット303が１のと
き

【００５５】

【数１２】α・Ｄ₂＋(１−α)・Ｄ₄ なる値を出力する。ここで、出力402をＤ₅、出力404を
Ｄ₆としたとき、第２の入力アドレス310の整数部ｋの最
下位ビット312が０のとき第３の演算回路405は

【００５６】

【数１３】(１−β)・Ｄ₅＋β・Ｄ_６なる値を出力し、整数部ｋの最下位ビット３１２が１の
とき

【００５７】

【数１４】β・Ｄ₅＋(１−β)・Ｄ₆ なる値を出力406する。

【００５８】以上をまとめると、第１の入力アドレス30
1の整数部ｎの最下位ビット303が０かつ第２の入力アド
レス310の整数部ｋの最下位ビット312が０のとき、

【００５９】

【数１５】(１−β)・｛(１−α)・Ｄ₁＋α・Ｄ₃｝＋β
・｛(１−α)・Ｄ₂＋α・Ｄ₄｝なる補間データが、第１の入力アドレス301の整数部ｎ
の最下位ビット303が０かつ第２の入力アドレス301の整
数部ｋの最下位ビット312が１のとき、

【００６０】

【数１６】β・｛(１−α)・Ｄ₁＋α・Ｄ₃｝＋(１−β)
・｛(１−α)・Ｄ₂＋α・Ｄ₄｝なる補間データが、第１の入力アドレス301の整数部ｎ
の最下位ビット303が１かつ第２の入力アドレス310の整
数部ｋの最下位ビット312が０のとき、

【００６１】

【数１７】(１−β)・｛α・Ｄ₁＋(１−α)・Ｄ₃｝＋β
・｛α・Ｄ₂＋(１−α)・Ｄ₄｝なる補間データが、第１の入力アドレス301の整数部ｎ
の最下位ビット303が１かつ第２の入力アドレス310の整
数部ｋの最下位ビット312が１のとき、

【００６２】

【数１８】β・｛α・Ｄ₁＋(１−α)・Ｄ₃｝＋(１−β)
・｛α・Ｄ₂＋(１−α)・Ｄ₄｝なる補間データがそれぞれ出力406として図４の演算回
路から出力される。

【００６３】以上のように図３および図４に示した実施
例２によれば、補間データの演算に必要なデータを同時
に読み出しながら補間演算が行える。

【００６４】図５は図３に示す演算回路329の別の構成
例を示すブロック図である。図５において、300番台の
符号を付した構成要素および信号は図３に示すものと同
じである。ここで、501，503および505はそれぞれ図３
に示した演算回路329の全体と同じものである。502は第
１の演算回路501の出力を、504は第２の演算回路503の
出力を示す。また506は第３の演算回路505の出力であ
り、図５の演算回路329の全体の出力330でもある。

【００６５】以上のように構成された図５の演算回路の
動作を説明する。まず、図３に示す第１のメモリ319か
ら読み出されたデータ323をＤ₁、同じく第２のメモリ32
0から読み出されたデータ324をＤ₂、同じく第３のメモ
リ321から読み出されたデータ325をＤ₃、同じく第４の
メモリ322から読み出されたデータ326をＤ₄、第１の入
力アドレス301の小数部327をα(＝０.α₁α₂……α_m)、
第２の入力アドレス310の小数部328をβ(＝０.β₁β₂…
…β_p)とする。

【００６６】既に図３の演算回路の実施例２で説明した
ように、第２の入力アドレス310の整数部ｋの最下位ビ
ット312が０のとき第１の演算回路501は

【００６７】

【数１９】(１−β)・Ｄ₁＋β・Ｄ₂ なる値を出力し、整数部ｋの最下位ビット312が１のと
き

【００６８】

【数２０】β・Ｄ₁＋(１−β)・Ｄ₂ なる値を出力する。また、第２の入力アドレス310の整
数部ｋの最下位ビット312が０のとき第２の演算回路503
は

【００６９】

【数２１】(１−β)・Ｄ₃＋β・Ｄ₄ なる値を出力し、最下位ビット312が１のとき

【００７０】

【数２２】β・Ｄ₃＋(１−β)・Ｄ₄ なる値を出力する。ここで、出力502をＤ₅、出力504を
Ｄ₆としたとき、第１の入力アドレス301の整数部ｎの最
下位ビット303が０のとき第３の演算回路505は

【００７１】

【数２３】(１−α)・Ｄ₅＋α・Ｄ₆ なる値を出力し、整数部ｎの最下位ビット303が１のと
き

【００７２】

【数２４】α・Ｄ₅＋(１−α)・Ｄ₆ なる値を出力する。

【００７３】以上をまとめると、第１の入力アドレス30
1の整数部ｎの最下位ビット303が０かつ第２の入力アド
レス310の整数部ｋの最下位ビット312が０のとき、

【００７４】

【数２５】(１−β)・｛(１−α)・Ｄ₁＋α・Ｄ₃｝＋β
・｛(１−α)・Ｄ₂＋α・Ｄ₄｝なる補間データが、第１の入力アドレス301の整数部ｎ
の最下位ビット303が０かつ第２の入力アドレス310の整
数部ｋの最下位ビット312が１のとき、

【００７５】

【数２６】β・｛(１−α)・Ｄ₁＋α・Ｄ₃｝＋(１−β)
・｛(１−α)・Ｄ₂＋α・Ｄ₄｝なる補間データが、第１の入力アドレス301の整数部ｎ
の最下位ビット303が１かつ第２の入力アドレス310の整
数部ｋの最下位ビット312が０のとき、

【００７６】

【数２７】(１−β)・｛α・Ｄ₁＋(１−α)・Ｄ₃｝＋β
・｛α・Ｄ₂＋(１−α)・Ｄ₄｝なる補間データが、第１の入力アドレス301の整数部ｎ
の最下位ビット303が１かつ第２の入力アドレス310の整
数部ｋの最下位ビット312が１のとき、

【００７７】

【数２８】β・｛α・Ｄ₁＋(１−α)・Ｄ₃｝＋(１−β)
・｛α・Ｄ₂＋(１−α)・Ｄ₄｝なる補間データが、それぞれ出力506として図５の演算
回路から出力される。

【００７８】以上のように図３および図５に示した実施
例２によれば、補間データの演算に必要なデータを同時
に読み出しながら補間演算が行える。

【００７９】なお、上記の各実施例１，２においてメモ
リに格納されるデータはスカラー値として図示または説
明したが、必ずしもこの限りではない。メモリに格納さ
れるデータがベクトル量の場合、演算回路において使用
する加算器を入力されたベクトルの対応する要素同士を
加算するベクトル加算器に、また乗算器を入力されたベ
クトルの各要素にスカラー値を乗算するベクトル乗算器
に置き換えればよい。

【００８０】

【発明の効果】以上説明したように本発明によれば、メ
モリのトランジスタ数やセル構造を複雑にすることな
く、１つの入力アドレスに対して１サイクルのメモリ読
み出しで、入力アドレスを内包するアドレスをもつ２つ
のデータの補間データ、または２次元の入力アドレスに
対して１サイクルのメモリ読み出しで、入力アドレスを
内包する４つのデータの補間データを生成することがで
きる。このように補間データの演算に必要なデータを同
時に読み出しながら補間演算を行うことができる。

【図面の簡単な説明】

【図１】第１の発明における実施例１のデータ補間装置
の構成を示すブロック図である。

【図２】図１に示す演算回路の一構成例を示すブロック
図である。

【図３】第２の発明における実施例２のデータ補間装置
の構成を示すブロック図である。

【図４】図３に示す演算回路の一構成を示すブロック図
である。

【図５】図３に示す演算回路の別の構成例を示すブロッ
ク図である。

【図６】従来のデータ補間装置の構成を示すブロック図
である。

【図７】従来のデータ補間装置の別の構成を示すブロッ
ク図である。

【符号の説明】

101…整数部ｎビットと小数部ｍビットからなる入力ア
ドレス、 102…入力アドレスの整数部の最下位ビット
を除いた(ｎ−１)ビットのアドレス、 103…入力アド
レスの整数部の最下位ビット、 104…アドレス生成回
路、 105，211，305，314…加算器、 106，306，315
…加算器の出力、 107，307，316…セレクタ、 108…
アドレス生成回路の第１の出力、 109，319…第１のメ
モリ、 110…アドレス生成回路の第２の出力、 111，
320…第２のメモリ、 112…第１のメモリからの読み出
しデータ、 113…第２のメモリからの読み出しデー
タ、 114…入力アドレスの小数部、 115，329…演算
回路、 116，330…演算回路の出力、 201…減算回路
または補数演算回路、 202…減算回路または補数演算
回路の出力、 203…第１のセレクタ、 204…第２のセ
レクタ、 205…第１のセレクタの出力、 206…第２の
セレクタの出力、 207…第１の乗算器、 208…第２の
乗算器、 209…第１の乗算器の出力、 210…第２の乗
算器の出力、 301…整数部ｎビットと小数部ｍビット
からなる第１の入力アドレス、 302…第１の入力アド
レスの整数部の最下位ビットを除いた(ｎ−１)ビットの
アドレス、303…第１の入力アドレスの整数部の最下位
ビット、 304…第１のアドレス生成回路、 308…第１
のアドレス生成回路の第１の出力、 309…第１のアド
レス生成回路の第２の出力、 310…整数部ｋビットと
小数部ｐビットからなる第２の入力アドレス、 311…
第２の入力アドレスの整数部の最下位ビットを除いた
(ｋ−１)ビットのアドレス、 312…第２の入力アドレ
スの整数部の最下位ビット、313…第２のアドレス生成
回路、 317…第２のアドレス生成回路の第１の出力、
318…第２のアドレス生成回路の第２の出力、 321…
第３のメモリ、 322…第４のメモリ、 323…第１のメ
モリから読み出されたデータ、 324…第２のメモリか
ら読み出されたデータ、 325…第３のメモリから読み
出されたデータ、 326…第４のメモリから読み出され
たデータ、 327…第１の入力アドレスの小数部、 328
…第２の入力アドレスの小数部、 401，501…第１の演
算回路、402，502…第１の演算回路の出力、 403，503
…第２の演算回路、 404，405…第２の演算回路の出
力、 405，505第３の演算回路、 406，506…第３の演
算回路の出力。

Claims

【特許請求の範囲】

【請求項１】ｎ(ｎ＞０)ビットの１次元の整数値アド
レスＸ(＝ｘ_n-1ｘ_n-2……ｘ₂ｘ₁ｘ₀)でアドレス付けさ
れたデータのうち、アドレスの最下位ビットｘ₀が０で
あるデータを保持し、アドレスの上位(ｎ−１)ビットの
アドレスｘ_n-1ｘ_n-2……ｘ₂ｘ₁を用いてアクセスする第
１のメモリと、アドレスの最下位ビットｘ₀が１である
データを保持し、アドレスの上位(ｎ−１)ビットのアド
レスｘ_n-1ｘ_n-2……ｘ₂ｘ₁を用いてアクセスする第２の
メモリと、ｍ(ｍ＞０)ビットの小数部を含む(ｎ＋ｍ)ビ
ットの入力アドレスｘ_n-1ｘ_n-2……ｘ₂ｘ₁ｘ₀.α₁α₂…
…α_mに対して整数部の最下位ビットｘ₀が０のときアド
レスｘ_n-1ｘ_n-2……ｘ₂ｘ₁を、ｘ₀が１のときｘ_n-1ｘ
_n-2……ｘ₂ｘ₁のｘ₁の桁に１を加えた値を前記第１のメ
モリへのアクセスアドレスとして出力するとともに、ｘ
_n-1ｘ_n-2……ｘ₂ｘ₁を前記第２のメモリへのアクセスア
ドレスとして出力するアドレス生成回路と、前記アドレ
ス生成回路の出力するアクセスアドレスに従って前記第
１のメモリから読み出されたデータと前記第２のメモリ
から読み出されたデータと前記入力アドレスの値を用い
て演算を行い、その結果を出力する演算回路とを具備す
ることを特徴とするデータ補間装置。
【請求項２】前記演算回路は、前記アドレス生成回路
の出力するアクセスアドレスに従って前記第１のメモリ
から読み出されたデータＤ₁と前記第２のメモリから読
み出されたデータＤ₂と前記入力アドレスの小数部の値
α(＝０.α₁α₂……α_m)を用いて、前記入力アドレスの
整数部の最下位ビットｘ₀が０のとき、【数１】（１−α）・Ｄ₁＋α・Ｄ₂ なる演算を行い、ｘ₀が１のとき、【数２】α・Ｄ₁＋（１−α）・Ｄ₂ なる演算を行うことを特徴とする請求項１記載のデータ
補間装置。
【請求項３】ｎ(ｎ＞０)ビットの整数値の第１のアド
レスＸ(＝ｘ_n-1ｘ_n-2……ｘ₂ｘ₁ｘ₀)とｋ(ｋ＞０)ビッ
トの整数値の第２のアドレスＹ(＝ｙ_k-1ｙ_k-2……ｙ₂ｙ
₁ｙ₀）の２つのアドレスで２次元にアドレス付けされた
データのうち、前記第１のアドレスの最下位ビットｘ₀
が０かつ前記第２のアドレスの最下位ビットｙ₀が０で
あるデータを保持し、前記第１のアドレスの上位(ｎ−
１)ビットのアドレスｘ_n-1ｘ_n-2……ｘ₂ｘ₁を第１のア
クセスアドレスとし前記第２のアドレスの上位(ｋ−１)
ビットｙ_k-1ｙ_k-2……ｙ₂ｙ₁を第２のアクセスアドレス
としてデータをアクセスする第１のメモリと、前記第１
のアドレスの最下位ビットｘ₀が０かつ前記第２のアド
レスの最下位ビットｙ₀が１であるデータを保持し、前
記第１のアドレスの上位(ｎ−１)ビットのアドレスｘ
_n-1ｘ_n-2……ｘ₂ｘ₁を第１のアクセスアドレスとし前記
第２のアドレスの上位(ｋ−１)ビットｙ_k-1ｙ_k-2……ｙ
₂ｙ₁を第２のアクセスアドレスとしてデータをアクセス
する第２のメモリと、前記第１のアドレスの最下位ビッ
トｘ₀が１かつ前記第２のアドレスの最下位ビットｙ₀が
０であるデータを保持し、前記第１のアドレスの上位
(ｎ−１)ビットのアドレスｘ_n-1ｘ_n-2……ｘ₂ｘ₁を第１
のアクセスアドレスとし前記第２のアドレスの上位(ｋ
−１)ビットｙ_k-1ｙ_k-2……ｙ₂ｙ₁を第２のアクセスア
ドレスとしてデータをアクセスする第３のメモリと、前
記第１のアドレスの最下位ビットｘ₀が１かつ前記第２
のアドレスの最下位ビットｙ₀が１であるデータを保持
し、前記第１のアドレスの上位(ｎ−１)ビットのアドレ
スｘ_n-1ｘ_n-2……ｘ₂ｘ₁を第１のアクセスアドレスとし
前記第２のアドレスの上位(ｋ−１)ビットｙ_k-1ｙ_k-2…
…ｙ₂ｙ₁を第２のアクセスアドレスとしてデータをアク
セスする第４のメモリと、ｍ(ｍ＞０)ビットの小数部を
含む(ｎ＋ｍ)ビットの第１の入力アドレスｘ_n-1ｘ_n-2…
…ｘ₂ｘ₁ｘ₀.α₁α₂……α_mに対して整数部の最下位ビ
ットｘ₀が０のときアドレスｘ_n-1ｘ_n-2……ｘ₂ｘ₁を、
ｘ₀が１のときｘ_n-1ｘ_n-2……ｘ₂ｘ₁のｘ₁の桁に１を加
えた値を前記第１のメモリおよび第２のメモリへの第１
のアクセスアドレスとして出力し、ｘ_n-1ｘ_n-2……ｘ₂
ｘ₁を前記第３のメモリと第４のメモリへの第１のアク
セスアドレスとして出力する第１のアドレス生成回路
と、ｐ(ｐ＞０)ビットの小数部を含む(ｋ＋ｌ)ビットの
第２の入力アドレスｙ_k-1ｙ_k-2……ｙ₂ｙ₁ｙ₀.β₁β₂…
…β_pに対して整数部の最下位ビットｙ_０が０のときア
ドレスｙ_ｋ−１ｙ_k-2……ｙ₂ｙ₁を、ｙ₀が１のときｙ
_k-1ｙ_k-2……ｙ₂ｙ₁のｙ₁の桁に１を加えた値を前記第
１のメモリおよび第３のメモリへの第２のアクセスアド
レスとして出力し、ｙ_k-1ｙ_k-2……ｙ₂ｙ₁を前記第２の
メモリと第４のメモリへの第２のアクセスアドレスとし
て出力する第２のアドレス生成回路と、前記第１および
第２のアドレス生成回路の出力するアクセスアドレスに
従って前記第１のメモリから読み出されたデータと前記
第２のメモリから読み出されたデータと前記第３のメモ
リから読み出されたデータと前記第４のメモリから読み
出されたデータと前記第１の入力アドレスの値と前記第
２の入力アドレスの値を用いて演算を行い、その結果を
出力する演算回路とを具備することを特徴とするデータ
補間装置。
【請求項４】前記演算回路は、前記第１および第２の
アドレス生成回路の出力するアクセスアドレスに従って
前記第１のメモリから読み出されたデータＤ₁と前記第
２のメモリから読み出されたデータＤ₂と前記第３のメ
モリから読み出されたデータＤ₃と前記第４のメモリか
ら読み出されたデータＤ₄と前記第１の入力アドレスの
小数部の値α(＝０.α₁α₂……α_m)と前記第２の入力ア
ドレスの小数部の値β(＝０.β₁β₂……β_p)を用いて、
前記第１の入力アドレスの整数部の最下位ビットｘ₀が
０かつ前記第２の入力アドレスの整数部の最下位ビット
ｙ₀が０のとき、【数３】(１−β)・｛(１−α)・Ｄ₁＋α・Ｄ₃｝＋β・
｛(１−α)・Ｄ₂＋α・Ｄ₄｝なる演算を行い、ｘ₀が０かつｙ₀が１のとき、【数４】β・｛(１−α)・Ｄ₁＋α・Ｄ₃｝＋(１−β)・
｛(１−α)・Ｄ₂＋α・Ｄ₄｝なる演算を行い、ｘ₀が１かつｙ₀が０のとき、【数５】(１−β)・｛α・Ｄ₁＋(１−α)・Ｄ₃｝＋β・
｛α・Ｄ₂＋(１−α)・Ｄ₄｝なる演算を行い、ｘ₀が１かつｙ₀が１のとき、【数６】β・｛α・Ｄ₁＋(１−α)・Ｄ₃｝＋(１−β)・
｛α・Ｄ₂＋(１−α)・Ｄ₄｝なる演算を行うことを特徴とする請求項３記載のデータ
補間装置。