JPH0773668A - 半導体メモリ装置のセルフリフレッシュ周期調節回路 - Google Patents
半導体メモリ装置のセルフリフレッシュ周期調節回路Info
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- JPH0773668A JPH0773668A JP6162325A JP16232594A JPH0773668A JP H0773668 A JPH0773668 A JP H0773668A JP 6162325 A JP6162325 A JP 6162325A JP 16232594 A JP16232594 A JP 16232594A JP H0773668 A JPH0773668 A JP H0773668A
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Abstract
(57)【要約】
【目的】 電源電圧及び周辺温度の変化に応じて能動的
にリフレッシュ周期を最適化でき、またリフレッシュに
おける電流消費を減少させ得る半導体メモリ装置のセル
フリフレッシュ周期調節回路を提供する。 【構成】 予め設定された検出温度に対する周辺温度の
変化を検出する温度検出部４０と、予め設定された検出
電圧に対する電源電圧の変化を検出する電圧検出部４２
とを備え、両検出部からの検出信号に応じてパルス選択
部４４で、分周器３８から出力される分周パルス列のう
ちのいずれか、あるいは分周パルス列を論理的に組合せ
て多数の組合パルス列を生成してそのうちのいずれかを
選択し、これに基づいてマスタクロック信号φＲｄを発
生する。従って周辺温度／電源電圧の基準値以上・以下
を感知してリフレッシュ周期を能動的に変更して最適の
周期を得られる。また、メモリセルの最長データ保持時
間に近い最適の周期をより精密に選択できるので、不要
なリフレッシュ動作を抑えて電流消費を抑制することが
できる。
にリフレッシュ周期を最適化でき、またリフレッシュに
おける電流消費を減少させ得る半導体メモリ装置のセル
フリフレッシュ周期調節回路を提供する。 【構成】 予め設定された検出温度に対する周辺温度の
変化を検出する温度検出部４０と、予め設定された検出
電圧に対する電源電圧の変化を検出する電圧検出部４２
とを備え、両検出部からの検出信号に応じてパルス選択
部４４で、分周器３８から出力される分周パルス列のう
ちのいずれか、あるいは分周パルス列を論理的に組合せ
て多数の組合パルス列を生成してそのうちのいずれかを
選択し、これに基づいてマスタクロック信号φＲｄを発
生する。従って周辺温度／電源電圧の基準値以上・以下
を感知してリフレッシュ周期を能動的に変更して最適の
周期を得られる。また、メモリセルの最長データ保持時
間に近い最適の周期をより精密に選択できるので、不要
なリフレッシュ動作を抑えて電流消費を抑制することが
できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関す
るもので、特に、セルフリフレッシュのリフレッシュ周
期を調節するためのセルフリフレッシュ周期調節回路に
関する。
るもので、特に、セルフリフレッシュのリフレッシュ周
期を調節するためのセルフリフレッシュ周期調節回路に
関する。
【０００２】
【従来の技術】一般に、メモリセルに記憶されたデータ
を保持するためのリフレッシュを必要とするメモリ装
置、例えばダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）においては、動作待機モードでもメモリセルに対
しデータのリフレッシュを持続的に行う必要がある。そ
のための動作が、セルフリフレッシュ（Self-refresh）
である。
を保持するためのリフレッシュを必要とするメモリ装
置、例えばダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）においては、動作待機モードでもメモリセルに対
しデータのリフレッシュを持続的に行う必要がある。そ
のための動作が、セルフリフレッシュ（Self-refresh）
である。
【０００３】近年、メモリ装置の低電力化が進められ、
その動作電流を減少させるための技術もかなりのスピー
ドで進歩しており、それに伴って、セルフリフレッシュ
でも動作電流を極力抑制することが不可欠になってきて
いる。セルフリフレッシュにおいて動作電流を抑制する
ためには不要なリフレッシュ動作をできるだけ除くこと
が考えられ、そのためには、メモリセルがデータを保持
できる最長時間を周期としてセルフリフレッシュを行え
ばよい。このような適正なリフレッシュ周期を設定する
ためにセルフリフレッシュ周期調節回路が必要とされ
る。
その動作電流を減少させるための技術もかなりのスピー
ドで進歩しており、それに伴って、セルフリフレッシュ
でも動作電流を極力抑制することが不可欠になってきて
いる。セルフリフレッシュにおいて動作電流を抑制する
ためには不要なリフレッシュ動作をできるだけ除くこと
が考えられ、そのためには、メモリセルがデータを保持
できる最長時間を周期としてセルフリフレッシュを行え
ばよい。このような適正なリフレッシュ周期を設定する
ためにセルフリフレッシュ周期調節回路が必要とされ
る。
【０００４】セルフリフレッシュ周期の調節は、メモリ
セルのデータ保持時間を測定しておき、タイマから出力
されるパルス列を分周して得た多数の分周パルス列を用
いてそのうちの前記データ保持時間を満足する最長周期
のパルス列をマスタクロック信号として選択する方法が
一般的である。このような技術の代表例について、本願
出願人による韓国特許出願第９３−１０３１５号に開示
されている。
セルのデータ保持時間を測定しておき、タイマから出力
されるパルス列を分周して得た多数の分周パルス列を用
いてそのうちの前記データ保持時間を満足する最長周期
のパルス列をマスタクロック信号として選択する方法が
一般的である。このような技術の代表例について、本願
出願人による韓国特許出願第９３−１０３１５号に開示
されている。
【０００５】一般に、ダイナミック形メモリセルのデー
タ保持能力は、電源電圧のレベル及びメモリ装置の周辺
温度とかなり密接な関係がある。すなわち、メモリ装置
に供給される電源電圧が降下したり、あるいはメモリ装
置の周辺温度が上昇すると、メモリセルのデータ保持能
力は低下する。したがって、電源電圧が降下したときは
通常に比べて相対的に頻繁なリフレッシュを必要とし、
また、周辺温度が高くなると低いときに比べて相対的に
頻繁なリフレッシュを必要とする。
タ保持能力は、電源電圧のレベル及びメモリ装置の周辺
温度とかなり密接な関係がある。すなわち、メモリ装置
に供給される電源電圧が降下したり、あるいはメモリ装
置の周辺温度が上昇すると、メモリセルのデータ保持能
力は低下する。したがって、電源電圧が降下したときは
通常に比べて相対的に頻繁なリフレッシュを必要とし、
また、周辺温度が高くなると低いときに比べて相対的に
頻繁なリフレッシュを必要とする。
【０００６】これに対し、周辺温度の変化に対応してセ
ルフリフレッシュ周期を変化させられるようなセルフリ
フレッシュ周期調節回路が、１９９３年刊行の論文集
“SYMPOSIUM ON VLSI CIRCUITS DIGEST OF TECHNICAL P
APERS ”の４３〜４４頁に開示されている。この回路
は、相互に異なる抵抗−温度係数を有するポリシリコン
抵抗及びウェル抵抗、それらによる電圧差を感知できる
差動増幅器を利用して予め設定されたレベルに対する周
辺温度の変化を感知し、そして感知した周辺温度レベル
に適応させて、予め設定された相互に異なる周期のパル
ス列を出力するタイマのうちのいずれか１つを選択する
ことで、セルフリフレッシュ周期を調節するようにして
いる。
ルフリフレッシュ周期を変化させられるようなセルフリ
フレッシュ周期調節回路が、１９９３年刊行の論文集
“SYMPOSIUM ON VLSI CIRCUITS DIGEST OF TECHNICAL P
APERS ”の４３〜４４頁に開示されている。この回路
は、相互に異なる抵抗−温度係数を有するポリシリコン
抵抗及びウェル抵抗、それらによる電圧差を感知できる
差動増幅器を利用して予め設定されたレベルに対する周
辺温度の変化を感知し、そして感知した周辺温度レベル
に適応させて、予め設定された相互に異なる周期のパル
ス列を出力するタイマのうちのいずれか１つを選択する
ことで、セルフリフレッシュ周期を調節するようにして
いる。
【０００７】しかしながら、このセルフリフレッシュ周
期調節回路は、メモリ装置の周辺温度に対応してリフレ
ッシュ周期を調節することはできるが、供給される電源
電圧の変動に対応してリフレッシュ周期を調節すること
はできない。
期調節回路は、メモリ装置の周辺温度に対応してリフレ
ッシュ周期を調節することはできるが、供給される電源
電圧の変動に対応してリフレッシュ周期を調節すること
はできない。
【０００８】また、データ保持時間に対し最も近いマス
タクロック信号を得ることがあまり容易ではない。すな
わち、従来における通常のタイマ回路では、発振器から
出力されるパルス列を分周して多数の分周パルス列（例
えば、２μｓ、４μｓ、…、１２８μｓ、２５６μｓ）
を発生させた後、そのうちのいずれか１つをマスタクロ
ック信号として選択して使用するようになっている。し
たがって各パルス列は相互に分周関係にあるので、１つ
のパルス列と次のパルス列（例えば１２８μｓと２５６
μｓ）との間の周期をマスタクロックとして選択できな
いことになる。この間のマスタクロックを得るために
は、別途の複雑なタイマ回路が必要となってくる。
タクロック信号を得ることがあまり容易ではない。すな
わち、従来における通常のタイマ回路では、発振器から
出力されるパルス列を分周して多数の分周パルス列（例
えば、２μｓ、４μｓ、…、１２８μｓ、２５６μｓ）
を発生させた後、そのうちのいずれか１つをマスタクロ
ック信号として選択して使用するようになっている。し
たがって各パルス列は相互に分周関係にあるので、１つ
のパルス列と次のパルス列（例えば１２８μｓと２５６
μｓ）との間の周期をマスタクロックとして選択できな
いことになる。この間のマスタクロックを得るために
は、別途の複雑なタイマ回路が必要となってくる。
【０００９】
【発明が解決しようとする課題】したがって本発明の目
的は、各場合に応じて最適なセルフリフレッシュ周期を
選択することが可能で、リフレッシュでの動作電流を抑
制できるようなセルフリフレッシュ周期調節回路を提供
することにある。また、本発明の他の目的は、周辺温度
及び電源電圧に対応してリフレッシュ周期を能動的に変
化させられるセルフリフレッシュ周期調節回路を提供す
ることにある。加えて、本発明の更なる目的は、メモリ
セルのデータ保持時間に対応した最適なリフレッシュ周
期を得られるようなセルフリフレッシュ周期調節回路を
提供することにある。
的は、各場合に応じて最適なセルフリフレッシュ周期を
選択することが可能で、リフレッシュでの動作電流を抑
制できるようなセルフリフレッシュ周期調節回路を提供
することにある。また、本発明の他の目的は、周辺温度
及び電源電圧に対応してリフレッシュ周期を能動的に変
化させられるセルフリフレッシュ周期調節回路を提供す
ることにある。加えて、本発明の更なる目的は、メモリ
セルのデータ保持時間に対応した最適なリフレッシュ周
期を得られるようなセルフリフレッシュ周期調節回路を
提供することにある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、セルフリフレッシュ周期調節回路に
ついて、メモリ装置の特性に応じて設定される基準レベ
ルに対する周辺温度の変化を感知して温度感知信号を出
力する手段と、設定された基準レベルに対する電源電圧
の変化を感知して電圧検出信号を出力する手段と、を備
えるようにし、そして、分周器を用いて多数の分周パル
ス列を発生しておいて、そのうちのいずれかを電圧検出
信号及び温度検出信号に応じて選択し、その選択した分
周パルス列に基づいてセルフリフレッシュのマスタクロ
ック信号を出力する構成とすることを特徴としている。
るために本発明は、セルフリフレッシュ周期調節回路に
ついて、メモリ装置の特性に応じて設定される基準レベ
ルに対する周辺温度の変化を感知して温度感知信号を出
力する手段と、設定された基準レベルに対する電源電圧
の変化を感知して電圧検出信号を出力する手段と、を備
えるようにし、そして、分周器を用いて多数の分周パル
ス列を発生しておいて、そのうちのいずれかを電圧検出
信号及び温度検出信号に応じて選択し、その選択した分
周パルス列に基づいてセルフリフレッシュのマスタクロ
ック信号を出力する構成とすることを特徴としている。
【００１１】さらに、分周器から出力される多数の分周
パルス列を相互に論理組合せして各分周パルス列の間の
周期をも補う周期をもつ組合パルス列を生成し、そのう
ちのいずれかを前記温度検出信号及び電圧検出信号に応
じて選択し、選択した組合パルス列に基づいてマスタク
ロック信号を発生することを特徴とする。特にこのよう
な構成とすることで、更なるタイマ回路等を用いること
なく論理ゲート等を用いた簡単な回路構成で多種類の細
密なパルス列を発生させられるようになり、メモリセル
の最長データ保持時間に適応した最適のリフレッシュ周
期を得やすくなる。
パルス列を相互に論理組合せして各分周パルス列の間の
周期をも補う周期をもつ組合パルス列を生成し、そのう
ちのいずれかを前記温度検出信号及び電圧検出信号に応
じて選択し、選択した組合パルス列に基づいてマスタク
ロック信号を発生することを特徴とする。特にこのよう
な構成とすることで、更なるタイマ回路等を用いること
なく論理ゲート等を用いた簡単な回路構成で多種類の細
密なパルス列を発生させられるようになり、メモリセル
の最長データ保持時間に適応した最適のリフレッシュ周
期を得やすくなる。
【００１２】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、図中の同じ部分には可能
な限り同じ符号を用いるものとする。
参照して詳細に説明する。尚、図中の同じ部分には可能
な限り同じ符号を用いるものとする。
【００１３】本発明のより全般的な理解のために、各種
詳細回路や特定データ、分周クロック（分周パルス列）
の数及びその各周期等の特定な詳細を以下に述べるが、
当該技術分野で通常の知識を有する者ならば、これら特
定詳細でなくとも本発明を実施可能であることは理解で
きよう。
詳細回路や特定データ、分周クロック（分周パルス列）
の数及びその各周期等の特定な詳細を以下に述べるが、
当該技術分野で通常の知識を有する者ならば、これら特
定詳細でなくとも本発明を実施可能であることは理解で
きよう。
【００１４】この例におけるメモリセルは、１トランジ
スタ１キャパシタからなるダイナミック形メモリセルで
ある。また、ウェル抵抗とは、半導体基板に形成された
不純物領域、すなわちウェルが有する面抵抗（sheet re
sistance）を意味し、ポリシリコン負荷抵抗（以下、ポ
リ抵抗とする）とは、抵抗成分として半導体基板上部に
形成されたポリシリコン負荷の有する面抵抗を意味す
る。
スタ１キャパシタからなるダイナミック形メモリセルで
ある。また、ウェル抵抗とは、半導体基板に形成された
不純物領域、すなわちウェルが有する面抵抗（sheet re
sistance）を意味し、ポリシリコン負荷抵抗（以下、ポ
リ抵抗とする）とは、抵抗成分として半導体基板上部に
形成されたポリシリコン負荷の有する面抵抗を意味す
る。
【００１５】図１に、ブロック図を用いて本発明による
セルフリフレッシュ周期調節回路の構成例を示す。ＣＢ
Ｒモード（バーＣＡＳ Before バーＲＡＳ mode）検出
手段１０は、外部制御信号である（反転）ローアドレス
ストローブ信号バーＲＡＳ及び（反転）カラムアドレス
ストローブ信号バーＣＡＳの論理レベルに応答してタイ
マをエネーブルさせるためのタイマ駆動信号φＴmon を
出力する。パルス列発生手段１２は、タイマ駆動信号φ
Ｔmon に応答してタイマ３６から所定周期のパルス列を
出力し、そして分周器３８でそのパルス列を分周して相
互に異なる周期を有する多数の分周パルス列Ｑ０〜Ｑｎ
を出力する。温度及び電圧検出手段１４は、メモリ装置
の周辺温度及びメモリ装置に供給される電源電圧につい
て予め設定された各基準レベルに対する変化を感知し、
温度検出信号φＴdet 及び電圧検出信号φＶdet を出力
する。マスタクロック発生手段１６は、パルス列発生手
段１２から出力されるパルス列を組合せて新たな周期の
組合パルス列を発生し、そのうちのいずれか１つを温度
検出信号φＴdet 及び電圧検出信号φＶdet の組合せ結
果に従い選択し、そしてセルフリフレッシュのマスタク
ロック信号φＲｄとして出力する。セルフリフレッシュ
エネーブル信号発生手段１８は、タイマ駆動信号φＴmo
n がアクティブとされてから予め設定された遅延時間の
経過後に、マスタクロック信号φＲｄの出力を許容する
セルフリフレッシュエネーブル信号φsre を出力する。
リセット信号発生手段２０は、予め設定された動作条件
に到達するときにリセット信号φＲesetを出力する。
セルフリフレッシュ周期調節回路の構成例を示す。ＣＢ
Ｒモード（バーＣＡＳ Before バーＲＡＳ mode）検出
手段１０は、外部制御信号である（反転）ローアドレス
ストローブ信号バーＲＡＳ及び（反転）カラムアドレス
ストローブ信号バーＣＡＳの論理レベルに応答してタイ
マをエネーブルさせるためのタイマ駆動信号φＴmon を
出力する。パルス列発生手段１２は、タイマ駆動信号φ
Ｔmon に応答してタイマ３６から所定周期のパルス列を
出力し、そして分周器３８でそのパルス列を分周して相
互に異なる周期を有する多数の分周パルス列Ｑ０〜Ｑｎ
を出力する。温度及び電圧検出手段１４は、メモリ装置
の周辺温度及びメモリ装置に供給される電源電圧につい
て予め設定された各基準レベルに対する変化を感知し、
温度検出信号φＴdet 及び電圧検出信号φＶdet を出力
する。マスタクロック発生手段１６は、パルス列発生手
段１２から出力されるパルス列を組合せて新たな周期の
組合パルス列を発生し、そのうちのいずれか１つを温度
検出信号φＴdet 及び電圧検出信号φＶdet の組合せ結
果に従い選択し、そしてセルフリフレッシュのマスタク
ロック信号φＲｄとして出力する。セルフリフレッシュ
エネーブル信号発生手段１８は、タイマ駆動信号φＴmo
n がアクティブとされてから予め設定された遅延時間の
経過後に、マスタクロック信号φＲｄの出力を許容する
セルフリフレッシュエネーブル信号φsre を出力する。
リセット信号発生手段２０は、予め設定された動作条件
に到達するときにリセット信号φＲesetを出力する。
【００１６】図２〜図９に、図１に示す各ブロックにつ
いての詳細回路を示し、そして図１０に、この実施例の
回路における動作タイミング図を示している。以下、こ
れら図面を用いてより具体的に説明する。
いての詳細回路を示し、そして図１０に、この実施例の
回路における動作タイミング図を示している。以下、こ
れら図面を用いてより具体的に説明する。
【００１７】図２に示すのは、図１に示したＣＢＲモー
ド検出手段１０の具体的回路例である。この例のＣＢＲ
モード検出手段１０は、φＲ発生部３０、φＣ発生部３
２、及びタイマ駆動信号発生部３４からなっている。φ
Ｒ発生部３０は、信号バーＲＡＳを入力として信号φＲ
を出力する直列接続された５個のインバータで構成さ
れ、φＣ発生部３２は、信号バーＣＡＳを入力として信
号φＣを出力する直列接続された５個のインバータで構
成される。そして、タイマ駆動信号発生部３４は、信号
φＲ、信号φＣを各第１入力とし、互いの出力を各第２
入力とするＮＡＮＤゲート１０２、１０４と、ＮＡＮＤ
ゲート１０２の出力及び信号φＲを第１及び第２入力と
するＮＡＮＤゲート１０６と、ＮＡＮＤゲート１０６の
出力を反転させてタイマ駆動信号φＴmon として出力す
るインバータ１０８と、で構成されている。
ド検出手段１０の具体的回路例である。この例のＣＢＲ
モード検出手段１０は、φＲ発生部３０、φＣ発生部３
２、及びタイマ駆動信号発生部３４からなっている。φ
Ｒ発生部３０は、信号バーＲＡＳを入力として信号φＲ
を出力する直列接続された５個のインバータで構成さ
れ、φＣ発生部３２は、信号バーＣＡＳを入力として信
号φＣを出力する直列接続された５個のインバータで構
成される。そして、タイマ駆動信号発生部３４は、信号
φＲ、信号φＣを各第１入力とし、互いの出力を各第２
入力とするＮＡＮＤゲート１０２、１０４と、ＮＡＮＤ
ゲート１０２の出力及び信号φＲを第１及び第２入力と
するＮＡＮＤゲート１０６と、ＮＡＮＤゲート１０６の
出力を反転させてタイマ駆動信号φＴmon として出力す
るインバータ１０８と、で構成されている。
【００１８】この回路は、信号バーＲＡＳに先立って信
号バーＣＡＳが論理“ロウ”に遷移し、さらに信号バー
ＣＡＳが論理“ロウ”を維持する間に信号バーＲＡＳが
論理“ロウ”に遷移してそのレベルを維持するときの
み、最終出力のタイマ駆動信号φＴmon を論理“ハイ”
として出力する。
号バーＣＡＳが論理“ロウ”に遷移し、さらに信号バー
ＣＡＳが論理“ロウ”を維持する間に信号バーＲＡＳが
論理“ロウ”に遷移してそのレベルを維持するときの
み、最終出力のタイマ駆動信号φＴmon を論理“ハイ”
として出力する。
【００１９】ＣＢＲモード検出手段１０から出力される
タイマ駆動信号φＴmon はパルス列発生手段１２のタイ
マ３６を制御し、これに従ってタイマ３６がパルス列信
号φＯＳＣを出力する。このタイマ３６には、動作電圧
及び周辺温度の影響をできるだけ受けないようにカレン
トミラー形（current mirror type）リング発振器を使
用する。カレントミラー形リング発振器についての詳細
回路及び動作特性は、１９８７年刊行の論文集“SYMPOS
IUM ON VLSI CIRCUITS DIGEST OF TECHNICAL PAPERS ”
の４５〜４６頁に開示されているのでここでは説明を省
略する。
タイマ駆動信号φＴmon はパルス列発生手段１２のタイ
マ３６を制御し、これに従ってタイマ３６がパルス列信
号φＯＳＣを出力する。このタイマ３６には、動作電圧
及び周辺温度の影響をできるだけ受けないようにカレン
トミラー形（current mirror type）リング発振器を使
用する。カレントミラー形リング発振器についての詳細
回路及び動作特性は、１９８７年刊行の論文集“SYMPOS
IUM ON VLSI CIRCUITS DIGEST OF TECHNICAL PAPERS ”
の４５〜４６頁に開示されているのでここでは説明を省
略する。
【００２０】一方、タイマ３６から出力されるパルス列
信号φＯＳＣを入力とし、相互に異なる周期を有する多
数の分周クロックＱ０〜Ｑｎを出力する分周器３８は、
相互に直列接続され、各端ごとに１つのパルス列を出力
する典型的な２分周多端カウンタで形成される。したが
って、パルス列Ｑ０はパルス列信号φＯＳＣに対し２倍
の周期を有し、さらにパルス列Ｑ１はパルス列Ｑ０に対
し２倍の周期を有する。そして、最も長い周期を有する
パルス列Ｑｎの周期は、パルス列信号φＯＳＣに対し２
N+1 倍の周期を有する。このような分周器３６は当該技
術分野ではすでによく知られた技術なので、詳しい説明
は省略する。
信号φＯＳＣを入力とし、相互に異なる周期を有する多
数の分周クロックＱ０〜Ｑｎを出力する分周器３８は、
相互に直列接続され、各端ごとに１つのパルス列を出力
する典型的な２分周多端カウンタで形成される。したが
って、パルス列Ｑ０はパルス列信号φＯＳＣに対し２倍
の周期を有し、さらにパルス列Ｑ１はパルス列Ｑ０に対
し２倍の周期を有する。そして、最も長い周期を有する
パルス列Ｑｎの周期は、パルス列信号φＯＳＣに対し２
N+1 倍の周期を有する。このような分周器３６は当該技
術分野ではすでによく知られた技術なので、詳しい説明
は省略する。
【００２１】図３及び図４は、温度及び電圧検出手段１
４の具体的回路例を示している。図３は、メモリ装置に
印加される電源電圧について所定のレベルに対する上下
動を感知する電圧検出部４０の回路図、図４は、メモリ
装置の周辺温度について所定のレベルに対する上下動を
感知する温度検出部４２の回路図である。
４の具体的回路例を示している。図３は、メモリ装置に
印加される電源電圧について所定のレベルに対する上下
動を感知する電圧検出部４０の回路図、図４は、メモリ
装置の周辺温度について所定のレベルに対する上下動を
感知する温度検出部４２の回路図である。
【００２２】図３に示すように電圧検出部４０は、電圧
レベル検出器１１０、出力ステージ１１２、及び検出制
御器１１４で構成されている。電圧レベル検出器１１０
は、メモリ装置に印加される電源電圧がこの回路内部に
設定された基準レベルより高くなる場合にそれを感知し
て論理“ハイ”の検出信号を出力する手段である。その
詳細については当該技術分野で広く知られた技術である
ので説明を省略する。出力ステージ１１２は、電圧レベ
ル検出器１１０の出力信号を共通チャネルを通じて伝達
するＣＭＯＳ伝送ゲート１２０と、ＣＭＯＳ伝送ゲート
１２０の出力を反転して一時ラッチするラッチ手段１２
２と、ラッチ手段１２２の出力ノードに接続されて電圧
検出信号φＶdet を出力するインバータ１２４と、から
構成されている。そして、検出制御器１１４は、タイマ
駆動信号φＴmon 及びセルフリフレッシュ信号srfhp
（この信号については後述する）を第１及び第２入力と
するＮＡＮＤゲート１１８と、その出力信号を反転する
インバータ１１６とで構成されている。このインバータ
１１６の出力信号がＣＭＯＳ伝送ゲート１２０のＮチャ
ネルゲートを制御し、その反転信号が同じくＰチャネル
ゲートを制御する。すなわち、タイマ駆動信号φＴmon
及びセルフリフレッシュ信号srfhp が同時に論理“ハ
イ”となる場合にＣＭＯＳ伝送ゲート１２０が導通し、
これにより、電圧レベル検出器１１０の出力信号が出力
ステージ１１２に伝達される。
レベル検出器１１０、出力ステージ１１２、及び検出制
御器１１４で構成されている。電圧レベル検出器１１０
は、メモリ装置に印加される電源電圧がこの回路内部に
設定された基準レベルより高くなる場合にそれを感知し
て論理“ハイ”の検出信号を出力する手段である。その
詳細については当該技術分野で広く知られた技術である
ので説明を省略する。出力ステージ１１２は、電圧レベ
ル検出器１１０の出力信号を共通チャネルを通じて伝達
するＣＭＯＳ伝送ゲート１２０と、ＣＭＯＳ伝送ゲート
１２０の出力を反転して一時ラッチするラッチ手段１２
２と、ラッチ手段１２２の出力ノードに接続されて電圧
検出信号φＶdet を出力するインバータ１２４と、から
構成されている。そして、検出制御器１１４は、タイマ
駆動信号φＴmon 及びセルフリフレッシュ信号srfhp
（この信号については後述する）を第１及び第２入力と
するＮＡＮＤゲート１１８と、その出力信号を反転する
インバータ１１６とで構成されている。このインバータ
１１６の出力信号がＣＭＯＳ伝送ゲート１２０のＮチャ
ネルゲートを制御し、その反転信号が同じくＰチャネル
ゲートを制御する。すなわち、タイマ駆動信号φＴmon
及びセルフリフレッシュ信号srfhp が同時に論理“ハ
イ”となる場合にＣＭＯＳ伝送ゲート１２０が導通し、
これにより、電圧レベル検出器１１０の出力信号が出力
ステージ１１２に伝達される。
【００２３】この電圧検出部４０において、電源電圧Ｖ
ccが予め設定された検出電圧より大きくなると、電圧レ
ベル検出器１１０の出力信号は論理“ハイ”になる。そ
して検出制御器１１４の出力信号が論理“ハイ”になる
と、出力ステージ１１２から電圧検出信号φＶdet が論
理“ハイ”で出力される。これとは逆に、電源電圧Ｖcc
が前記検出電圧より小さいと、電圧レベル検出器１１０
の出力は論理“ロウ”になる。そして検出制御器１１４
の出力信号が論理“ハイ”になると、出力ステージ１１
２から電圧検出信号φＶdet が論理“ロウ”で出力され
る。すなわち、メモリ装置に供給される電源電圧が該メ
モリ用に設定された検出電圧（基準レベル）より低いか
高いかを検出できる。
ccが予め設定された検出電圧より大きくなると、電圧レ
ベル検出器１１０の出力信号は論理“ハイ”になる。そ
して検出制御器１１４の出力信号が論理“ハイ”になる
と、出力ステージ１１２から電圧検出信号φＶdet が論
理“ハイ”で出力される。これとは逆に、電源電圧Ｖcc
が前記検出電圧より小さいと、電圧レベル検出器１１０
の出力は論理“ロウ”になる。そして検出制御器１１４
の出力信号が論理“ハイ”になると、出力ステージ１１
２から電圧検出信号φＶdet が論理“ロウ”で出力され
る。すなわち、メモリ装置に供給される電源電圧が該メ
モリ用に設定された検出電圧（基準レベル）より低いか
高いかを検出できる。
【００２４】次に、図４に示すように温度検出部４２
は、直列接続された各４個のインバータＵＩ１〜ＵＩ
４、ＬＩ１〜ＬＩ４を通じてセルフリフレッシュ信号sr
fhp を各第１入力として受け、そして互いに相手の出力
を各第２入力として受けるＮＡＮＤゲート１２６、１２
８と、ＮＡＮＤゲート１２６の出力信号を入力とする直
列接続されたインバータからなるバッファステージ１３
０と、このバッファステージ１３０の出力信号を入力と
して温度検出信号φＴdet を出力する出力ステージ１１
２と、バッファステージ１３０の出力信号の出力ステー
ジ１１２への伝達を選択的に遮断することにで検出動作
を制御する検出制御器１１４と、から構成される。この
うち、出力ステージ１１２及び検出制御器１１４の構成
は前述の図３に示したものと同様なので、同じ符号を付
しその説明は省略する。
は、直列接続された各４個のインバータＵＩ１〜ＵＩ
４、ＬＩ１〜ＬＩ４を通じてセルフリフレッシュ信号sr
fhp を各第１入力として受け、そして互いに相手の出力
を各第２入力として受けるＮＡＮＤゲート１２６、１２
８と、ＮＡＮＤゲート１２６の出力信号を入力とする直
列接続されたインバータからなるバッファステージ１３
０と、このバッファステージ１３０の出力信号を入力と
して温度検出信号φＴdet を出力する出力ステージ１１
２と、バッファステージ１３０の出力信号の出力ステー
ジ１１２への伝達を選択的に遮断することにで検出動作
を制御する検出制御器１１４と、から構成される。この
うち、出力ステージ１１２及び検出制御器１１４の構成
は前述の図３に示したものと同様なので、同じ符号を付
しその説明は省略する。
【００２５】ＮＡＮＤゲート１２６の第１入力にセルフ
リフレッシュ信号srfhp を伝達する直列接続された４個
のインバータＵＩ１〜ＵＩ４（第１インバータ群）のう
ち、インバータＵＩ１、ＵＩ３は、それぞれ抵抗Ｒｗ
１、Ｒｗ３を介して接地電圧Ｖss端に接続されている。
一方、インバータＵＩ２、ＵＩ４は、それぞれ抵抗Ｒｗ
２、Ｒｗ４を介して電源電圧Ｖcc端に接続されている。
また、ＮＡＮＤゲート１２８の第１入力にセルフリフレ
ッシュ信号srfhp を伝達する直列接続された４個のイン
バータＬＩ１〜ＬＩ４（第２インバータ群）のうち、イ
ンバータＬＩ１、ＬＩ３は、それぞれ抵抗Ｒｐ１、Ｒｐ
３を介して接地電圧Ｖss端に接続されている。一方、イ
ンバータＬＩ２、ＬＩ４は、それぞれ抵抗Ｒｐ２、Ｒｐ
４を介して電源電圧Ｖｃｃ端に接続されている。この例
では、抵抗Ｒｗ１〜Ｒｗ４をウェル抵抗、抵抗Ｒｐ１〜
Ｒｐ４をポリ抵抗で形成している。
リフレッシュ信号srfhp を伝達する直列接続された４個
のインバータＵＩ１〜ＵＩ４（第１インバータ群）のう
ち、インバータＵＩ１、ＵＩ３は、それぞれ抵抗Ｒｗ
１、Ｒｗ３を介して接地電圧Ｖss端に接続されている。
一方、インバータＵＩ２、ＵＩ４は、それぞれ抵抗Ｒｗ
２、Ｒｗ４を介して電源電圧Ｖcc端に接続されている。
また、ＮＡＮＤゲート１２８の第１入力にセルフリフレ
ッシュ信号srfhp を伝達する直列接続された４個のイン
バータＬＩ１〜ＬＩ４（第２インバータ群）のうち、イ
ンバータＬＩ１、ＬＩ３は、それぞれ抵抗Ｒｐ１、Ｒｐ
３を介して接地電圧Ｖss端に接続されている。一方、イ
ンバータＬＩ２、ＬＩ４は、それぞれ抵抗Ｒｐ２、Ｒｐ
４を介して電源電圧Ｖｃｃ端に接続されている。この例
では、抵抗Ｒｗ１〜Ｒｗ４をウェル抵抗、抵抗Ｒｐ１〜
Ｒｐ４をポリ抵抗で形成している。
【００２６】この分野でよく知られているように、ウェ
ル抵抗とポリ抵抗は異なる温度−抵抗係数を有してい
る。つまり、温度変化に対する抵抗値の変化率が異なっ
ている。ここで、同一シリコン基板にウェル抵抗及びポ
リ抵抗を形成してその面抵抗を測定した結果を次の表１
に示す。
ル抵抗とポリ抵抗は異なる温度−抵抗係数を有してい
る。つまり、温度変化に対する抵抗値の変化率が異なっ
ている。ここで、同一シリコン基板にウェル抵抗及びポ
リ抵抗を形成してその面抵抗を測定した結果を次の表１
に示す。
【００２７】
【表１】
【００２８】この表１から分かるように、温度変化に対
するウェル抵抗の変化率はポリ抵抗の変化より大きい。
したがって図４の回路において、周辺温度の変化に対す
るウェル抵抗Ｒｗ１〜Ｒｗ４の抵抗変化は、ポリ抵抗Ｒ
ｐ１〜Ｒｐ４の抵抗変化に比べて相対的に大きくなる。
それにより、ウェル抵抗を介して電源電圧端／接地電圧
端に接続される第１インバータ群と、ポリ抵抗を介して
電源電圧端／接地電圧端に接続される第２インバータ群
とでは、導通遅延時間に差がでることになる。すなわ
ち、検出しようとする検出温度（基準レベル）でウェル
抵抗Ｒｗ１〜Ｒｗ４及びポリ抵抗Ｒｐ１〜Ｒｐ４が同じ
抵抗値を有するとすれば、検出温度以上では、ウェル抵
抗Ｒｗ１〜Ｒｗ４の方がポリ抵抗Ｒｐ１〜Ｒｐ４の抵抗
値より大きくなり、第１インバータ群を形成する各イン
バータＵＩ１〜ＵＩ４の導通遅延時間が増える。反対に
検出温度より低ければ、ウェル抵抗Ｒｗ１〜Ｒｗ４の方
がポリ抵抗Ｒｐ１〜Ｒｐ４の抵抗値より小さくなり、第
１インバータ群の導通遅延時間が減る。
するウェル抵抗の変化率はポリ抵抗の変化より大きい。
したがって図４の回路において、周辺温度の変化に対す
るウェル抵抗Ｒｗ１〜Ｒｗ４の抵抗変化は、ポリ抵抗Ｒ
ｐ１〜Ｒｐ４の抵抗変化に比べて相対的に大きくなる。
それにより、ウェル抵抗を介して電源電圧端／接地電圧
端に接続される第１インバータ群と、ポリ抵抗を介して
電源電圧端／接地電圧端に接続される第２インバータ群
とでは、導通遅延時間に差がでることになる。すなわ
ち、検出しようとする検出温度（基準レベル）でウェル
抵抗Ｒｗ１〜Ｒｗ４及びポリ抵抗Ｒｐ１〜Ｒｐ４が同じ
抵抗値を有するとすれば、検出温度以上では、ウェル抵
抗Ｒｗ１〜Ｒｗ４の方がポリ抵抗Ｒｐ１〜Ｒｐ４の抵抗
値より大きくなり、第１インバータ群を形成する各イン
バータＵＩ１〜ＵＩ４の導通遅延時間が増える。反対に
検出温度より低ければ、ウェル抵抗Ｒｗ１〜Ｒｗ４の方
がポリ抵抗Ｒｐ１〜Ｒｐ４の抵抗値より小さくなり、第
１インバータ群の導通遅延時間が減る。
【００２９】その結果、メモリ装置の周辺温度が予め設
定された温度より高くなる場合、リフレッシュ制御信号
srfhp が論理“ハイ”で入力されると、第２インバータ
群に接続されたＮＡＮＤゲート１２８の出力が、第１イ
ンバータ群に接続されたＮＡＮＤゲート１２６の出力に
先立って論理“ロウ”に遷移するので、ＮＡＮＤゲート
１２６の出力は論理“ハイ”、ＮＡＮＤゲート１２８の
出力は論理“ロウ”でラッチされる。反対に、メモリ装
置の周辺温度が予め設定された温度より低くなる場合、
リフレッシュ制御信号srfhp が論理“ハイ”で入力され
ると、第１インバータ群に接続されたＮＡＮＤゲート１
２６の出力が、第２インバータ群に接続されたＮＡＮＤ
ゲート１２８の出力に先立って論理“ロウ”に遷移する
ので、ＮＡＮＤゲート１２８の出力は論理“ハイ”、Ｎ
ＡＮＤゲート１２６の出力は論理“ロウ”でラッチされ
る。
定された温度より高くなる場合、リフレッシュ制御信号
srfhp が論理“ハイ”で入力されると、第２インバータ
群に接続されたＮＡＮＤゲート１２８の出力が、第１イ
ンバータ群に接続されたＮＡＮＤゲート１２６の出力に
先立って論理“ロウ”に遷移するので、ＮＡＮＤゲート
１２６の出力は論理“ハイ”、ＮＡＮＤゲート１２８の
出力は論理“ロウ”でラッチされる。反対に、メモリ装
置の周辺温度が予め設定された温度より低くなる場合、
リフレッシュ制御信号srfhp が論理“ハイ”で入力され
ると、第１インバータ群に接続されたＮＡＮＤゲート１
２６の出力が、第２インバータ群に接続されたＮＡＮＤ
ゲート１２８の出力に先立って論理“ロウ”に遷移する
ので、ＮＡＮＤゲート１２８の出力は論理“ハイ”、Ｎ
ＡＮＤゲート１２６の出力は論理“ロウ”でラッチされ
る。
【００３０】つまり、メモリ装置の周辺温度が検出温度
を越える場合には第１インバータ群の方が第２インバー
タ群より長い遅延時間を有し、反対に、周辺温度が検出
温度に達しない場合には第１インバータ群の方が第２イ
ンバータ群より短い遅延時間を有する。したがって、周
辺温度が検出温度より高い場合、第１インバータ群に接
続されたＮＡＮＤゲート１２６の出力が論理“ハイ”に
なるので、温度検出信号φＴdet は論理“ハイ”とな
る。一方、周辺温度が検出温度より低い場合、第１イン
バータ群に接続されたＮＡＮＤゲート１２６の出力が論
理“ロウ”になるので、温度検出信号φＴdet は論理
“ロウ”となる。このような構成により、周辺温度が設
定された検出温度より高いか低いかを判別する。
を越える場合には第１インバータ群の方が第２インバー
タ群より長い遅延時間を有し、反対に、周辺温度が検出
温度に達しない場合には第１インバータ群の方が第２イ
ンバータ群より短い遅延時間を有する。したがって、周
辺温度が検出温度より高い場合、第１インバータ群に接
続されたＮＡＮＤゲート１２６の出力が論理“ハイ”に
なるので、温度検出信号φＴdet は論理“ハイ”とな
る。一方、周辺温度が検出温度より低い場合、第１イン
バータ群に接続されたＮＡＮＤゲート１２６の出力が論
理“ロウ”になるので、温度検出信号φＴdet は論理
“ロウ”となる。このような構成により、周辺温度が設
定された検出温度より高いか低いかを判別する。
【００３１】図５〜図７は、マスタクロック発生手段１
６の具体的回路例を示している。図１に示すようにマス
タクロック発生手段１６は、パルス選択部４４、セルフ
リフレッシュ信号発生部４６、及びマスタクロック発生
部４８から構成されており、図５にパルス選択部４４、
図６にセルフリフレッシュ信号発生部４６、そして図７
にマスタクロック発生部４８の回路図をそれぞれ示す。
６の具体的回路例を示している。図１に示すようにマス
タクロック発生手段１６は、パルス選択部４４、セルフ
リフレッシュ信号発生部４６、及びマスタクロック発生
部４８から構成されており、図５にパルス選択部４４、
図６にセルフリフレッシュ信号発生部４６、そして図７
にマスタクロック発生部４８の回路図をそれぞれ示す。
【００３２】図５に示すパルス選択部４４では、（反
転）電圧検出信号バーφＶdet 及び（反転）温度検出信
号バーφＴdet がＮＡＮＤゲート１３２に入力され、ま
た、電圧検出信号φＶdet 及び温度検出信号φバーＴde
t がＮＡＮＤゲート１３４に入力される。さらに、電圧
検出信号φバーＶdet 及び温度検出信号φＴdet がＮＡ
ＮＤゲート１３６に入力され、また、電圧検出信号φＶ
det 及び温度検出信号φＴdet がＮＡＮＤゲート１３８
に入力される。一方、分周器３８から出力される分周パ
ルス列Ｑ３、Ｑ５がＮＡＮＤゲート１４０に入力され、
また、分周パルス列Ｑ３、Ｑ６がＮＡＮＤゲート１４２
に入力される。さらに、分周パルス列Ｑ２、Ｑ５がＮＡ
ＮＤゲート１４４に入力され、分周パルス列Ｑ０、Ｑ６
がＮＡＮＤゲート１４６に入力される。
転）電圧検出信号バーφＶdet 及び（反転）温度検出信
号バーφＴdet がＮＡＮＤゲート１３２に入力され、ま
た、電圧検出信号φＶdet 及び温度検出信号φバーＴde
t がＮＡＮＤゲート１３４に入力される。さらに、電圧
検出信号φバーＶdet 及び温度検出信号φＴdet がＮＡ
ＮＤゲート１３６に入力され、また、電圧検出信号φＶ
det 及び温度検出信号φＴdet がＮＡＮＤゲート１３８
に入力される。一方、分周器３８から出力される分周パ
ルス列Ｑ３、Ｑ５がＮＡＮＤゲート１４０に入力され、
また、分周パルス列Ｑ３、Ｑ６がＮＡＮＤゲート１４２
に入力される。さらに、分周パルス列Ｑ２、Ｑ５がＮＡ
ＮＤゲート１４４に入力され、分周パルス列Ｑ０、Ｑ６
がＮＡＮＤゲート１４６に入力される。
【００３３】ＮＡＮＤゲート１３２及びＮＡＮＤゲート
１４０の各出力はＮＯＲゲート１４８に入力され、ＮＡ
ＮＤゲート１３４及びＮＡＮＤゲート１４２の各出力は
ＮＯＲゲート１５０に入力される。また、ＮＡＮＤゲー
ト１３６及びＮＡＮＤゲート１４４の各出力はＮＯＲゲ
ート１５２に入力され、ＮＡＮＤゲート１３８及びＮＡ
ＮＤゲート１４６の各出力はＮＯＲゲート１５４に入力
される。さらに、ＮＯＲゲート１４８及びＮＯＲゲート
１５０の各出力信号はＮＯＲゲート１５６に入力され、
ＮＯＲゲート１５２及びＮＯＲゲート１５４の各出力信
号はＮＯＲゲート１５８に入力される。そして、ＮＯＲ
ゲート１５６及びＮＯＲゲート１５８の各出力信号はＮ
ＡＮＤゲート１６０に入力される。このＮＡＮＤゲート
１６０から信号φsrp が出力される。例えば、分周器３
８から出力される分周パルス列がＱ０〜Ｑ７の８個であ
れば、分周パルス列Ｑ０〜Ｑ７のいずれか２個ずつを用
いて可能な組合せ数は２８個で、図５に示す例では、そ
の組合せ可能な２８個中のＱ３＋Ｑ５、Ｑ３＋Ｑ６、Ｑ
２＋Ｑ５、及びＱ０＋Ｑ６を選択して用いた場合につい
て示している。ただし、必ずしも分周パルス列の組合せ
を入力とする必要はなく、場合によっては、いずれかの
分周パルス列を直接的にＮＯＲゲート１４８〜１５４へ
入力する、あるいは、ＮＡＮＤゲート１４０〜１４６の
２入力に同じ分周パルス列を入力することも可能であ
る。この場合には、その分周パルス列がそのまま選択さ
れることになる。
１４０の各出力はＮＯＲゲート１４８に入力され、ＮＡ
ＮＤゲート１３４及びＮＡＮＤゲート１４２の各出力は
ＮＯＲゲート１５０に入力される。また、ＮＡＮＤゲー
ト１３６及びＮＡＮＤゲート１４４の各出力はＮＯＲゲ
ート１５２に入力され、ＮＡＮＤゲート１３８及びＮＡ
ＮＤゲート１４６の各出力はＮＯＲゲート１５４に入力
される。さらに、ＮＯＲゲート１４８及びＮＯＲゲート
１５０の各出力信号はＮＯＲゲート１５６に入力され、
ＮＯＲゲート１５２及びＮＯＲゲート１５４の各出力信
号はＮＯＲゲート１５８に入力される。そして、ＮＯＲ
ゲート１５６及びＮＯＲゲート１５８の各出力信号はＮ
ＡＮＤゲート１６０に入力される。このＮＡＮＤゲート
１６０から信号φsrp が出力される。例えば、分周器３
８から出力される分周パルス列がＱ０〜Ｑ７の８個であ
れば、分周パルス列Ｑ０〜Ｑ７のいずれか２個ずつを用
いて可能な組合せ数は２８個で、図５に示す例では、そ
の組合せ可能な２８個中のＱ３＋Ｑ５、Ｑ３＋Ｑ６、Ｑ
２＋Ｑ５、及びＱ０＋Ｑ６を選択して用いた場合につい
て示している。ただし、必ずしも分周パルス列の組合せ
を入力とする必要はなく、場合によっては、いずれかの
分周パルス列を直接的にＮＯＲゲート１４８〜１５４へ
入力する、あるいは、ＮＡＮＤゲート１４０〜１４６の
２入力に同じ分周パルス列を入力することも可能であ
る。この場合には、その分周パルス列がそのまま選択さ
れることになる。
【００３４】図６は、パルス選択部４４から出力される
信号φsrp を入力としてセルフリフレッシュ信号srfhp
を出力するセルフリフレッシュ信号発生部４６の具体的
回路例を示している。ＮＯＲゲート１６４の第１入力端
子は信号φsrp を入力とし、その第２入力端子は、直列
接続された７個のインバータ群１６２を通じて信号φsr
p を遅延させ且つ反転させた信号を入力とする。インバ
ータ１６６はＮＯＲゲート１６４の出力信号を入力とし
てこれを反転させ、セルフリフレッシュ信号srfhp を出
力する。インバータ群１６２による遅延時間は、できる
だけメモリ装置のランダム読出／書込アクセス時間ｔRC
と一致させる。
信号φsrp を入力としてセルフリフレッシュ信号srfhp
を出力するセルフリフレッシュ信号発生部４６の具体的
回路例を示している。ＮＯＲゲート１６４の第１入力端
子は信号φsrp を入力とし、その第２入力端子は、直列
接続された７個のインバータ群１６２を通じて信号φsr
p を遅延させ且つ反転させた信号を入力とする。インバ
ータ１６６はＮＯＲゲート１６４の出力信号を入力とし
てこれを反転させ、セルフリフレッシュ信号srfhp を出
力する。インバータ群１６２による遅延時間は、できる
だけメモリ装置のランダム読出／書込アクセス時間ｔRC
と一致させる。
【００３５】この回路に入力される信号φsrp の初期状
態は論理“ロウ”なので、セルフリフレッシュ信号srfh
p の初期状態は論理“ハイ”を維持している。そして、
信号φsrp が論理“ハイ”へ遷移し、所定時間後に論理
“ロウ”に遷移すると、それに応答じてＮＯＲゲート１
６４の出力信号がインバータ群１６２による遅延時間に
応じたパルス形態で論理“ハイ”となるので、セルフリ
フレッシュ信号srfhpも所定時間だけ論理“ロウ”とな
る。
態は論理“ロウ”なので、セルフリフレッシュ信号srfh
p の初期状態は論理“ハイ”を維持している。そして、
信号φsrp が論理“ハイ”へ遷移し、所定時間後に論理
“ロウ”に遷移すると、それに応答じてＮＯＲゲート１
６４の出力信号がインバータ群１６２による遅延時間に
応じたパルス形態で論理“ハイ”となるので、セルフリ
フレッシュ信号srfhpも所定時間だけ論理“ロウ”とな
る。
【００３６】図７は、マスタクロック発生部４８の具体
的回路例を示す。セルフリフレッシュエネーブル信号φ
sre を入力とするインバータ１６８と、インバータ１６
８の出力信号及び前述の信号φＲを入力とするＮＡＮＤ
ゲート１７０と、インバータ１６８の出力信号及びセル
フリフレッシュ信号srfhp を入力とするＮＯＲゲート１
７２と、ＮＯＲゲート１７２の出力信号を反転させるイ
ンバータ１７４と、ＮＡＮＤゲート１７０及びインバー
タ１７４の各出力信号を入力とするＮＡＮＤゲート１７
６と、ＮＡＮＤゲート１７６の出力信号を入力としてマ
スタクロック信号φＲｄを出力する出力バッファステー
ジ１７８と、から構成されている。
的回路例を示す。セルフリフレッシュエネーブル信号φ
sre を入力とするインバータ１６８と、インバータ１６
８の出力信号及び前述の信号φＲを入力とするＮＡＮＤ
ゲート１７０と、インバータ１６８の出力信号及びセル
フリフレッシュ信号srfhp を入力とするＮＯＲゲート１
７２と、ＮＯＲゲート１７２の出力信号を反転させるイ
ンバータ１７４と、ＮＡＮＤゲート１７０及びインバー
タ１７４の各出力信号を入力とするＮＡＮＤゲート１７
６と、ＮＡＮＤゲート１７６の出力信号を入力としてマ
スタクロック信号φＲｄを出力する出力バッファステー
ジ１７８と、から構成されている。
【００３７】この回路の動作を簡単に説明すると、セル
フリフレッシュエネーブル信号φsre が論理“ロウ”の
場合にマスタクロック信号φＲｄは論理“ハイ”を維持
し、一方、セルフリフレッシュエネーブル信号φsre が
論理“ハイ”の場合にマスタクロック信号φＲｄはセル
フリフレッシュ信号srfhp の反転信号になる。すなわ
ち、マスタクロック信号φＲｄの出力は、セルフリフレ
ッシュエネーブル信号φsre 及び信号φＲが論理“ハ
イ”の場合にのみ、セルフリフレッシュ信号srfhpの反
転信号になる。
フリフレッシュエネーブル信号φsre が論理“ロウ”の
場合にマスタクロック信号φＲｄは論理“ハイ”を維持
し、一方、セルフリフレッシュエネーブル信号φsre が
論理“ハイ”の場合にマスタクロック信号φＲｄはセル
フリフレッシュ信号srfhp の反転信号になる。すなわ
ち、マスタクロック信号φＲｄの出力は、セルフリフレ
ッシュエネーブル信号φsre 及び信号φＲが論理“ハ
イ”の場合にのみ、セルフリフレッシュ信号srfhpの反
転信号になる。
【００３８】図８は、セルフリフレッシュエネーブル信
号発生手段１８の具体的回路例を示す回路図である。セ
ルフリフレッシュエネーブル信号φsre は、ＣＢＲモー
ドに入った後、予め設定された時間が経過してからエネ
ーブルされる必要がある。そこで、タイマ駆動信号φＴ
mon が論理“ハイ”に遷移しても、パルス信号Ｑｉが論
理“ハイ”にエネーブルされなければセルフリフレッシ
ュエネーブル信号φsre は論理“ロウ”を維持する構成
とされている。この状態からパルス信号Ｑｉが論理“ハ
イ”にエネーブルされると、セルフリフレッシュエネー
ブル信号φsreは、タイマ駆動信号φＴmon が論理“ハ
イ”を維持する間、論理“ハイ”に維持されるようにな
っている。
号発生手段１８の具体的回路例を示す回路図である。セ
ルフリフレッシュエネーブル信号φsre は、ＣＢＲモー
ドに入った後、予め設定された時間が経過してからエネ
ーブルされる必要がある。そこで、タイマ駆動信号φＴ
mon が論理“ハイ”に遷移しても、パルス信号Ｑｉが論
理“ハイ”にエネーブルされなければセルフリフレッシ
ュエネーブル信号φsre は論理“ロウ”を維持する構成
とされている。この状態からパルス信号Ｑｉが論理“ハ
イ”にエネーブルされると、セルフリフレッシュエネー
ブル信号φsreは、タイマ駆動信号φＴmon が論理“ハ
イ”を維持する間、論理“ハイ”に維持されるようにな
っている。
【００３９】図９は、リセット信号発生手段２０の具体
的回路例を示す回路図である。このリセット信号発生手
段２０は、セルフリフレッシュエネーブル信号φsre を
第１入力とし、セルフリフレッシュ信号srfhp をインバ
ータ１９８を通じて反転させて第２入力とするＮＡＮＤ
ゲート２００と、ＮＡＮＤゲート２００の出力信号を第
１入力とし、また、５個の直列接続されたインバータ群
２０２を通じてＮＡＮＤゲート２００の出力信号を遅延
及び反転させて第２入力とするＮＡＮＤゲート２０４
と、ＮＡＮＤゲート２０４の出力及びタイマ駆動信号φ
Ｔmon を第１及び第２入力信号として受けるＮＡＮＤゲ
ート２０６と、ＮＡＮＤゲート２０６の出力信号を反転
させてリセット信号φＲesetを出力するインバータ２０
８と、から構成されている。
的回路例を示す回路図である。このリセット信号発生手
段２０は、セルフリフレッシュエネーブル信号φsre を
第１入力とし、セルフリフレッシュ信号srfhp をインバ
ータ１９８を通じて反転させて第２入力とするＮＡＮＤ
ゲート２００と、ＮＡＮＤゲート２００の出力信号を第
１入力とし、また、５個の直列接続されたインバータ群
２０２を通じてＮＡＮＤゲート２００の出力信号を遅延
及び反転させて第２入力とするＮＡＮＤゲート２０４
と、ＮＡＮＤゲート２０４の出力及びタイマ駆動信号φ
Ｔmon を第１及び第２入力信号として受けるＮＡＮＤゲ
ート２０６と、ＮＡＮＤゲート２０６の出力信号を反転
させてリセット信号φＲesetを出力するインバータ２０
８と、から構成されている。
【００４０】この回路では、ＮＡＮＤゲート２０６に入
力されるタイマ駆動信号φＴmon によりリセット信号φ
Ｒesetの出力が制御される。そして、セルフリフレッシ
ュエネーブル信号φsre が論理“ハイ”を維持している
間にセルフリフレッシュ信号srfhp が論理“ロウ”に遷
移するとき（すなわちマスタクロック信号φＲｄが論理
“ハイ”で出力されるとき）、ＮＡＮＤゲート２００の
出力信号は論理“ロウ”になる。その後に再びセルフリ
フレッシュ信号srfhp が論理“ハイ”に遷移すると、Ｎ
ＡＮＤゲート２０４の出力信号は、インバータ群２０２
による遅延時間に応じて論理“ロウ”に一時的に遷移し
て再び論理“ハイ”に復帰する。このとき、タイマ駆動
信号φＴmon が論理“ハイ”で入力されていれば、リセ
ット信号φＲesetは短い論理“ロウ”のパルスとして出
力され、このリセット信号φＲesetにより分周器３８が
リセットされる。
力されるタイマ駆動信号φＴmon によりリセット信号φ
Ｒesetの出力が制御される。そして、セルフリフレッシ
ュエネーブル信号φsre が論理“ハイ”を維持している
間にセルフリフレッシュ信号srfhp が論理“ロウ”に遷
移するとき（すなわちマスタクロック信号φＲｄが論理
“ハイ”で出力されるとき）、ＮＡＮＤゲート２００の
出力信号は論理“ロウ”になる。その後に再びセルフリ
フレッシュ信号srfhp が論理“ハイ”に遷移すると、Ｎ
ＡＮＤゲート２０４の出力信号は、インバータ群２０２
による遅延時間に応じて論理“ロウ”に一時的に遷移し
て再び論理“ハイ”に復帰する。このとき、タイマ駆動
信号φＴmon が論理“ハイ”で入力されていれば、リセ
ット信号φＲesetは短い論理“ロウ”のパルスとして出
力され、このリセット信号φＲesetにより分周器３８が
リセットされる。
【００４１】図１０に、本実施例の回路における各信号
のタイミングチャートを示し、以上の各図面を参照しな
がらこのセルフリフレッシュ周期調節回路による周期選
択動作を次に詳細に説明する。
のタイミングチャートを示し、以上の各図面を参照しな
がらこのセルフリフレッシュ周期調節回路による周期選
択動作を次に詳細に説明する。
【００４２】以下の説明では、代表例として、タイマ３
６から出力されるパルス列φＯＳＣの周期を２μｓとす
る。この場合、分周器３８でパルス列φＯＳＣを順次に
分周した分周パルス列Ｑ０〜Ｑ７の周期は、下記の表２
に示すようになる。また、１サイクルのリフレッシュで
リフレッシュされなければならない行（ロー）の総数
（すなわち駆動されるべきワード線数）は２，０４８個
とし、電圧レベル及び温度レベルに従うメモリセルのデ
ータ保持時間は下記の表３のようになるとする。
６から出力されるパルス列φＯＳＣの周期を２μｓとす
る。この場合、分周器３８でパルス列φＯＳＣを順次に
分周した分周パルス列Ｑ０〜Ｑ７の周期は、下記の表２
に示すようになる。また、１サイクルのリフレッシュで
リフレッシュされなければならない行（ロー）の総数
（すなわち駆動されるべきワード線数）は２，０４８個
とし、電圧レベル及び温度レベルに従うメモリセルのデ
ータ保持時間は下記の表３のようになるとする。
【００４３】表３に示すように、メモリ装置に供給され
る電源電圧が予め設定された基準レベルより低く、そし
て周辺温度が予め設定された基準温度より高いとき（す
なわちメモリ装置が最悪の動作環境に置かれていると
き）のメモリセルのデータ保持時間は１７０msecである
ので、この場合には、最長でもそのデータ保持時間以内
に２，０４８個の行に対してリフレッシュを完了させる
必要がある。一方、メモリ装置に供給される電源電圧が
予め設定された基準レベル以上で、周辺温度が予め設定
された基準温度より低いとき（すなわちメモリ装置が良
好な動作環境に置かれているとき）のメモリセルのデー
タ保持時間は３４０msecであるので、この場合には、そ
のデータ保持時間以内に２，０４８個の行に対してリフ
レッシュを完了させればよい。
る電源電圧が予め設定された基準レベルより低く、そし
て周辺温度が予め設定された基準温度より高いとき（す
なわちメモリ装置が最悪の動作環境に置かれていると
き）のメモリセルのデータ保持時間は１７０msecである
ので、この場合には、最長でもそのデータ保持時間以内
に２，０４８個の行に対してリフレッシュを完了させる
必要がある。一方、メモリ装置に供給される電源電圧が
予め設定された基準レベル以上で、周辺温度が予め設定
された基準温度より低いとき（すなわちメモリ装置が良
好な動作環境に置かれているとき）のメモリセルのデー
タ保持時間は３４０msecであるので、この場合には、そ
のデータ保持時間以内に２，０４８個の行に対してリフ
レッシュを完了させればよい。
【００４４】
【表２】
【００４５】
【表３】
【００４６】まず、表３に示した４つのケース中で、電
圧検出部４０から出力される電圧検出信号φＶdet が論
理“ハイ”で、温度検出部４２から出力される温度検出
信号φＴdet が論理“ロウ”であるケース４の動作条件
におけるセルフリフレッシュ周期調節回路の動作を説明
する。
圧検出部４０から出力される電圧検出信号φＶdet が論
理“ハイ”で、温度検出部４２から出力される温度検出
信号φＴdet が論理“ロウ”であるケース４の動作条件
におけるセルフリフレッシュ周期調節回路の動作を説明
する。
【００４７】図１の回路で、ＣＢＲモードに入ってタイ
マ駆動信号発生部３４（図２）から出力されるタイマ駆
動信号φＴmon が論理“ハイ”に遷移すると、それに従
ってタイマ３６からパルス列φＯＳＣが出力される。そ
して分周器３８がパルス列φＯＳＣを分周して分周パル
ス列Ｑ０〜Ｑ７を出力し、これら分周パルス列Ｑ０〜Ｑ
７がパルス選択部４４に入力される。
マ駆動信号発生部３４（図２）から出力されるタイマ駆
動信号φＴmon が論理“ハイ”に遷移すると、それに従
ってタイマ３６からパルス列φＯＳＣが出力される。そ
して分周器３８がパルス列φＯＳＣを分周して分周パル
ス列Ｑ０〜Ｑ７を出力し、これら分周パルス列Ｑ０〜Ｑ
７がパルス選択部４４に入力される。
【００４８】図８に示すセルフリフレッシュエネーブル
信号発生手段１８で、クロック信号Ｑｉによって決定さ
れる時間、一例として２００μｓの時間が経過すると、
セルフリフレッシュエネーブル信号φsre が論理“ハ
イ”で出力され（時点ｔ０）、メモリ装置はセルフリフ
レッシュモードに入る。このとき、図２に示したよう
に、論理“ロウ”に活性化された信号バーＲＡＳに従っ
て信号φＲは論理“ハイ”を維持する。したがって、セ
ルフリフレッシュモードにおいて、信号φＲ、セルフリ
フレッシュエネーブル信号φsre 、及びタイマ駆動信号
φＴmon はすべて論理“ハイ”を維持する。
信号発生手段１８で、クロック信号Ｑｉによって決定さ
れる時間、一例として２００μｓの時間が経過すると、
セルフリフレッシュエネーブル信号φsre が論理“ハ
イ”で出力され（時点ｔ０）、メモリ装置はセルフリフ
レッシュモードに入る。このとき、図２に示したよう
に、論理“ロウ”に活性化された信号バーＲＡＳに従っ
て信号φＲは論理“ハイ”を維持する。したがって、セ
ルフリフレッシュモードにおいて、信号φＲ、セルフリ
フレッシュエネーブル信号φsre 、及びタイマ駆動信号
φＴmon はすべて論理“ハイ”を維持する。
【００４９】図５を参照すると、電圧検出信号φＶdet
は論理“ハイ”、温度検出信号φＴdet は論理“ロウ”
なので、ＮＡＮＤゲート１３４の出力のみが論理“ロ
ウ”になり、他のＮＡＮＤゲート１３２、１３６、１３
８の出力は論理“ハイ”になる。したがって、分周パル
ス列Ｑ３、Ｑ６を入力とするＮＡＮＤゲート１４２から
出力される組合パルス列Ｑ３＋Ｑ６のみが有効で、他の
組合パルス列はすべて無視される。それにより、ＮＡＮ
Ｄゲート１６０から出力される信号φsrp は、組合パル
ス列Ｑ３＋Ｑ６に従うことになる。つまり、分周パルス
列Ｑ３、Ｑ６が同時に論理“ハイ”となる時点ｔ１〜ｔ
２の間で信号φsrp は論理“ハイ”を有する。
は論理“ハイ”、温度検出信号φＴdet は論理“ロウ”
なので、ＮＡＮＤゲート１３４の出力のみが論理“ロ
ウ”になり、他のＮＡＮＤゲート１３２、１３６、１３
８の出力は論理“ハイ”になる。したがって、分周パル
ス列Ｑ３、Ｑ６を入力とするＮＡＮＤゲート１４２から
出力される組合パルス列Ｑ３＋Ｑ６のみが有効で、他の
組合パルス列はすべて無視される。それにより、ＮＡＮ
Ｄゲート１６０から出力される信号φsrp は、組合パル
ス列Ｑ３＋Ｑ６に従うことになる。つまり、分周パルス
列Ｑ３、Ｑ６が同時に論理“ハイ”となる時点ｔ１〜ｔ
２の間で信号φsrp は論理“ハイ”を有する。
【００５０】この信号φsrp は、図６に示したセルフリ
フレッシュ信号発生部４６でセルフリフレッシュ信号sr
fhp に変換される。すなわち、直列接続したインバータ
群１６２の個数が奇数（この例では７個）となっている
ので、信号φsrp が論理“ハイ”から論理“ロウ”に遷
移する時点ｔ２から、インバータ群１６２による遅延時
間ｔ２〜ｔ３の間で、論理“ロウ”のセルフリフレッシ
ュ信号srfhp が出力される。
フレッシュ信号発生部４６でセルフリフレッシュ信号sr
fhp に変換される。すなわち、直列接続したインバータ
群１６２の個数が奇数（この例では７個）となっている
ので、信号φsrp が論理“ハイ”から論理“ロウ”に遷
移する時点ｔ２から、インバータ群１６２による遅延時
間ｔ２〜ｔ３の間で、論理“ロウ”のセルフリフレッシ
ュ信号srfhp が出力される。
【００５１】このとき、図７を参照すると、信号φＲ及
びセルフリフレッシュエネーブル信号φsre が論理“ハ
イ”を維持しているので、このマスタクロック発生部４
８は、セルフリフレッシュ信号srfhp を反転させてマス
タクロック信号φＲｄとして出力する。
びセルフリフレッシュエネーブル信号φsre が論理“ハ
イ”を維持しているので、このマスタクロック発生部４
８は、セルフリフレッシュ信号srfhp を反転させてマス
タクロック信号φＲｄとして出力する。
【００５２】マスタクロック信号φＲｄはメモリ装置の
ＲＡＳチェーンを支配し、それに従ってマスタークロッ
ク信号φＲｄで制御された内部アドレスが発生し、２，
０４８個のワード線の選択が行われて駆動され、１行ず
つメモリセルのリフレッシュが行われる。このような動
作がマスタークロック信号φＲｄの発生ごとに繰り返し
て遂行され、それにより全メモリセルのリフレッシュが
実行されることは勿論のことである。
ＲＡＳチェーンを支配し、それに従ってマスタークロッ
ク信号φＲｄで制御された内部アドレスが発生し、２，
０４８個のワード線の選択が行われて駆動され、１行ず
つメモリセルのリフレッシュが行われる。このような動
作がマスタークロック信号φＲｄの発生ごとに繰り返し
て遂行され、それにより全メモリセルのリフレッシュが
実行されることは勿論のことである。
【００５３】このとき、図９に示すリセット信号発生手
段２０では、セルフリフレッシュエネーブル信号φsre
及びタイマ駆動信号φＴmon が論理“ハイ”を維持する
ので、セルフリフレッシュ信号srfhp が論理“ロウ”か
ら論理“ハイ”に遷移する時点ｔ３から、直列接続され
たインバータ群２０２の遅延時間に応じたパルス幅で論
理“ロウ”を有するリセット信号φＲesetが出力され
る。これにより分周器３８（図１）はリセットされるの
で、分周器３８から出力される分周パルス列Ｑ０〜Ｑ７
もすべて初期化され、時点ｔ０のように始めから再発生
される。
段２０では、セルフリフレッシュエネーブル信号φsre
及びタイマ駆動信号φＴmon が論理“ハイ”を維持する
ので、セルフリフレッシュ信号srfhp が論理“ロウ”か
ら論理“ハイ”に遷移する時点ｔ３から、直列接続され
たインバータ群２０２の遅延時間に応じたパルス幅で論
理“ロウ”を有するリセット信号φＲesetが出力され
る。これにより分周器３８（図１）はリセットされるの
で、分周器３８から出力される分周パルス列Ｑ０〜Ｑ７
もすべて初期化され、時点ｔ０のように始めから再発生
される。
【００５４】以上の動作は、電圧検出信号φＶdet 及び
温度検出信号φＴdet がそれぞれ論理“ハイ”及び論理
“ロウ”を維持する間、繰り返して遂行される。すなわ
ち、最初のマスタクロック信号φＲｄ発生後、分周パル
ス列Ｑ０〜Ｑ７の発生、信号φsrp の発生、セルフリフ
レッシュ信号srfhp の発生、そしてマスタクロック信号
φＲｄの発生の順に時点ｔ０〜ｔ３の過程が繰り返さ
れ、それにより時点ｔ４でマスタクロック信号φＲｄの
２番目のアクティブパルスが発生する。
温度検出信号φＴdet がそれぞれ論理“ハイ”及び論理
“ロウ”を維持する間、繰り返して遂行される。すなわ
ち、最初のマスタクロック信号φＲｄ発生後、分周パル
ス列Ｑ０〜Ｑ７の発生、信号φsrp の発生、セルフリフ
レッシュ信号srfhp の発生、そしてマスタクロック信号
φＲｄの発生の順に時点ｔ０〜ｔ３の過程が繰り返さ
れ、それにより時点ｔ４でマスタクロック信号φＲｄの
２番目のアクティブパルスが発生する。
【００５５】この場合、マスタクロック信号φＲｄが論
理“ハイ”に活性化される時点ｔ２〜ｔ３の時間は、前
述したように、メモリ装置のランダム読出／書込サイク
ル時間ｔRCと近似しているので、全体のリフレッシュ時
間に比べれば無視できる程度のものである。したがっ
て、時点ｔ３〜ｔ４の時間で定義されるマスタクロック
信号φＲｄの周期は、組合パルス列Ｑ３＋Ｑ６の周期
（＝１６０μsec ）と近似することになる。つまり、１
本のワード線が選択されてリフレッシュが行われた後、
同じワード線が再度選択されてリフレッシュが遂行され
るまでの所要時間、すなわちリフレッシュサイクル時間
は、１６０×２，０４８≒３２７．７msecであり、ケー
ス４でのメモリセルのデータ保持時間３４０msecに近い
ものとでき、最適なリフレッシュ周期を得られる。
理“ハイ”に活性化される時点ｔ２〜ｔ３の時間は、前
述したように、メモリ装置のランダム読出／書込サイク
ル時間ｔRCと近似しているので、全体のリフレッシュ時
間に比べれば無視できる程度のものである。したがっ
て、時点ｔ３〜ｔ４の時間で定義されるマスタクロック
信号φＲｄの周期は、組合パルス列Ｑ３＋Ｑ６の周期
（＝１６０μsec ）と近似することになる。つまり、１
本のワード線が選択されてリフレッシュが行われた後、
同じワード線が再度選択されてリフレッシュが遂行され
るまでの所要時間、すなわちリフレッシュサイクル時間
は、１６０×２，０４８≒３２７．７msecであり、ケー
ス４でのメモリセルのデータ保持時間３４０msecに近い
ものとでき、最適なリフレッシュ周期を得られる。
【００５６】一方、図３に示した電圧検出部４０でセル
フリフレッシュ信号srfhp が論理“論理“ハイ”になる
たび、検出制御器１１４の出力信号が論理“ハイ”にな
って出力ステージ１１２の伝送ゲート１２０を導通させ
る。それに従って出力ステージ１１２では、セルフリフ
レッシュ信号srfhp が論理“ロウ”から論理“ハイ”に
遷移するとき（マスタクロック信号φＲｄが論理“ハ
イ”から論理“ロウ”に遷移するとき）に、新たな電圧
検出信号φＶdet を出力する。同様に、図４に示した温
度検出部４２もセルフリフレッシュ信号srfhp が論理
“ロウ”から論理“ハイ”に遷移するときに新たな温度
検出信号φＴdet を出力する。
フリフレッシュ信号srfhp が論理“論理“ハイ”になる
たび、検出制御器１１４の出力信号が論理“ハイ”にな
って出力ステージ１１２の伝送ゲート１２０を導通させ
る。それに従って出力ステージ１１２では、セルフリフ
レッシュ信号srfhp が論理“ロウ”から論理“ハイ”に
遷移するとき（マスタクロック信号φＲｄが論理“ハ
イ”から論理“ロウ”に遷移するとき）に、新たな電圧
検出信号φＶdet を出力する。同様に、図４に示した温
度検出部４２もセルフリフレッシュ信号srfhp が論理
“ロウ”から論理“ハイ”に遷移するときに新たな温度
検出信号φＴdet を出力する。
【００５７】すなわち、マスタクロック信号φＲｄが論
理“ハイ”に活性化されてから論理“ロウ”に非活性化
される際に、電圧検出部４０及び温度検出部４２で、そ
れぞれ電源電圧と周辺温度の検出動作が遂行される。こ
れにより、図５に示したパルス列選択部４４で、新たな
電圧検出信号φＶdet 及び温度検出信号φＴdet に従っ
てＮＡＮＤゲート１３２、１３４、１３６、１３８のう
ちのいずれかが論理“ロウ”を出力し、４つの組合パル
ス列のいずれか１つが選択されて信号φsrp として出力
される。
理“ハイ”に活性化されてから論理“ロウ”に非活性化
される際に、電圧検出部４０及び温度検出部４２で、そ
れぞれ電源電圧と周辺温度の検出動作が遂行される。こ
れにより、図５に示したパルス列選択部４４で、新たな
電圧検出信号φＶdet 及び温度検出信号φＴdet に従っ
てＮＡＮＤゲート１３２、１３４、１３６、１３８のう
ちのいずれかが論理“ロウ”を出力し、４つの組合パル
ス列のいずれか１つが選択されて信号φsrp として出力
される。
【００５８】例えば、前述のケース４の下でのリフレッ
シュ動作が遂行されている途中で、電源電圧に変化はな
いが周辺温度の上昇があり、電圧検出信号φＶdet 及び
温度検出信号φＴdet が両方とも論理“ハイ”で出力さ
れるケース３の条件になると、図５に示したパルス選択
部４４で、両検出信号を入力とするＮＡＮＤゲート１３
８の出力が論理“ロウ”、他のＮＡＮＤゲート１３２、
１３４、１３６の出力が論理“ハイ”になり、その結
果、組合パルス列Ｑ０＋Ｑ６が選択されて信号φsrp と
して出力される。したがって、前述と同様の過程を経る
マスタクロック信号φＲｄの周期は組合パルス列Ｑ０＋
Ｑ６の周期の１３２μsec になり、これにより、１つの
メモリセルがリフレッシュされた後に再びリフレッシュ
されるまでのリフレッシュサイクル時間は、１３２×
２，０４８≒２７０．３msecとなるので、ケース３にお
けるデータ保持時間の２８０msecに最適となる。
シュ動作が遂行されている途中で、電源電圧に変化はな
いが周辺温度の上昇があり、電圧検出信号φＶdet 及び
温度検出信号φＴdet が両方とも論理“ハイ”で出力さ
れるケース３の条件になると、図５に示したパルス選択
部４４で、両検出信号を入力とするＮＡＮＤゲート１３
８の出力が論理“ロウ”、他のＮＡＮＤゲート１３２、
１３４、１３６の出力が論理“ハイ”になり、その結
果、組合パルス列Ｑ０＋Ｑ６が選択されて信号φsrp と
して出力される。したがって、前述と同様の過程を経る
マスタクロック信号φＲｄの周期は組合パルス列Ｑ０＋
Ｑ６の周期の１３２μsec になり、これにより、１つの
メモリセルがリフレッシュされた後に再びリフレッシュ
されるまでのリフレッシュサイクル時間は、１３２×
２，０４８≒２７０．３msecとなるので、ケース３にお
けるデータ保持時間の２８０msecに最適となる。
【００５９】メモリ装置に供給される電源電圧及びメモ
リ装置の周辺温度の変化に従って動作条件が表３のケー
ス１及びケース２になるときのセルフリフレッシュにつ
いては、以上のケース４及びケース３の説明を参照すれ
ば容易に理解できるので説明は省略する。
リ装置の周辺温度の変化に従って動作条件が表３のケー
ス１及びケース２になるときのセルフリフレッシュにつ
いては、以上のケース４及びケース３の説明を参照すれ
ば容易に理解できるので説明は省略する。
【００６０】表３で示したように、この例のセルフリフ
レッシュ周期調節回路は、多様な周期の組合パルス列を
得ることができるので、データ保持時間を満足し且つそ
れに一番近い周期のマスタクロックを得ることができ
る。したがって、不要なセルフリフレッシュを極力抑制
することができ、電流消費も減少させられる。
レッシュ周期調節回路は、多様な周期の組合パルス列を
得ることができるので、データ保持時間を満足し且つそ
れに一番近い周期のマスタクロックを得ることができ
る。したがって、不要なセルフリフレッシュを極力抑制
することができ、電流消費も減少させられる。
【００６１】また、本発明によれば、電源電圧及び温度
の変化に応じてメモリ装置内部で自動的にセルフリフレ
ッシュの周期を調節できるので、動作条件に応じて最適
のセルフリフレッシュを自動的に遂行することができ
る。
の変化に応じてメモリ装置内部で自動的にセルフリフレ
ッシュの周期を調節できるので、動作条件に応じて最適
のセルフリフレッシュを自動的に遂行することができ
る。
【００６２】以上の実施例においては、図５に示したよ
うなパルス選択部を使用してセルフリフレッシュ周期を
得るようにしているが、その他にも、分周器から供給さ
れる分周パルス列のうちのいずれか１つを電圧検出信号
及び温度検出信号に応じて選択できるような構成の回路
は各種実施可能である。また、電圧検出部及び温度検出
部をより多く設け、温度変化及び電圧変化に対応してさ
らに細密にセルフリフレッシュ周期を調節するようにも
できる。
うなパルス選択部を使用してセルフリフレッシュ周期を
得るようにしているが、その他にも、分周器から供給さ
れる分周パルス列のうちのいずれか１つを電圧検出信号
及び温度検出信号に応じて選択できるような構成の回路
は各種実施可能である。また、電圧検出部及び温度検出
部をより多く設け、温度変化及び電圧変化に対応してさ
らに細密にセルフリフレッシュ周期を調節するようにも
できる。
【００６３】
【発明の効果】以上述べてきたように、本発明によるセ
ルフリフレッシュ周期調節回路は、多様な周期のパルス
列を得ることができるので、データ保持の最大時間を満
足しつつ最も近い周期を有するマスタクロックを得られ
るようになる。また、周辺温度のみならず電源電圧の変
化にも応じて能動的にセルフリフレッシュの周期を調節
し得るセルフリフレッシュ周期調節回路を提供できる。
すなわち、周辺温度は一定で電源電圧が変動する場合、
あるいは電源電圧及び周辺温度の両方が変動する場合等
の多様な動作環境に適応して自動的にセルフリフレッシ
ュ周期を最適なものに調節できるようなセルフリフレッ
シュ周期調節回路を提供できる。
ルフリフレッシュ周期調節回路は、多様な周期のパルス
列を得ることができるので、データ保持の最大時間を満
足しつつ最も近い周期を有するマスタクロックを得られ
るようになる。また、周辺温度のみならず電源電圧の変
化にも応じて能動的にセルフリフレッシュの周期を調節
し得るセルフリフレッシュ周期調節回路を提供できる。
すなわち、周辺温度は一定で電源電圧が変動する場合、
あるいは電源電圧及び周辺温度の両方が変動する場合等
の多様な動作環境に適応して自動的にセルフリフレッシ
ュ周期を最適なものに調節できるようなセルフリフレッ
シュ周期調節回路を提供できる。
【図１】本発明によるセルフリフレッシュ周期調節回路
の実施例を示すブロック図。
の実施例を示すブロック図。
【図２】図１中のＣＢＲモード検出手段１０の回路図。
【図３】図１中の電圧検出部４０の回路図。
【図４】図１中の温度検出部４２の回路図。
【図５】図１中のパルス列選択部４４の回路図。
【図６】図１中のセルフリフレッシュ信号発生部４６の
回路図。
回路図。
【図７】図１中のマスタクロック発生部４８の回路図。
【図８】図１中のセルフリフレッシュエネーブル信号発
生手段１８の回路図。
生手段１８の回路図。
【図９】図１中のリセット信号発生手段２０の回路図。
【図１０】図１に示す回路における信号波形図。
１０ ＣＢＲモード検出手段 １２ パルス列発生手段 １４ 温度及び電圧検出手段 １６ マスタクロック発生手段 １８ セルフリフレッシュエネーブル信号発生手段 ２０ リセット信号発生手段 ３０ φＲ発生部 ３２ φＣ発生部 ３４ タイマ駆動信号発生部 ３６ タイマ ３８ 分周器 ４０ 電圧検出部 ４２ 温度検出部 ４４ パルス選択部 ４６ セルフリフレッシュ信号発生部 ４８ マスタクロック発生部
Claims (2)
- 【請求項１】 リフレッシュサイクル時間を設定するマ
スタクロック信号を発生する半導体メモリ装置のセルフ
リフレッシュ周期調節回路において、 外部制御信号によるリフレッシュモード設定に応じて所
定周期のパルス列を発生し、これを順次分周して相互に
異なる周期を有する多数の分周パルス列を出力するパル
ス列発生手段と、内部に設定された基準レベルに対する
周辺温度の変化を感知して温度検出信号を出力する少く
とも１つの温度検出手段と、内部に設定された基準レベ
ルに対する電源電圧の変化を感知して電圧検出信号を出
力する少くとも１つの電圧検出手段と、電圧検出信号及
び温度検出信号に応じて前記分周パルス列のいずれかを
選択し、選択した分周パルス列を基にマスタクロック信
号を出力するマスタクロック発生手段と、を備えること
を特徴とするセルフリフレッシュ周期調節回路。 - 【請求項２】 リフレッシュサイクル時間を設定するマ
スタクロック信号を発生する半導体メモリ装置のセルフ
リフレッシュ周期調節回路において、 外部制御信号によるリフレッシュモード設定に応じて所
定周期のパルス列を発生し、これを順次分周して相互に
異なる周期を有する多数の分周パルス列を出力するパル
ス列発生手段と、内部に設定された基準レベルに対する
周辺温度の変化を感知して温度検出信号を出力する少く
とも１つの温度検出手段と、内部に設定された基準レベ
ルに対する電源電圧の変化を感知して電圧検出信号を出
力する少くとも１つの電圧検出手段と、前記分周パルス
列の論理組合せにより複数の組合パルス列を生成すると
共に電圧検出信号及び温度検出信号に従ってその組合パ
ルス列のうちのいずれかを選択し、選択した組合パルス
列に基づいてマスタクロック信号を出力するマスタクロ
ック発生手段と、を備えることを特徴とするセルフリフ
レッシュ周期調節回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993P13276 | 1993-07-14 | ||
| KR1019930013276A KR950010624B1 (ko) | 1993-07-14 | 1993-07-14 | 반도체 메모리장치의 셀프리프레시 주기조절회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0773668A true JPH0773668A (ja) | 1995-03-17 |
Family
ID=19359275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6162325A Pending JPH0773668A (ja) | 1993-07-14 | 1994-07-14 | 半導体メモリ装置のセルフリフレッシュ周期調節回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5495452A (ja) |
| JP (1) | JPH0773668A (ja) |
| KR (1) | KR950010624B1 (ja) |
| CN (1) | CN1038884C (ja) |
| DE (1) | DE4424952C2 (ja) |
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| KR950004275A (ko) | 1995-02-17 |
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| KR950010624B1 (ko) | 1995-09-20 |
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| JPH03283180A (ja) | 半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040708 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040803 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040902 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040907 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20041104 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20041109 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050411 |