JPH1021699A

JPH1021699A - 半導体集積回路装置

Info

Publication number: JPH1021699A
Application number: JP8173838A
Authority: JP
Inventors: Gen Morishita; 玄森下; Masaki Tsukide; 正樹築出; Kazutami Arimoto; 和民有本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-07-03
Filing date: 1996-07-03
Publication date: 1998-01-23
Anticipated expiration: 2016-07-03
Also published as: JP3839873B2; US5694364A

Abstract

(57)【要約】【課題】高速動作および低消費電力化を実現可能とす
るとともに、有効な信頼性評価のための試験を実現する
ことである。【解決手段】通常モードでは、電圧降下回路４３は、
周辺回路に大きい内部電源電圧ｉｎｔＶｃｃｐを与え、
電圧降下回路４５は、小さい内部電源電圧ｉｎｔＶｃｃ
ａをメモリセルアレイに与える。このため、高速動作お
よび低消費電力化を実現できる。バーンイン試験時に
は、外部電源電圧供給線５１と、内部電源電圧供給線５
３，５５とが接続される。これにより、内部電源電圧供
給線５３，５５に直接、外部電源電圧ｅｘｔＶｃｃが与
えられる。このため、有効なバーンイン試験を実行でき
る。なお、バーンイン試験時には、電圧降下回路４３，
４５は非活性化される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、信頼性評価のための試験に関連する回
路を有する半導体集積回路装置に関する。

【０００２】

【従来の技術】近年では、一般にメモリを含むシステム
自体の電源電圧はメモリの動作に必要な電圧より高くな
っており、システム自体の電源電圧からメモリの電源電
圧を供給するため、メモリチップの内部で電圧を降下さ
せてメモリ動作に必要な内部電源電圧を発生する場合が
多い。このようにして内部電源電圧を発生する回路を電
圧降下回路と呼ぶ。このような電圧降下回路を用いるこ
とによって、メモリチップの消費電力は大きく低減し、
安定した電圧をメモリチップ内部に供給することができ
る。

【０００３】図１６は、従来の半導体集積回路装置とし
ての半導体記憶装置の一部を示す概略図である。

【０００４】図１６を参照して、従来の半導体集積回路
装置は、電源パッド４１、電圧降下回路（ＶＤＣ）２４
５およびＰＭＯＳトランジスタ４７を含む。電圧降下回
路２４５は、外部電源電圧供給線５１と内部電源電圧供
給線２４７との間に設けられる。ＰＭＯＳトランジスタ
４７は、外部電源電圧供給線５１と内部電源電圧供給線
２４７との間に設けられる。ＰＭＯＳトランジスタ４７
のゲートには、信号／ＳＴＲが与えられる。外部電源電
圧供給線５１には、電源パッド４１を介して、外部電源
電圧ｅｘｔＶｃｃが与えられる。電圧降下回路２４５
は、外部電源電圧ｅｘｔＶｃｃを降圧して、内部電源電
圧ｉｎｔＶｃｃを発生し、この内部電源電圧ｉｎｔＶｃ
ｃを内部電源電圧供給線２４７に与える。電圧降下回路
２４５は、信頼性評価のためのテストモード以外の通常
モードでこのような動作をし、信頼性評価のためのテス
トモードではその動作を停止する。信頼性評価のための
試験については後で詳述する。ＰＭＯＳトランジスタ４
７は、通常モードでは、オフになっており、外部電源電
圧供給線５１と内部電源電圧供給線２４７とを切離して
いる。すなわち、通常モードでは、信号／ＳＴＲは、
「Ｈ」レベルである。ＰＭＯＳトランジスタ４７は、信
頼性評価のためのテストモードでは、外部電源５１と内
部電源電圧供給線２４７とを接続する。すなわち、信頼
性評価のためのテストモードでは、信号／ＳＴＲは、
「Ｌ」レベルになっている。

【０００５】図１７は、図１６の電圧降下回路（ＶＤ
Ｃ）２４５の差動アンプ部の詳細を示す回路図である。
図１７を参照して、従来の半導体記憶装置の差動アンプ
部は、スタンバイ用の回路と、アクティブ用の回路とを
含む。差動アンプ部のスタンバイ用の回路は、差動アン
プ９３、ＮＭＯＳトランジスタ９７およびＰＭＯＳトラ
ンジスタ１０５を含む。差動アンプ９３の一方入力ノー
ドには、参照電圧Ｖｒｅｆが与えられる。差動アンプ９
３の他方入力ノードは、内部電源電圧供給線２４７と接
続される。ＮＭＯＳトランジスタ９７のドレインは、差
動アンプ９３と接続され、ソースは接地電圧を有するノ
ードと接続され、ゲートには一定の中間電圧ＢｉａｓＬ
が与えられる。ＰＭＯＳトランジスタ１０５は、外部電
源電圧ｅｘｔＶｃｃを有するノードと、内部電源電圧供
給線２４７との間に設けられる。ＰＭＯＳトランジスタ
１０５のゲートは、差動アンプ９３の出力ノードに接続
される。差動アンプ部のアクティブ用の回路は、差動ア
ンプ９５、ＮＭＯＳトランジスタ１０１およびＰＭＯＳ
トランジスタ１０７，１０９を含む。差動アンプ９５の
一方入力ノードには参照電圧Ｖｒｅｆが与えられる。差
動アンプ９５の他方入力ノードは、内部電源電圧供給線
２４７と接続される。ＮＭＯＳトランジスタ１０１のド
レインは差動アンプ９５に接続され、ソースは接地電圧
を有するノードと接続され、ゲートには信号ＡＣＴが与
えられる。ＰＭＯＳトランジスタ１０９は、外部電源電
圧ｅｘｔＶｃｃを有するノードと、内部電源電圧供給線
２４７との間に接続される。ＰＭＯＳトランジスタ１０
９のゲートは、差動アンプ９５の出力ノードＮ１に接続
される。ＰＭＯＳトランジスタ１０７は、外部電源電圧
ｅｘｔＶｃｃを有するノードと、差動アンプ９５の出力
ノードＮ１との間に設けられる。ＰＭＯＳトランジスタ
１０７のゲートには、信号ＡＣＴが与えられる。

【０００６】差動アンプ部のスタンバイ用の回路は、参
照電圧Ｖｒｅｆと内部電源電圧ｉｎｔＶｃｃとを差動ア
ンプ９３で比較し、差動アンプ９３の出力を受けるＰＭ
ＯＳトランジスタ１０５を制御することで、内部電源電
圧ｉｎｔＶｃｃのレベルを調節するフィードバック型の
回路である。差動アンプ部のアクティブ用の回路も、ス
タンバイ用の回路と同様に、参照電圧Ｖｒｅｆと内部電
源電圧ｉｎｔＶｃｃとを差動アンプ９５で比較し、差動
アンプ９５の出力を受けるＰＭＯＳトランジスタ１０９
を制御することで、内部電源電圧ｉｎｔＶｃｃのレベル
を調節するフィードバック型の回路である。差動アンプ
部のスタンバイ用の回路は、常に動作する必要がある
が、消費電流低減のため、その差動アンプ９３は、一定
の中間電圧ＢｉａｓＬで、電流を制限される。差動アン
プ部のアクティブ用の回路は、チップが大電流を消費す
る期間だけ活性化される。すなわち、チップが大電流を
消費する期間は、信号ＡＣＴがＣＭＯＳレベル（「Ｈ」
レベル）になっており、それ以外の期間では「Ｌ」レベ
ルになっている。ここで、チップが大電流を消費しない
期間においては、すなわち、信号ＡＣＴが「Ｌ」レベル
になっている期間では、ＰＭＯＳトランジスタ１０７が
オンしており、ノードＮ１は、「Ｈ」レベルになる。し
たがって、信号ＡＣＴが「Ｌ」レベルのときは、ＰＭＯ
Ｓトランジスタ１０９はオフになり、アクティブ用の回
路は非活性化される。

【０００７】次に、信頼性評価のための試験について説
明する。一般に、デバイスの故障は３つの期間に大別さ
れる。すなわち、時間の経過につれて、初期故障期間、
偶発故障期間、摩耗故障期間である。初期故障は使用直
後に発生する故障で、デバイス作成時の欠陥が現われる
ものである。この故障の割合は時間とともに急速に減少
していく。その後は低い故障率が、ある一定期間長く続
く（偶発故障期間）。やがて、デバイスは耐用寿命に近
づき、急激に故障率が増大する（摩耗故障期間）。デバ
イスは、偶発故障期間内で使用することが望ましく、こ
の領域が耐用期間となる。したがって、デバイスの信頼
性を高めるためには、偶発故障が低く一定でかつ偶発故
障期間が長く続くことが要求される。一方で初期故障を
予め除去するために、デバイスに一定時間の加速動作エ
ージングを行ない不良品を除去するスクリーニングを行
なう必要がある。これを短期間で効果的に行なうために
は、初期故障率が時間に対して急速に減少し早く偶発故
障期間に入ることが望ましい。現在このスクリーニング
手法の１つとして一般にバーイン試験（高温動作試験）
を行なっている。バーンイン試験は、実デバイスを用い
て誘電体膜を直接評価することができる手法であり、ア
ルミ配線のマイグレーションを始め、あらゆる不良要因
を高温かつ高電界のストレスを印加して顕在化させる試
験である。特に温度加速中にデバイスを動作させて加速
性を高めると効果的となる。

【０００８】

【発明が解決しようとする課題】図１６に示したような
従来の半導体集積回路装置としての半導体記憶装置で
は、１種類の電圧降下回路２４５を用い、１種類のレベ
ルの内部電源電圧ｉｎｔＶｃｃを使用している。この場
合、次のような問題が生ずる。

【０００９】一般に、メモリセルアレイは、周辺回路に
比べ大きな電力消費源となっている。このため、メモリ
セルアレイに与える内部電源電圧ｉｎｔＶｃｃを小さく
して、低消費電力化を図る。しかし、従来の半導体記憶
装置では、１種類の電圧降下回路２４５しか設けていな
いため、周辺回路にも、このような小さな内部電源電圧
ｉｎｔＶｃｃを与えるのでは高速動作が図れない。

【００１０】一方、高速動作を図るため、内部電源電圧
ｉｎｔＶｃｃを大きくして、周辺回路に与えることも考
えられる。しかし、従来の半導体記憶装置では、１種類
の電圧降下回路２４５しか設けておらず、メモリセルア
レイにもこのような大きな内部電源電圧ｉｎｔＶｃｃを
与えたのでは消費電力の低減を図れない。

【００１１】この発明は、以上のような問題を解決する
ためになされたもので、高速動作および低消費電力化を
実現できるとともに、有効な信頼性評価のための試験を
行なうことのできる半導体集積回路装置を提供すること
を目的とする。

【００１２】

【課題を解決するための手段】本発明の請求項１の半導
体集積回路装置は、第１の内部電源電圧発生手段と、第
２の内部電源電圧発生手段と、第１の接続手段と、第２
の接続手段とを備える。第１の内部電源電圧発生手段
は、外部電源電圧供給線から与えられる外部電源電圧に
基づいて、第１の内部電源電圧供給線に供給する第１の
内部電源電圧を発生する。第２の内部電源電圧発生手段
は、外部電源電圧に基づいて、第２の内部電源電圧供給
線に供給する第２の内部電源電圧を発生する。第１の接
続手段は、外部電源電圧供給線と、第１の内部電源電圧
供給線との間に設けられる。第２の接続手段は、外部電
源電圧供給線と、第２の内部電源電圧供給線との間に設
けられる。第１および第２の内部電源電圧発生手段は、
信頼性評価のためのテストモードでは、非活性になり、
テストモード以外の通常モードでは、活性になる。第１
の接続手段は、テストモードでは、外部電源電圧供給線
と、第１の内部電源電圧供給線とを接続し、通常モード
では、外部電源電圧供給線と、第１の内部電源電圧供給
線とを切離す。第２の接続手段は、テストモードでは、
外部電源電圧供給線と、第２の内部電源電圧供給線とを
接続し、通常モードでは、外部電源電圧供給線と、第２
の内部電源電圧供給線とを切離す。

【００１３】本発明の請求項２の半導体集積回路装置
は、第１の内部電源電圧発生手段と、第２の内部電源電
圧発生手段と、第１の接続手段と、第２の接続手段とを
備える。第１の内部電源電圧発生手段は、第１の外部電
源電圧供給線から与えられる第１の外部電源電圧に基づ
いて、第１の内部電源電圧供給線に供給する第１の内部
電源電圧を発生する。第２の内部電源電圧発生手段は、
第２の外部電源電圧供給線から与えられる第１の外部電
源電圧に基づいて、第２の内部電源電圧供給線に供給す
る第２の内部電源電圧を発生する。第１の接続手段は、
第１の外部電源電圧供給線と、第１の内部電源電圧供給
線との間に設けられる。第２の接続手段は、第２の外部
電源電圧供給線と、第２の内部電源電圧供給線との間に
設けられる。第１および第２の内部電源電圧発生手段
は、信頼性評価のためのテストモードでは、非活性にな
り、テストモード以外の通常モードでは、活性になる。
第１の接続手段は、テストモードでは、外部電源電圧供
給線と、第１の内部電源電圧供給線とを接続し、通常モ
ードでは、外部電源電圧供給線と、第１の内部電源電圧
供給線とを切離す。第２の接続手段は、テストモードで
は、外部電源電圧供給線と、第２の内部電源電圧供給線
とを接続し、通常モードでは、外部電源電圧供給線と、
第２の内部電源電圧供給線とを切離す。テストモードで
は、第１の外部電源電圧供給線には、第２の外部電源電
圧を与え、第２の外部電源電圧供給線には、第２の外部
電源電圧とは異なるレベルの第３の外部電源電圧を与え
る。通常モードでは、第１および第２の外部電源電圧供
給線には、第１の外部電源電圧を与える。

【００１４】本発明の請求項３の半導体集積回路装置
は、請求項２に記載のものであって、第２の外部電源電
圧と、第１の内部電源電圧との差および第３の外部電源
電圧と、第２の内部電源電圧との差が等しくなるよう
に、第１および第２の外部電源電圧を与える。

【００１５】本発明の請求項４の半導体集積回路装置
は、請求項２に記載のものであって、第３の接続手段を
さらに備える。第３の接続手段は、第１の外部電源電圧
供給線と、第２の外部電源電圧供給線との間に設けられ
る。第３の接続手段は、テストモードでは、第１の外部
電源電圧供給線と、第２の外部電源電圧供給線とを切離
し、通常モードでは、第１の外部電源電圧供給線と、第
２の外部電源電圧供給線とを接続する。

【００１６】本発明の請求項５の半導体集積回路装置
は、請求項４に記載のものであって、第３の接続手段
は、トランジスタである。

【００１７】本発明の請求項６の半導体集積回路装置
は、第１の内部電源電圧発生手段と、第２の内部電源電
圧発生手段と、第１の接続手段と、第２の接続手段と、
電圧降下手段とを備える。第１の内部電源電圧発生手段
は、外部電源電圧供給線から与えられる外部電源電圧に
基づいて、第１の内部電源電圧供給線に供給する第１の
内部電源電圧を発生する。第２の内部電源電圧発生手段
は、外部電源電圧に基づいて、第２の内部電源電圧供給
線に供給する第２の内部電源電圧を発生する。第１の接
続手段は、外部電源電圧供給線と、第１の内部電源電圧
供給線との間に設けられる。第２の接続手段は、外部電
源電圧供給線と、中間ノードとの間に設けられる。電圧
降下手段は、中間ノードと、第２の内部電源電圧供給線
との間に設けられる。第１および第２の内部電源電圧発
生手段は、信頼性評価のためのテストモードでは、非活
性になり、テストモード以外の通常モードでは、活性に
なる。第１の接続手段は、テストモードでは、外部電源
電圧供給線と、第１の内部電源電圧供給線とを接続し、
通常モードでは、外部電源電圧供給線と、第１の内部電
源電圧供給線とを切離す。第２の接続手段は、テストモ
ードでは、外部電源電圧供給線と、中間ノードとを接続
し、通常モードでは、外部電源電圧供給線と、中間ノー
ドとを切離す。電圧降下手段は、テストモードでは、外
部電源電圧を降圧した電圧を第２の内部電源電圧供給線
に与える。

【００１８】本発明の請求項７の半導体集積回路装置
は、請求項６に記載のものであって、第１の内部電源電
圧のレベルが、第２の内部電源電圧のレベルより高い場
合において、電圧降下手段は、外部電源電圧を降圧した
電圧と、第２の内部電源電圧との差が、外部電源電圧
と、第１の内部電源電圧との差に等しくなるように、外
部電源電圧を降圧する。

【００１９】本発明の請求項８の半導体集積回路装置
は、請求項７に記載のものであって、電圧降下手段は、
ダイオード接続されたトランジスタである。

【００２０】本発明の請求項９の半導体集積回路装置
は、請求項１、２または６のいずれか１項に記載のもの
であって、第１および第２の接続手段は、トランジスタ
である。

【００２１】本発明の請求項１０の半導体集積回路装置
は、複数のメモリセルと、複数のワード線と、複数のド
ライバ手段と、昇圧電圧発生手段と、テスト電圧供給手
段とを備える。複数のメモリセルは、行および列のマト
リクス状に配列される。ワード線は、各行に対応して配
置される。各ワード線には、対応のメモリセルが接続さ
れる。ドライバ手段は、ワード線に対応して設けられ
る。昇圧電圧発生手段は、通常モードにおいて、昇圧電
圧を発生し、その昇圧電圧をドライバ手段に与える。テ
スト電圧供給手段は、信頼性評価のためのテストモード
において、外部電源電圧に基づいて、第１のテスト電圧
を、電圧供給線を介して各ドライバ手段に与える。通常
モードにおいては、選択されたワード線に対応するドラ
イバ手段は、昇圧電圧に基づいて、対応するワード線に
電圧を供給する。テストモードにおいては、各ドライバ
手段は、第１のテスト電圧に基づいて、対応するワード
線に電圧を供給する。テスト電圧供給手段は、電圧供給
線に流れ込む電流を制限する電流制限手段を含む。

【００２２】本発明の請求項１１の半導体集積回路装置
は、請求項１０に記載のものであって、電流制限手段
は、定電流を発生する定電流源と、カレントミラー手段
とを含む。

【００２３】本発明の請求項１２の半導体集積回路装置
は、請求項１０に記載のものであって、複数のビット線
対をさらに備える。ビット線対は、各列に対応して配置
される。各ビット線対には対応の列のメモリセルが接続
される。メモリセルは、メモリセルトランジスタと、メ
モリセルキャパシタとを含む。メモリセルトランジスタ
の制御電極は、対応するワード線に接続され、メモリセ
ルトランジスタの第１電極は、対応するビット線対の、
対応するビット線に接続され、メモリセルトランジスタ
の第２電極は、メモリセルキャパシタの一方端に接続さ
れる。テストモードにおいては、各メモリセルキャパシ
タの他方端には第２のテスト電圧が与えられ、各ビット
線対には接地電圧が与えられる。

【００２４】本発明の請求項１３の半導体集積回路装置
は、請求項１２に記載のものであって、複数のセンスア
ンプと、イコライズ／プリチャージ手段と、センスアン
プ制御手段とをさらに備える。センスアンプは、各ビッ
ト線対に対応して設けられる。各センスアンプは、対応
するビット線対のビット線間の電位差を増幅する。イコ
ライズ／プリチャージ手段は、複数のビット線対を所定
電位に設定する。センスアンプ制御手段は、テストモー
ドにおいて、各センスアンプの動作を停止させる。イコ
ライズ／プリチャージ手段は、テストモードでは、各ビ
ット線対を接地電位にする。

【００２５】

【発明の実施の形態】以下、本発明による半導体集積回
路装置について、図面を参照しながら説明する。

【００２６】（実施の形態１）図１は、本発明の実施の
形態１による半導体集積回路装置としてのダイナミック
・ランダム・アクセス・メモリ（以下、「ＤＲＡＭ」と
いう）の全体構成を示す概略ブロック図である。図１を
参照して、実施の形態１によるＤＲＡＭは、クロック発
生回路１７、論理ゲート２１、行および列アドレスバッ
ファ２３、行デコーダ２５、列デコーダ２７、入出力回
路２９、センスアンプ列３１、メモリセルアレイ３３、
入力バッファ３５、出力バッファ３７、ｉｎｔＶｃｃ発
生ユニット１９、／ＣＡＳ入力パッド１、／ＲＡＳ入力
パッド３、／Ｗ入力パッド５、アドレス信号入力パッド
群７、外部電源電圧入力パッド群９、接地電圧入力パッ
ド群１１、データ入出力パッド群１３および／ＯＥ入力
パッド１５を備える。／ＣＡＳ入力パッド１には、列ア
ドレスストローブ信号／ＣＡＳが与えられる。／ＲＡＳ
入力パッド３には、行アドレスストローブ信号／ＲＡＳ
が与えられる。／Ｗ入力パッド５には、書込制御信号／
Ｗが与えられる。アドレス信号入力パッド群７には、ア
ドレス信号Ａ₁〜Ａ_nが与えられる。外部電源電圧入力
パッド群９には、外部電源電圧ｅｘｔＶｃｃが与えられ
る。接地電圧入力パッド群１１には、接地電圧Ｖｓｓが
与えられる。データ入出力パッド群１３には、入力デー
タＤＱ１〜ＤＱ４が与えられ、または、出力データＤＱ
１〜ＤＱ４が出力される。／ＯＥ入力パッド１５には、
出力イネーブル信号／ＯＥが与えられる。

【００２７】メモリセルアレイ３３には、複数のワード
線（図示せず）が行方向に沿って配置され、複数のビッ
ト線対（図示せず）が列方向に沿って配置される。そし
て、複数のワード線と複数のビット線対の交差部に複数
のメモリセル（図示せず）が配置される。以下、信頼性
評価のためのテストモード以外のモードである通常モー
ドでのＤＲＡＭの動作について説明する。行デコーダ２
５は、行および列アドレスバッファ２３から供給される
行アドレス信号に応答して、複数のワード線のうちの１
本を選択して駆動する。列デコーダ２７は、行および列
アドレスバッファ２３から供給される列アドレス信号に
応答して、複数のビット線対のうちの１本を選択する。
センスアンプ列３１は、複数のセンスアンプ（図示せ
ず）を備える。複数のセンスアンプは複数のビット線対
に対応して設けられる。各センスアンプは、対応するビ
ット線対のビット線間の電位差を増幅する。入出力回路
２９は、列デコーダ２７によって選択されたビット線対
の電圧を出力バッファ３７に供給する。出力バッファ３
７は、その供給された電圧を増幅して出力データＤＱ１
〜ＤＱ４として外部に出力する。入力バッファ３５は、
外部から供給された入力データＤＱ１〜ＤＱ４を増幅す
る。入出力回路２９は、入力バッファ３５において増幅
された入力データを、列デコーダ２７によって選択され
たビット線対に供給する。行および列アドレスバッファ
２３は、外部から供給されたアドレス信号Ａ₁〜Ａ
_nを、行デコーダ２５および列デコーダ２７に選択的に
供給する。クロック発生回路１７は、行アドレスストロ
ーブ信号／ＲＡＳおよび列アドレスストローブ信号／Ｃ
ＡＳなどに応答してさまざまな内部制御信号を発生す
る。ｉｎｔＶｃｃ発生ユニット１９は、内部電源電圧ｉ
ｎｔＶｃｃｐおよびｉｎｔＶｃｃａを発生する。入出力
回路２９、センスアンプ列３１およびメモリセルアレイ
３３には、消費電流低減のために、内部電源電圧ｉｎｔ
Ｖｃｃｐに比べて小さい内部電源電圧ｉｎｔＶｃｃａが
供給される。クロック発生回路１７、行および列アドレ
スバッファ２３、行デコーダ２５、列デコーダ２７、入
力バッファ３５および出力バッファ３７には、高速動作
実現のため、内部電源電圧ｉｎｔＶｃｃａに比べて大き
い内部電源電圧ｉｎｔＶｃｃｐが供給される。

【００２８】図２は、図１のＤＲＡＭの一部を示す概略
図である。図２を参照して、図１のＤＲＡＭは、キャパ
シタ３２，３４，３６，３８、電圧降下回路（ＶＤＣ）
４３，４５、電源パッド４１およびＰＭＯＳトランジス
タ４７，４９を備える。ここで、電圧降下回路４３およ
び４５は、図１のｉｎｔＶｃｃ発生ユニット１９を構成
する。ＰＭＯＳトランジスタ４７は、外部電源電圧供給
線５１と、内部電源電圧供給線５３との間に設けられ
る。ＰＭＯＳトランジスタ４７のゲートには、バーンイ
ンモード検知信号／ＳＴＲが与えられる。電圧降下回路
４３は、外部電源電圧供給線５１と内部電源電圧供給線
５３との間に設けられる。ＰＭＯＳトランジスタ４９
は、外部電源電圧供給線５１と、内部電源電圧供給線５
５との間に設けられる。ＰＭＯＳトランジスタ４９のゲ
ートには、バーンインモード検知信号／ＳＴＲが与えら
れる。電圧降下回路４５は、外部電源電圧供給線５１
と、内部電源電圧供給線５５との間に設けられる。キャ
パシタ３２，３６は、外部電源電圧供給線５１と、接地
電圧を有するノードとの間に設けられる。キャパシタ３
８は、内部電源電圧供給線５５と接地電圧を有するノー
ドとの間に設けられる。キャパシタ３４は、内部電源電
圧供給線５３と、接地電圧を有するノードとの間に設け
られる。

【００２９】外部電源電圧供給線５１には、電源パッド
４１を介して、外部電源電圧ｅｘｔＶｃｃが与えられ
る。信頼性評価のためのテストモード（たとえば、バー
ンイン試験モード）以外のモードである通常モード（読
出動作、書込動作など）では、バーンインモード検知信
号／ＳＴＲは、「Ｈ」レベルになっており、ＰＭＯＳト
ランジスタ４７，４９はオフしている。このため、外部
電源電圧供給線５１と、内部電源電圧供給線５３，５５
とは切離されている。次に、電圧降下回路４３，４５の
通常モードでの動作について説明する。電圧降下回路４
３は、外部電源電圧ｅｘｔＶｃｃを降圧して、内部電源
電圧ｉｎｔＶｃｃｐを発生し、内部電源電圧ｉｎｔＶｃ
ｃｐを内部電源電圧供給線５３に与える。電圧降下回路
４５は、外部電源電圧ｅｘｔＶｃｃを降圧し、内部電源
電圧ｉｎｔＶｃｃａを発生し、内部電源電圧ｉｎｔＶｃ
ｃａを、内部電源電圧供給線５５に与える。内部電源電
圧供給線５３から、クロック発生回路１７、行および列
アドレスバッファ２３、列デコーダ２７、行デコーダ２
５、入力バッファ３５および出力バッファ３７に、大き
い内部電源電圧ｉｎｔＶｃｃｐが与えられる。内部電源
電圧供給線５５から、入出力回路２９、センスアンプ列
３１およびメモリセルアレイ３３に小さい内部電源電圧
ｉｎｔＶｃｃａが与えられる。このように、同一の外部
電源電圧ｅｘｔＶｃｃに基づいて、異なる電圧降下回路
４３，４５によって、異なる内部電源電圧ｉｎｔＶｃｃ
ｐ，ｉｎｔＶｃｃａが、対応する内部回路に印加され
る。このため、内部電源電圧供給線５３と、内部電源電
圧供給線５５とは切離されている。

【００３０】バーンイン試験時には（信頼性評価のため
の試験時には）、電圧降下回路４３，４５は非活性化さ
れる。そして、バーンイン試験時には、バーンインモー
ド検知信号／ＳＴＲは、「Ｌ」レベルになっているた
め、ＰＭＯＳトランジスタ４７，４９はオンする。この
ため、バーンイン試験時には、外部電源電圧供給線５１
と、内部電源電圧供給線５３，５５とが接続され、内部
電源電圧供給線５３，５５には、直接、外部電源電圧ｅ
ｘｔＶｃｃが与えられる。このように、バーンイン試験
時に、外部電源電圧ｅｘｔＶｃｃを、直接、内部電源電
圧供給線５３，５５に与えるのは、次の理由による。す
なわち、電圧降下回路４３，４５は、外部電源電圧ｅｘ
ｔＶｃｃを降圧して、一定の内部電源電圧ｉｎｔＶｃｃ
ｐ，ｉｎｔＶｃｃａを、対応する内部回路に伝達しよう
とするものであるため、十分高電界を、すなわち、十分
に高電圧を、内部回路に与えることができないからであ
る。

【００３１】ここで、電源パッド４１は、図１の外部電
源電圧入力パッド群９に含まれるものである。また、キ
ャパシタ３２，３４，３６，３８は、電源パッド４１に
静電気のようなサージが入った場合、電界の緩和を行な
うために設けられている。すなわち、キャパシタ３２，
３４，３６，３８は、ノイズ対策用に意図的に挿入して
あるカップリング防止のためのキャパシタである。キャ
パシタ３２，３６の容量は、約数百ｐＦであり、キャパ
シタ３４，３８の容量は約数千ｐＦである。なお、キャ
パシタ３２，３４，３６，３８は、ＭＯＳキャパシタで
ある。

【００３２】図３は、電圧降下回路３および電圧降下回
路５（図１のｉｎｔＶｃｃ発生ユニット１９）の詳細を
示す回路図である。なお、図２と同様の部分については
同一の参照符号を付し、その説明を適宜省略する。図２
および図３を参照して、電圧降下回路４３は、定電流源
５７、Ｖｒｅｆｐ発生回路６１および差動アンプ部６５
を含む。電圧降下回路４５は、定電流源５７、Ｖｒｅｆ
ａ発生回路５９および差動アンプ部６３を含む。ここ
で、定電流源５７は、電圧降下回路４３と、電圧降下回
路４５との共通部分である。定電流源５７は、ＰＭＯＳ
トランジスタ６７，６９、ＮＭＯＳトランジスタ８７，
８９および抵抗素子９１を含む。ＰＭＯＳトランジスタ
６７およびＮＭＯＳトランジスタ８７は、外部電源電圧
ｅｘｔＶｃｃを有するノードと、接地電圧を有するノー
ドとの間に直列に接続される。抵抗素子９１、ＰＭＯＳ
トランジスタ６９およびＮＭＯＳトランジスタ８９は、
外部電源電圧ｅｘｔＶｃｃを有するノードと、接地電圧
を有するノードとの間に直列に接続される。ＰＭＯＳト
ランジスタ６７のゲートおよびドレインならびにＰＭＯ
Ｓトランジスタ６９のゲートは、ＰＭＯＳトランジスタ
７１，７９のゲートに接続される。ＮＭＯＳトランジス
タ８７，８９のゲートは、ＮＭＯＳトランジスタ８９の
ドレイン（ノードＮ２）に接続される。

【００３３】Ｖｒｅｆａ発生回路５９は、ＰＭＯＳトラ
ンジスタ７１，７３，７５，７７を含む。ＰＭＯＳトラ
ンジスタ７１，７３，７５，７７は、外部電源電圧ｅｘ
ｔＶｃｃを有するノードと、接地電圧を有するノードと
の間に直列に接続される。ＰＭＯＳトランジスタ７３〜
７７のゲートは、接地電圧を有するノードに接続され
る。ノードＮ３は、差動アンプ部６３に接続される。ノ
ードＮ３の電位が、参照電圧Ｖｒｅｆａとなる。Ｖｒｅ
ｆｐ発生回路６１は、ＰＭＯＳトランジスタ７９，８
１，８３，８５を含む。ＰＭＯＳトランジスタ７９〜８
５は、外部電源電圧ｅｘｔＶｃｃを有するノードと接地
電圧を有するノードとの間に直列に接続される。ＰＭＯ
Ｓトランジスタ８１〜８５のゲートは、接地電圧を有す
るノードに接続される。ノードＮ４は、差動アンプ部６
５と接続される。ノードＮ４の電位が、参照電圧Ｖｒｅ
ｆｐとなっている。

【００３４】定電流源５７で、外部電源電圧ｅｘｔＶｃ
ｃ依存性の少ない一定電流ｉを発生し、それをＶｒｅｆ
ａ発生回路５９およびＶｒｅｆｐ発生回路６１に入力す
る。そして、Ｖｒｅｆａ発生回路５９において、入力さ
れた一定電流ｉを、ＰＭＯＳトランジスタ７１〜７７の
チャネル抵抗で、電圧に変換する。一方、Ｖｒｅｆｐ発
生回路６１において、入力された一定電流ｉを、ＰＭＯ
Ｓトランジスタ７９〜８５のチャネル抵抗で電圧に変換
する。ここで、３つのＰＭＯＳトランジスタ７３〜７７
のチャネル抵抗の合計をチャネル抵抗ｒａとし、３つの
ＰＭＯＳトランジスタ８１〜８５のチャネル抵抗の合計
をチャネル抵抗ｒｐとする。この場合、チャネル抵抗ｒ
ａを、チャネル抵抗ｒｐと別の値に設定しておく。こう
することで、Ｖｒｅｆａ発生回路５９が発生する参照電
圧（ノードＮ３の電位）Ｖｒｅｆａはｉ×ｒａになり、
Ｖｒｅｆｐ発生回路６１が発生する参照電圧（ノードＮ
４の電位）Ｖｒｅｆｐはｉ×ｒｐになり、参照電圧Ｖｒ
ｅｆａと参照電圧Ｖｒｅｆｐとを異なる値にすることが
できる。Ｖｒｅｆａ発生回路５９から発生された参照電
圧Ｖｒｅｆａは、差動アンプ部６３に入力される。Ｖｒ
ｅｆｐ発生回路６１から発生された参照電圧Ｖｒｅｆｐ
は、差動アンプ部６５に入力される。

【００３５】図４は、図３の差動アンプ部６３の詳細を
示す回路図である。なお、図３と同様の部分については
同一の参照符号を付しその説明は適宜省略する。

【００３６】図４を参照して、メモリセルアレイ３３
（図１）などに供給する内部電源電圧ｉｎｔＶｃｃａを
発生する差動アンプ部は、スタンバイ用の回路と、アク
ティブ用の回路とで構成される。スタンバイ用の回路
は、差動アンプ９３、ＰＭＯＳトランジスタ１０３，１
０５およびＮＭＯＳトランジスタ９７，９９を含む。差
動アンプ９３は、外部電源電圧Ｖｃｃを有するノード
と、ノードＮ５との間に設けられる。差動アンプ９３の
一方入力ノードには、参照電圧Ｖｒｅｆａが与えられ
る。差動アンプ９３の他方入力ノードは、内部電源電圧
供給線５５に接続される。差動アンプ９３の出力ノード
は、ＰＭＯＳトランジスタ１０５のゲートに接続され
る。ＮＭＯＳトランジスタ９７，９９は、ノードＮ５と
接地電圧を有するノードとの間に直列に接続される。Ｎ
ＭＯＳトランジスタ９７のゲートは図３の定電流源５７
のノードＮ２に接続される。ここで、ＮＭＯＳトランジ
スタ９７のサイズは、図３のＮＭＯＳトランジスタ８
７，８９のサイズと同じである。ＮＭＯＳトランジスタ
９９のゲートには、バーンインモード検知信号／ＳＴＲ
が与えられる。ＰＭＯＳトランジスタ１０３は、外部電
源電圧ｅｘｔＶｃｃを有するノードと、差動アンプ９３
の出力ノードとの間に設けられる。ＰＭＯＳトランジス
タ１０３のゲートには、バーンインモード検知信号／Ｓ
ＴＲが与えられる。ＰＭＯＳトランジスタ１０５は、外
部電源電圧ｅｘｔＶｃｃを有するノードと内部電源電圧
供給線５５との間に設けられる。アクティブ用の回路
は、ＡＮＤ回路１１１、差動アンプ９５、ＮＭＯＳトラ
ンジスタ１０１およびＰＭＯＳトランジスタ１０７，１
０９を含む。ＡＮＤ回路１１１の一方入力ノードには、
信号ＡＣＴが与えられる。ＡＮＤ回路１１１の他方入力
ノードには、スタンバイモード検知信号／ＳＴＲが与え
られる。ＡＮＤ回路１１１の出力ノードは、ＮＭＯＳト
ランジスタ１０１およびＰＭＯＳトランジスタ１０７の
ゲートと接続される。ＮＭＯＳトランジスタ１０１は、
ノードＮ６と接地電圧を有するノードとの間に設けられ
る。差動アンプ９５は、外部電源電圧ｅｘｔＶｃｃを有
するノードとノードＮ６との間に設けられる。差動アン
プ９５の一方入力ノードには、参照電圧Ｖｒｅｆａが与
えられる。差動アンプ９５の他方入力ノードは、内部電
源電圧供給線５５と接続される。差動アンプ９５の出力
ノードＮ７は、ＰＭＯＳトランジスタ１０９のゲートと
接続される。ＰＭＯＳトランジスタ１０７は、外部電源
電圧ｅｘｔＶｃｃを有するノードと、ノードＮ７との間
に設けられる。ＰＭＯＳトランジスタ１０９は、外部電
源電圧ｅｘｔＶｃｃを有するノードと内部電源電圧供給
線５５との間に設けられる。

【００３７】スタンバイ用の回路およびアクティブ用の
回路は、参照電圧Ｖｒｅｆａと、内部電源電圧ｉｎｔＶ
ｃｃａとを差動アンプ９３，９５で比較し、差動アンプ
９３，９５の出力を受けるＰＭＯＳトランジスタ１０
５，１０９を制御することで、内部電源電圧ｉｎｔＶｃ
ｃａのレベルを調節するフィードバック型の回路であ
る。バーンイン試験時には、バーンインモード検知信号
／ＳＴＲは、「Ｌ」レベルになっているため、ＮＭＯＳ
トランジスタ９９，１０１はオフになる。さらに、ＰＭ
ＯＳトランジスタ１０３，１０７がオンになるため、Ｐ
ＭＯＳトランジスタ１０５，１０９はオフになる。この
ようにして、バーンイン試験時には、スタンバイ用の回
路およびアクティブ用の回路が非活性化される。ＰＭＯ
Ｓトランジスタ１０７を設けたのは次の理由による。す
なわち、バーンインモード検知信号／ＳＴＲが「Ｌ」レ
ベルあるいは信号ＡＣＴが「Ｌ」レベルのとき、ノード
Ｎ７の電位が一意に決まらないので、ＰＭＯＳトランジ
スタ１０９を強制的にオフにして、アクティブ用の回路
を非活性化するためである。なお、ＰＭＯＳトランジス
タ１０３を設けた理由も同様である。

【００３８】通常モードでの、スタンバイ用の回路およ
びアクティブ用の回路の動作について説明する。通常モ
ードでは、バーンインモード検知信号／ＳＴＲが「Ｈ」
レベル（ＣＭＯＳレベル）になっている。このため、Ｎ
ＭＯＳトランジスタ９９がオンし、ＰＭＯＳトランジス
タ１０３がオフしている。通常モードでは、スタンバイ
用の回路は、常に動作する必要があるが、消費電流低減
のため、その差動アンプ９３は、一定の中間電圧Ｂｉａ
ｓＬで電流を制限される。一方、アクティブ用の回路
は、通常モードでは、チップが大電流を消費する期間だ
け活性化される。通常モードにおいて、チップが大電流
を消費する期間は、バーンインモード検知信号／ＳＴＲ
が「Ｈ」レベルで、信号ＡＣＴが「Ｈ」レベル（ＣＭＯ
Ｓレベル）であるため、ＮＭＯＳトランジスタ１０１は
オンし、ＰＭＯＳトランジスタ１０７はオフする。チッ
プが大電流を消費する期間とは、たとえば、センス時な
どである。アクティブ用の回路は、スタンバイ用の回路
に比べて、電流をたくさん消費するが、高駆動能力で高
速動作するように設計される。また、通常モードでも、
チップが大電流を消費しない期間では、信号ＡＣＴは
「Ｌ」レベルになっており、ＮＭＯＳトランジスタ１０
１がオフし、ＰＭＯＳトランジスタ１０７がオンする。
このため、アクティブ用の回路は非活性化されている。

【００３９】アクティブ用の回路の活性／非活性は、信
号ＡＣＴと、バーンインモード検知信号／ＳＴＲとのＡ
ＮＤ信号で制御しているのに対し、スタンバイ用の回路
では、その活性／非活性を制御するのに、ＡＮＤ回路を
用いていないのはＮＭＯＳトランジスタ９７は中間電圧
ＢｉａｓＬで制御されるからである。ここで、図３の
差動アンプ部６５の構成および動作は、図４の差動アン
プ部（図３の差動アンプ部６３）の構成および動作と同
様である。なお、図３の差動アンプ部６５のアクティブ
用の回路は、差動アンプ部６３のアクティブ用の回路と
同様に、通常モードにおいてチップが大電流を消費する
期間だけ活性化される。チップが大電流を消費する期間
とは、たとえば、行アドレスストローブ信号／ＲＡＳが
活性化されている期間である。

【００４０】図５は、バーンインモード検知信号／ＳＴ
Ｒを発生するバーンインモード検知信号発生回路の詳細
を示す回路図である。図５を参照して、バーンインモー
ド検知信号発生回路は、スーパーＶＩＨ検知回路１１
５、ＮＡＮＤ回路１１７，１１９，１２１およびインバ
ータ１２３，１２５，１２７を含む。スーパーＶＩＨ検
知回路１１５は、アドレス信号入力パッド１１３に接続
される。このアドレス信号入力パッド１１３は図１のア
ドレス信号入力パッド群７に含まれるものである。たと
えば、アドレス信号入力パッド１１３は、通常モードに
おいて、アドレス信号Ａ₁が入力されるアドレス信号入
力パッドである。ＮＡＮＤ回路１１７の一方入力ノード
には、テストモードエントリ信号ＴＥＮＴが与えられ、
他方入力ノードには、スーパーＶＩＨ検知回路１１５か
ら信号ＳＶＩＨが与えられる。ＮＡＮＤ回路１１９の一
方入力ノードは、ＮＡＮＤ回路１１７の出力ノードに接
続される。ＮＡＮＤ回路１１９の出力ノードはインバー
タ１２５の入力ノードに接続される。インバータ１２５
の出力ノードからは、バーンインモード検知信号／ＳＴ
Ｒが出力される。インバータ１２３の入力ノードには、
テストモード終了信号ＴＥＸＴが与えられる。ＮＡＮＤ
回路１２１の一方入力ノードは、インバータ１２３の出
力ノードと接続される。ＮＡＮＤ回路１２１の出力ノー
ドは、インバータ１２７の入力ノードに接続される。イ
ンバータ１２７の出力ノードからは、バーンインモード
検知信号／ＳＴＲと逆のレベルを持つ信号ＳＴＲが出力
される。ＮＡＮＤ回路１１９とＮＡＮＤ回路１２１と
で、セットリセットフリップフロップ回路を構成してい
る。

【００４１】図６は、図５のスーパーＶＩＨ検知回路１
１５の詳細を示す回路図である。なお、図５と同様の部
分については同一の参照符号を付しその説明は適宜省略
する。図６を参照して、スーパーＶＩＨ検知回路は、入
力保護回路１２９、ＮＭＯＳトランジスタ１３１，１３
３，Ｔｒ１，…，Ｔｒｎ、ＰＭＯＳトランジスタ１３
９、インバータ１４１，１４３およびリセット回路１４
５を含む。入力保護回路１２９は、アドレス信号入力パ
ッド１１３に接続される。ＮＭＯＳトランジスタ１３
１，１３３およびＰＭＯＳトランジスタ１３９は、ノー
ドＮ８と入力保護回路１２９との間に直列に接続され
る。ＮＭＯＳトランジスタ１３１，１３３はダイオード
接続される。ＰＭＯＳトランジスタ１３９のゲートに
は、内部電源電圧ｉｎｔＶｃｃｐが与えられる。ノード
Ｎ８と、インバータ１４１の入力ノードが接続される。
インバータ１４１の出力ノードはインバータ１４３の入
力ノードに接続される。インバータ１４３の出力ノード
から、信号ＳＶＩＨが出力される。この信号ＳＶＩＨ
は、図５のＮＡＮＤ回路１１７に与えられる。ＮＭＯＳ
トランジスタＴｒ１，…，Ｔｒｎは、ノードＮ８と接地
電圧を有するノードとの間に直列に接続される。ＮＭＯ
ＳトランジスタＴｒ１，…，Ｔｒｎのゲートには、内部
電源電圧ｉｎｔＶｃｃｐが与えられる。リセット回路１
４５は、遅延回路１４７、論理ゲート１４９、インバー
タ１５１およびＮＭＯＳトランジスタ１５３を含む。遅
延回路１４７の入力ノードには、行アドレスストローブ
信号／ＲＡＳが与えられる。論理ゲート１４９の一方入
力ノードには、行アドレスストローブ信号／ＲＡＳが与
えられ、他方入力ノードには、行アドレスストローブ信
号／ＲＡＳを遅延した信号が与えられる。論理ゲート１
２９の出力ノードは、インバータ１５１の入力ノードに
接続される。インバータ１５１の出力ノードは、ＮＭＯ
Ｓトランジスタ１５３のゲートに接続される。ＮＭＯＳ
トランジスタ１５３は、ノードＮ８と接地電圧を有する
ノードとの間に設けられる。

【００４２】モールド後のチップでバーンインモードに
入ったことを検知するには、スーパーＶＩＨ検知と呼ば
れる手法を使う。たとえば、実施の形態１によるＤＲＡ
Ｍでは、ある特定のアドレス信号入力パッドに通常の外
部電源電圧ｅｘｔＶｃｃの「Ｈ」レベル以上の過剰電圧
が入力された場合に、バーンインモードに入るような構
成を採用する。図６を参照して、バーンインモードの検
知を含めて、スーパーＶＩＨ検知回路の動作について説
明する。通常モードでは、ノードＮ８は、抵抗として設
けられたＮＭＯＳトランジスタＴｒ１，…，Ｔｒｎを介
して、「Ｌ」レベルに維持されている。このため、信号
ＳＶＩＨも、通常モードでは、「Ｌ」レベルに維持され
る。ここで、各ＮＭＯＳトランジスタＴｒ１，…，Ｔｒ
ｎは、低消費電力化のため、抵抗値を大きくしてある。
アドレス信号入力パッド１１３に過剰電圧が入力された
場合、２つのＮＭＯＳトランジスタ１３１，１３３で降
圧された電圧が、内部電源電圧ｉｎｔＶｃｃｐに比べて
十分大きいときは、ＰＭＯＳトランジスタ１３９がオン
し、ノードＮ８に「Ｈ」レベルとして十分な電圧が供給
される。したがって、信号ＳＶＩＨも「Ｈ」レベルにな
る。このようにすることで、専用のパッドを追加するこ
となく、バーンインモードを検知することができる。し
かし、このままではＮＭＯＳトランジスタＴｒ１，…，
Ｔｒｎを介して流れる微小電流でしか回路をリセットで
きないため、スーパーＶＩＨ検知回路は、リセット回路
１４５を有している。アクティブサイクルの終了時に、
行アドレスストローブ信号／ＲＡＳの立上がりのタイミ
ングで、ノードＮ９にパルスが生成され、ノードＮ８の
電位を「Ｌ」レベルまで下げるべく、ＰＭＯＳトランジ
スタ１３９と比べてより大きな駆動力を有するＮＭＯＳ
トランジスタ１５３をオンさせる。これにより、スーパ
ーＶＩＨ検知回路の高速リセットが可能となる。

【００４３】図５を参照して、バーンインモード検知信
号発生回路の動作について説明する。モールド後のチッ
プではバーンイン試験だけでなく、他にもテストを行な
いたい場合もある。一連のテストを行なうモードを一般
にテストモードと呼ぶ。テストモードエントリ信号ＴＥ
ＮＴが「Ｈ」レベルで、かつ、スーパーＶＩＨ検知回路
１１５からの信号ＳＶＩＨが「Ｈ」レベルのときに、Ｎ
ＡＮＤ回路１１９，１２１によって構成されるセットリ
セットフリップフロップ回路はセットされる。これによ
って、バーンインモード検知信号／ＳＴＲが「Ｌ」レベ
ルになり、信号ＳＴＲが「Ｈ」レベルになる。一方、Ｎ
ＡＮＤ回路１１９，１２１からなるセットリセットフリ
ップフロップ回路は、「Ｈ」レベルのテストモード終了
信号ＴＥＸＴによってリセットされる。これによって、
バーンインモード検知信号／ＳＴＲが「Ｈ」レベルにな
り、信号ＳＴＲが「Ｌ」レベルになる。テストモードエ
ントリ信号ＴＥＮＴおよびテストモード終了信号ＴＥＸ
Ｔは、さまざまな発生法が考えられる。たとえば、ＷＣ
ＢＲ（／Ｗ，／ＣＡＳｂｅｆｏｒｅ／ＲＡＳ）のタ
イミングで、テストモードエントリ信号ＴＥＮＴを
「Ｈ」レベルにして、テストモードに入り、ＣＢＲ（／
ＣＡＳｂｅｆｏｒｅ／ＲＡＳ）のタイミングで、テ
ストモード終了信号ＴＥＸＴを「Ｈ」レベルにし、テス
トモードを出る。

【００４４】以上のように、実施の形態１によるＤＲＡ
Ｍでは、周辺回路（クロック発生回路１７、行および列
アドレスバッファ２３、行デコーダ２５、列デコーダ２
７、入力バッファ３５および出力バッファ３７）に内部
電源電圧ｉｎｔＶｃｃｐを供給する電圧降下回路４３
と、入出力回路２９、センスアンプ列３１およびメモリ
セルアレイ３３に内部電源電圧ｉｎｔＶｃｃａを供給す
る電圧降下回路４５とを備える。さらに、各電圧降下回
路４３，４５に対応して、ＮＭＯＳトランジスタ４７，
４９が設けられ、バーンイン試験時には、このＮＭＯＳ
トランジスタ４７，４９によって、直接、外部電源電圧
ｅｘｔＶｃｃが、内部電源電圧供給線５３，５５に与え
られる。このため、実施の形態１によるＤＲＡＭでは、
高速動作および低消費電力化を実現できるとともに、有
効なバーンイン試験を実行できる。

【００４５】（実施の形態２）図２を参照して、内部電
源電圧ｉｎｔＶｃｃｐは、内部電源電圧ｉｎｔＶｃｃａ
より大きくなっている。このため、バーンイン試験時
に、同一の外部電源電圧ｅｘｔＶｃｃを、内部電源電圧
供給線５３，５５に供給すると、内部電源電圧供給線５
３から電圧が与えられる内部回路に対するストレス条件
と、内部電源電圧供給線５５から電圧が与えられる内部
回路に対するストレス条件とが異なってくる。本発明の
実施の形態２による半導体集積回路装置としてのＤＲＡ
Ｍでは、内部電源電圧供給線５３から電圧が与えられる
内部回路に対するストレス条件と、内部電源電圧供給線
５５から電圧が与えられる内部回路に対するストレス条
件とを一致させることを課題とする。

【００４６】実施の形態２によるＤＲＡＭの全体構成
は、実施の形態１によるＤＲＡＭの全体構成（図１）と
同様である。図７は、実施の形態２によるＤＲＡＭの一
部を示す概略図である。なお、図２と同様の部分につい
ては同一の参照符号を付しその説明は適宜省略する。図
７を参照して、実施の形態２によるＤＲＡＭは、電源パ
ッド１５５，１５７、キャパシタ３２，３４，３６，３
８、電圧降下回路４３，４５およびＰＭＯＳトランジス
タ４７，４９を含む。電圧降下回路４３は、外部電源電
圧供給線１５９と、内部電源電圧供給線５３との間に設
けられる。ＰＭＯＳトランジスタ４７は、外部電源電圧
供給線１５９と内部電源電圧供給線５３との間に設けら
れる。ＰＭＯＳトランジスタ４７のゲートには、バーン
インモード検知信号／ＳＴＲが与えられる。外部電源電
圧供給線１５９には、電源パッド１５５を介して、外部
電源電圧が与えられる。電圧降下回路４５は、外部電源
電圧供給線１６１と内部電源電圧供給線５５との間に設
けられる。ＰＭＯＳトランジスタ４９は、外部電源電圧
供給線１６１と内部電源電圧供給線５５との間に設けら
れる。ＰＭＯＳトランジスタ４９のゲートには、バーン
インモード検知信号／ＳＴＲが与えられる。キャパシタ
３２は、外部電源電圧供給線１５９と接地電圧を有する
ノードとの間に設けられる。キャパシタ３６は外部電源
電圧供給線１６１と接地電圧を有するノードとの間に設
けられる。外部電源電圧供給線１６１には、パッド１５
７を介して外部電源電圧が与えられる。ここで、バーン
インモード検知信号／ＳＴＲを発生するバーンインモー
ド検知信号発生回路は、図５および図６に示したバーン
インモード検知信号発生回路と同様のものである。

【００４７】通常モードでの動作について説明する。パ
ッド１５５，１５７からは、同一の外部電源電圧ｅｘｔ
Ｖｃｃ１が、外部電源電圧供給線１５９，１６１に与え
られる。バーンインモード検知信号／ＳＴＲは「Ｈ」レ
ベルであるため、ＰＭＯＳトランジスタ４７，４９はオ
フになっている。このため、電圧降下回路４３は、外部
電源電圧ｅｘｔＶｃｃ１を降圧して、内部電源電圧ｉｎ
ｔＶｃｃｐを内部電源電圧供給線５３に与える。一方、
電圧降下回路４５は、外部電源電圧ｅｘｔＶｃｃ１を降
圧して、内部電源電圧ｉｎｔＶｃｃａを発生し、内部電
源電圧供給線５５に与える。なお、ｉｎｔＶｃｃｐ＞ｉ
ｎｔＶｃｃａである。通常モードにおけるその他の動作
およびパッド１５５，１５７からの外部電源電圧ｅｘｔ
Ｖｃｃ１の印加の仕方は、実施の形態２によるＤＲＡＭ
と同様である。

【００４８】バーンイン試験時の動作について説明す
る。電圧降下回路４３，４５は非活性化される。バーン
インモード検知信号／ＳＴＲが「Ｌ」レベルであるた
め、ＰＭＯＳトランジスタ４７，４９はオンになる。そ
して、内部電源電圧供給線５３には、パッド１５５、外
部電源電圧供給線１５９およびＰＭＯＳトランジスタ４
７を介して、外部電源電圧ｅｘｔＶｃｃ２が与えられ
る。一方、内部電源電圧供給線５５には、パッド１５
７、外部電源電圧供給線１６１およびＰＭＯＳトランジ
スタ４９を介して、外部電源電圧ｅｘｔＶｃｃ３が与え
られる。ここで、外部電源電圧ｅｘｔＶｃｃ２と、内部
電源電圧ｉｎｔＶｃｃｐとの差が、外部電源電圧ｅｘｔ
Ｖｃｃ３と、内部電源電圧ｉｎｔＶｃｃａとの差に等し
くなるように、パッド１５５，１５７から、外部電源電
圧供給線１５９，１６１に、外部電源電圧ｅｘｔＶｃｃ
２，ｅｘｔＶｃｃ３を与える。つまり、（ｅｘｔＶｃｃ
２−ｉｎｔＶｃｃｐ）＝（ｅｘｔＶｃｃ３−ｉｎｔＶｃ
ｃａ）となるように、パッド１５５，１５７から、外部
電源電圧供給線１５９，１６１に、外部電源電圧ｅｘｔ
Ｖｃｃ２，ｅｘｔＶｃｃ３を与える。すなわち、内部電
源電圧供給線５３から電圧が供給される回路に対するス
トレス条件と、内部電源電圧供給線５５から電圧が供給
される回路に対するストレス条件とを一致させる。な
お、バーンイン試験時におけるその他の動作および、パ
ッド１５５，１５７からの外部電源電圧ｅｘｔＶｃｃ
２，ｅｘｔＶｃｃ３の印加の仕方は、実施の形態２によ
るＤＲＡＭと同じである。

【００４９】以上のように、実施の形態２によるＤＲＡ
Ｍでは、外部電源電圧供給線を、内部電源電圧供給線５
３に対応するものと、内部電源電圧供給線３８に対応す
るものとを、２つ設けている。このため、内部電源電圧
供給線５３から電圧が与えられる回路に対するストレス
条件と、内部電源電圧供給線５５から電圧が与えられる
回路に対するストレス条件とを一致させることができ
る。このため、実施の形態２によるＤＲＡＭでは、実施
の形態１によるＤＲＡＭに比べ、より信頼性の高いバー
ンイン加速試験を行なうことができる。さらに、実施の
形態１によるＤＲＡＭと同様の効果を奏する。

【００５０】（実施の形態３）実施の形態３による半導
体集積回路装置としてのＤＲＡＭの全体構成は、実施の
形態１によるＤＲＡＭの全体構成（図１）と同様であ
る。図８は、実施の形態３によるＤＲＡＭの一部を示す
概略図である。なお、図７と同様の部分については同一
の参照符号を付しその説明を適宜省略する。外部電源電
圧供給線１５９と、外部電源電圧供給線１６１との間に
ＰＭＯＳトランジスタ１６３が設けられる。ＰＭＯＳト
ランジスタ１６３のゲートには、信号ＳＴＲが与えられ
る。ここで、バーンインモード検知信号／ＳＴＲおよび
信号ＳＴＲを発生するバーンインモード検知信号発生回
路は、図５および図６のバーンインモード検知信号発生
回路と同様である。

【００５１】通常モードでは、信号ＳＴＲは、「Ｌ」レ
ベルであるため、ＰＭＯＳトランジスタ１６３はオンに
なっており、外部電源電圧供給線１５９と外部電源電圧
供給線１６１とは接続される。一方、バーンイン試験時
では、信号ＳＴＲは、「Ｈ」レベルになっているため、
ＰＭＯＳトランジスタ１６３はオフし、外部電源電圧供
給線１５９と外部電源電圧供給線１６１とは切離され
る。このように、バーンイン試験時において、外部電源
電圧供給線１５９と、外部電源電圧供給線１６１とを切
離すのは、実施の形態２によるＤＲＡＭと同様に、内部
電源電圧供給線５３から電圧が与えられる回路に対する
ストレス条件と、内部電源電圧供給線５５から電圧が与
えられる回路に対するストレス条件とを一致させるため
である。通常モードにおいて、外部電源電圧供給線１５
９と、外部電源電圧供給線１６１とを接続するのは次の
理由による。すなわち、チップの信頼性を考えたもので
ある。つまり、電源パッド１５５または１５７のいずれ
かに、静電気のようなサージが入った場合、外部電源電
圧供給線１５９と、外部電源電圧供給線１６１とをつな
げておけば、高電圧がかかる領域を、広い領域に分散す
ることができ、電界の緩和をより効果的に行なうことが
できるからである。たとえば、電源パッド１５５にサー
ジが入った場合は、外部電源電圧供給線１５９と、外部
電源電圧供給線１６１とが接続されているため、２つの
キャパシタ３２，３６で電界の緩和を行なうことができ
る。これに対し、図７に示すような回路では、たとえ
ば、電源パッド１５５にサージが入った場合、外部電源
電圧供給線１５９と外部電源電圧供給線１６１とが切離
されているため、キャパシタ３２のみで電界の緩和を行
なうことになる。

【００５２】以上のように、実施の形態３によるＤＲＡ
Ｍでは、ＰＭＯＳトランジスタ１６３を設けることによ
り、通常モードでは、外部電源電圧供給線１５９と外部
電源電圧供給線１６１とを接続している。このため、実
施の形態３によるＤＲＡＭは、実施の形態２によるＤＲ
ＡＭに比べ、パッド１５５または１５７のいずれかにサ
ージが入った場合、電界の緩和をより効果的に行なうこ
とができる。

【００５３】さらに、実施の形態３によるＤＲＡＭは、
実施の形態２によるＤＲＡＭと同様に、バーンイン試験
時においては、外部電源電圧供給線１５９と、外部電源
電圧供給線１６１とを切離し、（ｅｘｔＶｃｃ２−ｉｎ
ｔＶｃｃｐ）＝（ｅｘｔＶｃｃ３−ｉｎｔＶｃｃａ）と
なるように、外部電源電圧ｅｘｔＶｃｃ２，ｅｘｔＶｃ
ｃ３を印加する。このため、実施の形態３によるＤＲＡ
Ｍでは、内部電源電圧供給線５３から電圧が供給される
回路に対するストレス条件と、内部電源電圧供給線５５
から電圧が供給される回路に対するストレス条件とを一
致させることができ、実施の形態１によるＤＲＡＭに比
べ、より信頼性の高いバーンイン加速試験を行なうこと
ができる。また、実施の形態１によるＤＲＡＭと同様の
効果を奏する。

【００５４】（実施の形態４）実施の形態４による半導
体集積回路装置としてのＤＲＡＭの全体構成は、実施の
形態１によるＤＲＡＭの全体構成（図１）と同様であ
る。図９は、実施の形態４によるＤＲＡＭの一部を示す
概略図である。なお、図２と同様の部分については同一
の参照符号を付しその説明を適宜省略する。図９を参照
して、ＰＭＯＳトランジスタ４９およびＮＭＯＳトラン
ジスタ１６５は、外部電源電圧供給線１１と外部電源電
圧供給線５５との間に直列に接続される。ＰＭＯＳトラ
ンジスタ４９のゲートには、バーンインモード検知信号
／ＳＴＲが与えられる。ＮＭＯＳトランジスタ１６５
は、ダイオード接続されている。ここで、バーンインモ
ード検知信号／ＳＴＲを発生するバーンインモード検知
信号発生回路は、図５および図６に示したバーンインモ
ード検知信号発生回路と同様である。

【００５５】バーンイン試験時では、バーンインモード
検知信号／ＳＴＲは「Ｌ」レベルになる。このため、Ｎ
ＭＯＳトランジスタ１６５によって、外部電源電圧ｅｘ
ｔＶｃｃを降圧した電圧が、内部電源電圧供給線５５に
与えられることになる。ここで、ＮＭＯＳトランジスタ
１６５は、外部電源電圧ｅｘｔＶｃｃを降圧して内部電
源電圧供給線５５に与えた電圧と、内部電源電圧ｉｎｔ
Ｖｃｃａとの差が、外部電源電圧ｅｘｔＶｃｃと、内部
電源電圧ｉｎｔＶｃｃｐとの差に等しくなるように、外
部電源電圧ｅｘｔＶｃｃを降圧する。すなわち、バーン
イン試験時において、内部電源電圧供給線５３から電圧
が与えられる回路に対するストレス条件と、内部電源電
圧供給線５５から電圧が与えられる回路に対するストレ
ス条件とを一致させる。なお、バーンイン試験における
その他の動作は、実施の形態１によるＤＲＡＭと同様で
ある。また、通常モードにおける動作は、実施の形態１
によるＤＲＡＭと同様である。

【００５６】以上のように、実施の形態４によるＤＲＡ
Ｍでは、ダイオード接続されたＮＭＯＳトランジスタ１
６５を設けることにより、バーンイン試験時において、
内部電源電圧供給線５３から電圧が与えられる回路に対
するストレス条件と、内部電源電圧供給線５５から電圧
が与えられる回路に対するストレス条件とを一致させる
ことができる。このため、実施の形態４によるＤＲＡＭ
では、実施の形態１によるＤＲＡＭに比べ、より信頼性
の高いバーンイン加速試験を行なうことができる。ま
た、実施の形態１によるＤＲＡＭと同様の効果を奏す
る。

【００５７】（実施の形態５）バーンイン試験に、バー
ンイン時間を大幅に短縮するために複数のワード線を活
性化して、パッドからワード線駆動用電圧を供給し、ゲ
ート酸化膜の信頼性試験を行なうことがある。このよう
なモードを、複数ワード線駆動モードと呼ぶ。この場
合、ワード線駆動用電圧の大きさは、内部昇圧電圧発生
回路が発生する昇圧電圧Ｖｐｐと同じ大きさである。パ
ッドから、ワード線駆動用電圧を供給するのは、内部昇
圧電圧発生回路では能力不足だからである。

【００５８】図１０は、一般的なＤＲＡＭにおいて、バ
ーンイン試験時における問題点を説明するための図であ
る。図１０を参照して、一般的なＤＲＡＭは、パッド１
６７、ＰＭＯＳトランジスタ１６９およびワードドライ
バ１７１を含む。複数ワード線駆動モードにおいては、
信号／ＢＩＡＣが、「Ｌ」レベルになっているため、Ｐ
ＭＯＳトランジスタ１６９はオンしている。このため、
パッド１６７から、ワード線駆動用電圧が、ワードドラ
イバ１７１に与えられる。しかし、図１０に示したよう
な回路構成では、第１のテスト電圧を、ワードドライバ
１７１に与える過程で、過剰電流がパッド１６７を介し
てアルミ配線に流れてしまい、このような一時的に発生
した過剰電流によって、アルミのマイグレーションによ
るチップ不良が生じる恐れがある。実施の形態５による
半導体集積回路装置としてのＤＲＡＭでは、このような
過剰電流を防止することを課題とする。

【００５９】図１１は、実施の形態５によるＤＲＡＭの
全体構成を示す概略ブロック図である。なお、図１と同
様の部分については同一の参照符号を付しその説明は適
宜省略する。図１１を参照して、実施の形態５によるＤ
ＲＡＭは、ＢＩＡＣ検知回路（テスト電圧供給回路）１
７３および昇圧電圧発生回路１７５を含む。昇圧電圧発
生回路１７５は、昇圧電圧Ｖｐｐを発生し、Ｖｐｐ供給
線１７７に与える。そして、Ｖｐｐ供給線１７７から、
昇圧電圧Ｖｐｐは、行デコーダ２５およびセンスアンプ
列３１に与えられる。行デコーダ２５に昇圧電圧Ｖｐｐ
を供給するのは、ワード線を「Ｈ」レベルで駆動するた
めである。また、センスアンプ列３１に昇圧電圧Ｖｐｐ
を供給するのはビット線を「Ｈ」レベルで駆動するため
である。ＢＩＡＣ検知回路１７３は、複数ワード線駆動
モードを検知し、パッドから、電流を制限しつつＶｐｐ
供給線に昇圧電圧Ｖｐｐと同じ大きさのワード線駆動用
電圧（以下、「第１のテスト電圧」という）を供給す
る。ここで、複数ワード線駆動モードは、メモリセルト
ランジスタのゲート酸化膜の信頼性を試す試験であるた
め、／ＯＥ入力パッド１５は使用しない。このため、複
数ワード線駆動モードにおいて、第１のテスト電圧は、
／ＯＥ入力パッド１５から与えられる。

【００６０】図１２は、実施の形態５によるＤＲＡＭの
一部を示す概略図である。なお、図１１と同様の部分に
ついては同一の参照符号を付しその説明を適宜省略す
る。図１２を参照して、実施の形態５によるＤＲＡＭ
は、／ＯＥ入力パッド１５、ＢＩＡＣ検知回路１７３、
昇圧電圧発生回路１７５およびワードドライバ１７１を
含む。ＢＩＡＣ検知回路１７３は、定電流源１８７およ
びＰＭＯＳトランジスタ１８１，１８３，１８５を含
む。定電流源１８７は、ノードＮ１１と接地電圧を有す
るノードとの間に設けられる。ＰＭＯＳトランジスタ１
８１は、ノードＮ１０とノードＮ１１との間に設けられ
る。ＰＭＯＳトランジスタ１８３，１８５は、ノードＮ
１０とＶｐｐ供給線１７７との間に直列に接続される。
ＰＭＯＳトランジスタ１８１，１８３のゲートは、ノー
ドＮ１１に接続される。ＰＭＯＳトランジスタ１８５の
ゲートには、信号／ＢＩＡＣが与えられる。ワードドラ
イバ１７１は、Ｖｐｐ供給線１７７に接続される。昇圧
電圧発生回路１７５は、Ｖｐｐ供給線１７７に接続され
る。

【００６１】複数ワード線駆動モード（バーンイン試験
時）では、信号／ＢＩＡＣが「Ｌ」レベルになっている
ため、ＰＭＯＳトランジスタ１８５はオンになってい
る。また、複数ワード線駆動モードにおいては、昇圧電
圧発生回路１７５は、非活性化されている。したがっ
て、／ＯＥ入力パッド１５から、ワードドライバ１７１
に第１のテスト電圧が与えられる。そして、ワードドラ
イバ１７１は、この第１のテスト電圧をワード線ＷＬに
与える。図１２には、１つのワードドライバ１７１およ
び１本のワード線ＷＬしか示していないが、実際には、
複数のワードドライバおよび複数のワード線が存在し、
複数ワード線駆動モードでは、これら複数のワードドラ
イバに第１のテスト電圧が与えられ、複数のワード線に
第１のテスト電圧が与えられる。ここで、ＰＭＯＳトラ
ンジスタ１８１，１８３は、カレントミラー回路を構成
しているため、ＰＭＯＳトランジスタ１８５に流れる電
流は、定電流源１８７が発生する電流に従って制限され
る。すなわち、複数ワード線駆動モード（バーンイン試
験時）において、／ＯＥ入力パッド１５から、過剰電流
がＶｐｐ供給線１７７に流れ込むのを防止できる。な
お、定電流源１８７およびカレントミラー回路（ＰＭＯ
Ｓトランジスタ１８１，１８３）は、電流制限回路を構
成する。

【００６２】通常モードでは、信号／ＢＩＡＣが「Ｈ」
レベルになっており、ＰＭＯＳトランジスタ１８５はオ
フしている。一方、昇圧電圧発生回路１７５は、昇圧電
圧Ｖｐｐを発生し、ワードドライバ１７１に昇圧電圧Ｖ
ｐｐを与える。ワードドライバ１７１は、行アドレス信
号によって選択されたワード線ＷＬに、昇圧電圧Ｖｐｐ
を与える。

【００６３】図１３は、図１２の昇圧電圧発生回路１７
５の詳細を示す回路図である。なお、図１２と同様の部
分については同一の参照符号を付しその説明は適宜省略
する。図１３を参照して、昇圧電圧発生回路は、ＮＡＮ
Ｄ回路１８９、インバータ１９１、キャパシタ１９３，
１９５，１９７およびＮＭＯＳトランジスタ１９９，２
０１，２０３，２０５，２０７，２０９を含む。ＮＡＮ
Ｄ回路１８９の一方入力ノードには、クロック信号ＣＬ
Ｋが与えられ、他方入力ノードには、信号／ＢＩＡＣが
与えられる。キャパシタ１９３の一方端は、ＮＡＮＤ回
路１８９の出力ノードと接続される。キャパシタ１９３
の他方端は、ＮＭＯＳトランジスタ２０３〜２０７のゲ
ートおよびＮＭＯＳトランジスタ１９９，２０３のソー
スに接続される。ＮＭＯＳトランジスタ１９９のゲート
およびドレインは、電源電圧Ｖｃｃを有するノードに接
続される。ＮＭＯＳトランジスタ２０１は、電源電圧Ｖ
ｃｃを有するノードと、ＮＭＯＳトランジスタ２０３の
ドレインに接続される。ＮＭＯＳトランジスタ２０１の
ゲートは、ＮＭＯＳトランジスタ２０３のドレインに接
続される。インバータ１９１の入力ノードは、ＮＡＮＤ
回路１８９の出力ノードに接続される。キャパシタ１９
５，１９７の一方端は、インバータ１９１の出力ノード
に接続される。キャパシタ１９５の他方端は、ＮＭＯＳ
トランジスタ２０７のソースおよびＮＭＯＳトランジス
タ２０９のゲートに接続される。キャパシタ１９７の他
方端は、ＮＭＯＳトランジスタ２０９の一方ソース／ド
レインに接続される。ＮＭＯＳトランジスタ２０５は、
電源電圧Ｖｃｃを有するノードと、キャパシタ１９７の
他方端との間に接続される。ＮＭＯＳトランジスタ２０
９の他方ソース／ドレインは、Ｖｐｐ供給線１７７に接
続される。ＮＭＯＳトランジスタ２０７は、電源電圧Ｖ
ｃｃを有するノードとＮＭＯＳトランジスタ２０９のゲ
ートとの間に設けられる。

【００６４】通常モードでは、信号／ＢＩＡＣが「Ｈ」
レベルであるため、クロック信号ＣＬＫは、キャパシタ
１９３およびインバータ１９１に与えられることにな
る。このクロック信号ＣＬＫに応じて、Ｖｐｐ供給線１
７７に昇圧電圧Ｖｐｐを発生する。複数ワード線駆動モ
ードにおいては、信号／ＢＩＡＣは「Ｌ」レベルになっ
ているため、クロック信号ＣＬＫは、キャパシタ１９３
およびインバータ１９１には与えられず、昇圧電圧発生
回路は非活性化される。

【００６５】信号／ＢＩＡＣを発生する回路の構成は、
図５および図６に示したバーンインモード検知信号発生
回路と同様の回路構成である。この場合、図５のバーン
インモード検知信号発生回路が発生するバーンイン検知
信号／ＳＴＲに相当するのが、信号／ＢＩＡＣであり、
信号ＳＴＲに相当するのが信号ＢＩＡＣである。

【００６６】以上のように、実施の形態５によるＤＲＡ
Ｍでは、電流制限回路（定電流源１８７およびＰＭＯＳ
トランジスタ１８１，１８３からなる）を設けているた
め、複数ワード線駆動モードにおいて、／ＯＥ入力パッ
ド１５から過剰電流がＶｐｐ供給線１７７に流れ込むの
を防止できる。

【００６７】（実施の形態６）実施の形態６による半導
体集積回路装置としてのＤＲＡＭの全体構成は、実施の
形態５によるＤＲＡＭの全体構成（図１１）と同様であ
る。すなわち、実施の形態６によるＤＲＡＭは、実施の
形態５によるＤＲＡＭを前提としている。

【００６８】図１４は、実施の形態６によるＤＲＡＭの
メモリセルの詳細を示す回路図である。なお、図１２と
同様の部分については同一の参照符号を付しその説明は
適宜省略する。図１４を参照して、実施の形態６による
ＤＲＡＭのメモリセルは、メモリセルトランジスタ２１
１およびメモリセルキャパシタ２１３を含む。メモリセ
ルトランジスタ２１１は、ビット線ＢＬと、ストレージ
ノードＳＮとの間に設けられる。メモリセルトランジス
タ２１１のゲートは、ワード線ＷＬに接続される。キャ
パシタ２１３の一方端はストレージノードＳＮに接続さ
れる。なお、メモリセルによっては、メモリセルトラン
ジスタ２１１は、ビット線／ＢＬとストレージノードＳ
Ｎとの間に接続される。ここで、ビット線ＢＬとビット
線／ＢＬとは、ビット線対を構成する。実施の形態６に
よるＤＲＡＭでは、実施の形態５で説明したメモリセル
トランジスタ２１１のゲート酸化膜の信頼性試験を行な
うと同時に、メモリセルキャパシタ２１３の信頼性試験
を行なうものである。すなわち、メモリセルトランジス
タ２１１のゲート酸化膜の信頼性試験を行なうため、ワ
ード線ＷＬを活性化しているときに、ビット線ＢＬの電
位を「Ｌ」レベル（ＧＮＤレベル）にし、かつ、メモリ
セルキャパシタ２１３の他方端（セルプレート）を
「Ｈ」レベル（Ｖｃｃレベル）にする。このようにする
ことで、ワード線ＷＬが活性化しているため、メモリセ
ルキャパシタ２１３に十分な電位が供給され、メモリセ
ルキャパシタ２１３の信頼性試験を、メモリセルトラン
ジスタ２１１のゲート酸化膜の信頼性試験と同時に行な
うことができる。

【００６９】次に、ビット線ＢＬ（／ＢＬ）を、メモリ
セルキャパシタ２１３の信頼性試験のために、「Ｌ」レ
ベル（「ＧＮＤ」レベル）にするときのＤＲＡＭの動作
について詳しく説明する。図１５は、実施の形態６によ
るＤＲＡＭの一部の詳細を示す回路図である。実施の形
態６によるＤＲＡＭは、ＰＭＯＳトランジスタ２３１，
２３３，２３５およびＮＭＯＳトランジスタ２２１，２
２３，２２５からなるセンスアンプと、ＯＲ回路２３９
およびＡＮＤ回路２４１からなるセンスアンプ制御回路
と、ＮＭＯＳトランジスタ２１５，２１７，２１９、Ｏ
Ｒ回路２３７、インバータ２４３およびＮＭＯＳトラン
ジスタ２２７，２２９からなるイコライズ／プリチャー
ジ回路とを備える。また、このＤＲＡＭは、ビット線対
ＢＬ，／ＢＬを備える。図１５を参照して、ＯＲ回路２
３９の出力ノードは、ＰＭＯＳトランジスタ２３１のゲ
ートに接続される。ＯＲ回路２３９の一方入力ノードに
は、信号Ｓ０Ｐ１が与えられ、他方入力ノードには、信
号ＢＩＡＣが与えられる。ＡＮＤ回路２４１の出力ノー
ドは、ＮＭＯＳトランジスタ２２５のゲートに接続され
る。ＡＮＤ回路２４１の一方入力ノードには、信号Ｓ０
Ｎ１が与えられ、他方入力ノードには、信号／ＢＩＡＣ
が与えられる。ＯＲ回路２３７の出力ノードは、ＮＭＯ
Ｓトランジスタ２１５〜２１９のゲートに接続される。
ＯＲ回路２３７の一方入力ノードには、信号ＢＬＥＱ１
が与えられ、他方入力ノードには信号ＢＩＡＣが与えら
れる。ＮＭＯＳトランジスタ２２７は、接地電圧を有す
るノードとプリチャージ電圧供給線ＶＢＬ２との間に設
けられる。ＮＭＯＳトランジスタ２２７のゲートには、
信号ＢＩＡＣが与えられる。ＮＭＯＳトランジスタ２２
９は、プリチャージ電圧供給線ＶＢＬ１と、プリチャー
ジ電圧供給線ＶＢＬ２との間に設けられる。ＮＭＯＳト
ランジスタ２２９のゲートには、インバータ２４３によ
って信号ＢＩＡＣを反転した信号が与えられる。

【００７０】通常モードにおいては、信号ＢＩＡＣが
「Ｌ」レベルになり、信号／ＢＩＡＣが「Ｈ」レベルに
なっている。したがって「Ｈ」レベルのセンスアンプ活
性化信号Ｓ０Ｎ１がＡＮＤ回路２４１に与えられた場合
には、信号Ｓ０Ｎ２も「Ｈ」レベルになる。一方、ＯＲ
回路２３９に、「Ｌ」レベルのセンスアンプ活性化信号
Ｓ０Ｐ１が与えられると、信号Ｓ０Ｐ２も「Ｌ」レベル
になる。以上のようにして、ＮＭＯＳトランジスタ２２
５およびＰＭＯＳトランジスタ２３１がオンになり、セ
ンスアンプが活性化する。

【００７１】通常モードにおいて、センスアンプ非活性
化時に、信号ＢＬＥＱ１が「Ｈ」レベルになるため、信
号ＢＬＥＱ２も「Ｈ」レベルになる。これによって、Ｎ
ＭＯＳトランジスタ２１５〜２１９はすべてオンする。
一方、通常モードでは、信号ＢＩＡＣが「Ｌ」レベルに
なっているため、ＮＭＯＳトランジスタ２２７はオフ
し、ＮＭＯＳトランジスタ２２９がオンする。このた
め、ビット線対ＢＬ，／ＢＬには、電源電圧Ｖｃｃの１
／２の電圧（１／２Ｖｃｃ）が供給される。すなわち、
ビット線対ＢＬ，／ＢＬをプリチャージするのである。
センスアンプ活性化時（センス時）には、信号ＢＬＥＱ
１が「Ｌ」レベルになるため、信号ＢＬＥＱ２が「Ｌ」
レベルになる。これによって、ＮＭＯＳトランジスタ２
１５〜２１９はすべてオフになり、ビット線ＢＬと、ビ
ット線／ＢＬとが切離される。ビット線ＢＬと、ビット
線／ＢＬとが切離された後、センスが開始される。

【００７２】テストモード（複数ワード線駆動モード）
に入ったとき、すなわち、メモリセルトランジスタのゲ
ート酸化膜の信頼性試験およびメモリセルキャパシタの
信頼性試験を行なうときは、信号ＢＩＡＣが、「Ｈ」レ
ベルになり、信号／ＢＩＡＣが「Ｌ」レベルになる。し
たがって、信号Ｓ０Ｎ２が「Ｌ」レベルになる。さら
に、信号Ｓ０Ｐ２が「Ｈ」レベルになる。このようにし
て、テストモードに入ったときは、センスアンプは非活
性化される。一方、信号ＢＬＥＱ２は、「Ｈ」レベルに
なるため、ＮＭＯＳトランジスタ２１５〜２１９のすべ
てがオンになる。そして、信号ＢＩＡＣが「Ｈ」レベル
であるため、ＮＭＯＳトランジスタ２２７がオンにな
り、ＮＭＯＳトランジスタ２２９がオフになる。これに
よって、プリチャージ電圧供給線ＶＢＬ２には、接地電
圧が与えられる。すなわち、ビット線ＢＬ，／ＢＬに接
地電圧が与えられることになる。以上は、ビット線対の
１組に対して説明したが、メモリセルアレイ３３（図１
１）が備える複数のビット線対ＢＬ，／ＢＬについて
も、上述したように、通常モードでは、プリチャージ電
圧が供給され、テストモードでは、接地電圧が供給され
ることになる。以上のように、実施の形態６によるＤＲ
ＡＭでは、実施の形態５によるＤＲＡＭを前提とし、メ
モリセルトランジスタのゲート酸化膜の信頼性試験を行
なうときに、ビット線対ＢＬ，／ＢＬには接地電圧を与
え、かつ、セルプレートには電源電圧Ｖｃｃを与える。
このため、実施の形態６によるＤＲＡＭでは、メモリセ
ルトランジスタのゲート酸化膜の信頼性試験を行なうと
同時に、メモリセルキャパシタの信頼性試験も行なうこ
とができる。また、実施の形態６によるＤＲＡＭは、実
施の形態５によるＤＲＡＭを前提としているため、実施
の形態５によるＤＲＡＭと同様の効果を奏する。

【００７３】

【発明の効果】この発明の第１の発明に係る半導体集積
回路装置では、第１および第２の内部電源電圧発生回路
を設けているため、高速動作を必要とする内部回路には
大きい内部電源電圧を供給できるとともに、大きな電力
消費源となっている内部回路には小さな内部電源電圧を
供給できる。さらに、信頼性評価のためのテストモード
では、外部電源電圧供給線と、第１および第２の内部電
源電圧供給線とを接続するため、外部電源電圧を、直
接、内部回路に与えることができる。したがって、この
発明の第１の発明に係る半導体集積回路装置では、高速
動作および低消費電力化を実現できるとともに、有効な
信頼性評価のための試験を実行できる。

【００７４】この発明の第２の発明に係る半導体集積回
路装置では、第１および第２の外部電源電圧供給線を設
けることにより、信頼性評価のためのテストモードで
は、第２の外部電源電圧と、第１の内部電源電圧との差
および第３の外部電源電圧と、第２の内部電源電圧との
差が等しくなるように、第１および第２の外部電源電圧
を与えることができる。したがって、この発明の第２の
発明に係る半導体集積回路装置では、第１の内部電源電
圧供給線から電圧が与えられる内部回路に対するストレ
ス条件と、第２の内部電源電圧供給線から電圧が与えら
れる内部回路に対するストレス条件とを一致させること
ができ、信頼性の高い信頼性評価のための試験を行なう
ことができる。

【００７５】この発明の第２の発明に係る半導体集積回
路装置は、好ましくは、第３の接続手段を備えているた
め、通常モードにおいて、第１の外部電源電圧供給線と
第２の外部電源電圧供給線とを接続することができる。
このため、この発明の第２の発明に係る半導体集積回路
装置では、サージが入った場合に電界の緩和を効果的に
行なうことができる。

【００７６】この発明の第３の発明に係る半導体集積回
路装置では、電圧降下手段を備えているため、第１の内
部電源電圧のレベルが、第２の内部電源電圧のレベルよ
り高い場合において、外部電源電圧を降圧した電圧と、
第２の内部電源電圧との差および外部電源電圧と第１の
内部電源電圧との差を等しくできる。したがって、この
発明の第３の発明に係る半導体集積回路装置では、第１
の内部電源電圧供給線から電圧が与えられる内部回路に
対するストレス条件と、第２の内部電源電圧供給線から
電圧が与えられる内部回路に対するストレス条件とを一
致させることができ、信頼性の高い信頼性評価のための
試験を行なうことができる。

【００７７】この発明の第４の発明に係る半導体集積回
路装置では、信頼性評価のためのテストモードにおい
て、第１のテスト電圧を、電圧供給線を介してドライバ
手段に与える場合に、電圧供給線に流れ込む電流を制限
する。このため、この発明の第４の発明に係る半導体集
積回路装置では、過剰電流が電圧供給線に流れ込むのを
防止でき、チップ不良を回避できる。

【００７８】この発明の第４の発明に係る半導体集積回
路装置では、好ましくは、信頼性評価のためのテストモ
ードにおいて、昇圧電圧に基づいて、ワード線に電圧を
与えるときに、メモリセルキャパシタの他方端に第２の
テスト電圧を与えるとともに、ビット線対に接地電圧を
与える。このため、この発明の第４の発明に係る半導体
集積回路装置では、ワード線に接続されるメモリセルト
ランジスタのゲート酸化膜の信頼性試験と、メモリセル
キャパシタの信頼性試験とを同時に行なうことができ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるＤＲＡＭの全体
構成を示す概略ブロック図である。

【図２】本発明の実施の形態１によるＤＲＡＭの一部
を示す概略図である。

【図３】図１のｉｎｔＶｃｃ発生ユニットの詳細を示
す回路図である。

【図４】図３に示した、内部電源電圧ｉｎｔＶｃｃａ
を発生する差動アンプ部の詳細を示す回路図である。

【図５】図２に示したバーンインモード検知信号／Ｓ
ＴＲを発生するバーンインモード検知信号発生回路の詳
細を示す回路図である。

【図６】図５のスーパーＶＩＨ検知回路の詳細を示す
回路図である。

【図７】本発明の実施の形態２によるＤＲＡＭの一部
を示す概略図である。

【図８】本発明の実施の形態３によるＤＲＡＭの一部
を示す概略図である。

【図９】本発明の実施の形態４によるＤＲＡＭの一部
を示す概略図である。

【図１０】信頼性評価のための試験を行なう場合にお
いて、一般的なＤＲＡＭの問題点を説明するための図で
ある。

【図１１】本発明の実施の形態５によるＤＲＡＭの全
体構成を示す概略ブロック図である。

【図１２】本発明の実施の形態５によるＤＲＡＭの一
部を詳細に示す回路図である。

【図１３】図１２の昇圧電圧発生回路の詳細を示す回
路図である。

【図１４】本発明の実施の形態６によるＤＲＡＭのメ
モリセルの詳細を示す回路図である。

【図１５】本発明の実施の形態６によるＤＲＡＭの一
部を詳細に示す回路図である。

【図１６】従来のＤＲＡＭの一部を示す概略図であ
る。

【図１７】図１６の電圧降下回路（ＶＤＣ）の一部を
詳細に示す回路図である。

【符号の説明】

１／ＣＡＳ入力パッド、３／ＲＡＳ入力パッド、５
／Ｗ入力パッド、７アドレス信号入力パッド群、９
外部電源電圧入力パッド群、１１接地電圧入力パッド
群、１３データ入出力パッド群、１５／ＯＥ入力パ
ッド、１７クロック発生回路、１９ｉｎｔＶｃｃ発生
ユニット、２１，１４９論理ゲート、２３行および
列アドレスバッファ、２５行デコーダ、２７列デコ
ーダ、２９入出力回路、３１センスアンプ列、３
２，３４，３６，３８，１９３〜１９７キャパシタ、
３３メモリセルアレイ、３５入力バッファ、３７出
力バッファ、４１，１５５，１５７電源パッド、４
３，４５，２４５電圧降下回路（ＶＤＣ）、４７，４
９，６７〜８５，１０３〜１０９，１３９，１６３，１
６９，１８１〜１８５，２３１〜２３５ＰＭＯＳトラ
ンジスタ、５１，１５９，１６１外部電源電圧供給
線、５３，５５，２４７内部電源電圧供給線、５７，
１８７定電流源、５９Ｖｒｅｆａ発生回路、６１
Ｖｒｅｆｐ発生回路、６３，６５差動アンプ部、８
７，８９，９７〜１０１，１３１，１３３，１５３，１
６５，１９９〜２０９，２１５〜２２９ＮＭＯＳトラ
ンジスタ、９１抵抗素子、９３，９５差動アンプ、
１１１，２４１ＡＮＤ回路、１１３アドレス信号入
力パッド、１１５スーパーＶＩＨ検知回路、１１７〜
１２１，１８９ＮＡＮＤ回路、１２３〜１２７，１４
１，１４３，１５１，１９１，２４３インバータ、１
２９入力保護回路、１４５リセット回路、１４７
遅延回路、１７１ワードドライバ、１７３ＢＩＡＣ
検知回路、１７５昇圧電圧発生回路、１７７Ｖｐｐ供
給線、２１１メモリセルトランジスタ、２１３メモ
リセルキャパシタ、２３７，２３９ＯＲ回路、１６７
パッド。

Claims

【特許請求の範囲】

【請求項１】外部電源電圧供給線から与えられる外部
電源電圧に基づいて、第１の内部電源電圧供給線に供給
する第１の内部電源電圧を発生する第１の内部電源電圧
発生手段と、前記外部電源電圧に基づいて、第２の内部電源電圧供給
線に供給する第２の内部電源電圧を発生する第２の内部
電源電圧発生手段と、前記外部電源電圧供給線と、前記第１の内部電源電圧供
給線との間に設けられる第１の接続手段と、前記外部電源電圧供給線と、前記第２の内部電源電圧供
給線との間に設けられる第２の接続手段とを備え、前記第１および第２の内部電源電圧発生手段は、信頼性
評価のためのテストモードでは、非活性になり、前記テ
ストモード以外の通常モードでは、活性になり、前記第１の接続手段は、前記テストモードでは、前記外
部電源電圧供給線と、前記第１の内部電源電圧供給線と
を接続し、前記通常モードでは、前記外部電源電圧供給
線と、前記第１の内部電源電圧供給線とを切離し、前記第２の接続手段は、前記テストモードでは、前記外
部電源電圧供給線と、前記第２の内部電源電圧供給線と
を接続し、前記通常モードでは、前記外部電源電圧供給
線と、前記第２の内部電源電圧供給線とを切離す、半導
体集積回路装置。
【請求項２】第１の外部電源電圧供給線から与えられ
る第１の外部電源電圧に基づいて、第１の内部電源電圧
供給線に供給する第１の内部電源電圧を発生する第１の
内部電源電圧発生手段と、第２の外部電源電圧供給線から与えられる前記第１の外
部電源電圧に基づいて、第２の内部電源電圧供給線に供
給する第２の内部電源電圧を発生する第２の内部電源電
圧発生手段と、前記第１の外部電源電圧供給線と、前記第１の内部電源
電圧供給線との間に設けられる第１の接続手段と、前記第２の外部電源電圧供給線と、前記第２の内部電源
電圧供給線との間に設けられる第２の接続手段とを備
え、前記第１および第２の内部電源電圧発生手段は、信頼性
評価のためのテストモードでは、非活性になり、前記テ
ストモード以外の通常モードでは、活性になり、前記第１の接続手段は、前記テストモードでは、前記外
部電源電圧供給線と、前記第１の内部電源電圧供給線と
を接続し、前記通常モードでは、前記外部電源電圧供給
線と、前記第１の内部電源電圧供給線とを切離し、前記第２の接続手段は、前記テストモードでは、前記外
部電源電圧供給線と、前記第２の内部電源電圧供給線と
を接続し、前記通常モードでは、前記外部電源電圧供給
線と、前記第２の内部電源電圧供給線とを切離し、前記テストモードでは、前記第１の外部電源電圧供給線
には、第２の外部電源電圧を与え、前記第２の外部電源
電圧供給線には、前記第２の外部電源電圧とは異なるレ
ベルの第３の内部電源電圧を与え、前記通常モードでは、前記第１および第２の外部電源電
圧供給線には、前記第１の外部電源電圧を与える、半導
体集積回路装置。
【請求項３】前記テストモードにおいて、前記第２の
外部電源電圧と、前記第１の内部電源電圧との差および
前記第３の外部電源電圧と、前記第２の内部電源電圧と
の差が等しくなるように、前記第２および第３の外部電
源電圧を与える、請求項２に記載の半導体集積回路装
置。
【請求項４】前記第１の外部電源電圧供給線と、前記
第２の外部電源電圧供給線との間に設けられる第３の接
続手段をさらに備え、前記第３の接続手段は、前記テストモードでは、前記第
１の外部電源電圧供給線と、前記第２の外部電源電圧供
給線とを切離し、前記通常モードでは、前記第１の外部
電源電圧供給線と、前記第２の外部電源電圧供給線とを
接続する、請求項２に記載の半導体集積回路装置。
【請求項５】前記第３の接続手段は、トランジスタで
ある、請求項４に記載の半導体集積回路装置。
【請求項６】外部電源電圧供給線から与えられる外部
電源電圧に基づいて、第１の内部電源電圧供給線に供給
する第１の内部電源電圧を発生する第１の内部電源電圧
発生手段と、前記外部電源電圧に基づいて、第２の内部電源電圧供給
線に供給する第２の内部電源電圧を発生する第２の内部
電源電圧発生手段と、前記外部電源電圧供給線と、前記第１の内部電源電圧供
給線との間に設けられる第１の接続手段と、前記外部電源電圧供給線と、中間ノードとの間に設けら
れる第２の接続手段と、前記中間ノードと、前記第２の内部電源電圧供給線との
間に設けられる電圧降下手段とを備え、前記第１および第２の内部電源電圧発生手段は、信頼性
評価のためのテストモードでは、非活性になり、前記テ
ストモード以外の通常モードでは、活性になり、前記第１の接続手段は、前記テストモードでは、前記外
部電源電圧供給線と、前記第１の内部電源電圧供給線と
を接続し、前記通常モードでは、前記外部電源電圧供給
線と、前記第１の内部電源電圧供給線とを切離し、前記第２の接続手段は、前記テストモードでは、前記外
部電源電圧供給線と、前記中間ノードとを接続し、前記
通常モードでは、前記外部電源電圧供給線と、前記中間
ノードとを切離し、前記電圧降下手段は、前記テストモードでは、前記外部
電源電圧を降圧した電圧を前記第２の内部電源電圧供給
線に与える、半導体集積回路装置。
【請求項７】前記第１の内部電源電圧のレベルが、前
記第２の内部電源電圧のレベルより高い場合において、
前記電圧降下手段は、前記外部電源電圧を降圧した電圧
と、前記第２の内部電源電圧との差が、前記外部電源電
圧と、前記第１の内部電源電圧との差に等しくなるよう
に、前記外部電源電圧を降圧する、請求項６に記載の半
導体集積回路装置。
【請求項８】前記電圧降下手段は、ダイオード接続さ
れたトランジスタである、請求項７に記載の半導体集積
回路装置。
【請求項９】前記第１および第２の接続手段は、トラ
ンジスタである、請求項１、２または６のいずれか１項
に記載の半導体集積回路装置。
【請求項１０】行および列のマトリクス状に配列され
た複数のメモリセルと、前記各行に対応して配置され、各々に対応の前記メモリ
セルが接続される複数のワード線と、前記各ワード線に対応して設けられる複数のドライバ手
段と、信頼性評価のためのテストモードにおいて、外部電源電
圧に基づいて、第１のテスト電圧を、電圧供給線を介し
て前記各ドライバ手段に与えるテスト電圧供給手段と、前記テストモード以外の通常モードにおいて、昇圧電圧
を発生し、その昇圧電圧を前記ドライバ手段に与える昇
圧電圧発生手段とを備え、前記通常モードにおいては、選択された前記ワード線に
対応する前記ドライバ手段は、前記昇圧電圧に基づい
て、対応する前記ワード線に電圧を供給し、前記テストモードにおいては、前記各ドライバ手段は、
前記第１のテスト電圧に基づいて、対応する前記ワード
線に電圧を供給し、前記テスト電圧供給手段は、前記電圧供給線に流れ込む電流を制限する電流制限手段
を含む、半導体集積回路装置。
【請求項１１】前記電流制限手段は、定電流を発生する定電流源と、カレントミラー手段とを含む、請求項１０に記載の半導
体集積回路装置。
【請求項１２】前記各列に対応して配置され、各々に
対応の列の前記メモリセルが接続される複数のビット線
対をさらに備え、前記各メモリセルは、メモリセルトランジスタと、メモリセルキャパシタとを含み、前記メモリセルトランジスタの制御電極は、対応する前
記ワード線に接続され、前記メモリセルトランジスタの
第１電極は、対応する前記ビット線対の、対応するビッ
ト線に接続され、前記メモリセルトランジスタの第２電
極は、前記メモリセルキャパシタの一方端に接続され、前記テストモードにおいて、前記各メモリセルキャパシ
タの他方端には第２のテスト電圧が与えられ、前記各ビ
ット線対には接地電圧が与えられる、請求項１０に記載
の半導体集積回路装置。
【請求項１３】前記各ビット線対に対応して設けら
れ、対応する前記ビット線対のビット線間の電位差を増
幅する複数のセンスアンプと、前記各ビット線対を所定電位に設定するイコライズ／プ
リチャージ手段と、前記テストモードにおいて、前記各センスアンプの動作
を停止させるセンスアンプ制御手段とをさらに備え、前記イコライズ／プリチャージ手段は、前記テストモー
ドでは、前記各ビット線対を接地電位にする、請求項１
２に記載の半導体集積回路装置。