JPH09148449A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09148449A JPH09148449A JP7301286A JP30128695A JPH09148449A JP H09148449 A JPH09148449 A JP H09148449A JP 7301286 A JP7301286 A JP 7301286A JP 30128695 A JP30128695 A JP 30128695A JP H09148449 A JPH09148449 A JP H09148449A
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Abstract
(57)【要約】
【課題】 ゲート電極に異なる電極材料を用いたトラン
ジスタを有する半導体装置の製造方法に関し、ゲート絶
縁膜が薄くなってもゲート電極や半導体基板が削られる
おそれのない半導体装置の製造方法を提供する。 【解決手段】 第１のトランジスタが形成される第１の
領域１４上に第１の電極材料の層２０を形成し、第２の
トランジスタが形成される第２の領域１６上と第１の領
域１４上に第２の電極材料の層２６を形成し、第２の領
域１６をマスクして、第１の領域１４上の第２の電極材
料の層２６をエッチング除去し、第１の領域１４上の第
１の電極材料の層２０と、第２の領域１６上の第２の電
極材料の層２６とをパターニングして、第１のトランジ
スタの第１のゲート電極３０と、第２のトランジスタの
第２のゲート電極３２とを形成する。
ジスタを有する半導体装置の製造方法に関し、ゲート絶
縁膜が薄くなってもゲート電極や半導体基板が削られる
おそれのない半導体装置の製造方法を提供する。 【解決手段】 第１のトランジスタが形成される第１の
領域１４上に第１の電極材料の層２０を形成し、第２の
トランジスタが形成される第２の領域１６上と第１の領
域１４上に第２の電極材料の層２６を形成し、第２の領
域１６をマスクして、第１の領域１４上の第２の電極材
料の層２６をエッチング除去し、第１の領域１４上の第
１の電極材料の層２０と、第２の領域１６上の第２の電
極材料の層２６とをパターニングして、第１のトランジ
スタの第１のゲート電極３０と、第２のトランジスタの
第２のゲート電極３２とを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート電極に異な
る電極材料を用いたトランジスタを有する半導体装置の
製造方法に関する。
る電極材料を用いたトランジスタを有する半導体装置の
製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置への高速化の要求は益
々厳しくなってきている。このような要求に応えるた
め、トランジスタを微細化してゲート長を短くし、ゲー
ト酸化膜を薄くすると共に、ゲート電極にシリサイド等
の電気電導度の高い材料を用いてトランジスタの高速化
を図っている。
々厳しくなってきている。このような要求に応えるた
め、トランジスタを微細化してゲート長を短くし、ゲー
ト酸化膜を薄くすると共に、ゲート電極にシリサイド等
の電気電導度の高い材料を用いてトランジスタの高速化
を図っている。
【０００３】このような高速動作のトランジスタは高度
な製造技術を必要とするため、高速動作が要求される回
路では高速動作のトランジスタを用いるものの、高速動
作が必要とされない回路では高い歩留まりが期待できる
従来からのトランジスタを用いるようにしている。この
ため、ひとつの半導体装置内において、高速動作可能な
トランジスタと従来の低速動作のトランジスタとが混在
することになり、このことが製造技術上の新たな問題を
引き起こしている。
な製造技術を必要とするため、高速動作が要求される回
路では高速動作のトランジスタを用いるものの、高速動
作が必要とされない回路では高い歩留まりが期待できる
従来からのトランジスタを用いるようにしている。この
ため、ひとつの半導体装置内において、高速動作可能な
トランジスタと従来の低速動作のトランジスタとが混在
することになり、このことが製造技術上の新たな問題を
引き起こしている。
【０００４】従来の半導体装置の製造方法について図３
及び図４を用いて説明する。図３は従来の半導体装置の
製造方法の工程断面図であり、図４は従来の半導体装置
の製造方法の一工程の拡大断面図である。まず、ｐ型シ
リコン基板である半導体基板５０表面にＬＯＣＯＳ（Lo
cal Oxidation of Silicon）法により数百ｎｍ厚のフィ
ールド酸化膜５２を形成して、従来の低速動作のＭＯＳ
トランジスタ用の素子領域５４と、高速動作可能なＭＯ
Ｓトランジスタ用の素子領域５６とを画定する（図３
（ａ））。続いて、素子領域５４、５６表面に低速動作
のＭＯＳトランジスタ用の比較的厚い数十ｎｍ厚のゲー
ト酸化膜５８を熱酸化により形成する（図３（ａ））。
及び図４を用いて説明する。図３は従来の半導体装置の
製造方法の工程断面図であり、図４は従来の半導体装置
の製造方法の一工程の拡大断面図である。まず、ｐ型シ
リコン基板である半導体基板５０表面にＬＯＣＯＳ（Lo
cal Oxidation of Silicon）法により数百ｎｍ厚のフィ
ールド酸化膜５２を形成して、従来の低速動作のＭＯＳ
トランジスタ用の素子領域５４と、高速動作可能なＭＯ
Ｓトランジスタ用の素子領域５６とを画定する（図３
（ａ））。続いて、素子領域５４、５６表面に低速動作
のＭＯＳトランジスタ用の比較的厚い数十ｎｍ厚のゲー
ト酸化膜５８を熱酸化により形成する（図３（ａ））。
【０００５】次に、全面に数百ｎｍ厚の多結晶シリコン
層を堆積し、この多結晶シリコン層をパターニングし
て、素子領域５４のゲート酸化膜５８上にゲート電極６
０を形成する（図３（ｂ））。次に、素子領域５６のゲ
ート酸化膜５８を除去した後、高速動作のＭＯＳトラン
ジスタ用の比較的薄い十数ｎｍ厚のゲート酸化膜６２を
熱酸化により形成する（図３（ｃ））。続いて、全面に
数百ｎｍ厚のタングステンシリサイド層を堆積し、この
タングステンシリサイド層をレジスト層６４をマスクと
してパターニングして、素子領域５６のゲート酸化膜６
２上にゲート電極６６を形成する（図３（ｃ））。
層を堆積し、この多結晶シリコン層をパターニングし
て、素子領域５４のゲート酸化膜５８上にゲート電極６
０を形成する（図３（ｂ））。次に、素子領域５６のゲ
ート酸化膜５８を除去した後、高速動作のＭＯＳトラン
ジスタ用の比較的薄い十数ｎｍ厚のゲート酸化膜６２を
熱酸化により形成する（図３（ｃ））。続いて、全面に
数百ｎｍ厚のタングステンシリサイド層を堆積し、この
タングステンシリサイド層をレジスト層６４をマスクと
してパターニングして、素子領域５６のゲート酸化膜６
２上にゲート電極６６を形成する（図３（ｃ））。
【０００６】このとき、異方性エッチングによりタング
ステンシリサイド層をパターニングするため、図３
（ｃ）に示すように、ゲート電極６０等の凸部の側壁に
タングステンシリサイド６６ａが残ってしまう。そこ
で、素子領域５６をレジスト層６８によりマスクして、
残ったタングステンシリサイド６６ａを異方性エッチン
グにより除去する（図３（ｄ））。
ステンシリサイド層をパターニングするため、図３
（ｃ）に示すように、ゲート電極６０等の凸部の側壁に
タングステンシリサイド６６ａが残ってしまう。そこ
で、素子領域５６をレジスト層６８によりマスクして、
残ったタングステンシリサイド６６ａを異方性エッチン
グにより除去する（図３（ｄ））。
【０００７】次に、ゲート電極６０、６６をマスクとし
て、素子領域５４、５６にドーズ量１Ｅ１５ｃｍー2でＡ
ｓイオンをイオン注入する。これにより、不純物濃度１
Ｅ２０ｃｍー3のｎ型不純物領域のソース領域７０、ドレ
イン領域７２、素子領域５６にソース領域７４、ドレイ
ン領域７６が形成される（図３（ｅ））。このようにし
て、素子領域５４に多結晶シリコンをゲート電極材料と
する低速動作のＭＯＳトランジスタが形成され、素子領
域５６にタングステンシリサイドをゲート電極材料とす
る高速動作のＭＯＳトランジスタを形成することができ
る。
て、素子領域５４、５６にドーズ量１Ｅ１５ｃｍー2でＡ
ｓイオンをイオン注入する。これにより、不純物濃度１
Ｅ２０ｃｍー3のｎ型不純物領域のソース領域７０、ドレ
イン領域７２、素子領域５６にソース領域７４、ドレイ
ン領域７６が形成される（図３（ｅ））。このようにし
て、素子領域５４に多結晶シリコンをゲート電極材料と
する低速動作のＭＯＳトランジスタが形成され、素子領
域５６にタングステンシリサイドをゲート電極材料とす
る高速動作のＭＯＳトランジスタを形成することができ
る。
【０００８】
【発明が解決しようとする課題】しかしながら、ゲート
電極６０等の凸部の側壁に残ったタングステンシリサイ
ド６６ａを異方性エッチングにより除去する場合、ゲー
ト酸化膜５８、６２が薄くなると、異方性エッチングの
選択比によっては、図４に示すように、ゲート酸化膜５
８、６２が除去され、ゲート電極６０の上部が削れた
り、半導体基板５０が掘られてしまうという問題があっ
た。
電極６０等の凸部の側壁に残ったタングステンシリサイ
ド６６ａを異方性エッチングにより除去する場合、ゲー
ト酸化膜５８、６２が薄くなると、異方性エッチングの
選択比によっては、図４に示すように、ゲート酸化膜５
８、６２が除去され、ゲート電極６０の上部が削れた
り、半導体基板５０が掘られてしまうという問題があっ
た。
【０００９】本発明の目的は、ゲート絶縁膜が薄くなっ
てもゲート電極や半導体基板が削られるおそれのない半
導体装置の製造方法を提供することにある。
てもゲート電極や半導体基板が削られるおそれのない半
導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記目的は、第１の電極
材料による第１のゲート電極を有する第１のトランジス
タと、第２の電極材料による第２のゲート電極を有する
第２のトランジスタとを有する半導体装置の製造方法に
おいて、前記第１のトランジスタが形成される第１の領
域上に前記第１の電極材料の層を形成する第１の工程
と、前記第２のトランジスタが形成される第２の領域上
と前記第１の領域上に前記第２の電極材料の層を形成す
る第２の工程と、前記第２の領域をマスクして、前記第
１の領域上の前記第２の電極材料の層をエッチング除去
する第３の工程と、前記第１の領域上の前記第１の電極
材料の層と、前記第２の領域上の前記第２の電極材料の
層とをパターニングして、前記第１のトランジスタの前
記第１のゲート電極と、前記第２のトランジスタの前記
第２のゲート電極とを形成する第４の工程とを有するこ
とを特徴とする半導体装置の製造方法によって達成され
る。
材料による第１のゲート電極を有する第１のトランジス
タと、第２の電極材料による第２のゲート電極を有する
第２のトランジスタとを有する半導体装置の製造方法に
おいて、前記第１のトランジスタが形成される第１の領
域上に前記第１の電極材料の層を形成する第１の工程
と、前記第２のトランジスタが形成される第２の領域上
と前記第１の領域上に前記第２の電極材料の層を形成す
る第２の工程と、前記第２の領域をマスクして、前記第
１の領域上の前記第２の電極材料の層をエッチング除去
する第３の工程と、前記第１の領域上の前記第１の電極
材料の層と、前記第２の領域上の前記第２の電極材料の
層とをパターニングして、前記第１のトランジスタの前
記第１のゲート電極と、前記第２のトランジスタの前記
第２のゲート電極とを形成する第４の工程とを有するこ
とを特徴とする半導体装置の製造方法によって達成され
る。
【００１１】上述した半導体装置の製造方法において、
前記第１の工程の前に、前記第１の領域に第１のゲート
絶縁膜を形成し、前記第１の工程の後、前記第２の工程
の前に、前記第２の領域に第２のゲート絶縁膜を形成す
ることが望ましい。上述した半導体装置の製造方法にお
いて、前記第３の工程は、異方性エッチングにより前記
第２の電極材料の層を除去し、前記第４の工程は、異方
性エッチングにより前記第１の電極材料の層と前記第２
の電極材料の層とをパターニングすることが望ましい。
前記第１の工程の前に、前記第１の領域に第１のゲート
絶縁膜を形成し、前記第１の工程の後、前記第２の工程
の前に、前記第２の領域に第２のゲート絶縁膜を形成す
ることが望ましい。上述した半導体装置の製造方法にお
いて、前記第３の工程は、異方性エッチングにより前記
第２の電極材料の層を除去し、前記第４の工程は、異方
性エッチングにより前記第１の電極材料の層と前記第２
の電極材料の層とをパターニングすることが望ましい。
【００１２】上述した半導体装置の製造方法において、
前記第１の電極材料が多結晶シリコンであり、前記第２
の電極材料がシリサイドであることが望ましい。
前記第１の電極材料が多結晶シリコンであり、前記第２
の電極材料がシリサイドであることが望ましい。
【００１３】
【発明の実施の形態】本発明の一実施形態による半導体
装置の製造方法を図１及び図２を用いて説明する。図１
及び図２は本実施形態による半導体装置の製造方法の工
程断面図である。まず、例えば、ｐ型シリコン基板の半
導体基板１０表面にＬＯＣＯＳ（LocalOxidation of Si
licon）法により数百ｎｍ厚のフィールド酸化膜１２を
形成して、従来の低速動作のＭＯＳトランジスタ用の素
子領域１４と、高速動作可能なＭＯＳトランジスタ用の
素子領域１６とを画定する（図１（ａ））。続いて、素
子領域１４、１６表面に低速動作のＭＯＳトランジスタ
用の比較的厚い数十ｎｍ厚のゲート酸化膜１８を熱酸化
により形成する（図１（ａ））。
装置の製造方法を図１及び図２を用いて説明する。図１
及び図２は本実施形態による半導体装置の製造方法の工
程断面図である。まず、例えば、ｐ型シリコン基板の半
導体基板１０表面にＬＯＣＯＳ（LocalOxidation of Si
licon）法により数百ｎｍ厚のフィールド酸化膜１２を
形成して、従来の低速動作のＭＯＳトランジスタ用の素
子領域１４と、高速動作可能なＭＯＳトランジスタ用の
素子領域１６とを画定する（図１（ａ））。続いて、素
子領域１４、１６表面に低速動作のＭＯＳトランジスタ
用の比較的厚い数十ｎｍ厚のゲート酸化膜１８を熱酸化
により形成する（図１（ａ））。
【００１４】次に、全面に数百ｎｍ厚の多結晶シリコン
層２０を堆積する。続いて、レジスト層２２により素子
領域１４をマスクして、Ｃｌ2系混合ガスをエッチング
ガスとする異方性エッチングにより素子領域１４以外の
領域の多結晶シリコン層２０を除去する（図１
（ｂ））。次に、素子領域１６のゲート酸化膜１８を除
去した後、高速動作のＭＯＳトランジスタ用の比較的薄
い十数ｎｍ厚のゲート酸化膜２４を熱酸化により形成す
る（図１（ｃ））。素子領域１４上の多結晶シリコン層
２０上にもゲート酸化膜２４が形成される。
層２０を堆積する。続いて、レジスト層２２により素子
領域１４をマスクして、Ｃｌ2系混合ガスをエッチング
ガスとする異方性エッチングにより素子領域１４以外の
領域の多結晶シリコン層２０を除去する（図１
（ｂ））。次に、素子領域１６のゲート酸化膜１８を除
去した後、高速動作のＭＯＳトランジスタ用の比較的薄
い十数ｎｍ厚のゲート酸化膜２４を熱酸化により形成す
る（図１（ｃ））。素子領域１４上の多結晶シリコン層
２０上にもゲート酸化膜２４が形成される。
【００１５】次に、全面に数百ｎｍ厚のタングステンシ
リサイド層２６を形成する（図１（ｄ））。続いて、レ
ジスト層２７により素子領域１６をマスクして（図１
（ｄ））、Ｃｌ2系混合ガスをエッチングガスとする異
方性エッチングにより素子領域１６以外の領域のタング
ステンシリサイド層２６を除去する（図２（ａ））。こ
のとき、異方性エッチングによりタングステンシリサイ
ド層２６をパターニングするため、図２（ａ）に示すよ
うに、多結晶シリコン層２０等の凸部の側壁にタングス
テンシリサイド２６ａが残ってしまう。
リサイド層２６を形成する（図１（ｄ））。続いて、レ
ジスト層２７により素子領域１６をマスクして（図１
（ｄ））、Ｃｌ2系混合ガスをエッチングガスとする異
方性エッチングにより素子領域１６以外の領域のタング
ステンシリサイド層２６を除去する（図２（ａ））。こ
のとき、異方性エッチングによりタングステンシリサイ
ド層２６をパターニングするため、図２（ａ）に示すよ
うに、多結晶シリコン層２０等の凸部の側壁にタングス
テンシリサイド２６ａが残ってしまう。
【００１６】次に、レジスト層２８をマスクとして（図
２（ｂ））、素子領域１４、１６に形成する、ゲート電
極材料が異なるＭＯＳトランジスタのゲート電極をパタ
ーニングする（図２（ｃ））。まず、ＣＨＦ3ガスをエ
ッチングガスとする異方性エッチングにより、素子領域
１４の多結晶シリコン層２０表面のゲート酸化膜２４を
除去する。続いて、Ｃｌ2系混合ガスをエッチングガス
とする異方性エッチングにより、素子領域１６のタング
ステンシリサイド層２６と素子領域１４の多結晶シリコ
ン層２０をパターニングする（図２（ｃ））。このと
き、多結晶シリコン層２０等の凸部の側壁に残ったタン
グステンシリサイド２０ａもエッチング除去されるが、
たとえ、ゲート酸化膜２４が薄くて、その下地が掘られ
たとしても、素子領域１４の周辺部分であるため、ＭＯ
Ｓトランジスタの特性上全く問題がない。
２（ｂ））、素子領域１４、１６に形成する、ゲート電
極材料が異なるＭＯＳトランジスタのゲート電極をパタ
ーニングする（図２（ｃ））。まず、ＣＨＦ3ガスをエ
ッチングガスとする異方性エッチングにより、素子領域
１４の多結晶シリコン層２０表面のゲート酸化膜２４を
除去する。続いて、Ｃｌ2系混合ガスをエッチングガス
とする異方性エッチングにより、素子領域１６のタング
ステンシリサイド層２６と素子領域１４の多結晶シリコ
ン層２０をパターニングする（図２（ｃ））。このと
き、多結晶シリコン層２０等の凸部の側壁に残ったタン
グステンシリサイド２０ａもエッチング除去されるが、
たとえ、ゲート酸化膜２４が薄くて、その下地が掘られ
たとしても、素子領域１４の周辺部分であるため、ＭＯ
Ｓトランジスタの特性上全く問題がない。
【００１７】これにより、素子領域１４には、多結晶シ
リコンをゲート電極材料とする低速動作のＭＯＳトラン
ジスタのゲート電極３０が形成され、素子領域１６に
は、タングステンシリサイドを電極材料とする高速動作
のＭＯＳトランジスタのゲート電極３２が形成される
（図２（ｃ））。次に、ゲート電極３０、３２をマスク
として、素子領域１４、１６にドーズ量１Ｅ１５ｃｍー2
のイオン注入条件でＡｓイオンをイオン注入する。これ
により、不純物濃度１Ｅ２０ｃｍー3のｎ型不純物領域で
あるソース領域３４、ドレイン領域３６が素子領域１４
に、ソース領域３８、ドレイン領域４０が素子領域１６
に形成される（図２（ｄ））。
リコンをゲート電極材料とする低速動作のＭＯＳトラン
ジスタのゲート電極３０が形成され、素子領域１６に
は、タングステンシリサイドを電極材料とする高速動作
のＭＯＳトランジスタのゲート電極３２が形成される
（図２（ｃ））。次に、ゲート電極３０、３２をマスク
として、素子領域１４、１６にドーズ量１Ｅ１５ｃｍー2
のイオン注入条件でＡｓイオンをイオン注入する。これ
により、不純物濃度１Ｅ２０ｃｍー3のｎ型不純物領域で
あるソース領域３４、ドレイン領域３６が素子領域１４
に、ソース領域３８、ドレイン領域４０が素子領域１６
に形成される（図２（ｄ））。
【００１８】このようにして、素子領域１４に多結晶シ
リコンをゲート電極材料とする低速動作のＭＯＳトラン
ジスタが形成され、素子領域１６にタングステンシリサ
イドをゲート電極材料とする高速動作のＭＯＳトランジ
スタが形成される。このように本実施形態によれば、ゲ
ート酸化膜が薄くて、その下地まで掘られたとしても、
素子領域の周辺部分であるため、ゲート電極や半導体基
板が削られてＭＯＳトランジスタの特性に影響すること
が全くない。
リコンをゲート電極材料とする低速動作のＭＯＳトラン
ジスタが形成され、素子領域１６にタングステンシリサ
イドをゲート電極材料とする高速動作のＭＯＳトランジ
スタが形成される。このように本実施形態によれば、ゲ
ート酸化膜が薄くて、その下地まで掘られたとしても、
素子領域の周辺部分であるため、ゲート電極や半導体基
板が削られてＭＯＳトランジスタの特性に影響すること
が全くない。
【００１９】本発明は上記実施形態に限らず種々の変形
が可能である。例えば、上記実施形態におけるゲート電
極材料、種々の層の膜厚等は、あくまで例示であってこ
れに限定されるものではない。例えば、ゲート電極材料
として多結晶シリコンやタングステンシリサイドの代わ
りに、チタンシリサイドやモリブデンシリサイド等の他
のシリサイドを用いてもよいし、他の金属を用いてもよ
い。
が可能である。例えば、上記実施形態におけるゲート電
極材料、種々の層の膜厚等は、あくまで例示であってこ
れに限定されるものではない。例えば、ゲート電極材料
として多結晶シリコンやタングステンシリサイドの代わ
りに、チタンシリサイドやモリブデンシリサイド等の他
のシリサイドを用いてもよいし、他の金属を用いてもよ
い。
【００２０】
【発明の効果】以上の通り、本発明によれば、第１のト
ランジスタが形成される第１の領域上に第１の電極材料
の層を形成し、第２のトランジスタが形成される第２の
領域上と第１の領域上に第２の電極材料の層を形成し、
第２の領域をマスクして、第１の領域上の第２の電極材
料の層をエッチング除去し、第１の領域上の第１の電極
材料の層と、第２の領域上の第２の電極材料の層とをパ
ターニングして、第１のトランジスタの第１のゲート電
極と、第２のトランジスタの第２のゲート電極とを形成
するようにしたので、ゲート絶縁膜が薄くなってもゲー
ト電極や半導体基板が削られるおそれがない。
ランジスタが形成される第１の領域上に第１の電極材料
の層を形成し、第２のトランジスタが形成される第２の
領域上と第１の領域上に第２の電極材料の層を形成し、
第２の領域をマスクして、第１の領域上の第２の電極材
料の層をエッチング除去し、第１の領域上の第１の電極
材料の層と、第２の領域上の第２の電極材料の層とをパ
ターニングして、第１のトランジスタの第１のゲート電
極と、第２のトランジスタの第２のゲート電極とを形成
するようにしたので、ゲート絶縁膜が薄くなってもゲー
ト電極や半導体基板が削られるおそれがない。
【図１】本発明の一実施形態による半導体装置の製造方
法の工程断面図（その１）である。
法の工程断面図（その１）である。
【図２】本発明の一実施形態による半導体装置の製造方
法の工程断面図（その２）である。
法の工程断面図（その２）である。
【図３】従来の半導体装置の製造方法の工程断面図であ
る。
る。
【図４】従来の半導体装置の製造方法の一工程の拡大断
面図である。
面図である。
１０…半導体基板 １２…フィールド酸化膜 １４、１６…素子領域 １８…ゲート酸化膜 ２０…多結晶シリコン層 ２２…レジスト層 ２４…ゲート酸化膜 ２６…タングステンシリサイド層 ２６ａ…タングステンシリサイド ２７…レジスト層 ２８…レジスト層 ３０、３２…ゲート電極 ３４…ソース領域 ３６…ドレイン領域 ３８…ソース領域 ４０…ドレイン領域 ５０…半導体基板 ５２…フィールド酸化膜 ５４、５６…素子領域 ５８…ゲート酸化膜 ６０…ゲート電極 ６２…ゲート酸化膜 ６４…レジスト層 ６６…ゲート電極 ６６ａ…タングステンシリサイド ６８…レジスト層 ７０…ソース領域 ７２…ドレイン領域 ７４…ソース領域 ７６…ドレイン領域
Claims (4)
- 【請求項１】 第１の電極材料による第１のゲート電極
を有する第１のトランジスタと、第２の電極材料による
第２のゲート電極を有する第２のトランジスタとを有す
る半導体装置の製造方法において、 前記第１のトランジスタが形成される第１の領域上に前
記第１の電極材料の層を形成する第１の工程と、 前記第２のトランジスタが形成される第２の領域上と前
記第１の領域上に前記第２の電極材料の層を形成する第
２の工程と、 前記第２の領域をマスクして、前記第１の領域上の前記
第２の電極材料の層をエッチング除去する第３の工程
と、 前記第１の領域上の前記第１の電極材料の層と、前記第
２の領域上の前記第２の電極材料の層とをパターニング
して、前記第１のトランジスタの前記第１のゲート電極
と、前記第２のトランジスタの前記第２のゲート電極と
を形成する第４の工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記第１の工程の前に、前記第１の領域に第１のゲート
絶縁膜を形成し、 前記第１の工程の後、前記第２の工程の前に、前記第２
の領域に第２のゲート絶縁膜を形成することを特徴とす
る半導体装置の製造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、 前記第３の工程は、異方性エッチングにより前記第２の
電極材料の層を除去し、 前記第４の工程は、異方性エッチングにより前記第１の
電極材料の層と前記第２の電極材料の層とをパターニン
グすることを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１乃至３のいずれかに記載の半導
体装置の製造方法において、 前記第１の電極材料が多結晶シリコンであり、前記第２
の電極材料がシリサイドであることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7301286A JPH09148449A (ja) | 1995-11-20 | 1995-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7301286A JPH09148449A (ja) | 1995-11-20 | 1995-11-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148449A true JPH09148449A (ja) | 1997-06-06 |
Family
ID=17895010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7301286A Withdrawn JPH09148449A (ja) | 1995-11-20 | 1995-11-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148449A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087225A (en) * | 1998-02-05 | 2000-07-11 | International Business Machines Corporation | Method for dual gate oxide dual workfunction CMOS |
| US6333223B1 (en) | 1998-12-25 | 2001-12-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6432776B1 (en) | 1999-08-23 | 2002-08-13 | Nec Corporation | Method of manufacturing semiconductor device |
| JP2007234861A (ja) * | 2006-03-01 | 2007-09-13 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2008300869A (ja) * | 2001-04-11 | 2008-12-11 | Samsung Electronics Co Ltd | デュアルゲートを有するｃｍｏｓ型半導体装置形成方法 |
-
1995
- 1995-11-20 JP JP7301286A patent/JPH09148449A/ja not_active Withdrawn
Cited By (7)
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| US6462386B2 (en) | 1998-12-25 | 2002-10-08 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6509225B2 (en) | 1998-12-25 | 2003-01-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6432776B1 (en) | 1999-08-23 | 2002-08-13 | Nec Corporation | Method of manufacturing semiconductor device |
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| JP2007234861A (ja) * | 2006-03-01 | 2007-09-13 | Renesas Technology Corp | 半導体装置の製造方法 |
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