JPH0653493A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0653493A JPH0653493A JP20559792A JP20559792A JPH0653493A JP H0653493 A JPH0653493 A JP H0653493A JP 20559792 A JP20559792 A JP 20559792A JP 20559792 A JP20559792 A JP 20559792A JP H0653493 A JPH0653493 A JP H0653493A
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- JP
- Japan
- Prior art keywords
- gate electrode
- active region
- semiconductor device
- region
- gate
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】ゲート電極と活性領域との交差部分での電界を
緩和し、耐圧の劣化を抑制すると共に、ゲートの形状不
良が防止された半導体装置を提供する。 【構成】半導体基板１１上に、ゲート酸化膜１３を介し
て形成するゲート電極２を、活性領域１と斜めに交差す
る構造とした。
緩和し、耐圧の劣化を抑制すると共に、ゲートの形状不
良が防止された半導体装置を提供する。 【構成】半導体基板１１上に、ゲート酸化膜１３を介し
て形成するゲート電極２を、活性領域１と斜めに交差す
る構造とした。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に、ＭＯＳ（Metal Oxide Semiconductor ）型トランジ
スタ構造におけるゲート電極と活性領域との交差部分で
の電界を緩和し、耐圧の劣化を抑制すると共に、ゲート
の形状不良を防止した半導体装置に関する。
に、ＭＯＳ（Metal Oxide Semiconductor ）型トランジ
スタ構造におけるゲート電極と活性領域との交差部分で
の電界を緩和し、耐圧の劣化を抑制すると共に、ゲート
の形状不良を防止した半導体装置に関する。
【０００２】
【従来の技術】従来から、ＬＳＩ（Large Scale Integr
ated Circuit）の微細化に伴い、サブミクロンサイズの
素子が開発され、使用されている。このような微細なＬ
ＳＩのＭＯＳ型トランジスタにおいては、その形状が当
該ＭＯＳ型トランジスタの特性に大きな影響を与える。
ated Circuit）の微細化に伴い、サブミクロンサイズの
素子が開発され、使用されている。このような微細なＬ
ＳＩのＭＯＳ型トランジスタにおいては、その形状が当
該ＭＯＳ型トランジスタの特性に大きな影響を与える。
【０００３】一般的に、前記ＭＯＳ型トランジスタのゲ
ート電極は、素子分離領域（ＬＯＣＯＳ領域）へ連続し
て乗り上げた状態で形成され、活性領域とほぼ直角に交
差した構造を有している。そして、ソース領域及びドレ
イン領域は、前記素子分離領域の端部と、前記ゲート電
極の端部により決定される。即ち、前記ソース及びドレ
インは、前記ゲート電極とほぼ直角に交差した状態で形
成されている。
ート電極は、素子分離領域（ＬＯＣＯＳ領域）へ連続し
て乗り上げた状態で形成され、活性領域とほぼ直角に交
差した構造を有している。そして、ソース領域及びドレ
イン領域は、前記素子分離領域の端部と、前記ゲート電
極の端部により決定される。即ち、前記ソース及びドレ
インは、前記ゲート電極とほぼ直角に交差した状態で形
成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、前記Ｍ
ＯＳ型トランジスタ構造では、ゲート電極と活性領域と
が、ほぼ直角に交差するため、活性領域と、その下基板
領域とから形成されるＰＮ接合において、この交差部分
に電界が集中し、耐圧の劣化を引き起こすという問題が
あった。また、前記ゲート電極は、前記交差部分で、活
性領域から素子分離領域へ連続して乗り上げているた
め、当該ゲート電極のフォトレジスト工程（パターニン
グ工程）において、下地段差の影響を受けやすく、ゲー
ト電極の形状に細りが生じる等、不良発生の原因となる
という問題があった。
ＯＳ型トランジスタ構造では、ゲート電極と活性領域と
が、ほぼ直角に交差するため、活性領域と、その下基板
領域とから形成されるＰＮ接合において、この交差部分
に電界が集中し、耐圧の劣化を引き起こすという問題が
あった。また、前記ゲート電極は、前記交差部分で、活
性領域から素子分離領域へ連続して乗り上げているた
め、当該ゲート電極のフォトレジスト工程（パターニン
グ工程）において、下地段差の影響を受けやすく、ゲー
ト電極の形状に細りが生じる等、不良発生の原因となる
という問題があった。
【０００５】本発明は、このような問題を解決すること
を課題とするものであり、ゲート電極と活性領域との交
差部分での電界を緩和し、耐圧の劣化を抑制すると共
に、ゲートの形状不良が防止された半導体装置を提供す
ることを目的とする。
を課題とするものであり、ゲート電極と活性領域との交
差部分での電界を緩和し、耐圧の劣化を抑制すると共
に、ゲートの形状不良が防止された半導体装置を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に、本発明は、半導体基板上に、ゲート酸化膜を介して
ゲート電極を形成した構造を有する半導体装置におい
て、前記ゲート電極は、活性領域と斜めに交差する構造
を有することを特徴とする半導体装置を提供するもので
ある。
に、本発明は、半導体基板上に、ゲート酸化膜を介して
ゲート電極を形成した構造を有する半導体装置におい
て、前記ゲート電極は、活性領域と斜めに交差する構造
を有することを特徴とする半導体装置を提供するもので
ある。
【０００７】そして、前記交差角度が４５度であること
を特徴とする半導体装置を提供するものである。
を特徴とする半導体装置を提供するものである。
【０００８】
【作用】本発明によれば、前記ゲート電極と活性領域と
を斜めに交差したため、活性領域と、その下基板領域と
から形成されるＰＮ接合において、この交差部分に電界
が集中することを抑制することができ、耐圧の劣化を防
ぐことができる。さらに、前記ゲート電極は、活性領域
に対応する部分のサイズより、素子分離領域付近でのサ
イズが太くなった形状となる。従って、ゲート電極をパ
ターニングする際に行うフォトレジスト工程において発
生していた、素子分離領域と活性領域との間に生じた段
差に起因するゲート電極の細りを緩和することができ
る。
を斜めに交差したため、活性領域と、その下基板領域と
から形成されるＰＮ接合において、この交差部分に電界
が集中することを抑制することができ、耐圧の劣化を防
ぐことができる。さらに、前記ゲート電極は、活性領域
に対応する部分のサイズより、素子分離領域付近でのサ
イズが太くなった形状となる。従って、ゲート電極をパ
ターニングする際に行うフォトレジスト工程において発
生していた、素子分離領域と活性領域との間に生じた段
差に起因するゲート電極の細りを緩和することができ
る。
【０００９】またさらに、前記ゲート電極と活性領域と
の交差角度を４５度とすることで、前記交差部分に電界
が集中することを、さらに効率良く抑制することがで
き、より耐圧の劣化を防ぐことができる。
の交差角度を４５度とすることで、前記交差部分に電界
が集中することを、さらに効率良く抑制することがで
き、より耐圧の劣化を防ぐことができる。
【００１０】
【実施例】次に、本発明に係る一実施例について、図面
を参照して説明する。図１は、本発明に係る半導体装置
のＭＯＳ型トランジスタ構造を示す平面図、図２及び図
３は、図１に示す半導体装置のＭＯＳ型トランジスタ構
造を製造する工程を示す一部断面図であり、図１のＡ−
Ａ断面を示している。
を参照して説明する。図１は、本発明に係る半導体装置
のＭＯＳ型トランジスタ構造を示す平面図、図２及び図
３は、図１に示す半導体装置のＭＯＳ型トランジスタ構
造を製造する工程を示す一部断面図であり、図１のＡ−
Ａ断面を示している。
【００１１】図１に示す半導体装置のＭＯＳ型トランジ
スタ構造のゲート電極２は、素子分離領域３へ連続して
乗り上げた状態で形成されており、活性領域１と４５度
の角度で交差した構造を有している。即ち、前記ゲート
電極２は、活性領域１に対応する部分のサイズより、素
子分離領域３付近のサイズが、素子分離領域３に向けて
徐々に太くなった形状となっている。そして、前記活性
領域１には、ゲート電極２を挟んで左右に、ソース４及
びドレイン５が形成されている。
スタ構造のゲート電極２は、素子分離領域３へ連続して
乗り上げた状態で形成されており、活性領域１と４５度
の角度で交差した構造を有している。即ち、前記ゲート
電極２は、活性領域１に対応する部分のサイズより、素
子分離領域３付近のサイズが、素子分離領域３に向けて
徐々に太くなった形状となっている。そして、前記活性
領域１には、ゲート電極２を挟んで左右に、ソース４及
びドレイン５が形成されている。
【００１２】次に、この構造を有した半導体装置のＭＯ
Ｓ型トランジスタ構造の製造工程について説明する。図
２に示す工程では、半導体基板１１に、公知の選択酸化
技術を行い、当該半導体基板１１の素子分離領域３に、
フィールド酸化膜１２を形成し、活性領域１と素子分離
領域３の分離を行う。その後、前記活性領域１の半導体
基板１１を露出させる。
Ｓ型トランジスタ構造の製造工程について説明する。図
２に示す工程では、半導体基板１１に、公知の選択酸化
技術を行い、当該半導体基板１１の素子分離領域３に、
フィールド酸化膜１２を形成し、活性領域１と素子分離
領域３の分離を行う。その後、前記活性領域１の半導体
基板１１を露出させる。
【００１３】次に、図３に示す工程では、図２に示す工
程で得た半導体基板１１に熱酸化を行い、当該半導体基
板１１上及びフィールド酸化膜１２上に、膜厚が２０〜
２００Å程度の酸化膜を形成する。次いで、前記酸化膜
上に、ＣＶＤ（Chemical Vapor Deposition）法によ
り、膜厚が１０００〜５０００Å程度の多結晶シリコン
膜を堆積する。次に、前記多結晶シリコン膜内に、不純
物をイオン注入し、当該多結晶シリコン膜の低抵抗化を
行う。次いで、前記多結晶シリコン膜上に、フォトレジ
スト膜を塗布し、これをパターニングして、ゲート電極
形成用のレジストパターンを形成する。この時、前記レ
ジストパターンは、後に形成するゲート電極２の形状
が、図１に示す形状となるように形成する。次に、前記
レジストパターンをマスクとして、前記多結晶シリコン
膜及び酸化膜に異方性エッチングを行い、ゲート酸化膜
１３及びゲート電極２を形成する。その後、前記ゲート
電極２をマスクとして、不純物をイオン注入した後、熱
処理を行い、ソース４及びドレイン５を形成する。
程で得た半導体基板１１に熱酸化を行い、当該半導体基
板１１上及びフィールド酸化膜１２上に、膜厚が２０〜
２００Å程度の酸化膜を形成する。次いで、前記酸化膜
上に、ＣＶＤ（Chemical Vapor Deposition）法によ
り、膜厚が１０００〜５０００Å程度の多結晶シリコン
膜を堆積する。次に、前記多結晶シリコン膜内に、不純
物をイオン注入し、当該多結晶シリコン膜の低抵抗化を
行う。次いで、前記多結晶シリコン膜上に、フォトレジ
スト膜を塗布し、これをパターニングして、ゲート電極
形成用のレジストパターンを形成する。この時、前記レ
ジストパターンは、後に形成するゲート電極２の形状
が、図１に示す形状となるように形成する。次に、前記
レジストパターンをマスクとして、前記多結晶シリコン
膜及び酸化膜に異方性エッチングを行い、ゲート酸化膜
１３及びゲート電極２を形成する。その後、前記ゲート
電極２をマスクとして、不純物をイオン注入した後、熱
処理を行い、ソース４及びドレイン５を形成する。
【００１４】このようにして、図１に示すＭＯＳ型トラ
ンジスタを形成した。その後、所望の工程を行い、半導
体装置を完成する。なお、本実施例では、図１に示すよ
うに、ゲート電極２と活性領域１との交差角度を４５度
に設定したが、これに限らず、ゲート電極２と活性領域
１は、斜めに交差させればよい。
ンジスタを形成した。その後、所望の工程を行い、半導
体装置を完成する。なお、本実施例では、図１に示すよ
うに、ゲート電極２と活性領域１との交差角度を４５度
に設定したが、これに限らず、ゲート電極２と活性領域
１は、斜めに交差させればよい。
【００１５】また、本実施例では、多結晶シリコン膜を
用いてゲート電極２を形成したが、これに限らず、ゲー
ト電極の性能に支障を来すことなくゲート電極を形成す
ることが可能な材料であれば、他の材料を使用してもよ
いことは勿論である。
用いてゲート電極２を形成したが、これに限らず、ゲー
ト電極の性能に支障を来すことなくゲート電極を形成す
ることが可能な材料であれば、他の材料を使用してもよ
いことは勿論である。
【００１６】
【発明の効果】以上説明したように、本発明に係る半導
体装置は、ゲート電極と活性領域とを斜めに交差した構
造を有するため、活性領域と、その下基板領域とから形
成されるＰＮ接合において、この交差部分に電界が集中
することを抑制することができ、耐圧の劣化を防ぐこと
ができる。さらに、前記ゲート電極は、活性領域に対応
する部分のサイズより、素子分離領域付近でのサイズが
太くなった形状となるため、素子分離領域と活性領域と
の間に生じた段差に起因するゲート電極の細りを緩和す
ることができる。この結果、ゲート電極と活性領域との
交差部分での電界を緩和し、耐圧の劣化を抑制すると共
に、ゲートの形状不良が防止された半導体装置を提供す
ることができる。
体装置は、ゲート電極と活性領域とを斜めに交差した構
造を有するため、活性領域と、その下基板領域とから形
成されるＰＮ接合において、この交差部分に電界が集中
することを抑制することができ、耐圧の劣化を防ぐこと
ができる。さらに、前記ゲート電極は、活性領域に対応
する部分のサイズより、素子分離領域付近でのサイズが
太くなった形状となるため、素子分離領域と活性領域と
の間に生じた段差に起因するゲート電極の細りを緩和す
ることができる。この結果、ゲート電極と活性領域との
交差部分での電界を緩和し、耐圧の劣化を抑制すると共
に、ゲートの形状不良が防止された半導体装置を提供す
ることができる。
【００１７】また、前記ゲート電極と活性領域との交差
角度を４５度とすることで、前記交差部分に電界が集中
することを、さらに効率良く抑制することができ、より
耐圧の劣化を防ぐことができる。
角度を４５度とすることで、前記交差部分に電界が集中
することを、さらに効率良く抑制することができ、より
耐圧の劣化を防ぐことができる。
【図１】本発明に係る半導体装置のＭＯＳ型トランジス
タ構造を示す平面図である。
タ構造を示す平面図である。
【図２】図１に示す半導体装置のＭＯＳ型トランジスタ
構造を製造する工程を示す一部断面図である。
構造を製造する工程を示す一部断面図である。
【図３】図１に示す半導体装置のＭＯＳ型トランジスタ
構造を製造する工程を示す一部断面図である。
構造を製造する工程を示す一部断面図である。
１ 活性領域 ２ ゲート電極 ３ 素子分離領域 ４ ソース ５ ドレイン １１ 半導体基板 １２ フィールド酸化膜 １３ ゲート酸化膜
Claims (2)
- 【請求項１】 半導体基板上に、ゲート酸化膜を介して
ゲート電極を形成した構造を有する半導体装置におい
て、 前記ゲート電極は、活性領域と斜めに交差する構造を有
することを特徴とする半導体装置。 - 【請求項２】 前記交差角度が４５度であることを特徴
とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20559792A JPH0653493A (ja) | 1992-07-31 | 1992-07-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20559792A JPH0653493A (ja) | 1992-07-31 | 1992-07-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653493A true JPH0653493A (ja) | 1994-02-25 |
Family
ID=16509515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20559792A Pending JPH0653493A (ja) | 1992-07-31 | 1992-07-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653493A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567553A (en) * | 1994-07-12 | 1996-10-22 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
| KR100275327B1 (ko) * | 1997-06-24 | 2000-12-15 | 김영환 | 반도체소자의 트랜지스터 형성방법 |
-
1992
- 1992-07-31 JP JP20559792A patent/JPH0653493A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567553A (en) * | 1994-07-12 | 1996-10-22 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
| US6144081A (en) * | 1994-07-12 | 2000-11-07 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
| KR100275327B1 (ko) * | 1997-06-24 | 2000-12-15 | 김영환 | 반도체소자의 트랜지스터 형성방법 |
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