JPH09148529A - 抵抗形成法 - Google Patents

抵抗形成法

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JPH09148529A
JPH09148529A JP7329731A JP32973195A JPH09148529A JP H09148529 A JPH09148529 A JP H09148529A JP 7329731 A JP7329731 A JP 7329731A JP 32973195 A JP32973195 A JP 32973195A JP H09148529 A JPH09148529 A JP H09148529A
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resistive
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Shigeru Suga
茂 菅
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Abstract

(57)【要約】 【課題】 抵抗形成法において、抵抗の占有面積を減ら
すと共に抵抗形成の精度を向上させる。 【解決手段】 基板の絶縁性表面上にポリＳｉ等の抵抗
材を堆積してパターニングすることにより抵抗層１４ａ
〜１４ｃをほぼ平行に並べて形成する。隣り合う抵抗層
間のスペースを埋めるように絶縁膜１６を介してポリＳ
ｉ等の抵抗材を堆積してエッチバックを行なうことによ
り抵抗層１８ａ〜１８ｃをそれぞれのスペースに形成す
る。層１４ａ〜１４ｃ，１８ａ〜１８ｃを覆って絶縁膜
を形成した後該絶縁膜に接続孔を形成してから導電材を
堆積してパターニングすることにより層１４ａ，１８
ａ，１４ｂ，１８ｂ，１４ｃ，１８ｃを直列接続するよ
うに導電層２２ａ〜２２ｅを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＬＳＩ等の製造
に用いるに好適な抵抗形成法に関し、特に隣り合う抵抗
層間に他の抵抗層を自己整合的に形成してこれらの抵抗
層を直列接続したことにより占有面積の減少及び高精度
の抵抗形成を可能にしたものである。
【０００２】
【従来の技術】従来、アナログＩＣ（集積回路）やディ
ジタル・アナログ混在ＩＣ等において、抵抗としては、
折返しパターン又は短冊状パターン等のポリＳｉ（シリ
コン）抵抗が広く使用されている。
【０００３】
【発明が解決しようとする課題】上記した従来技術によ
ると、抵抗の占有面積を小さくするためには、抵抗を構
成するポリＳｉ層の幅を小さくする必要がある。ポリＳ
ｉ層を小さな幅に加工するのは容易でなく、抵抗形成の
精度が低下し、抵抗間での抵抗値ばらつきも大きくな
る。
【０００４】また、折返しパターン又は短冊状パターン
等のポリＳｉ抵抗は、複数のバー状のポリＳｉ層を直列
接続して構成されており、バー状のポリＳｉ層間のスペ
ースは、抵抗として使われない無駄なスペースとなって
いる。
【０００５】この発明の目的は、抵抗の占有面積を低減
すると共に抵抗形成の精度を向上させることができる新
規な抵抗形成法を提供することにある。
【０００６】
【課題を解決するための手段】この発明に係る抵抗形成
法は、基板の絶縁性表面の上に抵抗材を堆積してパター
ニングすることにより該抵抗材からなるＮ（Ｎは２以上
の任意の整数）本の抵抗層をほぼ平行に並べて形成する
工程であって、前記Ｎ本の抵抗層のうち隣り合う２本の
抵抗層毎に該２本の抵抗層を所定のスペースを介して配
置するものと、前記Ｎ本の抵抗層のうち隣り合う２本の
抵抗層毎に該２本の抵抗層の向い合う側面に第１及び第
２の絶縁膜を形成する工程と、前記Ｎ本の抵抗層のうち
隣り合う２本の抵抗層毎に前記第１及び第２の絶縁膜を
覆い且つ該２本の抵抗層間のスペースを該スペースの深
さより厚く埋めるように前記Ｎ本の抵抗層を覆って抵抗
材を堆積して平坦的除去を行なうことにより該抵抗材か
らなる（Ｎ−１）本の抵抗層を前記Ｎ本の抵抗層の（Ｎ
−１）本のスペースにそれぞれ形成する工程であって、
前記（Ｎ−１）本の抵抗層のうちの各抵抗層をその両側
の抵抗層から前記第１及び第２の絶縁膜で分離した状態
で形成するものと、前記Ｎ本の抵抗層と前記（Ｎ−１）
本の抵抗層とを直列接続して抵抗を構成する工程とを含
むものである。
【０００７】この発明の方法によれば、（Ｎ−１）本の
抵抗層は、Ｎ本の抵抗層の間の（Ｎ−１）本のスペース
にそれぞれ埋設された状態で形成され、Ｎ本及び（Ｎ−
１）本の抵抗層の直列接続により抵抗が構成される。従
って、抵抗の占有面積は、スペース活用分に対応して減
少する。
【０００８】また、（Ｎ−１）本の抵抗層の幅は、（Ｎ
−１）本のスペースの幅にそれぞれ対応して自己整合的
に決定される。Ｎ本の抵抗層の幅方向の加工誤差と（Ｎ
−１）本のスペースの加工誤差とは、抵抗値決定に関し
て相殺される。従って、高精度の抵抗形成が可能とな
る。
【０００９】
【発明の実施の形態】図１〜１１は、この発明に係る抵
抗形成法を示すものである。
【００１０】図１の工程では、Ｓｉ等の半導体基板１０
の表面を覆うＳｉオキサイド等の絶縁膜１２の上にポリ
Ｓｉ層１４を形成する。ポリＳｉ層１４は、一例とし
て、減圧ＣＶＤ（ケミカル・ベーパー・デポジション）
法により３００ｎｍの厚さに形成する。このときのデポ
ジション条件は、圧力：２００ｍＴｏｒｒ、原料ガス：
ＳｉＨ4 ＋Ｎ2 、基板温度：６００℃とすることができ
る。この後、ポリＳｉ層１４には、抵抗率修正用不純物
としてリンをイオン注入法によりドープする。不純物と
しては、ボロン又はヒ素等を用いてもよく、ドーピング
法としては、拡散法を用いてもよい。ポリＳｉ層１４の
不純物濃度は、一例として１０20／ｃｍ3とする。
【００１１】次に、図２の工程では、周知のホトリソグ
ラフィ及び選択的ドライエッチング処理によりポリＳｉ
層１４をパターニングしてポリＳｉからなるバー状の抵
抗層１４ａ，１４ｂ，１４ｃを形成する。抵抗層１４ａ
〜１４ｃは、所定幅のスペースを介してほぼ平行に並べ
て形成する。ドライエッチング処理は、一例として、Ｂ
Ｃｌ3 ，Ｃｌ2 等のＣｌ系のエッチングガスを用いて行
なう。
【００１２】抵抗層１４ａ〜１４ｃの平面パターンは、
図３に示されており、図３のＡ−Ａ’線に沿う断面が図
２である。１４ａ〜１４ｃ等の各抵抗層の幅及び長さを
それぞれＷ及びＬ0 とし、隣り合う抵抗層間のスペース
の幅をＳとすると、各々の一例は、Ｗ＝０．５μｍ、Ｌ
0 ＝５０μｍ、Ｓ＝０．５６μｍとすることができる。
【００１３】次に、図４の工程では、絶縁膜１２の上に
抵抗層１４ａ〜１４ｃを覆って抵抗層間分離用の絶縁膜
１６を形成する。絶縁膜１６としては、一例として、減
圧ＣＶＤ法（原料ガス：ＴＥＯＳ、基板温度：７１０
℃）により３０ｎｍの厚さのＳｉオキサイド膜を形成す
る。絶縁膜１６としては、Ｓｉナイトライド膜等を用い
てもよい。
【００１４】絶縁膜１６を形成した結果、１４ａ−１４
ｂ間等の隣り合う抵抗層間のスペースの幅は、図３のＳ
から図４のＳ’のように減少する。絶縁膜１６の厚さを
ｔとすると、Ｓ’は、次の数１の式で表わされる。
【００１５】
【数１】Ｓ’＝Ｓ−２ｔ 各抵抗層の幅Ｗのばらつきによる抵抗値への影響を小さ
くするためには、次の数２の式を満足するようにＷとＳ
を設計するとよい。
【００１６】
【数２】Ｗ＝Ｓ’＝Ｓ−２ｔ Ｓ＝Ｗ＋２ｔ 次に、図５の工程では、絶縁膜１６を覆ってポリＳｉ層
１８を形成する。ポリＳｉ層１８は、一例として、ポリ
Ｓｉ層１４について前述したと同様の方法により３００
ｎｍの厚さに形成する。ポリＳｉ層１８には、ポリＳｉ
層１４について前述したと同様の方法により抵抗率修正
用不純物として例えばリンをドープする。このドーピン
グによりポリＳｉ層１８の抵抗率をポリＳｉ層１４の抵
抗率とほぼ等しくする。
【００１７】図６の工程では、ポリＳｉ層１８を抵抗層
１４ａ〜１４ｃ上で絶縁膜１６が露呈するまでエッチバ
ックする。このエッチバック処理は、一例として、Ｃｌ
2 系のエッチングガスを用いる異方性ドライエッチング
により行なうことでポリＳｉからなるバー状の抵抗層１
８ａ〜１８ｃを１４ａ−１４ｂ間、１４ｂ−１４ｃ間等
の隣り合う抵抗層間のスペースに抵抗層１４ａ〜１４ｃ
とほぼ同じ長さで形成する。
【００１８】図７は、抵抗層１４ａ〜１４ｃ，１８ａ〜
１８ｃの平面パターンを示すもので、図７のＢ−Ｂ’線
に沿う断面が図６である。１４ａ〜１４ｃ等の各抵抗層
の両端部は、抵抗層１４ａについて示すように絶縁膜１
６と同様の絶縁膜Ｓ1 ，Ｓ2で覆われているが、図示を
省略する。１８ｘは、エッチバックの後抵抗層１４ａの
側部に残ったポリＳｉ層１８の一部である。
【００１９】次に、図８の工程では、絶縁膜１６及び抵
抗層１８ａ〜１８ｃを覆って層間絶縁膜２０を形成す
る。絶縁膜２０としては、一例として、常圧ＣＶＤ法
（原料ガス：ＳｉＨ4 ＋Ｏ2 ＋ＰＨ3 ＋Ｂ2 Ｈ6 、基板
温度：４５０℃）により５００ｎｍの厚さのＢＰＳＧ
（ボロン・リン・ケイ酸ガラス）膜を形成する。絶縁膜
２０としては、ＰＳＧ（リン・ケイ酸ガラス）膜又はＳ
ｉオキサイド膜等を用いてもよい。
【００２０】図９の工程では、ホトリソグラフィ及び選
択的ドライエッチング処理により絶縁膜２０に接続孔２
０ａ〜２０ｃを形成する。接続孔２０ａ〜２０ｃは、１
４ａ−１８ａ、１４ｂ−１８ｂ、１４ｃ−１８ｃ等の隣
り合う抵抗層同士の接続を可能にするためのもので、抵
抗層１４ａ〜１４ｃに重なる部分では、絶縁膜１６を貫
通するように形成する。ドライエッチング処理には、Ｃ
ＨＦ3 系のエッチングガスを用いる。
【００２１】次に、図１０の工程では、絶縁膜２０及び
接続孔２０ａ〜２０ｃを覆って導電材を被着する。導電
材としては、アルミニウム合金（Ａｌ−Ｓｉ−Ｃｕ）を
スパッタ法により１μｍの厚さに被着する。スパッタ条
件は、スパッタ室内雰囲気：Ａｒガス（２ｍＴｏｒ
ｒ）、ＲＦパワー：９ｋＷ、基板温度：２００℃とする
ことができる。
【００２２】この後、被着した導電材層をホトリソグラ
フィ及び選択的ドライエッチング処理によりパターニン
グして導電層２２ａ〜２２ｃを接続孔２０ａ〜２０ｃに
それぞれ形成する。ドライエッチング処理には、ＢＣｌ
3 ，Ｃｌ2 等のＣｌ系ガスを用いる。
【００２３】図１１は、抵抗層１４ａ〜１４ｃ，１８ａ
〜１８ｃ及び導電層２２Ａ，２２ａ〜２２ｅの平面パタ
ーンを示すもので、図１１のＣ−Ｃ’線に沿う断面が図
１０である。図１１において、ＣＮは、２０ａ等の接続
孔に対応するコンタクト部であり、２２Ａ，２０ｄ，２
０ｅは、導電層２２ａ〜２２ｃと同様に形成された導電
層である。
【００２４】抵抗層１８ａは、一端側において導電層２
２ａにより抵抗層１４ａと直列接続されると共に、他端
側において導電層２２ｄにより抵抗層１４ｂと直列接続
される。抵抗層１８ｂは、一端側において導電層２２ｂ
により抵抗層１４ｂと直列接続されると共に、他端側に
おいて導電層２２ｅにより抵抗層１４ｃと直列接続され
る。抵抗層１８ｃについても、その両側の抵抗層に対し
て上記したと同様に直列接続が施される。このように複
数の抵抗層を直列接続することにより所望の抵抗が構成
される。
【００２５】図１２は、図１１の抵抗の等価回路を示す
ものであり、Ｒ１ａ〜Ｒ１ｃは、抵抗層１４ａ〜１４ｃ
の抵抗成分をそれぞれ表わし、Ｒ２ａ〜Ｒ２ｃは、抵抗
層１８ａ〜１８ｃの抵抗成分をそれぞれ表わす。導電層
２２Ａは、図１１の抵抗の一方の端子となるものであ
り、他方の端子の図示は省略した。
【００２６】上記した抵抗形成法によれば、隣り合う抵
抗層間のスペースに他の抵抗層を配置したので、抵抗の
占有面積を従来に比べて半減させることができる。ま
た、隣り合う抵抗層間のスペースに他の抵抗層を自己整
合的に形成するので、抵抗形成の精度が向上する。
【００２７】一例として、Ｎ本の抵抗層を直列接続して
抵抗値Ｒを得る場合を想定する。各抵抗層の幅をＷと
し、幅Ｗの加工誤差をαとし、各抵抗層のシート抵抗を
ＲS とし、各抵抗層のコンタクト間の長さをＬとする。
この場合、従来法により得られる抵抗値Ｒ’は、次の数
３の式で表わされる。
【００２８】
【数３】 Ｒ’＝Ｎ×ＲS ×Ｌ／（Ｗ＋α） ＝Ｎ×ＲS ×Ｌ／Ｗ×（１／（１＋α／Ｗ）） ≒Ｎ×ＲS ×Ｌ／Ｗ×（１−α／Ｗ） ＝Ｒ×（１−α／Ｗ） 一方、この発明の方法により得られる抵抗値Ｒ”は、次
の数４の式で表わされる。
【００２９】
【数４】 Ｒ”＝Ｎ／２×ＲS ×Ｌ／（Ｗ＋α）＋Ｎ／２×ＲS ×Ｌ／（Ｗ−α） ＝Ｎ／２×ＲS ×Ｌ／Ｗ×｛１／（１＋αＷ）＋１／（１−αＷ）｝ ＝Ｒ／２×２／｛１−（α／Ｗ）2 ｝ ≒Ｒ×｛１＋（α／Ｗ）2 ｝ 数３及び４の式を対比すると、この発明の方法で得られ
る抵抗値Ｒ”の方が、従来法で得られる抵抗値Ｒ’に比
べて目標値Ｒに対する誤差が小さいことがわかる。
【００３０】図６のエッチバック工程において、図５に
示すようにポリＳｉ層１８の表面に凹部Ｐがあると、エ
ッチバック後に１８ａ等の抵抗層に凹部Ｐに対応する凹
部が形成され、１８ａ等の抵抗層の抵抗値を変動させる
ことがある。このような事態を防ぐには、図５の工程で
ポリＳｉ層１８を形成した後、ポリＳｉ層１８を覆って
レジスト又はＳＯＧ（スピン・オン・ガラス）等の流動
材を回転塗布法等により平坦状に被着して硬化させるこ
とにより平坦化層１９を形成した後、平坦化層１９とポ
リＳｉ層１８とがほぼ等しいエッチング速度になるよう
な条件で平坦化層１９及びポリＳｉ層１８をエッチバッ
クすればよい。このようにすると、抵抗層１８ａ〜１８
ｃの厚さ変動が抑制されるので、抵抗形成の精度を一層
向上させることができる。
【００３１】上記した実施形態にあっては、ポリＳｉ層
１４を形成した後ポリＳｉ層１４に抵抗率修正用不純物
をドープすると共に、ポリＳｉ層１８を形成した後ポリ
Ｓｉ層１８に抵抗率修正用不純物をドープしたが、この
ような方法の代りに使用可能な不純物ドーピング工程を
図１３に示す。
【００３２】図１３の工程では、図６のエッチバック工
程の終了後に抵抗層１４ａ〜１４ｃ上に残存していた絶
縁膜１６をエッチングにより除去して抵抗層１４ａ〜１
４ｃの上面を露呈させる。そして、抵抗率修正用不純物
２４を抵抗層１４ａ〜１４ｃ及び１８ａ〜１８ｃにほぼ
同一の条件でドープする。
【００３３】図１３の不純物ドーピング工程によれば、
不純物ドーピングの回数が１回で済む。また、ポリＳｉ
層形成のたびに不純物ドーピングを行なうのに比べて抵
抗層１４ａ〜１４ｃと抵抗層１８ａ〜１８ｃとで不純物
濃度（又は抵抗率）を等しくするのが容易となり、抵抗
形成の精度を一層向上させることができる。
【００３４】図１４は、この発明の他の実施形態に係る
抵抗を示すもので、この抵抗の特徴とするところは、両
端に不使用の抵抗層を設けると共に、直列接続する２種
類の抵抗層の本数を等しくしたことである。
【００３５】図１４において、抵抗層Ｒ11〜Ｒ16は、前
述の抵抗層１４ａ〜１４ｃと同様に形成されたものであ
る。抵抗層Ｒ21〜Ｒ25は、前述の抵抗層１８ａ〜１８ｃ
と同様に形成されたものである。ＩＳは、前述の絶縁膜
１６に相当する絶縁膜である。抵抗層Ｒ11〜Ｒ16と抵抗
層Ｒ21〜Ｒ25とは、図１１に関して前述したと同様にし
て導電層Ｔ1 ，Ｍ1 〜Ｍ7 ，Ｔ2 ，Ｍ8 により直列接続
される。導電層Ｔ1 及びＴ2 は、直列接続された抵抗層
Ｒ12〜Ｒ15及びＲ21〜Ｒ24からなる抵抗の一方及び他方
の端子となるものである。
【００３６】このような構成では、抵抗層Ｒ11〜Ｒ16の
うち最も外側の２つの抵抗層Ｒ11，Ｒ16と、抵抗層Ｒ21
〜Ｒ25のうち最も外側の１つの抵抗層Ｒ25とが抵抗とし
ては不使用となる。
【００３７】抵抗層Ｒ11，Ｒ16を不使用としたのは、密
集したバー状パターンをマスクとしてポリＳｉ層をドラ
イエッチングすると最も外側の２つのバー状パターンに
対応する部分のエッチング進行が内側の密集したバー状
パターンに対応する部分より速くなり、加工精度が低下
することによるものである。このように、加工精度の低
い抵抗層の使用を避けると、抵抗形成の精度が向上す
る。
【００３８】また、抵抗層Ｒ25を不使用としたのは、抵
抗層Ｒ12〜Ｒ15に対して、その本数と等しい４本の抵抗
層Ｒ21〜Ｒ24を直列接続するためである。このように２
種類の抵抗層を互いに等しい本数直列接続すると、２種
類の抵抗層の誤差を相殺させることができ、抵抗形成の
精度が向上する。例えば、抵抗層Ｒ12〜Ｒ15の幅が目標
値より小さくなったとしても、その誤差分に対応して抵
抗層Ｒ21〜Ｒ24の幅が大きくなるため、抵抗層Ｒ12〜Ｒ
15の抵抗誤差と抵抗層Ｒ21〜Ｒ24の抵抗誤差とは、これ
らの抵抗層を直列接続した段階で相殺され、直列接続に
係る抵抗の値には反映されない。
【００３９】抵抗層Ｒ25は、抵抗層Ｒ21〜Ｒ25のうち最
も外側の２つの抵抗層Ｒ21，Ｒ25のうちの１つであり、
中央部の抵抗層（例えばＲ23）を不使用として抵抗層Ｒ
25を使用する場合に比べて抵抗層Ｒ25を不使用とした方
がＭ1 〜Ｍ7 等の接続用導電層の長さが最短となり、好
ましい。抵抗層Ｒ25の代りに、抵抗層Ｒ21を不使用とし
てもよい。
【００４０】なお、図１４の構成にあっては、導電層Ｔ
1 ，Ｔ2 はそれぞれ抵抗層Ｒ21，Ｒ15にのみ接続するよ
うに形成してもよく、導電層Ｍ8 の形成は省略してもよ
い。
【００４１】図１５は、この発明の更に他の実施形態に
係る抵抗を示すもので、この抵抗の特徴とするところ
は、一端の抵抗層のみ不使用としたことである。
【００４２】図１５において、抵抗層Ｒ11〜Ｒ1nは、前
述の抵抗層１４ａ〜１４ｃと同様に形成されたものであ
る。抵抗層Ｒ21〜Ｒ2(n-1)は、前述の抵抗層１８ａ〜１
８ｃと同様に形成されたものである。ＩＳは、前述の絶
縁膜１６に相当する絶縁膜である。抵抗層Ｒ11〜Ｒ1n，
Ｒ21〜Ｒ2(n-1)は、図１１に関して前述したと同様にし
て導電層Ｍ1 〜Ｍm ，Ｔ2 により直列接続される。導電
層Ｔ1 及びＴ2 は、抵抗の一方及び他方の端子となるも
のであり、抵抗層Ｒ1nは、抵抗としては不使用である。
導電層Ｔ2 は、抵抗層Ｒ2(n-1)にのみ接続してもよい。
導電層Ｍ1 〜Ｍm の数ｍは、抵抗層Ｒ11〜Ｒ1nの数をｎ
とすると、２（ｎ−１）−１なる式で表わされる。
【００４３】図１５の構成によれば、２種類の抵抗層を
互いに等しい（ｎ−１）本直列接続して抵抗を構成する
ので、抵抗形成の精度が向上する。また、抵抗層Ｒ11〜
Ｒ1nのうち最も外側の１本の抵抗層Ｒ1nのみ不使用と
し、最も外側の１本の抵抗層Ｒ11を使用しているが、抵
抗を構成する抵抗層の数（ｎ−１）が多い場合には、抵
抗全体に対して抵抗層１本の抵抗値のウエイトが小さい
ので、特に問題になることはない。
【００４４】図１６〜１８は、この発明に係るＣＭＯＳ
型ＩＣ上での抵抗形成法を示すものである。
【００４５】図１６の工程では、例えばシリコンからな
る半導体基板３０の表面に通常の方法によりＮ型ウェル
領域３２、Ｓｉオキサイド等のフィールド絶縁膜３４を
形成する。そして、絶縁膜３４の素子孔３４Ｎ内のＰ型
半導体表面には、ゲート電極層Ｇ1 、Ｎ+ 型ソース領域
Ｓ1 及びＮ+ 型ドレイン領域Ｄ1 を含むＮチャンネルＭ
ＯＳ型トランジスタＴN をポリＳｉゲートプロセス等に
より形成すると共に、絶縁膜３４の素子孔３４Ｐ内のＮ
型ウェル領域表面には、ゲート電極層Ｇ2 、Ｐ+ 型ソー
ス領域Ｓ2 及びＰ+ 型ドレイン領域Ｄ2 を含むＰチャン
ネルＭＯＳ型トランジスタＴP をポリＳｉゲートプロセ
ス等により形成する。
【００４６】次に、図１７の工程では、絶縁膜３４及び
トランジスタＴN ，ＴP を覆ってＣＶＤ法等により１０
０〜５００ｎｍの厚さの層間絶縁膜３６を形成する。絶
縁膜３６としては、Ｓｉオキサイド膜、ＰＳＧ膜、ＢＰ
ＳＧ膜等を使用することができる。この後、絶縁膜３６
を覆ってＣＶＤ法によりポリＳｉ層３８を形成する。
【００４７】次に、図１８の工程では、図１〜１１に関
して前述したと同様にして抵抗を形成する。すなわち、
ポリＳｉ層３８に不純物をドープして抵抗率を決定した
後、ポリＳｉ層３８をパターニングして抵抗層Ｒ11〜Ｒ
15を所定のスペースを介してほぼ平行に並べて形成す
る。そして、基板上面にＣＶＤ法等により２０〜３０ｎ
ｍ程度の絶縁膜４０を形成した後、絶縁膜４０を覆って
ポリＳｉ層をＲ11−Ｒ12間等の抵抗層間のスペースを埋
めるように堆積する。この後、堆積されたポリＳｉ層に
エッチバック処理を施して抵抗層Ｒ21〜Ｒ24を形成す
る。
【００４８】この後は、基板上面にＣＶＤ法等により層
間絶縁膜４２を形成する。そして、ホトリソグラフィ及
び選択的ドライエッチング処理によりトランジスタ、抵
抗等の回路素子に必要な接続孔を絶縁膜３６，４０，４
２等に形成した後、Ａｌ合金等の導電材を被着してパタ
ーニングすることによりソース配線用導電層４４Ｓ1，
４４Ｓ2 、ドレイン配線用導電層４４Ｄ、抵抗配線用導
電層４４Ｔ1 ，４４Ｔ2 等を形成する。このとき、抵抗
層Ｒ21，Ｒ12，Ｒ22，Ｒ13，Ｒ23，Ｒ14を図１４で示し
たと同様に直列接続する導電層も形成されるが、図示を
省略した。図１８の例では、図１４の接続方式を採用し
たので、抵抗層Ｒ11，Ｒ15，Ｒ24が抵抗としては不使用
となる。
【００４９】この発明は、上記した実施形態に限定され
るものではなく、種々の改変形態で実施可能である。例
えば、次の（１）〜（５）のような変更が可能である。
【００５０】（１）抵抗層は、ポリＳｉに限らず、抵抗
率の高い金属等の他の抵抗材で形成してもよい。
【００５１】（２）ポリＳｉ層１４又は１８への不純物
ドーピングは、ポリＳｉの堆積中に行なってもよい。
【００５２】（３）絶縁膜１６は、気相堆積法で形成す
る代りに、ポリＳｉ層の表面を熱酸化して形成してもよ
い。
【００５３】（４）絶縁膜１６は、少なくとも隣り合う
抵抗層の向い合う側面に存在すれば足りるから、図５の
工程においてポリＳｉ層１８を堆積する前に絶縁膜１６
を抵抗層１４ａ〜１４ｃの上面及び幅Ｓ’のスペースの
底面にて異方性エッチング等により除去してもよい。こ
のようにすると、抵抗層１４ａ〜１４ｃと抵抗層１８ａ
〜１８ｃとは共通の平面（絶縁膜１２の上面）に配置さ
れることになる。
【００５４】（５）抵抗材の堆積層を平坦的に除去する
には、エッチバック処理の代りに、ＣＭＰ（化学機械研
磨）処理等を用いてもよい。
【００５５】
【発明の効果】以上のように、この発明によれば、隣り
合う抵抗層の間のスペースに自己整合的に他の抵抗層を
形成したので、抵抗の占有面積を減少できると共に高精
度の抵抗形成が可能になる効果が得られるものである。
【００５６】また、抵抗材の堆積層を平坦的に除去する
際に堆積層の上面に平坦化層を形成したり、２種類の抵
抗層を形成するための２つの多結晶半導体層にほぼ同一
の条件で抵抗率修正用不純物をドープしたり、２種類の
抵抗層を互いに等しい本数だけ直列接続したりすると、
抵抗形成の精度が一層向上する効果も得られる。
【図面の簡単な説明】
【図１】 この発明に係る抵抗形成法におけるポリＳｉ
堆積工程を示す基板断面図である。
【図２】 図１の工程に続くパターニング工程を示す基
板断面図である。
【図３】 図２に対応する抵抗層配置を示す平面図であ
る。
【図４】 図２の工程に続く絶縁膜形成工程を示す基板
断面図である。
【図５】 図４の工程に続くポリＳｉ堆積工程を示す基
板断面図である。
【図６】 図５の工程に続くエッチバック工程を示す基
板断面図である。
【図７】 図６に対応する抵抗層配置を示す平面図であ
る。
【図８】 図６の工程に続く絶縁膜形成工程を示す基板
断面図である。
【図９】 図８の工程に続く接続孔形成工程を示す基板
断面図である。
【図１０】 図９の工程に続く導電層形成工程を示す基
板断面図である。
【図１１】 図１０に対応する抵抗層・導電層配置を示
す平面図である。
【図１２】 図１１の抵抗の等価回路図である。
【図１３】 不純物ドーピング工程の変形例を示す基板
断面図である。
【図１４】 この発明の他の実施形態に係る抵抗を示す
平面図である。
【図１５】 この発明の更に他の実施形態に係る抵抗を
示す平面図である。
【図１６】 この発明に係るＣＭＯＳ型ＩＣ上での抵抗
形成法におけるトランジスタ形成工程を示す基板断面図
である。
【図１７】 図１６の工程に続く絶縁膜形成及びポリＳ
ｉ堆積工程を示す基板断面図である。
【図１８】 図１７の工程に続く抵抗形成工程を示す基
板断面図である。
【符号の説明】
１０，３０：半導体基板、１２，１６，２０，３４，３
６，４０，４２：絶縁膜、１４，１８，３８：ポリＳｉ
層、１４ａ〜１４ｃ，１８ａ〜１８ｃ，Ｒ11〜Ｒ1n，Ｒ
21〜Ｒ2(n-1)：抵抗層、１９：平坦化層、２２ａ〜２２
ｅ，Ｍ1 〜Ｍ8，Ｔ1 ，Ｔ2 ，４４Ｓ1 ，４４Ｄ，４４
Ｓ2 ，４４Ｔ1 ，４４Ｔ2 ：導電層、２４：抵抗率修正
用不純物。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】基板の絶縁性表面の上に抵抗材を堆積して
    パターニングすることにより該抵抗材からなるＮ（Ｎは
    ２以上の任意の整数）本の抵抗層をほぼ平行に並べて形
    成する工程であって、前記Ｎ本の抵抗層のうち隣り合う
    ２本の抵抗層毎に該２本の抵抗層を所定のスペースを介
    して配置するものと、 前記Ｎ本の抵抗層のうち隣り合う２本の抵抗層毎に該２
    本の抵抗層の向い合う側面に第１及び第２の絶縁膜を形
    成する工程と、 前記Ｎ本の抵抗層のうち隣り合う２本の抵抗層毎に前記
    第１及び第２の絶縁膜を覆い且つ該２本の抵抗層間のス
    ペースを該スペースの深さより厚く埋めるように前記Ｎ
    本の抵抗層を覆って抵抗材を堆積して平坦的除去を行な
    うことにより該抵抗材からなる（Ｎ−１）本の抵抗層を
    前記Ｎ本の抵抗層の（Ｎ−１）本のスペースにそれぞれ
    形成する工程であって、前記（Ｎ−１）本の抵抗層のう
    ちの各抵抗層をその両側の抵抗層から前記第１及び第２
    の絶縁膜で分離した状態で形成するものと、 前記Ｎ本の抵抗層と前記（Ｎ−１）本の抵抗層とを直列
    接続して抵抗を構成する工程とを含む抵抗形成法。
  2. 【請求項２】基板の絶縁性表面の上に抵抗材を堆積して
    パターニングすることにより該抵抗材からなるＮ（Ｎは
    ２以上の任意の整数）本の抵抗層をほぼ平行に並べて形
    成する工程であって、前記Ｎ本の抵抗層のうち隣り合う
    ２本の抵抗層毎に該２本の抵抗層を所定のスペースを介
    して配置するものと、 前記Ｎ本の抵抗層のうち隣り合う２本の抵抗層毎に該２
    本の抵抗層の向い合う側面に第１及び第２の絶縁膜を形
    成する工程と、 前記Ｎ本の抵抗層のうち隣り合う２本の抵抗層毎に前記
    第１及び第２の絶縁膜を覆い且つ該２本の抵抗層間のス
    ペースを該スペースの深さより厚く埋めるように前記Ｎ
    本の抵抗層を覆って抵抗材層を形成する工程と、 前記抵抗材層を覆って流動材を被着して前記抵抗材層の
    表面を平坦化する平坦化層を形成する工程と、 前記Ｎ本の抵抗層のうち隣り合う２本の抵抗層毎に該２
    本の抵抗層間のスペース内に前記抵抗材層の一部を残存
    させるように前記平坦化層及び前記抵抗材層を厚さ方向
    の除去速度がほぼ等しくなる条件で平坦的に除去するこ
    とにより前記抵抗材層の残存部からなる（Ｎ−１）本の
    抵抗層を前記Ｎ本の抵抗層の（Ｎ−１）本のスペースに
    それぞれ形成する工程であって、前記（Ｎ−１）本の抵
    抗層のうちの各抵抗層をその両側の抵抗層から前記第１
    及び第２の絶縁膜で分離した状態で形成するものと、 前記Ｎ本の抵抗層と前記（Ｎ−１）本の抵抗層とを直列
    接続して抵抗を構成する工程とを含む抵抗形成法。
  3. 【請求項３】基板の絶縁性表面の上に多結晶半導体を堆
    積してパターニングすることにより該多結晶半導体から
    なるＮ（Ｎは２以上の任意の整数）本の抵抗層をほぼ平
    行に並べて形成する工程であって、前記Ｎ本の抵抗層の
    うち隣り合う２本の抵抗層毎に該２本の抵抗層を所定の
    スペースを介して配置するものと、 前記Ｎ本の抵抗層のうち隣り合う２本の抵抗層毎に該２
    本の抵抗層の向い合う側面に第１及び第２の絶縁膜を形
    成する工程と、 前記Ｎ本の抵抗層のうち隣り合う２本の抵抗層毎に前記
    第１及び第２の絶縁膜を覆い且つ該２本の抵抗層間のス
    ペースを該スペースの深さより厚く埋めるように前記Ｎ
    本の抵抗層を覆って多結晶半導体を堆積して平坦的除去
    を行なうことにより該多結晶半導体からなる（Ｎ−１）
    本の抵抗層を前記Ｎ本の抵抗層の（Ｎ−１）本のスペー
    スにそれぞれ形成する工程であって、前記（Ｎ−１）本
    の抵抗層のうちの各抵抗層をその両側の抵抗層から前記
    第１及び第２の絶縁膜で分離した状態で形成するもの
    と、 前記Ｎ本及び（Ｎ−１）本の抵抗層に抵抗率修正用の不
    純物をほぼ同一の条件でドープすることにより前記Ｎ本
    及び（Ｎ−１）本の抵抗層の抵抗率を決定する工程と、 前記Ｎ本及び（Ｎ−１）本の抵抗層の抵抗率を決定した
    後、前記Ｎ本の抵抗層と前記（Ｎ−１）本の抵抗層とを
    直列接続して抵抗を構成する工程とを含む抵抗形成法。
  4. 【請求項４】基板の絶縁性表面の上に抵抗材を堆積して
    パターニングすることにより該抵抗材からなるＮ（Ｎは
    ３以上の任意の整数）本の抵抗層をほぼ平行に並べて形
    成する工程であって、前記Ｎ本の抵抗層のうち隣り合う
    ２本の抵抗層毎に該２本の抵抗層を所定のスペースを介
    して配置するものと、 前記Ｎ本の抵抗層のうち隣り合う２本の抵抗層毎に該２
    本の抵抗層の向い合う側面に第１及び第２の絶縁膜を形
    成する工程と、 前記Ｎ本の抵抗層のうち隣り合う２本の抵抗層毎に前記
    第１及び第２の絶縁膜を覆い且つ該２本の抵抗層間のス
    ペースを該スペースの深さより厚く埋めるように前記Ｎ
    本の抵抗層を覆って抵抗材を堆積して平坦的除去を行な
    うことにより該抵抗材からなる（Ｎ−１）本の抵抗層を
    前記Ｎ本の抵抗層の（Ｎ−１）本のスペースにそれぞれ
    形成する工程であって、前記（Ｎ−１）本の抵抗層のう
    ちの各抵抗層をその両側の抵抗層から前記第１及び第２
    の絶縁膜で分離した状態で形成するものと、 前記Ｎ本の抵抗層と前記（Ｎ−１）本の抵抗層とを互い
    に等しい本数直列接続して抵抗を構成する工程とを含む
    抵抗形成法。
  5. 【請求項５】 前記抵抗を構成する工程では、前記Ｎ本
    の抵抗層のうち最も外側の２本の抵抗層を除く（Ｎ−
    ２）本の抵抗層と前記（Ｎ−１）本の抵抗層のうち最も
    外側の１本の抵抗層を除く（Ｎ−２）本の抵抗層とを直
    列接続して前記抵抗を構成する請求項４記載の抵抗形成
    法。
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