JPH09148542A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH09148542A JPH09148542A JP7300094A JP30009495A JPH09148542A JP H09148542 A JPH09148542 A JP H09148542A JP 7300094 A JP7300094 A JP 7300094A JP 30009495 A JP30009495 A JP 30009495A JP H09148542 A JPH09148542 A JP H09148542A
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【解決手段】 Ｐ型半導体基板１上に形成されたトンネ
ル酸化膜、フローティングゲート３、絶縁膜４、コント
ロールゲート７、Ｎ型ソース／ドレイン領域９、１０か
らなり、フローティングゲート３下のドレイン領域９近
傍に基板１における法線方向に対してθ°傾斜させた斜
めイオン注入によってＰ型高濃度不純物層８が形成され
たメモリセルＴｒを複数個有し、前記Ｔｒは、一方に隣
接するＴｒとソース領域１０を共有し、かつ他方に隣接
するＴｒとドレイン領域９を共有し、ソース領域共有隣
接Ｔｒのゲート間距離Ｌｓと、ドレイン領域共有隣接Ｔ
ｒのゲート間距離Ｌｄと、トンネル酸化膜２上の積層ゲ
ート３、７の総高さＨｇとが 、０＜ｔａｎ-1（Ｌｄ／Ｈｇ）＜θ＜ｔａｎ-1（Ｌｓ／
Ｈｇ）＜π／２ を満たす半導体記憶装置。 【効果】 書き込み時間の短縮及び消去時の消費電流の
減少を実現する。
ル酸化膜、フローティングゲート３、絶縁膜４、コント
ロールゲート７、Ｎ型ソース／ドレイン領域９、１０か
らなり、フローティングゲート３下のドレイン領域９近
傍に基板１における法線方向に対してθ°傾斜させた斜
めイオン注入によってＰ型高濃度不純物層８が形成され
たメモリセルＴｒを複数個有し、前記Ｔｒは、一方に隣
接するＴｒとソース領域１０を共有し、かつ他方に隣接
するＴｒとドレイン領域９を共有し、ソース領域共有隣
接Ｔｒのゲート間距離Ｌｓと、ドレイン領域共有隣接Ｔ
ｒのゲート間距離Ｌｄと、トンネル酸化膜２上の積層ゲ
ート３、７の総高さＨｇとが 、０＜ｔａｎ-1（Ｌｄ／Ｈｇ）＜θ＜ｔａｎ-1（Ｌｓ／
Ｈｇ）＜π／２ を満たす半導体記憶装置。 【効果】 書き込み時間の短縮及び消去時の消費電流の
減少を実現する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
及びその製造方法に関し、より詳細には、ＮＯＲ型フラ
ッシュＥＥＰＲＯＭにおけるチャネル領域のソース／ド
レイン領域近傍の不純物濃度が異なるように形成された
半導体記憶装置及びその製造方法に関する。
及びその製造方法に関し、より詳細には、ＮＯＲ型フラ
ッシュＥＥＰＲＯＭにおけるチャネル領域のソース／ド
レイン領域近傍の不純物濃度が異なるように形成された
半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来か
ら、電気的にデータの書き込みと消去が可能な不揮発性
記憶装置として、１トランジスタ／１セル構造のフラッ
シュＥＥＰＲＯＭが用いられている。このようなフラッ
シュＥＥＰＲＯＭのメモリセルトランジスタは、図８に
示したように、半導体基板２１上にゲート絶縁膜２２を
介してポリシリコン膜からなるフローティングゲート２
３、ＯＮＯ絶縁膜２４及びワードラインとしても機能
し、ポリシリコン膜２５及びタングステンシリサイド２
６からなるコントロールゲート２７とを有している。ま
た、フローティングゲート２３及びコントロールゲート
２７の両側には、ソース／ドレイン領域２８、２９が形
成されるとともに、ソース領域２８の周辺部に比較的低
濃度の不純物層２８ａが形成されている。
ら、電気的にデータの書き込みと消去が可能な不揮発性
記憶装置として、１トランジスタ／１セル構造のフラッ
シュＥＥＰＲＯＭが用いられている。このようなフラッ
シュＥＥＰＲＯＭのメモリセルトランジスタは、図８に
示したように、半導体基板２１上にゲート絶縁膜２２を
介してポリシリコン膜からなるフローティングゲート２
３、ＯＮＯ絶縁膜２４及びワードラインとしても機能
し、ポリシリコン膜２５及びタングステンシリサイド２
６からなるコントロールゲート２７とを有している。ま
た、フローティングゲート２３及びコントロールゲート
２７の両側には、ソース／ドレイン領域２８、２９が形
成されるとともに、ソース領域２８の周辺部に比較的低
濃度の不純物層２８ａが形成されている。
【０００３】以下に上記メモリセルトランジスタの製造
方法を説明する。まず、図８に示したように、素子分離
膜（図示せず）が形成されたＰ型半導体基板２１にチャ
ネル部の不純物濃度を制御するために、素子形成領域に
Ｐ型イオン注入を行い、その後、半導体基板２１にシリ
コン酸化膜２２を形成する。次いで、図９に示したよう
に、フローティングゲート２３、絶縁膜２４及びポリシ
リコン膜２５とタングステンシリサイド２６とからなる
コントロールゲート２７を形成する。フォトリソグラフ
ィ及びエッチング工程により、ソース形成領域のみに開
口部を有するレジストパターン３０を形成し、フローテ
ィングゲート２３、コントロールゲート２７及びレジス
トパターン３０をマスクとして用い、低濃度Ｎ型イオン
（Ｎ+ ）注入を行って低濃度の不純物層２８ａを形成す
る。続いて、レジストパターン３０を除去し、フローテ
ィングゲート２３及びコントロールゲート２７を含む半
導体基板２１上に高濃度Ｎ型イオン（Ｎ++）注入を行っ
て、ソース／ドレイン領域２８、２９を形成する。
方法を説明する。まず、図８に示したように、素子分離
膜（図示せず）が形成されたＰ型半導体基板２１にチャ
ネル部の不純物濃度を制御するために、素子形成領域に
Ｐ型イオン注入を行い、その後、半導体基板２１にシリ
コン酸化膜２２を形成する。次いで、図９に示したよう
に、フローティングゲート２３、絶縁膜２４及びポリシ
リコン膜２５とタングステンシリサイド２６とからなる
コントロールゲート２７を形成する。フォトリソグラフ
ィ及びエッチング工程により、ソース形成領域のみに開
口部を有するレジストパターン３０を形成し、フローテ
ィングゲート２３、コントロールゲート２７及びレジス
トパターン３０をマスクとして用い、低濃度Ｎ型イオン
（Ｎ+ ）注入を行って低濃度の不純物層２８ａを形成す
る。続いて、レジストパターン３０を除去し、フローテ
ィングゲート２３及びコントロールゲート２７を含む半
導体基板２１上に高濃度Ｎ型イオン（Ｎ++）注入を行っ
て、ソース／ドレイン領域２８、２９を形成する。
【０００４】図１０のメモリセルトランジスタにデータ
を書き込む場合は、コントロールゲートに１２Ｖ程度の
高電圧を印加すると共にソースを接地し、ドレインに７
Ｖ程度の電圧を印加する。するとドレインとソースの間
に大電流が流れ、これによりドレイン接合近傍で発生し
た高エネルギーのホットエレクトロンがフローティング
ゲート内に注入されて、フローティングゲートに電子が
蓄積される。このときデータの書き込まれたメモリセル
トランジスタはしきい値電圧が高くなり、例えばデータ
“０”が記憶される。
を書き込む場合は、コントロールゲートに１２Ｖ程度の
高電圧を印加すると共にソースを接地し、ドレインに７
Ｖ程度の電圧を印加する。するとドレインとソースの間
に大電流が流れ、これによりドレイン接合近傍で発生し
た高エネルギーのホットエレクトロンがフローティング
ゲート内に注入されて、フローティングゲートに電子が
蓄積される。このときデータの書き込まれたメモリセル
トランジスタはしきい値電圧が高くなり、例えばデータ
“０”が記憶される。
【０００５】一方、データを消去する場合は、ソースに
１２Ｖ程度の高電圧を印加すると共にコントロールゲー
トを接地する（ポジティブゲート型）。するとフローテ
ィングゲートとソースの間に高電界が発生し、該フロー
ティングゲートに蓄積された電子が薄いシリコン酸化膜
を介してトンネル電流により引き抜かれるため、メモリ
セルトランジスタのしきい値電圧が低下し、記憶されて
いたデータが消去される。
１２Ｖ程度の高電圧を印加すると共にコントロールゲー
トを接地する（ポジティブゲート型）。するとフローテ
ィングゲートとソースの間に高電界が発生し、該フロー
ティングゲートに蓄積された電子が薄いシリコン酸化膜
を介してトンネル電流により引き抜かれるため、メモリ
セルトランジスタのしきい値電圧が低下し、記憶されて
いたデータが消去される。
【０００６】このように、図１０のメモリセルトランジ
スタにおいては、データの書き込みがドレイン接合側で
行われ、データの消去がソース接合側で行われるため、
素子設計上の接合プロファイルが、各々の動作に応じて
最適化されている。すなわち、ドレイン接合側は、書き
込み効率を高めるために急峻な不純物濃度の変化等の電
界集中型のプロファイルを用い、一方、ソース接合側で
は、消去の際の高電界を印加可能にするために、不純物
濃度を段階的に変化させた電界緩和型のプロファイルを
用いており、ドレイン接合側とソース接合側が非対称構
造となっている。
スタにおいては、データの書き込みがドレイン接合側で
行われ、データの消去がソース接合側で行われるため、
素子設計上の接合プロファイルが、各々の動作に応じて
最適化されている。すなわち、ドレイン接合側は、書き
込み効率を高めるために急峻な不純物濃度の変化等の電
界集中型のプロファイルを用い、一方、ソース接合側で
は、消去の際の高電界を印加可能にするために、不純物
濃度を段階的に変化させた電界緩和型のプロファイルを
用いており、ドレイン接合側とソース接合側が非対称構
造となっている。
【０００７】また、データを消去する際、ソースに印加
する電圧を下げるための方法として、コントロールゲー
トに負電圧を印加する方法もある（ネガティブゲート
型）。
する電圧を下げるための方法として、コントロールゲー
トに負電圧を印加する方法もある（ネガティブゲート
型）。
【０００８】図１０のメモリセルトランジスタは、その
製造工程によって、フローティングゲート２３形成前の
半導体基板２１と同種のイオン注入により、チャンネル
反転層付近の濃度がほぼ均一となっている。しかし、チ
ャンネル反転層の不純物濃度を、チャンネル長方向に均
一な状態で高くすると、書き込み時にフローティングゲ
ートへのホットエレクトロン注入効率が増加する、すな
わち書き込み時間が短くなる利点がある一方、消去時に
フローティングゲートからソースへ電子を抜き取る際、
Band to Bandトンネリング電流が高くなり、消費電流を
増加させるばかりか、これで発生したホットホールが、
トンネル酸化膜へ注入されることとなり、メモリセル動
作の信頼性を阻害する短所がある。
製造工程によって、フローティングゲート２３形成前の
半導体基板２１と同種のイオン注入により、チャンネル
反転層付近の濃度がほぼ均一となっている。しかし、チ
ャンネル反転層の不純物濃度を、チャンネル長方向に均
一な状態で高くすると、書き込み時にフローティングゲ
ートへのホットエレクトロン注入効率が増加する、すな
わち書き込み時間が短くなる利点がある一方、消去時に
フローティングゲートからソースへ電子を抜き取る際、
Band to Bandトンネリング電流が高くなり、消費電流を
増加させるばかりか、これで発生したホットホールが、
トンネル酸化膜へ注入されることとなり、メモリセル動
作の信頼性を阻害する短所がある。
【０００９】これに対して、チャンネル反転層の不純物
濃度を、チャンネル長方向に均一な状態で下げると、Ba
nd to Bandトンネリング電流を低くすることができる
が、書き込み高率が低下することとなり、書き込み・消
去両特性のトレードオフが問題となる。
濃度を、チャンネル長方向に均一な状態で下げると、Ba
nd to Bandトンネリング電流を低くすることができる
が、書き込み高率が低下することとなり、書き込み・消
去両特性のトレードオフが問題となる。
【００１０】このトレードオフを解決するために、上記
メモリセルトランジスタの製造工程に加えて、さらにド
レイン領域近傍のみに半導体基板２１と同一導電型のイ
オン注入を行うことによって、ソース領域近傍及びドレ
イン領域近傍の不純物濃度が別々に最適化されたメモリ
セルトランジスタがある。しかし、このメモリセルトタ
ンジスタを製造する場合には、新たに、ドレイン領域近
傍の不純物濃度を最適化するための注入用マスクが必要
となるばかりでなく、レジスト塗布工程、露光工程、現
像工程、剥離工程、不純物拡散層形成工程が必要とな
り、工程を煩雑化させスループットの低下を引き起こす
原因となる。
メモリセルトランジスタの製造工程に加えて、さらにド
レイン領域近傍のみに半導体基板２１と同一導電型のイ
オン注入を行うことによって、ソース領域近傍及びドレ
イン領域近傍の不純物濃度が別々に最適化されたメモリ
セルトランジスタがある。しかし、このメモリセルトタ
ンジスタを製造する場合には、新たに、ドレイン領域近
傍の不純物濃度を最適化するための注入用マスクが必要
となるばかりでなく、レジスト塗布工程、露光工程、現
像工程、剥離工程、不純物拡散層形成工程が必要とな
り、工程を煩雑化させスループットの低下を引き起こす
原因となる。
【００１１】非対象構造のソース／ドレイン領域を有す
るメモリセルトランジスタの製造方法の一例として、例
えば特開平４−３２９６３２号公報に、図１１に示した
ように、半導体基板３１上に所定の間隔をおいて形成さ
れたゲート電極３３を有する第１の領域Ａと、第１の領
域Ａより狭い間隔でゲート電極３３が形成された第２の
領域Ｂとに、半導体基板３１における法線方向に対する
イオン注入角度θ1 が０°＜θ1 ＜９０°となるように
基板を回転させてイオンを注入し、第１の領域Ａと第２
の領域Ｂとでそれぞれ濃度が異なるソース／ドレイン領
域３４Ａ、３４Ｂを形成する方法が開示されている。
るメモリセルトランジスタの製造方法の一例として、例
えば特開平４−３２９６３２号公報に、図１１に示した
ように、半導体基板３１上に所定の間隔をおいて形成さ
れたゲート電極３３を有する第１の領域Ａと、第１の領
域Ａより狭い間隔でゲート電極３３が形成された第２の
領域Ｂとに、半導体基板３１における法線方向に対する
イオン注入角度θ1 が０°＜θ1 ＜９０°となるように
基板を回転させてイオンを注入し、第１の領域Ａと第２
の領域Ｂとでそれぞれ濃度が異なるソース／ドレイン領
域３４Ａ、３４Ｂを形成する方法が開示されている。
【００１２】さらに他の例として、特開平６−２１４７
６号公報において、図１２（ａ）〜（ｄ）に示したよう
に、イオン注入角度θ2 が０°＜θ2 ＜９０°となるよ
うにドレイン方向からＰ型イオンを注入（図１２
（ｂ））し、ソース方向からはＮ型イオンを注入する
（図１２（ｃ））方法が開示されている。
６号公報において、図１２（ａ）〜（ｄ）に示したよう
に、イオン注入角度θ2 が０°＜θ2 ＜９０°となるよ
うにドレイン方向からＰ型イオンを注入（図１２
（ｂ））し、ソース方向からはＮ型イオンを注入する
（図１２（ｃ））方法が開示されている。
【００１３】しかし、上記いずれのイオン注入法におい
ても、図１０に示したような、隣接メモリセルとの間に
共通ソース領域を持つＮＯＲ型フラッシュＥＥＰＲＯＭ
に対しては、選択的にドレイン領域に注入されるべきイ
オンがソース領域においても注入されることとなり、所
望の非対称構造のフラッシュＥＥＰＲＯＭが形成されな
い。
ても、図１０に示したような、隣接メモリセルとの間に
共通ソース領域を持つＮＯＲ型フラッシュＥＥＰＲＯＭ
に対しては、選択的にドレイン領域に注入されるべきイ
オンがソース領域においても注入されることとなり、所
望の非対称構造のフラッシュＥＥＰＲＯＭが形成されな
い。
【００１４】本発明は上記課題に鑑みなされたものであ
り、接合プロファイルの最適化された非対称構造である
フラッシュＥＥＰＲＯＭのメモリセルトランジスタを、
簡略化された製造工程で製造することができる半導体装
置及びその製造方法を提供することを目的としている。
り、接合プロファイルの最適化された非対称構造である
フラッシュＥＥＰＲＯＭのメモリセルトランジスタを、
簡略化された製造工程で製造することができる半導体装
置及びその製造方法を提供することを目的としている。
【００１５】
【課題を解決するための手段】本発明によれば、少なく
とも、第１導電型半導体基板上に形成されたトンネル酸
化膜、該トンネル酸化膜上に形成されたフローティング
ゲート、該フローティングゲート上に絶縁膜を介して積
層されたコントロールゲート、前記半導体基板内に形成
された第２導電型ソース／ドレイン領域からなり、前記
フローティングゲート下のドレイン領域近傍に前記半導
体基板における法線方向に対してθ°傾斜させた斜めイ
オン注入によって第１導電型高濃度不純物層が形成され
たメモリセルトランジスタを複数個有し、前記トランジ
スタは、一方に隣接するトランジスタとソース領域を共
有し、かつ他方に隣接するトランジスタとドレイン領域
を共有し、前記ソース領域を共有する隣接トランジスタ
のゲート間距離Ｌｓと、前記ドレイン領域を共有する隣
接トランジスタのゲート間距離Ｌｄと、前記トンネル酸
化膜上のフローティングゲート、絶縁膜及びコントロー
ルゲートの総高さＨｇとが以下の式 ０＜ｔａｎ-1（Ｌｄ／Ｈｇ）＜θ＜ｔａｎ-1（Ｌｓ／Ｈ
ｇ）＜π／２ を満たす半導体記憶装置が提供される。また、本発明に
よれば、上記半導体記憶装置を製造するに際して、(i)
第１導電型半導体基板上に素子形成領域を規定し、トン
ネル酸化膜、フローティングゲート、絶縁膜及びコント
ロールゲートを形成し、(ii)前記フローティングゲート
及びコントロールゲートをマスクとして用い、前記半導
体基板における法線方向に対して、以下の式 ０＜ｔａｎ-1（Ｌｄ／Ｈｇ）＜θ＜ｔａｎ-1（Ｌｓ／Ｈ
ｇ）＜π／２ を満たす角度θ傾斜させた第１斜めイオン注入及び−θ
°傾斜させた第２斜めイオン注入を行い、前記フローテ
ィングゲート下のドレイン形成領域近傍に第１導電型高
濃度不純物層を形成し、(iii) さらに、前記フローティ
ングゲート及びコントロールゲートをマスクとして用
い、前記半導体基板における略法線方向からイオン注入
を行い、第２導電型ソース／ドレイン領域を形成するこ
とからなる半導体記憶装置の製造方法が提供される。
とも、第１導電型半導体基板上に形成されたトンネル酸
化膜、該トンネル酸化膜上に形成されたフローティング
ゲート、該フローティングゲート上に絶縁膜を介して積
層されたコントロールゲート、前記半導体基板内に形成
された第２導電型ソース／ドレイン領域からなり、前記
フローティングゲート下のドレイン領域近傍に前記半導
体基板における法線方向に対してθ°傾斜させた斜めイ
オン注入によって第１導電型高濃度不純物層が形成され
たメモリセルトランジスタを複数個有し、前記トランジ
スタは、一方に隣接するトランジスタとソース領域を共
有し、かつ他方に隣接するトランジスタとドレイン領域
を共有し、前記ソース領域を共有する隣接トランジスタ
のゲート間距離Ｌｓと、前記ドレイン領域を共有する隣
接トランジスタのゲート間距離Ｌｄと、前記トンネル酸
化膜上のフローティングゲート、絶縁膜及びコントロー
ルゲートの総高さＨｇとが以下の式 ０＜ｔａｎ-1（Ｌｄ／Ｈｇ）＜θ＜ｔａｎ-1（Ｌｓ／Ｈ
ｇ）＜π／２ を満たす半導体記憶装置が提供される。また、本発明に
よれば、上記半導体記憶装置を製造するに際して、(i)
第１導電型半導体基板上に素子形成領域を規定し、トン
ネル酸化膜、フローティングゲート、絶縁膜及びコント
ロールゲートを形成し、(ii)前記フローティングゲート
及びコントロールゲートをマスクとして用い、前記半導
体基板における法線方向に対して、以下の式 ０＜ｔａｎ-1（Ｌｄ／Ｈｇ）＜θ＜ｔａｎ-1（Ｌｓ／Ｈ
ｇ）＜π／２ を満たす角度θ傾斜させた第１斜めイオン注入及び−θ
°傾斜させた第２斜めイオン注入を行い、前記フローテ
ィングゲート下のドレイン形成領域近傍に第１導電型高
濃度不純物層を形成し、(iii) さらに、前記フローティ
ングゲート及びコントロールゲートをマスクとして用
い、前記半導体基板における略法線方向からイオン注入
を行い、第２導電型ソース／ドレイン領域を形成するこ
とからなる半導体記憶装置の製造方法が提供される。
【００１６】
【発明の実施の形態】本発明の半導体記憶装置は、電気
的にデータの書き込みと消去が可能な不揮発性メモリと
して、１トランジスタ／１セル構造を複数個有するとと
もに、一方の隣接するメモリセルトランジスタとソース
領域を共有し、かつ他方に隣接するメモリセルトランジ
スタとドレイン領域を共有して構成されるものである。
このメモリセルトランジスタは、主として第１導電型半
導体基板、トンネル酸化膜、フローティングゲート、絶
縁膜、コントロールゲート、第２導電型ソース／ドレイ
ン領域からなる。また、フローティングゲート下のドレ
イン領域近傍には、第１導電型の高濃度不純物層が形成
されている。さらに、必要に応じて、コントロールゲー
ト上に、さらに絶縁膜スペーサを有していてもよい。
的にデータの書き込みと消去が可能な不揮発性メモリと
して、１トランジスタ／１セル構造を複数個有するとと
もに、一方の隣接するメモリセルトランジスタとソース
領域を共有し、かつ他方に隣接するメモリセルトランジ
スタとドレイン領域を共有して構成されるものである。
このメモリセルトランジスタは、主として第１導電型半
導体基板、トンネル酸化膜、フローティングゲート、絶
縁膜、コントロールゲート、第２導電型ソース／ドレイ
ン領域からなる。また、フローティングゲート下のドレ
イン領域近傍には、第１導電型の高濃度不純物層が形成
されている。さらに、必要に応じて、コントロールゲー
ト上に、さらに絶縁膜スペーサを有していてもよい。
【００１７】半導体基板としては、例えば、シリコン基
板を用いることが好ましい、トンネル酸化膜としては、
シリコン酸化膜を７０〜１４０Å程度の膜厚で用いるこ
とが好ましい。また、フローティングゲートは、特に限
定されるものではないが、ポリシリコンを１０００〜２
０００Å程度の膜厚で用いることが好ましい。絶縁膜と
しては、シリコン酸化膜、シリコン窒化膜又はこれらの
積層膜が挙げられ、絶縁膜として１５０〜２５０Å程度
の膜厚で形成することが好ましい。なお、ＯＮＯ膜を形
成する場合には、ＨＴＯ膜２０〜１００Å程度、シリコ
ンナイトライド膜５０〜１５０Å程度及びＨＴＯ膜５０
〜１５０Å程度を積層して用いることが好ましい。ま
た、ワードラインとしても機能するコントロールゲート
は、特に限定されるものではなく、ポリシリコン、例え
ばＷ、Ｔａ、Ｔｉ等の高融点金属、これら金属のシリサ
イド、ポリサイド等を、２０００〜５０００Å程度の膜
厚で用いることができる。なかでも、ポリシリコンとタ
ングステンシリサイドとをそれぞれ１０００〜２０００
Å程度、１０００〜３０００Å程度の膜厚で積層した膜
を用いることが好ましい。ソース／ドレイン領域は、第
２導電型の不純物イオンを１×１０15〜１×１０16ｉｏ
ｎｓ／ｃｍ3 程度の濃度で含むことが好ましい。絶縁膜
スペーサが形成されている場合には、その膜厚は特に限
定されるものではなく、例えばＳｉＮ、ＳｉＯ2 等によ
り形成されていることが好ましい。
板を用いることが好ましい、トンネル酸化膜としては、
シリコン酸化膜を７０〜１４０Å程度の膜厚で用いるこ
とが好ましい。また、フローティングゲートは、特に限
定されるものではないが、ポリシリコンを１０００〜２
０００Å程度の膜厚で用いることが好ましい。絶縁膜と
しては、シリコン酸化膜、シリコン窒化膜又はこれらの
積層膜が挙げられ、絶縁膜として１５０〜２５０Å程度
の膜厚で形成することが好ましい。なお、ＯＮＯ膜を形
成する場合には、ＨＴＯ膜２０〜１００Å程度、シリコ
ンナイトライド膜５０〜１５０Å程度及びＨＴＯ膜５０
〜１５０Å程度を積層して用いることが好ましい。ま
た、ワードラインとしても機能するコントロールゲート
は、特に限定されるものではなく、ポリシリコン、例え
ばＷ、Ｔａ、Ｔｉ等の高融点金属、これら金属のシリサ
イド、ポリサイド等を、２０００〜５０００Å程度の膜
厚で用いることができる。なかでも、ポリシリコンとタ
ングステンシリサイドとをそれぞれ１０００〜２０００
Å程度、１０００〜３０００Å程度の膜厚で積層した膜
を用いることが好ましい。ソース／ドレイン領域は、第
２導電型の不純物イオンを１×１０15〜１×１０16ｉｏ
ｎｓ／ｃｍ3 程度の濃度で含むことが好ましい。絶縁膜
スペーサが形成されている場合には、その膜厚は特に限
定されるものではなく、例えばＳｉＮ、ＳｉＯ2 等によ
り形成されていることが好ましい。
【００１８】上記メモリセルトランジスタにおいては、
フローティングゲート下のドレイン形成領域の近傍に高
濃度不純物層が形成されている。この高濃度不純物層
は、ドレイン近傍のチャネル領域の第１導電型不純物濃
度が高濃度となることが必要であり、その深さは、ドレ
イン領域と同程度の深さ、又は浅くてもよい。ドレイン
近傍のチャネルの不純物濃度は、５×１０16〜１×１０
18ｉｏｎｓ／ｃｍ3 程度であることが好ましい。
フローティングゲート下のドレイン形成領域の近傍に高
濃度不純物層が形成されている。この高濃度不純物層
は、ドレイン近傍のチャネル領域の第１導電型不純物濃
度が高濃度となることが必要であり、その深さは、ドレ
イン領域と同程度の深さ、又は浅くてもよい。ドレイン
近傍のチャネルの不純物濃度は、５×１０16〜１×１０
18ｉｏｎｓ／ｃｍ3 程度であることが好ましい。
【００１９】この高濃度不純物層は、以下の製造方法で
示すように、半導体基板における法線方向に対してθ°
傾斜させた斜めイオン注入によって形成されるものであ
る。ここで、角度θは、 ０＜ｔａｎ-1（Ｌｄ／Ｈｇ）＜θ＜ｔａｎ-1（Ｌｓ／Ｈ
ｇ）＜π／２ を満たすように設定される。なお、式中Ｌｓはソース領
域を共有する隣接トランジスタのゲート間距離、Ｌｄは
ドレイン領域を共有する隣接トランジスタのゲート間距
離、Ｈｇはフローティングゲート、絶縁膜及びコントロ
ールゲートの総高さ（絶縁膜スペーサが形成されている
場合には、フローティングゲート、絶縁膜、コントロー
ルゲート及び絶縁膜スペーサの総高さ）を示す。従っ
て、高濃度不純物層は、ドレイン領域近傍にのみ形成さ
れ、ソース領域近傍には形成されない。これらの具体的
な値は、得られる半導体記憶装置のサイズ、集積度等に
より適宜調節することができるが、０．４〜０．６μｍ
のデザインルールでは、Ｌｓは０．３〜０．７μｍ程
度、Ｌｄは０．８〜１．８μｍ程度、Ｈｇは３０００Å
〜１００００Å程度が好ましく、よって角度θは２５〜
７３°程度が好ましい。
示すように、半導体基板における法線方向に対してθ°
傾斜させた斜めイオン注入によって形成されるものであ
る。ここで、角度θは、 ０＜ｔａｎ-1（Ｌｄ／Ｈｇ）＜θ＜ｔａｎ-1（Ｌｓ／Ｈ
ｇ）＜π／２ を満たすように設定される。なお、式中Ｌｓはソース領
域を共有する隣接トランジスタのゲート間距離、Ｌｄは
ドレイン領域を共有する隣接トランジスタのゲート間距
離、Ｈｇはフローティングゲート、絶縁膜及びコントロ
ールゲートの総高さ（絶縁膜スペーサが形成されている
場合には、フローティングゲート、絶縁膜、コントロー
ルゲート及び絶縁膜スペーサの総高さ）を示す。従っ
て、高濃度不純物層は、ドレイン領域近傍にのみ形成さ
れ、ソース領域近傍には形成されない。これらの具体的
な値は、得られる半導体記憶装置のサイズ、集積度等に
より適宜調節することができるが、０．４〜０．６μｍ
のデザインルールでは、Ｌｓは０．３〜０．７μｍ程
度、Ｌｄは０．８〜１．８μｍ程度、Ｈｇは３０００Å
〜１００００Å程度が好ましく、よって角度θは２５〜
７３°程度が好ましい。
【００２０】また、本発明においては、ソース領域近傍
又は周辺部を、ソース領域側における電界集中を緩和す
るために、不純物濃度を段階的に変化させた電界緩和型
のプロファイルにしてもよい。具体的には、チャネル領
域側のソース領域近傍にソース領域よりも不純物濃度の
低い低濃度不純物層を形成してもよいし、ソース領域の
周辺部全域に、低濃度不純物層を形成してもよい。この
際の不純物濃度は、半導体基板の不純物濃度、ソース領
域の不純物濃度等により適宜調整することができ、デー
タの消去時にソースへ高電圧を印加した際、バルク−ソ
ース間の接合破壊、基板表面でのBand to Bandトンネリ
ングを十分低く抑えることができる程度の接合プロファ
イルを持った濃度、深さであることが好ましい。
又は周辺部を、ソース領域側における電界集中を緩和す
るために、不純物濃度を段階的に変化させた電界緩和型
のプロファイルにしてもよい。具体的には、チャネル領
域側のソース領域近傍にソース領域よりも不純物濃度の
低い低濃度不純物層を形成してもよいし、ソース領域の
周辺部全域に、低濃度不純物層を形成してもよい。この
際の不純物濃度は、半導体基板の不純物濃度、ソース領
域の不純物濃度等により適宜調整することができ、デー
タの消去時にソースへ高電圧を印加した際、バルク−ソ
ース間の接合破壊、基板表面でのBand to Bandトンネリ
ングを十分低く抑えることができる程度の接合プロファ
イルを持った濃度、深さであることが好ましい。
【００２１】本発明の半導体記憶装置の製造方法では、
工程(i) において、第１導電型半導体基板上に素子形成
領域を規定し、トンネル酸化膜、フローティングゲー
ト、絶縁膜及びコントロールゲートを形成する。素子形
成領域は、例えばＬＯＣＯＳ酸化膜を形成して素子分離
を行うことにより規定することができる。トンネル酸化
膜は、熱酸化等の公知の方法により、所望の膜厚で形成
することができる。また、フローティングゲートは、例
えばポリシリコンを公知の方法で形成し、まずフローテ
ィングゲートの線幅に対応した幅にパターニングした
後、絶縁膜及びコントロールゲート電極材料を公知の方
法で積層し、フォトリソグラフィ及びエッチング工程に
より連続的にパターニングして、同時に形成することが
好ましい。
工程(i) において、第１導電型半導体基板上に素子形成
領域を規定し、トンネル酸化膜、フローティングゲー
ト、絶縁膜及びコントロールゲートを形成する。素子形
成領域は、例えばＬＯＣＯＳ酸化膜を形成して素子分離
を行うことにより規定することができる。トンネル酸化
膜は、熱酸化等の公知の方法により、所望の膜厚で形成
することができる。また、フローティングゲートは、例
えばポリシリコンを公知の方法で形成し、まずフローテ
ィングゲートの線幅に対応した幅にパターニングした
後、絶縁膜及びコントロールゲート電極材料を公知の方
法で積層し、フォトリソグラフィ及びエッチング工程に
より連続的にパターニングして、同時に形成することが
好ましい。
【００２２】なお、素子形成領域を規定した後、まず犠
牲酸化膜を１００〜５００Å程度の膜厚で形成し、その
上から素子形成領域全面に、第１導電型の不純物イオン
を１×１０12〜５×１０13ｉｏｎｓ／ｃｍ2 程度のドー
ズ、３０〜２５０ｋｅＶ程度の注入エネルギーで注入す
ることにより、得られる半導体記憶装置におけるフロー
ティングゲート下のソース領域近傍の半導体基板不純物
濃度を最適化することができる。そして、犠牲酸化膜
を、例えばフッ素酸等の公知の方法により除去し、新た
にトンネル酸化膜を形成してもよい。
牲酸化膜を１００〜５００Å程度の膜厚で形成し、その
上から素子形成領域全面に、第１導電型の不純物イオン
を１×１０12〜５×１０13ｉｏｎｓ／ｃｍ2 程度のドー
ズ、３０〜２５０ｋｅＶ程度の注入エネルギーで注入す
ることにより、得られる半導体記憶装置におけるフロー
ティングゲート下のソース領域近傍の半導体基板不純物
濃度を最適化することができる。そして、犠牲酸化膜
を、例えばフッ素酸等の公知の方法により除去し、新た
にトンネル酸化膜を形成してもよい。
【００２３】工程(ii)においては、フローティングゲー
ト及びコントロールゲートをマスクとして用い、半導体
基板における法線方向に対して、 ０＜ｔａｎ-1（Ｌｄ／Ｈｇ）＜θ＜ｔａｎ-1（Ｌｓ／Ｈ
ｇ）＜π／２ を満たす角度θ傾斜させた第１斜めイオン注入を行い、
続いて−θ°傾斜させた第２斜めイオン注入を行う。こ
の際の不純物イオンは１×１０12〜１×１０13ｉｏｎｓ
／ｃｍ2 程度のドーズ、４０〜１５０ｋｅＶ程度の注入
エネルギーで行うことが好ましく、第１及び第２斜めイ
オン注入は同様のドーズ、注入エネルギーで行うことが
好ましいが、異なるドーズ、注入エネルギーで行っても
よい。これら２回の斜めイオン注入により、レジストマ
スク等を用いてイオン注入領域を規定することなく、所
望する領域にのみ、つまりフローティングゲート下のド
レイン形成領域の近傍にのみ第１導電型の高濃度不純物
層を形成することができる。この際のイオン注入は、一
定のドーズ、一定のエネルギーで、一定方向から行う場
合には、上述のようにまず第１斜めイオン注入を行った
後、あらためて異なる方向から第２斜めイオン注入を行
うことが好ましいが、第１及び第２イオン注入は、同時
に行ってもよいし、半導体基板における法線方向を軸と
して基板を回転させながら交互に連続的に行ってもよ
い。
ト及びコントロールゲートをマスクとして用い、半導体
基板における法線方向に対して、 ０＜ｔａｎ-1（Ｌｄ／Ｈｇ）＜θ＜ｔａｎ-1（Ｌｓ／Ｈ
ｇ）＜π／２ を満たす角度θ傾斜させた第１斜めイオン注入を行い、
続いて−θ°傾斜させた第２斜めイオン注入を行う。こ
の際の不純物イオンは１×１０12〜１×１０13ｉｏｎｓ
／ｃｍ2 程度のドーズ、４０〜１５０ｋｅＶ程度の注入
エネルギーで行うことが好ましく、第１及び第２斜めイ
オン注入は同様のドーズ、注入エネルギーで行うことが
好ましいが、異なるドーズ、注入エネルギーで行っても
よい。これら２回の斜めイオン注入により、レジストマ
スク等を用いてイオン注入領域を規定することなく、所
望する領域にのみ、つまりフローティングゲート下のド
レイン形成領域の近傍にのみ第１導電型の高濃度不純物
層を形成することができる。この際のイオン注入は、一
定のドーズ、一定のエネルギーで、一定方向から行う場
合には、上述のようにまず第１斜めイオン注入を行った
後、あらためて異なる方向から第２斜めイオン注入を行
うことが好ましいが、第１及び第２イオン注入は、同時
に行ってもよいし、半導体基板における法線方向を軸と
して基板を回転させながら交互に連続的に行ってもよ
い。
【００２４】工程(iii) において、さらに、フローティ
ングゲート及びコントロールゲートをマスクとして用
い、半導体基板における法線方向からイオン注入を行
い、第２導電型ソース／ドレイン領域を形成する。この
際のイオン注入は、２×１０15〜１×１０16ｉｏｎｓ／
ｃｍ2 程度のドーズ、１５〜４０ｋｅＶ程度の注入エネ
ルギーで行うことが好ましい。
ングゲート及びコントロールゲートをマスクとして用
い、半導体基板における法線方向からイオン注入を行
い、第２導電型ソース／ドレイン領域を形成する。この
際のイオン注入は、２×１０15〜１×１０16ｉｏｎｓ／
ｃｍ2 程度のドーズ、１５〜４０ｋｅＶ程度の注入エネ
ルギーで行うことが好ましい。
【００２５】また、ソース／ドレイン領域を形成する前
に、ソース形成領域にのみ開口部を有するレジストパタ
ーンを用いてイオン注入を行うことにより、ソース形成
領域の周辺部全域又はフローティングゲート下のソース
形成領域近傍に、ソース領域よりも不純物濃度の低い低
濃度不純物層を形成してもよい。この際の不純物イオン
は、１×１０14〜１×１０15ｉｏｎｓ／ｃｍ2 程度のド
ーズ、１０〜４０ｋｅＶ程度のエネルギーで注入するこ
とが好ましい。また、サイドウォールスペーサ等を用い
ることによって、通常のＬＤＤ構造を形成する場合と同
様に、ソース形成領域近傍に低濃度不純物層を形成して
もよい。
に、ソース形成領域にのみ開口部を有するレジストパタ
ーンを用いてイオン注入を行うことにより、ソース形成
領域の周辺部全域又はフローティングゲート下のソース
形成領域近傍に、ソース領域よりも不純物濃度の低い低
濃度不純物層を形成してもよい。この際の不純物イオン
は、１×１０14〜１×１０15ｉｏｎｓ／ｃｍ2 程度のド
ーズ、１０〜４０ｋｅＶ程度のエネルギーで注入するこ
とが好ましい。また、サイドウォールスペーサ等を用い
ることによって、通常のＬＤＤ構造を形成する場合と同
様に、ソース形成領域近傍に低濃度不純物層を形成して
もよい。
【００２６】以下、この発明に係る半導体記憶装置であ
るフラッシュメモリ及びその製造方法を図面に基づいて
説明する。
るフラッシュメモリ及びその製造方法を図面に基づいて
説明する。
【００２７】実施の形態１（ポジティブゲート型用メモ
リセルトランジスタ） 本発明のフラッシュメモリは、図１及び図２に示したよ
うに、それぞれメモリセルを構成するメモリセルトラン
ジスタが複数個、行列方向に配設されて形成されてい
る。各メモリセルトランジスタは、シリコン基板１上に
トンネル酸化膜２を介してポリシリコン膜からなるフロ
ーティングゲート３、絶縁膜としてＯＮＯ膜４及びワー
ドラインとしても機能し、ポリシリコン膜５及びタング
ステンシリサイド６からなるコントロールゲート７とを
有している。また、フローティングゲート３及びコント
ロールゲート７の両側には、周辺部に比較的低濃度の不
純物層１０ａを有するソース領域１０と、ドレイン領域
９を有しており、フローティングゲート３下のドレイン
近傍には、シリコン基板１と同じ導電型の高濃度不純物
層８が形成されている。また、上記トランジスタは、一
方に隣接するトランジスタとゲート間距離Ｌｓを有する
とともにソース領域１０を共有し、他方に隣接するトラ
ンジスタとゲート間距離Ｌｄを有するとともにドレイン
領域９を共有し、トンネル酸化膜２上のフローティング
ゲート３、ＯＮＯ膜４及びコントロールゲート７の総高
さがＨｇで配設されている。なお、Ｈｇは、さらにコン
トロールゲート７上に、例えば絶縁膜からなる高さ調整
層１１を配設して調整してもよい。以下に、上記フラッ
シュメモリの製造方法を説明する。Ｐ型シリコン基板１
上にＬＯＣＯＳ膜（図示せず）を形成することにより素
子形成領域１ａを規定し、その後、さらにシリコン基板
１上全面を犠牲酸化膜（図示せず）で被覆する。次い
で、素子形成領域１ａにＰ型のイオンを注入する。この
注入は、メモリセルにおけるチャネル領域のソース形成
領域近傍の不純物濃度を最適にするように設定されてい
る。犠牲酸化膜を除去した後、シリコン基板１上全面に
トンネル酸化膜２を形成する。
リセルトランジスタ） 本発明のフラッシュメモリは、図１及び図２に示したよ
うに、それぞれメモリセルを構成するメモリセルトラン
ジスタが複数個、行列方向に配設されて形成されてい
る。各メモリセルトランジスタは、シリコン基板１上に
トンネル酸化膜２を介してポリシリコン膜からなるフロ
ーティングゲート３、絶縁膜としてＯＮＯ膜４及びワー
ドラインとしても機能し、ポリシリコン膜５及びタング
ステンシリサイド６からなるコントロールゲート７とを
有している。また、フローティングゲート３及びコント
ロールゲート７の両側には、周辺部に比較的低濃度の不
純物層１０ａを有するソース領域１０と、ドレイン領域
９を有しており、フローティングゲート３下のドレイン
近傍には、シリコン基板１と同じ導電型の高濃度不純物
層８が形成されている。また、上記トランジスタは、一
方に隣接するトランジスタとゲート間距離Ｌｓを有する
とともにソース領域１０を共有し、他方に隣接するトラ
ンジスタとゲート間距離Ｌｄを有するとともにドレイン
領域９を共有し、トンネル酸化膜２上のフローティング
ゲート３、ＯＮＯ膜４及びコントロールゲート７の総高
さがＨｇで配設されている。なお、Ｈｇは、さらにコン
トロールゲート７上に、例えば絶縁膜からなる高さ調整
層１１を配設して調整してもよい。以下に、上記フラッ
シュメモリの製造方法を説明する。Ｐ型シリコン基板１
上にＬＯＣＯＳ膜（図示せず）を形成することにより素
子形成領域１ａを規定し、その後、さらにシリコン基板
１上全面を犠牲酸化膜（図示せず）で被覆する。次い
で、素子形成領域１ａにＰ型のイオンを注入する。この
注入は、メモリセルにおけるチャネル領域のソース形成
領域近傍の不純物濃度を最適にするように設定されてい
る。犠牲酸化膜を除去した後、シリコン基板１上全面に
トンネル酸化膜２を形成する。
【００２８】次いで、第１ポリシリコン膜を堆積し、フ
ォトリソグラフィ及びエッチング工程によって第１ポリ
シリコン膜を所望の形状にパターニングしてフローティ
ングゲートとなるべき線幅を有する第１ポリシリコン膜
を形成する。続いて得られた第１ポリシリコン膜上にシ
リコン酸化膜、シリコン窒化膜及びシリコン酸化膜から
なるＯＮＯ膜４、第２ポリシリコン膜５及びタングステ
ンシリサイド６を順次積層する。さらに、この上に絶縁
膜を形成してもよい。その後、フォトリソグラフィ技術
によって所望の形状のレジストパターンを形成し、この
レジストパターンをマスクとして、絶縁膜が存在すれば
絶縁膜スペーサ１１、タングステンシリサイド６、第２
ポリシリコン膜５、ＯＮＯ膜４及び第１ポリシリコン膜
を所望の形状にパターニングし、フローティングゲート
３及びワードラインの機能をかねるコントロールゲート
７を形成する。この際、フローティングゲート３、ＯＮ
Ｏ膜４及びコントロールゲート７は、一方に隣接するメ
モリセル（図１中、ＭＣ１とＭＣ２、ＭＣ３とＭＣ４）
とソース領域を共有するように、ほぼソース領域の長さ
に対応する間隔（図２中、Ｌｓ）を有して形成されてお
り、さらに、他方に隣接するメモリセル（図１中、ＭＣ
２とＭＣ３）とドレイン領域を共有するように、ほぼド
レイン領域の長さに対応する間隔（図２中、Ｌｄ）を有
して形成されている。
ォトリソグラフィ及びエッチング工程によって第１ポリ
シリコン膜を所望の形状にパターニングしてフローティ
ングゲートとなるべき線幅を有する第１ポリシリコン膜
を形成する。続いて得られた第１ポリシリコン膜上にシ
リコン酸化膜、シリコン窒化膜及びシリコン酸化膜から
なるＯＮＯ膜４、第２ポリシリコン膜５及びタングステ
ンシリサイド６を順次積層する。さらに、この上に絶縁
膜を形成してもよい。その後、フォトリソグラフィ技術
によって所望の形状のレジストパターンを形成し、この
レジストパターンをマスクとして、絶縁膜が存在すれば
絶縁膜スペーサ１１、タングステンシリサイド６、第２
ポリシリコン膜５、ＯＮＯ膜４及び第１ポリシリコン膜
を所望の形状にパターニングし、フローティングゲート
３及びワードラインの機能をかねるコントロールゲート
７を形成する。この際、フローティングゲート３、ＯＮ
Ｏ膜４及びコントロールゲート７は、一方に隣接するメ
モリセル（図１中、ＭＣ１とＭＣ２、ＭＣ３とＭＣ４）
とソース領域を共有するように、ほぼソース領域の長さ
に対応する間隔（図２中、Ｌｓ）を有して形成されてお
り、さらに、他方に隣接するメモリセル（図１中、ＭＣ
２とＭＣ３）とドレイン領域を共有するように、ほぼド
レイン領域の長さに対応する間隔（図２中、Ｌｄ）を有
して形成されている。
【００２９】その後、レジストパターンを除去し、図３
（絶縁膜スペーサ１１が形成されている場合には図６）
に示したように、フローティングゲート３及びコントロ
ールゲート７とをマスクとして用いて、Ｐ型イオン、例
えばボロンイオンを法線方向に対する角度θとなるよう
に第１斜めイオン注入を行う。さらに、図４（絶縁膜ス
ペーサ１１が形成されている場合には図７）に示したよ
うに、フローティングゲート３及びコントロールゲート
７とをマスクとして用いて、上記と同一のイオンを同様
のドーズ量、エネルギーで、法線方向に対する角度−θ
となるように第２斜めイオン注入を行う。これらの２回
のイオン注入により、フローティングゲート３下のドレ
イン領域となるべき領域の近傍のみにＰ型高濃度不純物
層８を形成する。この際、ドレイン領域を共有する隣接
セルのゲート間距離Ｌｄは、ソース領域を共有する隣接
セルのゲート間距離Ｌｓよりも長いため、ソース形成領
域にドレイン領域形成のためのイオンが注入されないよ
うに、角度θ及び−θを選択する必要がある。
（絶縁膜スペーサ１１が形成されている場合には図６）
に示したように、フローティングゲート３及びコントロ
ールゲート７とをマスクとして用いて、Ｐ型イオン、例
えばボロンイオンを法線方向に対する角度θとなるよう
に第１斜めイオン注入を行う。さらに、図４（絶縁膜ス
ペーサ１１が形成されている場合には図７）に示したよ
うに、フローティングゲート３及びコントロールゲート
７とをマスクとして用いて、上記と同一のイオンを同様
のドーズ量、エネルギーで、法線方向に対する角度−θ
となるように第２斜めイオン注入を行う。これらの２回
のイオン注入により、フローティングゲート３下のドレ
イン領域となるべき領域の近傍のみにＰ型高濃度不純物
層８を形成する。この際、ドレイン領域を共有する隣接
セルのゲート間距離Ｌｄは、ソース領域を共有する隣接
セルのゲート間距離Ｌｓよりも長いため、ソース形成領
域にドレイン領域形成のためのイオンが注入されないよ
うに、角度θ及び−θを選択する必要がある。
【００３０】次に、フォトリソグラフィ及びエッチング
工程によりソース形成領域のみに開口部を有するレジス
トパターンを形成し、Ｎ型イオン、例えばリンイオン及
びＡｓイオンをシリコン基板１表面に垂直な方向から注
入し、ソース領域となるべき領域の周辺部に低濃度不純
物層１０ａを形成する。続いて、レジストパターンを除
去した後、フローティングゲート３及びコントロールゲ
ート７とをマスクとして用いて、Ａｓイオンをシリコン
基板１表面にほぼ垂直な方向から注入し、図２に示し
た、ソース領域１０と、ドレイン領域９とを有するポジ
ティブゲート型のメモリセルトランジスタを形成する。
工程によりソース形成領域のみに開口部を有するレジス
トパターンを形成し、Ｎ型イオン、例えばリンイオン及
びＡｓイオンをシリコン基板１表面に垂直な方向から注
入し、ソース領域となるべき領域の周辺部に低濃度不純
物層１０ａを形成する。続いて、レジストパターンを除
去した後、フローティングゲート３及びコントロールゲ
ート７とをマスクとして用いて、Ａｓイオンをシリコン
基板１表面にほぼ垂直な方向から注入し、図２に示し
た、ソース領域１０と、ドレイン領域９とを有するポジ
ティブゲート型のメモリセルトランジスタを形成する。
【００３１】実施の形態２（ネガティブゲート型メモリ
セルトランジスタ） このフラッシュメモリは、図５に示したように、ソース
領域１０の周辺部に比較的低濃度の不純物層１０ａを有
さない以外は、図１及び図２のメモリセルトランジスタ
と同様の構造を有する。
セルトランジスタ） このフラッシュメモリは、図５に示したように、ソース
領域１０の周辺部に比較的低濃度の不純物層１０ａを有
さない以外は、図１及び図２のメモリセルトランジスタ
と同様の構造を有する。
【００３２】上記フラッシュメモリは、以下のように製
造することができる。まず、図３及び図４に示したよう
に、Ｐ型シリコン基板１上に、上記と同様に、トンネル
酸化膜２、フローティングゲート３、ＯＮＯ膜４、コン
トロールゲート７、高濃度のＰ型不純物層８を形成す
る。
造することができる。まず、図３及び図４に示したよう
に、Ｐ型シリコン基板１上に、上記と同様に、トンネル
酸化膜２、フローティングゲート３、ＯＮＯ膜４、コン
トロールゲート７、高濃度のＰ型不純物層８を形成す
る。
【００３３】次に、フローティングゲート３及びコント
ロールゲート７とをマスクとして用いて、Ｎ型のイオ
ン、例えばＡｓイオンをシリコン基板１表面に垂直な方
向から注入し、図５に示したような、ソース領域１０
と、ドレイン領域９とを有するネガティブゲート型のメ
モリセルトランジスタを形成する。
ロールゲート７とをマスクとして用いて、Ｎ型のイオ
ン、例えばＡｓイオンをシリコン基板１表面に垂直な方
向から注入し、図５に示したような、ソース領域１０
と、ドレイン領域９とを有するネガティブゲート型のメ
モリセルトランジスタを形成する。
【００３４】
【発明の効果】本発明によれば、一方に隣接するトラン
ジスタとソース領域を共有し、かつ他方に隣接するトラ
ンジスタとドレイン領域を共有するメモリセルを複数個
有し、ソース領域を共有する隣接トランジスタのゲート
間距離Ｌｓと、前記ドレイン領域を共有する隣接トラン
ジスタのゲート間距離Ｌｄと、前記トンネル酸化膜上の
フローティングゲート、絶縁膜及びコントロールゲート
の総高さＨｇとが、 ０＜ｔａｎ-1（Ｌｄ／Ｈｇ）＜θ＜ｔａｎ-1（Ｌｓ／Ｈ
ｇ）＜π／２ を満たすように形成されているので、ドレイン領域近傍
にのみ第１導電型の高濃度領域が形成され、ソース−ド
レイン間の濃度勾配が大きくなり、書き込み時、電子の
加速が速くなり、よりフローティングゲートの電圧に引
き寄せられることとなり、フローティングゲートへのホ
ットエレクトロン注入効率を増加させることができ、書
き込み時間を短縮することができる。また、ソース領域
近傍は第１導電型の不純物濃度が低いため、消去時、フ
ローティングゲートからソースへの電子の抜き取りが容
易となり、Band to Bandトンネリング電流の低下、ひい
ては消費電流の減少を実現することができる。また、ソ
ース領域の周辺部又はフローティングゲート下のソース
領域近傍に、第２導電型低濃度不純物層が形成されてい
る場合には、よりソース−ドレイン間の濃度勾配が大き
くなり、消去時、よりフローティングゲートからソース
への電子の抜き取りが容易となり、Band to Bandトンネ
リング電流の低下、ひいては消費電流の減少を実現する
ことができる。また、本発明の半導体記憶装置の製造方
法によれば、 ０＜ｔａｎ-1（Ｌｄ／Ｈｇ）＜θ＜ｔａｎ-1（Ｌｓ／Ｈ
ｇ）＜π／２ を満たす角度θ傾斜させた第１斜めイオン注入及び−θ
°傾斜させた第２斜めイオン注入を行うため、新たにド
レイン領域にイオン注入を行うためのレジスト塗布工
程、露光工程、現像工程、剥離工程を行う必要がなく、
製造工程を簡略化することができる。
ジスタとソース領域を共有し、かつ他方に隣接するトラ
ンジスタとドレイン領域を共有するメモリセルを複数個
有し、ソース領域を共有する隣接トランジスタのゲート
間距離Ｌｓと、前記ドレイン領域を共有する隣接トラン
ジスタのゲート間距離Ｌｄと、前記トンネル酸化膜上の
フローティングゲート、絶縁膜及びコントロールゲート
の総高さＨｇとが、 ０＜ｔａｎ-1（Ｌｄ／Ｈｇ）＜θ＜ｔａｎ-1（Ｌｓ／Ｈ
ｇ）＜π／２ を満たすように形成されているので、ドレイン領域近傍
にのみ第１導電型の高濃度領域が形成され、ソース−ド
レイン間の濃度勾配が大きくなり、書き込み時、電子の
加速が速くなり、よりフローティングゲートの電圧に引
き寄せられることとなり、フローティングゲートへのホ
ットエレクトロン注入効率を増加させることができ、書
き込み時間を短縮することができる。また、ソース領域
近傍は第１導電型の不純物濃度が低いため、消去時、フ
ローティングゲートからソースへの電子の抜き取りが容
易となり、Band to Bandトンネリング電流の低下、ひい
ては消費電流の減少を実現することができる。また、ソ
ース領域の周辺部又はフローティングゲート下のソース
領域近傍に、第２導電型低濃度不純物層が形成されてい
る場合には、よりソース−ドレイン間の濃度勾配が大き
くなり、消去時、よりフローティングゲートからソース
への電子の抜き取りが容易となり、Band to Bandトンネ
リング電流の低下、ひいては消費電流の減少を実現する
ことができる。また、本発明の半導体記憶装置の製造方
法によれば、 ０＜ｔａｎ-1（Ｌｄ／Ｈｇ）＜θ＜ｔａｎ-1（Ｌｓ／Ｈ
ｇ）＜π／２ を満たす角度θ傾斜させた第１斜めイオン注入及び−θ
°傾斜させた第２斜めイオン注入を行うため、新たにド
レイン領域にイオン注入を行うためのレジスト塗布工
程、露光工程、現像工程、剥離工程を行う必要がなく、
製造工程を簡略化することができる。
【図１】本発明に係る半導体記憶装置の概略平面図であ
る。
る。
【図２】図１のＡ−Ａ′線断面図である。
【図３】図２の半導体記憶装置の製造方法を説明するた
めの概略断面図である。
めの概略断面図である。
【図４】図２の半導体記憶装置の製造方法を説明するた
めの概略断面図である。
めの概略断面図である。
【図５】本発明に係る別の半導体記憶装置を示す概略断
面図である。
面図である。
【図６】本発明のさらに別の半導体記憶装置の製造方法
を説明するための概略断面図である。
を説明するための概略断面図である。
【図７】本発明のさらに別の半導体記憶装置の製造方法
を説明するための概略断面図である。
を説明するための概略断面図である。
【図８】従来の半導体記憶装置の製造方法を説明するた
めの概略断面図である。
めの概略断面図である。
【図９】従来の半導体記憶装置の製造方法を説明するた
めの概略断面図である。
めの概略断面図である。
【図１０】従来の半導体記憶装置の製造方法を説明する
ための概略断面図である。
ための概略断面図である。
【図１１】従来の別の半導体記憶装置の製造方法を説明
するための概略断面図である。
するための概略断面図である。
【図１２】従来のさらに別の半導体記憶装置の製造方法
を説明するための概略断面図である。
を説明するための概略断面図である。
１ シリコン基板（半導体基板） ２ トンネル酸化膜 ３ フローティングゲート ４ ＯＮＯ膜（絶縁膜） ５ ポリシリコン膜 ６ タングステンシリサイド ７ コントロールゲート ８ 第１導電型高濃度不純物層 ９ ドレイン領域 １０ ソース領域 １０ａ 低濃度不純物層 １１ 絶縁膜スペーサ ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４ メモリセル
Claims (6)
- 【請求項１】 少なくとも、第１導電型半導体基板上に
形成されたトンネル酸化膜、該トンネル酸化膜上に形成
されたフローティングゲート、該フローティングゲート
上に絶縁膜を介して積層されたコントロールゲート、前
記半導体基板内に形成された第２導電型ソース／ドレイ
ン領域からなり、前記フローティングゲート下のドレイ
ン領域近傍に前記半導体基板における法線方向に対して
θ°傾斜させた斜めイオン注入によって第１導電型高濃
度不純物層が形成されたメモリセルトランジスタを複数
個有し、 前記トランジスタは、一方に隣接するトランジスタとソ
ース領域を共有し、かつ他方に隣接するトランジスタと
ドレイン領域を共有し、 前記ソース領域を共有する隣接トランジスタのゲート間
距離Ｌｓと、前記ドレイン領域を共有する隣接トランジ
スタのゲート間距離Ｌｄと、前記トンネル酸化膜上の少
なくともフローティングゲート、絶縁膜及びコントロー
ルゲートの総高さＨｇとが以下の式 ０＜ｔａｎ-1（Ｌｄ／Ｈｇ）＜θ＜ｔａｎ-1（Ｌｓ／Ｈ
ｇ）＜π／２ を満たすことを特徴とする半導体記憶装置。 - 【請求項２】 さらに、ソース領域の周辺部又はフロー
ティングゲート下のソース領域近傍に、第２導電型低濃
度不純物層が形成されている請求項１記載の半導体記憶
装置。 - 【請求項３】 請求項１記載の半導体記憶装置を製造す
るに際して、(i) 第１導電型半導体基板上に素子形成領
域を規定し、トンネル酸化膜、フローティングゲート、
絶縁膜及びコントロールゲートを形成し、(ii)前記フロ
ーティングゲート及びコントロールゲートをマスクとし
て用い、前記半導体基板における法線方向に対して、以
下の式 ０＜ｔａｎ-1（Ｌｄ／Ｈｇ）＜θ＜ｔａｎ-1（Ｌｓ／Ｈ
ｇ）＜π／２ を満たす角度θ傾斜させた第１斜めイオン注入及び−θ
°傾斜させた第２斜めイオン注入を行い、前記フローテ
ィングゲート下のドレイン形成領域近傍に第１導電型高
濃度不純物層を形成し、(iii) さらに、前記フローティ
ングゲート及びコントロールゲートをマスクとして用
い、前記半導体基板における略法線方向からイオン注入
を行い、第２導電型ソース／ドレイン領域を形成するこ
とからなる半導体記憶装置の製造方法。 - 【請求項４】 工程(i) において、素子形成領域全面
に、第１導電型不純物をイオン注入することにより、得
られる半導体記憶装置におけるフローティングゲート下
のソース領域近傍の半導体基板不純物濃度を最適化する
請求項３記載の半導体記憶装置の製造方法。 - 【請求項５】 工程(iii) において、ソース／ドレイン
領域を形成する前に、ソース形成領域にのみ開口部を有
するレジストパターンを形成し、該レジストパターンを
マスクとして用い、前記半導体基板における法線方向か
らイオン注入を行って、ソース形成領域の周辺部又はフ
ローティングゲート下のソース形成領域近傍に第２導電
型低濃度不純物層を形成する請求項３記載の半導体記憶
装置の製造方法。 - 【請求項６】 工程(i) において、コントロールゲート
上にさらに絶縁膜スペーサを形成し、工程(ii)における
Ｈｇが、トンネル酸化膜上の少なくともフローティング
ゲート、絶縁膜、コントロールゲート及び絶縁膜スペー
サの総高さである請求項３記載の半導体記憶装置の製造
方法。
Priority Applications (2)
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|---|---|---|---|
| JP7300094A JPH09148542A (ja) | 1995-11-17 | 1995-11-17 | 半導体記憶装置及びその製造方法 |
| US08/707,076 US5891774A (en) | 1995-11-17 | 1996-09-03 | Method of fabricating EEPROM using oblique implantation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7300094A JPH09148542A (ja) | 1995-11-17 | 1995-11-17 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148542A true JPH09148542A (ja) | 1997-06-06 |
Family
ID=17880647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7300094A Pending JPH09148542A (ja) | 1995-11-17 | 1995-11-17 | 半導体記憶装置及びその製造方法 |
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| Country | Link |
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| JP (1) | JPH09148542A (ja) |
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