JPH0529587A - 不揮発性半導体メモリ装置及びその製造方法 - Google Patents
不揮発性半導体メモリ装置及びその製造方法Info
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- JPH0529587A JPH0529587A JP3205413A JP20541391A JPH0529587A JP H0529587 A JPH0529587 A JP H0529587A JP 3205413 A JP3205413 A JP 3205413A JP 20541391 A JP20541391 A JP 20541391A JP H0529587 A JPH0529587 A JP H0529587A
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Abstract
(57)【要約】
【目的】 ゲート絶縁膜に与えるダメージが小さく、情
報の書き込み消去の繰り返し回数を増大させることが可
能な不揮発性半導体メモリ装置を提供することである。 【構成】 ＤＳＡ構造を用いてＥ2 Ｐ−ＲＯＭ２０を構
成しいる。このＥ2 Ｐ−ＲＯＭ２０は、フローティング
ゲート３６とコントロールゲート４０とを有する。この
ＲＯＭ２０では、実効チャネル３２を構成する例えばＰ
++層以外のチャネル領域５０にリン等をイオン注入し、
常にデイプレッション状態にしておき、情報消去時の電
子の放出経路となるソース領域２８またはドレイン領域
３０と同電位になるようにしてある。
報の書き込み消去の繰り返し回数を増大させることが可
能な不揮発性半導体メモリ装置を提供することである。 【構成】 ＤＳＡ構造を用いてＥ2 Ｐ−ＲＯＭ２０を構
成しいる。このＥ2 Ｐ−ＲＯＭ２０は、フローティング
ゲート３６とコントロールゲート４０とを有する。この
ＲＯＭ２０では、実効チャネル３２を構成する例えばＰ
++層以外のチャネル領域５０にリン等をイオン注入し、
常にデイプレッション状態にしておき、情報消去時の電
子の放出経路となるソース領域２８またはドレイン領域
３０と同電位になるようにしてある。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体メモリ
装置、特にフラッシュ型Ｅ2 Ｐ−ＲＯＭの改良に関す
る。
装置、特にフラッシュ型Ｅ2 Ｐ−ＲＯＭの改良に関す
る。
【０００２】
【従来の技術】情報の消去及び再書き込みが可能な不揮
発性メモリ装置として、Ｅ2 Ｐ−ＲＯＭが知られてい
る。Ｅ2 Ｐ−ＲＯＭとしては、種々の構造のものが知ら
れているが、図１０に示すようなＤＳＡ（Double-diffu
sed Self Aligned、二重拡散自己整合型）構造のＥ2
Ｐ−ＲＯＭが開発されている。
発性メモリ装置として、Ｅ2 Ｐ−ＲＯＭが知られてい
る。Ｅ2 Ｐ−ＲＯＭとしては、種々の構造のものが知ら
れているが、図１０に示すようなＤＳＡ（Double-diffu
sed Self Aligned、二重拡散自己整合型）構造のＥ2
Ｐ−ＲＯＭが開発されている。
【０００３】このＥ2 Ｐ−ＲＯＭでは、Ｐ型基板２の表
層に高濃度Ｎ++層のソース領域４とドレイン領域６とを
形成し、ドレイン領域６の下層側周囲に、高濃度Ｐ++層
の実効チャネル領域８を形成してある。そして、これら
ソース領域４とドレイン領域６との間に位置する基板２
の表面には、ゲート絶縁膜１０を介してフローティング
ゲート１２及びコントロールゲート１４が積層してあ
る。このＥ2 Ｐ−ＲＯＭに記憶してある情報を電気的に
消去するには、コントロールゲート１４に零か負電位、
ソース領域４に正電位を印加し、フローティングゲート
１２に貯えられている電子を、ソース領域４に放出する
ことにより行われる。
層に高濃度Ｎ++層のソース領域４とドレイン領域６とを
形成し、ドレイン領域６の下層側周囲に、高濃度Ｐ++層
の実効チャネル領域８を形成してある。そして、これら
ソース領域４とドレイン領域６との間に位置する基板２
の表面には、ゲート絶縁膜１０を介してフローティング
ゲート１２及びコントロールゲート１４が積層してあ
る。このＥ2 Ｐ−ＲＯＭに記憶してある情報を電気的に
消去するには、コントロールゲート１４に零か負電位、
ソース領域４に正電位を印加し、フローティングゲート
１２に貯えられている電子を、ソース領域４に放出する
ことにより行われる。
【０００４】
【発明が解決しようとする課題】従来では、情報消去の
ための電子放出は、ソース領域４のサイド・ディフュー
ジョン（チャネル下の）領域ｓというわずかな領域とコ
ントロールゲート１２との間で行われている。領域ｓ
は、従来では、約０．０５μｍ程度である。このきわめ
て僅かな領域ｓに相当するゲート絶縁膜１０を通してＦ
−Ｎトンネル電流が流れることにより、電子放出がなさ
れることから、このゲート絶縁膜１０の領域ｓの部分で
は、情報消去時の電子通過によりダメージを受ける事に
なる。ゲート絶縁膜１０がダメージを受ければ、このＥ
2 Ｐ−ＲＯＭに対する情報の書き込み消去繰り返し回数
が低下すると言う問題点を有する。
ための電子放出は、ソース領域４のサイド・ディフュー
ジョン（チャネル下の）領域ｓというわずかな領域とコ
ントロールゲート１２との間で行われている。領域ｓ
は、従来では、約０．０５μｍ程度である。このきわめ
て僅かな領域ｓに相当するゲート絶縁膜１０を通してＦ
−Ｎトンネル電流が流れることにより、電子放出がなさ
れることから、このゲート絶縁膜１０の領域ｓの部分で
は、情報消去時の電子通過によりダメージを受ける事に
なる。ゲート絶縁膜１０がダメージを受ければ、このＥ
2 Ｐ−ＲＯＭに対する情報の書き込み消去繰り返し回数
が低下すると言う問題点を有する。
【０００５】また、このようなＥ2 Ｐ−ＲＯＭの製造時
において、酸化工程を通過することで、ポリシリコン層
から成るフローティングゲート１２のエッジ下層部も酸
化され、ゲート１２のエッジ部１２ａがバーズビーク形
状となり、上方に持ち上がり、領域ｓにおけるＦ−Ｎト
ンネル電流効果がバラついたり低下する等の問題点も有
している。本発明は、このような従来技術が有する問題
点を有効に解消するためになされ、ゲート絶縁膜に与え
るダメージが小さく、情報の書き込み消去の繰り返し回
数を増大させることが可能な不揮発性半導体メモリ装置
及びその製造方法を提供することを目的とする。
において、酸化工程を通過することで、ポリシリコン層
から成るフローティングゲート１２のエッジ下層部も酸
化され、ゲート１２のエッジ部１２ａがバーズビーク形
状となり、上方に持ち上がり、領域ｓにおけるＦ−Ｎト
ンネル電流効果がバラついたり低下する等の問題点も有
している。本発明は、このような従来技術が有する問題
点を有効に解消するためになされ、ゲート絶縁膜に与え
るダメージが小さく、情報の書き込み消去の繰り返し回
数を増大させることが可能な不揮発性半導体メモリ装置
及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、ＤＳＡ（Double-diffused Self Ali
gned、二重拡散自己整合型）構造を用いて不揮発性半導
体メモリ装置を構成しいる。このメモリ装置は、フロー
ティングゲートとコントロールゲートとを有する。本発
明のメモリ装置では、実効チャネルを構成する例えばＰ
++層以外のチャネル領域にリン等のＰ型不純物をイオン
注入し、常にデプレッション状態にしておき、情報消去
時の電子の放出経路となるソース領域またはドレイン領
域と同電位になるようにしてある。
に、本発明では、ＤＳＡ（Double-diffused Self Ali
gned、二重拡散自己整合型）構造を用いて不揮発性半導
体メモリ装置を構成しいる。このメモリ装置は、フロー
ティングゲートとコントロールゲートとを有する。本発
明のメモリ装置では、実効チャネルを構成する例えばＰ
++層以外のチャネル領域にリン等のＰ型不純物をイオン
注入し、常にデプレッション状態にしておき、情報消去
時の電子の放出経路となるソース領域またはドレイン領
域と同電位になるようにしてある。
【０００７】
【作用】このような本発明の不揮発性半導体メモリ装置
では、デプレッション状態のチャネル領域を設けること
によって、Ｆ−Ｎトンネル電流効果の利用領域が長くな
り、電界の集中が緩和されるのでゲート絶縁膜に与えら
れるダメージが少なくなり、情報の書き込み及び消去の
繰り返し回数が増大することとなる。
では、デプレッション状態のチャネル領域を設けること
によって、Ｆ−Ｎトンネル電流効果の利用領域が長くな
り、電界の集中が緩和されるのでゲート絶縁膜に与えら
れるダメージが少なくなり、情報の書き込み及び消去の
繰り返し回数が増大することとなる。
【０００８】
【実施例】以下、本発明を、図面に示す実施例に基づき
説明する。図１は本発明の一実施例に係るＥ2 Ｐ−ＲＯ
Ｍの概略断面図、図２は同実施例のＲＯＭの回路構成
図、図３〜図８は同実施例のＲＯＭの製造例を示す概略
断面図、図９は本発明の他の実施例のＥ2 Ｐ−ＲＯＭの
回路構成図である。図１に示すように、本発明の一実施
例に係るＥ2 Ｐ−ＲＯＭ２０では、Ｐ型半導体基板２２
の表面に、フィールド酸化領域２４で素子分離された複
数のメモリセル２６が形成してある。各メモリセル２６
は、基本的にＤＳＡ構造を採用している。すなわち、本
実施例のＥ2 Ｐ−ＲＯＭ２０は、次に示すような構成を
有している。
説明する。図１は本発明の一実施例に係るＥ2 Ｐ−ＲＯ
Ｍの概略断面図、図２は同実施例のＲＯＭの回路構成
図、図３〜図８は同実施例のＲＯＭの製造例を示す概略
断面図、図９は本発明の他の実施例のＥ2 Ｐ−ＲＯＭの
回路構成図である。図１に示すように、本発明の一実施
例に係るＥ2 Ｐ−ＲＯＭ２０では、Ｐ型半導体基板２２
の表面に、フィールド酸化領域２４で素子分離された複
数のメモリセル２６が形成してある。各メモリセル２６
は、基本的にＤＳＡ構造を採用している。すなわち、本
実施例のＥ2 Ｐ−ＲＯＭ２０は、次に示すような構成を
有している。
【０００９】各メモリセル２６は、Ｐ型半導体基板２２
の表層に形成された高濃度Ｎ++のソース領域２８とドレ
イン領域３０とを有し、ドレイン領域３０の下層側周囲
に、高濃度Ｐ++の実効チャネル領域３２を形成してあ
る。そして、これらソース領域２８とドレイン領域３０
との間に位置する基板２２の表面には、第１のゲート絶
縁膜３４を介してフローティングゲート３６が積層して
あると共に、第２のゲート酸化絶縁膜３８を介してコン
トロールゲート４０が積層してある。ソース領域２８に
は、層間絶縁膜４２の上部に積層された金属配線層４４
がコンタクトホール４５を通して接続されるようになっ
ている。この金属配線層４４は、例えばアルミニウム金
属で構成され、グランド配線層としての機能を有する。
また、ドレイン拡散層３０には、金属配線層４６がコン
タクトホール４７を通して接続されるようになってい
る。この金属配線層４６は、例えばアルミニウム金属で
構成され、ビット線配線層としての機能を有する。
の表層に形成された高濃度Ｎ++のソース領域２８とドレ
イン領域３０とを有し、ドレイン領域３０の下層側周囲
に、高濃度Ｐ++の実効チャネル領域３２を形成してあ
る。そして、これらソース領域２８とドレイン領域３０
との間に位置する基板２２の表面には、第１のゲート絶
縁膜３４を介してフローティングゲート３６が積層して
あると共に、第２のゲート酸化絶縁膜３８を介してコン
トロールゲート４０が積層してある。ソース領域２８に
は、層間絶縁膜４２の上部に積層された金属配線層４４
がコンタクトホール４５を通して接続されるようになっ
ている。この金属配線層４４は、例えばアルミニウム金
属で構成され、グランド配線層としての機能を有する。
また、ドレイン拡散層３０には、金属配線層４６がコン
タクトホール４７を通して接続されるようになってい
る。この金属配線層４６は、例えばアルミニウム金属で
構成され、ビット線配線層としての機能を有する。
【００１０】金属配線層４４，４６及び各メモリセル２
６は、オーバーコート膜４８で被覆してある。オーバー
コート膜４８は、プラズマ窒化珪素、酸化珪素、あるい
はポリイミド系樹脂などで構成される。本実施例では、
Ｐ++層から成る実効チャネル領域３２以外のチャネル領
域５０にリンＰ等のＮ型不純物をイオン注入し、低濃度
Ｎ-領域を形成し、常にデイプレッション状態にしてお
く。本実施例のＥ2 Ｐ−ＲＯＭ２０は、ＮＯＲ型のメモ
リであり、例えば図２に示すような回路構成になってい
る。各メモリセル２６のコントロールゲート４０は、ワ
ード線として機能し、各メモリセル２６のソース領域は
グランド配線層としての金属配線層４４に共通して接続
され、各メモリセル２６のドレイン領域はコンタクトホ
ール４７を介してビット線としての金属配線層４６に共
通して接続されるようになっている。
６は、オーバーコート膜４８で被覆してある。オーバー
コート膜４８は、プラズマ窒化珪素、酸化珪素、あるい
はポリイミド系樹脂などで構成される。本実施例では、
Ｐ++層から成る実効チャネル領域３２以外のチャネル領
域５０にリンＰ等のＮ型不純物をイオン注入し、低濃度
Ｎ-領域を形成し、常にデイプレッション状態にしてお
く。本実施例のＥ2 Ｐ−ＲＯＭ２０は、ＮＯＲ型のメモ
リであり、例えば図２に示すような回路構成になってい
る。各メモリセル２６のコントロールゲート４０は、ワ
ード線として機能し、各メモリセル２６のソース領域は
グランド配線層としての金属配線層４４に共通して接続
され、各メモリセル２６のドレイン領域はコンタクトホ
ール４７を介してビット線としての金属配線層４６に共
通して接続されるようになっている。
【００１１】このようなＥ2 Ｐ−ＲＯＭ２０の製造例を
次に示す。図３に示すように、Ｐ型のシリコン基板から
なる半導体基板２２の表面に、熱酸化などの手段で、素
子分離用のフィールド酸化領域２４及び第１のゲート酸
化絶縁膜３４を形成する。その後、図４に示すように、
チャネル領域５０となる部部に、しきい値電圧Ｖthコン
トロール用のイオン注入を行い、低濃度Ｎ-領域を形成
する。次に、このチャネル領域５０となる部分に対応す
るゲート絶縁膜３４の上に、例えばポリシリコン層から
なるフローティングゲート３６を形成する。このフロー
ティングゲート３６の上に、第２のゲート絶縁膜３８を
形成するために、基板２２の表面全体に絶縁膜を積層さ
せる。そして、フローティングゲート３６に対応する絶
縁膜３８の上部に、例えばポリシリコン層から成るコン
トロールゲート４０を積層させる。
次に示す。図３に示すように、Ｐ型のシリコン基板から
なる半導体基板２２の表面に、熱酸化などの手段で、素
子分離用のフィールド酸化領域２４及び第１のゲート酸
化絶縁膜３４を形成する。その後、図４に示すように、
チャネル領域５０となる部部に、しきい値電圧Ｖthコン
トロール用のイオン注入を行い、低濃度Ｎ-領域を形成
する。次に、このチャネル領域５０となる部分に対応す
るゲート絶縁膜３４の上に、例えばポリシリコン層から
なるフローティングゲート３６を形成する。このフロー
ティングゲート３６の上に、第２のゲート絶縁膜３８を
形成するために、基板２２の表面全体に絶縁膜を積層さ
せる。そして、フローティングゲート３６に対応する絶
縁膜３８の上部に、例えばポリシリコン層から成るコン
トロールゲート４０を積層させる。
【００１２】次に、図６に示すように、コントロールゲ
ート４０近傍以外の絶縁膜を所定のパターンでエッチン
グし、ソース領域またはドレイン領域となる部分のいず
れか一方をレジスト膜５２でマスクし、ボロン等のＰ型
不純物をソース領域またはドレイン領域となる部分にイ
オン注入し、レジスト膜５２の除去後にアニール拡散処
理することにより、高濃度のＰ++層からなる実効チャネ
ル領域３２を形成する。なお、本実施例では、実効チャ
ネル領域３２は、ドレイン領域となる部分に形成され
る。次に、図７に示すように、ソース領域２８及びドレ
イン領域３０となる部分に、Ｎ型の不純物をイオン注入
し、アニール拡散処理することにより、高濃度のＮ++領
域を形成する。次に、図８に示すように、層間絶縁膜４
２を成膜し、メモリセル２６及び基板２２の表面を覆
う。層間絶縁膜４２としては、特に限定されないが、プ
ラズマ窒化珪素膜、酸化珪素膜などが用いられる。その
後、図１に示すように、層間絶縁膜４２に、コンタクト
ホール４５，４７を形成し、その上からアルミニウムな
どの金属を蒸着などの手段で所定のパターンに成膜し、
金属配線層４４，４６を形成し、その上から、オーバー
コート膜４８を成膜し、熱処理すれば本実施例のＥ2 Ｐ
−ＲＯＭ２０が得られる。
ート４０近傍以外の絶縁膜を所定のパターンでエッチン
グし、ソース領域またはドレイン領域となる部分のいず
れか一方をレジスト膜５２でマスクし、ボロン等のＰ型
不純物をソース領域またはドレイン領域となる部分にイ
オン注入し、レジスト膜５２の除去後にアニール拡散処
理することにより、高濃度のＰ++層からなる実効チャネ
ル領域３２を形成する。なお、本実施例では、実効チャ
ネル領域３２は、ドレイン領域となる部分に形成され
る。次に、図７に示すように、ソース領域２８及びドレ
イン領域３０となる部分に、Ｎ型の不純物をイオン注入
し、アニール拡散処理することにより、高濃度のＮ++領
域を形成する。次に、図８に示すように、層間絶縁膜４
２を成膜し、メモリセル２６及び基板２２の表面を覆
う。層間絶縁膜４２としては、特に限定されないが、プ
ラズマ窒化珪素膜、酸化珪素膜などが用いられる。その
後、図１に示すように、層間絶縁膜４２に、コンタクト
ホール４５，４７を形成し、その上からアルミニウムな
どの金属を蒸着などの手段で所定のパターンに成膜し、
金属配線層４４，４６を形成し、その上から、オーバー
コート膜４８を成膜し、熱処理すれば本実施例のＥ2 Ｐ
−ＲＯＭ２０が得られる。
【００１３】本実施例のＥ2 Ｐ−ＲＯＭ２０に対する情
報の書き込みは、チャネル注入によるホットエレクトロ
ン効果を利用し、フローティングゲート３６に電子を注
入することにより行う。また、情報の消去は、コントロ
ールゲート４０を零または負電位に設定し、ソース領域
２８を正電位に設定することにより行う。そうすれば、
フローティングゲート３６中の電子は、Ｆ−Ｎトンネル
電流効果で、ソース領域２８に引き抜かれ消去動作が達
成される。このとき、本実施例では、Ｎ- 領域からなる
チャネル領域５０が形成してあるので、このチャネル領
域５０もソース領域２８と同電位に設定できるので、情
報の消去時、電子が通過する領域がチャネル領域５０ま
で拡大したことになる。この拡大により、狭い領域を電
子が通過することによるダメージが少なくなると共に、
電界の集中がなくなり、情報の書き込み及び消去の繰り
返し回数が増大する。
報の書き込みは、チャネル注入によるホットエレクトロ
ン効果を利用し、フローティングゲート３６に電子を注
入することにより行う。また、情報の消去は、コントロ
ールゲート４０を零または負電位に設定し、ソース領域
２８を正電位に設定することにより行う。そうすれば、
フローティングゲート３６中の電子は、Ｆ−Ｎトンネル
電流効果で、ソース領域２８に引き抜かれ消去動作が達
成される。このとき、本実施例では、Ｎ- 領域からなる
チャネル領域５０が形成してあるので、このチャネル領
域５０もソース領域２８と同電位に設定できるので、情
報の消去時、電子が通過する領域がチャネル領域５０ま
で拡大したことになる。この拡大により、狭い領域を電
子が通過することによるダメージが少なくなると共に、
電界の集中がなくなり、情報の書き込み及び消去の繰り
返し回数が増大する。
【００１４】ちなみに、従来では、図１０に示すよう
に、ソース領域４のＮ++層のサイドディフュージョン領
域ｓを通して情報消去時の電子の放出が行われていた。
このｓ長は約０．０５μｍ程度である。本実施例では、
ゲート長Ｌ＝０．３５μｍでは、情報消去時の電子放出
経路幅は、チャネル領域５０の幅だけ増大するので、
０．１５μｍ〜０．２０μｍとなる。すなわち従来に比
較して３〜４倍の電子放出経路幅となり、絶縁膜３４の
ダメージ量（単位面積当たり）は緩和されることにな
る。その結果、情報の書き込み消去繰り返し回数が、従
来に比較して一桁以上向上する。また、本実施例のＥ2
Ｐ−ＲＯＭ２０では、フローティングゲート３６の端部
にバーズビーク部が形成され、このフローティングゲー
ト３６の端部とソース領域２８のサイドディフュージョ
ン領域との隙間が不均一になったとしても、均一な隙間
に保たれているチャネル部５０とフローティングゲート
３６との間で電子の放出がなされることから、Ｆ−Ｎト
ンネル電流効果がバラついたり低下する等の問題点もな
い。
に、ソース領域４のＮ++層のサイドディフュージョン領
域ｓを通して情報消去時の電子の放出が行われていた。
このｓ長は約０．０５μｍ程度である。本実施例では、
ゲート長Ｌ＝０．３５μｍでは、情報消去時の電子放出
経路幅は、チャネル領域５０の幅だけ増大するので、
０．１５μｍ〜０．２０μｍとなる。すなわち従来に比
較して３〜４倍の電子放出経路幅となり、絶縁膜３４の
ダメージ量（単位面積当たり）は緩和されることにな
る。その結果、情報の書き込み消去繰り返し回数が、従
来に比較して一桁以上向上する。また、本実施例のＥ2
Ｐ−ＲＯＭ２０では、フローティングゲート３６の端部
にバーズビーク部が形成され、このフローティングゲー
ト３６の端部とソース領域２８のサイドディフュージョ
ン領域との隙間が不均一になったとしても、均一な隙間
に保たれているチャネル部５０とフローティングゲート
３６との間で電子の放出がなされることから、Ｆ−Ｎト
ンネル電流効果がバラついたり低下する等の問題点もな
い。
【００１５】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とが可能である。例えば、上述した実施例において、ソ
ース領域２８とドレイン領域３０とを逆に構成し、ソー
ス領域２８の周囲下層部に実効チャネル領域を形成する
ようにしても良い。その場合には、情報の書き込みは、
Ｆ−Ｎトンネル電流効果を用いてコントロールゲート３
６に電子の注入を行い、情報の消去は、ドレイン領域を
通してコントロールゲートから電子の放出を行うことに
なる。また、本発明の半導体メモリ装置は、図９に示す
ような回路構成のＮＡＮＤ型メモリとすることも可能で
ある。ＮＡＮＤ型のメモリでは、各メモリセル２６が直
列に接続され、両端にセレクトゲート５９を有するセレ
クトセル６０が接続される。ＮＡＮＤ型とした場合に
は、ドレイン領域３０の周囲下層部にＰ++層からなる実
効チャネル層３２を形成しても、ソース領域２８の周囲
下層部にＰ++層からなる実効チャネル層３２を形成して
も問題は発生しない。また、情報の書き込みも消去もＦ
−Ｎトンネル電流効果を使って達成される。
れるものではなく、本発明の範囲内で種々に改変するこ
とが可能である。例えば、上述した実施例において、ソ
ース領域２８とドレイン領域３０とを逆に構成し、ソー
ス領域２８の周囲下層部に実効チャネル領域を形成する
ようにしても良い。その場合には、情報の書き込みは、
Ｆ−Ｎトンネル電流効果を用いてコントロールゲート３
６に電子の注入を行い、情報の消去は、ドレイン領域を
通してコントロールゲートから電子の放出を行うことに
なる。また、本発明の半導体メモリ装置は、図９に示す
ような回路構成のＮＡＮＤ型メモリとすることも可能で
ある。ＮＡＮＤ型のメモリでは、各メモリセル２６が直
列に接続され、両端にセレクトゲート５９を有するセレ
クトセル６０が接続される。ＮＡＮＤ型とした場合に
は、ドレイン領域３０の周囲下層部にＰ++層からなる実
効チャネル層３２を形成しても、ソース領域２８の周囲
下層部にＰ++層からなる実効チャネル層３２を形成して
も問題は発生しない。また、情報の書き込みも消去もＦ
−Ｎトンネル電流効果を使って達成される。
【００１６】
【発明の効果】以上説明してきたように、本発明では、
デプレッション型のチャネル領域が形成してあるので、
このチャネル領域が、情報消去時の電子放出領域となる
ソース領域またはドレイン領域と同電位に設定できるの
で、情報の消去時、電子が通過する領域がチャネル領域
まで拡大したことになる。この拡大により、狭い領域を
電子が通過することによるダメージが少なくなると共
に、電界の集中がなくなり、情報の書き込み及び消去の
繰り返し回数が増大する。また、本発明の半導体メモリ
装置では、フローティングゲートの端部にバーズビーク
部が形成されたとしても、均一な隙間に保たれているチ
ャネル部５０とフローティングゲート３６との間で安定
した電子の放出がなされることから、Ｆ−Ｎトンネル電
流効果がバラついたり低下する等の問題点もない。
デプレッション型のチャネル領域が形成してあるので、
このチャネル領域が、情報消去時の電子放出領域となる
ソース領域またはドレイン領域と同電位に設定できるの
で、情報の消去時、電子が通過する領域がチャネル領域
まで拡大したことになる。この拡大により、狭い領域を
電子が通過することによるダメージが少なくなると共
に、電界の集中がなくなり、情報の書き込み及び消去の
繰り返し回数が増大する。また、本発明の半導体メモリ
装置では、フローティングゲートの端部にバーズビーク
部が形成されたとしても、均一な隙間に保たれているチ
ャネル部５０とフローティングゲート３６との間で安定
した電子の放出がなされることから、Ｆ−Ｎトンネル電
流効果がバラついたり低下する等の問題点もない。
【図１】本発明の一実施例に係るＥ2 Ｐ−ＲＯＭの概略
断面図である。
断面図である。
【図２】同実施例のＲＯＭの回路構成図である。
【図３】同実施例のＲＯＭの一製造過程を示す概略断面
図である。
図である。
【図４】同実施例のＲＯＭの一製造過程を示す概略断面
図である。
図である。
【図５】同実施例のＲＯＭの一製造過程を示す概略断面
図である。
図である。
【図６】同実施例のＲＯＭの一製造過程を示す概略断面
図である。
図である。
【図７】同実施例のＲＯＭの一製造過程を示す概略断面
図である。
図である。
【図８】同実施例のＲＯＭの一製造過程を示す概略断面
図である。
図である。
【図９】本発明の他の実施例のＥ2 Ｐ−ＲＯＭの回路構
成図である。
成図である。
【図１０】従来のＥ2 Ｐ−ＲＯＭの概略断面図である。
２０ Ｅ2 Ｐ−ＲＯＭ
２２ 半導体基板
２８ ソース領域
３０ ドレイン領域
３２ 実効チャネル領域
３４ ゲート絶縁膜
３６ フローティングゲート
３８ ゲート絶縁膜
４０ コントロールゲート
４４ 金属配線層
４６ 金属配線層
Claims (2)
- 【請求項１】 半導体基板の表層に所定間隔でソース領
域とドレイン領域とが形成してあり、これら領域間に位
置するチャネル領域である半導体基板表面に、ゲート絶
縁膜を介してフローティングゲートとコントロールゲー
トとが積層してあり、上記ソース領域またはドレイン領
域の下層側周囲に実効チャネル領域が形成してある不揮
発性半導体メモリ装置であって、上記実効チャネル領域
以外のチャネル領域をデプレッション型とし、情報消去
時の電子の放出経路となるソース領域またはドレイン領
域と同電位になるようにしてあることを特徴とする不揮
発性半導体メモリ装置。 - 【請求項２】 半導体基板の表面に第１のゲート絶縁膜
を形成する工程と、 チャネル領域となる部分に相当する半導体基板の表面
に、デプレッション型のチャネル領域を形成するための
イオン注入を行う工程と、 このチャネル領域に対応するゲート絶縁膜の上にフロー
ティングゲートを形成する工程と、 このフローティングゲートの上に第２のゲート絶縁膜を
形成し、フローティングゲートに対応する第２のゲート
絶縁膜の上部にコントロールゲートを形成する工程と、 上記ゲートの両側に位置する半導体基板の表層のいずれ
か一方に、実効チャネル領域を形成するためのイオン注
入を行う工程と、 上記ゲートの両側に位置する半導体基板の表層に、それ
ぞれソース領域及びドレイン領域を形成するためのイオ
ン注入を行う工程とを有する不揮発性半導体メモリの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3205413A JPH0529587A (ja) | 1991-07-22 | 1991-07-22 | 不揮発性半導体メモリ装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3205413A JPH0529587A (ja) | 1991-07-22 | 1991-07-22 | 不揮発性半導体メモリ装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529587A true JPH0529587A (ja) | 1993-02-05 |
Family
ID=16506439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3205413A Pending JPH0529587A (ja) | 1991-07-22 | 1991-07-22 | 不揮発性半導体メモリ装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529587A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4404270A1 (de) * | 1993-03-19 | 1994-09-22 | Mitsubishi Electric Corp | Halbleiterspeichervorrichtung, die Information elektrisch schreiben und löschen kann, und ein Verfahren zur Herstellung derselben |
| DE4340592A1 (de) * | 1993-11-29 | 1995-06-01 | Gold Star Electronics | Nichtflüchtiger Halbleiterspeicher und Verfahren zu dessen Herstellung |
| JP2008219035A (ja) * | 1996-07-30 | 2008-09-18 | Samsung Electronics Co Ltd | フラッシュｅｅｐｒｏｍ装置 |
-
1991
- 1991-07-22 JP JP3205413A patent/JPH0529587A/ja active Pending
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| US5683923A (en) * | 1993-03-19 | 1997-11-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of electrically erasing and writing information and a manufacturing method of the same |
| DE4404270C2 (de) * | 1993-03-19 | 2001-04-19 | Mitsubishi Electric Corp | Halbleiterspeichervorrichtungen, die Information elektrisch schreiben und löschen können und Verfahren zur Herstellung derselben |
| DE4340592A1 (de) * | 1993-11-29 | 1995-06-01 | Gold Star Electronics | Nichtflüchtiger Halbleiterspeicher und Verfahren zu dessen Herstellung |
| DE4340592C2 (de) * | 1993-11-29 | 2002-04-18 | Gold Star Electronics | Verfahren zum Herstellen eines nichtflüchtigen Halbleiterspeichers und einen nach diesem Verfahren hergestellten Halbleiterspeicher |
| JP2008219035A (ja) * | 1996-07-30 | 2008-09-18 | Samsung Electronics Co Ltd | フラッシュｅｅｐｒｏｍ装置 |
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