JPH09148556A - 半導体装置,及びその製造方法 - Google Patents

半導体装置,及びその製造方法

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JPH09148556A
JPH09148556A JP30549695A JP30549695A JPH09148556A JP H09148556 A JPH09148556 A JP H09148556A JP 30549695 A JP30549695 A JP 30549695A JP 30549695 A JP30549695 A JP 30549695A JP H09148556 A JPH09148556 A JP H09148556A
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plane
semiconductor device
crystal
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Seiji Ochi
誠司 越智
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Abstract

(57)【要約】 【課題】 量子細線を形成する層内において基板面内方
向での量子閉じ込め効果の優れた半導体装置,及びその
製造方法を提供する。 【解決手段】 基板1上に、第1結晶面31および第2
結晶面32を有するステップを備えたAlGaInP層
3、自然超格子の秩序度が高い領域41と低い領域42
とを有するInGaP層4、該InGaP層4よりバン
ドギャップエネルギーの大きいAlGaInP層5を順
次結晶成長させた構成とした。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、1次元伝導状態
となる量子細線構造を備えた半導体装置,及びその製造
方法に関し、特に自然超格子の秩序度を異ならしめた量
子細線構造を備えた半導体装置,及びその製造方法に関
するものである。
【0002】
【従来の技術】従来の半導体装置の量子細線構造に関し
て、アプライド・フィジクス・レターズ(Applied Phys
ics Letters )第55巻 p867-p869(1989)で報告がなさ
れており、図12は、この従来の半導体装置における量
子細線構造を示す断面図である。図において、100は
基板の面方位が(100)面から〔110〕方向((1
11)A方向)に6度傾斜したオフ面を有するGaAs
基板,110はGaAs基板100のオフ面上に周期的
なパターンを形成する溝であり、隣合う溝110の間隔
は数〜数十μmである。200はGaAs基板100上
に形成されたGaAs層であり、GaAs基板100の
溝110の上部に対応した位置に断面階段状のマクロス
テップを有する。300は上記マクロステップを有する
GaAs層200上に形成されたGaAs層であり、上
記GaAs層200のマクロステップ上では厚く形成さ
れている。400は上記GaAs層300上に形成され
たAlGaAs層,500はAlGaAs層400上に
形成されたGaAs層であり、上記GaAs層300と
同様にマクロステップ上では厚く形成される。600は
上記GaAs層500上に形成されたAlGaAs層で
ある。
【0003】この半導体装置の製造方法について説明す
る。まず、GaAs基板100として(001)面から
6度〔110〕方向((111)A方向)に傾斜させた
表面を持つGaAs基板を用い、あらかじめ周期的なパ
ターンを形成する溝110を設けた後、この基板100
上にMOCVD法(有機金属気相成長法)によってGa
As層200を結晶成長させる。すると原子層ステップ
が、溝110の上部に集合し、断面階段状のマクロステ
ップがGaAs層200に形成される。その結果、Ga
As層200は、マクロステップと(001)面が交互
に配置された表面形状となる。そして、このGaAs層
200上に、GaAs層300,AlGaAs層40
0,GaAs層500,及びAlGaAs層600を順
次結晶成長させることにより、半導体装置が製造され
る。
【0004】この半導体装置の動作を説明する。GaA
s結晶の成長速度は、(001)面上に比べてマクロス
テップ上で速いため、AlGaAs層400,600で
挟まれたGaAs層500はその厚みがマクロステップ
上で厚くなる領域510と、(001)面上で薄くなる
領域520とが形成される。したがって、このGaAs
層500は、マクロステップ上部の厚く形成された領域
510によりキャリアを伝導させることができる。その
結果、この半導体装置では、GaAs層500内におい
てマクロステップの上部の位置で図中の紙面に垂直方向
に延びた領域510による擬似的な量子細線構造が得ら
れる。
【0005】また、他の従来例として、ジャパニーズ・
ジャーナル・オブ・アプライド・フィジクス(Japanese
Journal of Applied Physics) 第29巻 p.L483-L485
(1990) ならびに第41回応用物理学関係連合講演会予
稿集(No.1),28p-S-9(1991)〔Extended Abstract (The 4
1th Spring Meeting);The Japan Society of Applied P
hysics and Related Societies,28p-S-9(1991)〕には、
基板上にあらかじめパターンを形成することなく、量子
細線構造を形成してなる半導体装置が報告されている。
図13は、この従来の半導体装置における量子細線構造
を示す断面図であり、図において、図12と同一符号は
同一または相当部分である。この半導体装置は、(00
1)面からイチバー,イチ,ゼロ(以下「〔/110〕
と記す。)方向へ微傾斜させたオフ面をもつGaAs基
板を用い(図示せず)、この基板上にMOCVD法によ
りGaAs層200を結晶成長させると、GaAs層2
00には原子層ステップが集合したマルチステップが形
成され、この後、GaAs層200上にAlGaAs層
400,GaAs層500,AlGaAs層(図示せ
ず)を順次結晶成長させて、AlGaAs/GaAs/
AlGaAsからなる量子井戸構造を形成することによ
り得られる。
【0006】この半導体装置においても、先の従来例と
同様にマルチステップ部でのGaAs層500の成長速
度が(001)面上よりも速いため、量子井戸層におけ
るGaAs層500はマルチステップ上での領域510
が(001)面上の領域520に比べ厚くなるので、こ
の領域510においてキャリアを伝導させる擬似的な量
子細線構造が得られるものである。
【0007】
【発明が解決しようとする課題】図12および図13に
示した半導体装置では、量子細線構造となるGaAs層
500は、GaAsの成長速度の面方位依存性を利用し
ているため、AlGaAs層400の(001)面上に
もGaAs層500の領域520が形成される。したが
って、この領域520でもAlGaAs層400,60
0で挟まれたGaAs量子井戸が形成されるため、量子
細線となる領域510において成長層面内における十分
なキャリアの閉じ込めが得られないという問題があっ
た。さらには、量子細線が形成される層500の材料
は、成長速度の面方位依存性が大きな材料に限定されて
しまうという問題があった。
【0008】また、図12に示した従来の半導体装置で
は、基板100として、パターンを形成するための溝1
10を設けたものを用いているため、隣合う溝110の
間隔がパターン成形可能なサイズに限定されて、量子細
線の基板面内における密度を高くすることができず、か
つ、あらかじめ基板100に溝110を設ける必要があ
るため、製造工程が複雑になるという問題があった。
【0009】そこで、本発明は上記のような問題点を解
決するためになされたものであり、量子細線を形成する
層内において基板面内方向での量子閉じ込め効果の優れ
た半導体装置,及びその製造方法を得ることを目的とす
る。
【0010】
【課題を解決するための手段】この発明(請求項1)の
半導体装置は、半導体基板上に、積層方向にはヘテロ接
合により伝導層内にキャリアが閉じ込められるように、
第1バリア層,伝導層,及び第2バリア層が順次結晶成
長された積層構造を備えたものであって、上記第1バリ
ア層は、その伝導層側の面に断面階段状となるステップ
を備え、該ステップは、互いに異なる面方位を有する第
1結晶面と第2結晶面とが交互に配列されたものであ
り、上記伝導層は、規則的に原子配列された自然超格子
により量子細線構造となる結晶層を有し、該結晶層は、
上記第1結晶面上に形成された領域と,上記第2結晶面
上に形成された領域とでは自然超格子の秩序度が異なる
ものである。
【0011】この発明(請求項2)に係る半導体装置
は、上記の半導体装置(請求項1)において、上記半導
体基板は、所定の面方位から他の面方位方向に傾斜した
表面を有する傾斜基板としたものである。
【0012】この発明(請求項3)に係る半導体装置
は、上記の半導体装置(請求項1または2)において、
上記第1バリア層,及び第2バリア層は、AlGaIn
P層からなるものであり、上記伝導層は、InGaP層
または上記バリア層のAlGaInPよりAl組成の小
さいAlGaInP層からなるものである。
【0013】この発明(請求項4)に係る半導体装置
は、上記の半導体装置(請求項1または2)において、
上記第1バリア層,及び第2バリア層は、AlAsSb
層からなるものであり、上記伝導層は、AlInAs層
からなるものである。
【0014】この発明(請求項5)に係る半導体装置
は、上記の半導体装置(請求項1または2)において、
上記伝導層が複数段に形成されたものである。
【0015】この発明(請求項6)に係る半導体装置
は、上記の半導体装置(請求項1または2)において、
上記伝導層は、第1結晶面上の領域では薄く形成された
ものであり、第2結晶面上の領域では厚く形成されたも
のである。
【0016】この発明(請求項7)に係る半導体装置
は、上記の半導体装置(請求項1または2)において、
上記半導体基板は、その表面に溝が形成されたものであ
る。
【0017】この発明(請求項8)に係る半導体装置
は、上記の半導体装置(請求項1または2)において、
上記半導体基板の裏面側と上記第2バリア層側とに,そ
れぞれ電極が形成されたものである。
【0018】この発明(請求項9)に係る半導体装置
は、上記の半導体装置(請求項1または2)において、
上記伝導層における自然超格子の秩序度の高い領域上
に,ソース電極とドレイン電極とが形成されており、該
ソース電極と該ドレイン電極との間の中間位置における
第2バリア層上にゲート電極が形成されたものである。
【0019】この発明(請求項10)に係る半導体装置
の製造方法は、半導体基板上に、積層方向にはヘテロ接
合により伝導層内にキャリアが閉じ込められるように、
第1バリア層,伝導層及び第2バリア層が順次結晶成長
された積層構造を備えた半導体装置を製造する方法であ
って、上記半導体基板上に、互いに異なる面方位を有す
る第1結晶面と第2結晶面とが交互に配列された断面階
段状となるステップを結晶成長させて第1バリア層を形
成する工程と、該第1バリア層上に、規則的に原子配列
された自然超格子により量子細線構造となる結晶層を結
晶成長させて、上記第1結晶面上に形成された領域と,
上記第2結晶面上に形成された領域とでは自然超格子の
秩序度が異なる伝導層を形成する工程と、該伝導層上
に、該伝導層のバンドギャップエネルギーより大きい構
成材料を結晶成長させて、第2バリア層を形成する工程
とを備えたものである。
【0020】この発明(請求項11)に係る半導体装置
の製造方法は、上記の半導体装置の製造方法(請求項1
0)において、上記半導体基板として、(001)面か
ら〔110〕方向に傾斜させた表面を有する傾斜基板を
用い、上記第1結晶面を、(001)面とし、上記第2
結晶面を、(001)面から〔110〕方向に傾斜した
面とするものである。
【0021】この発明(請求項12)に係る半導体装置
の製造方法は、上記の半導体装置の製造方法(請求項1
0)において、上記半導体基板として、(001)面か
ら〔/110〕方向に傾斜させた表面を有する傾斜基板
を用い、上記第1結晶面を、(001)面とし、上記第
2結晶面を、(001)面から〔/110〕方向に傾斜
した面とするものである。
【0022】
【発明の実施の形態】
実施の形態1.この発明の実施の形態1における半導体
装置(請求項1)は、図1(e)又は図2(e)に示す
ように、半導体基板(1)上に、積層方向にはヘテロ接
合により伝導層(4)内にキャリアが閉じ込められるよ
うに、第1バリア層(3),伝導層(4),及び第2バ
リア層(5)が順次結晶成長された積層構造を備えたも
のであって、上記第1バリア層(3)は、その伝導層
(4)側の面に断面階段状となるステップを備え、該ス
テップは、互いに異なる面方位を有する第1結晶面(3
1)と第2結晶面(32)とが交互に配列されたもので
あり、上記伝導層(4)は、規則的に原子配列された自
然超格子により量子細線構造となる結晶層を有し、該結
晶層は、上記第1結晶面(31)上に形成された領域
と,上記第2結晶面(32)上に形成された領域とでは
自然超格子の秩序度が異なるものである。これにより、
この実施の形態1における半導体装置では、伝導層
(4)内において領域(41)と領域(42)の自然超
格子の秩序度が異なっており、自然超格子の秩序度が高
い領域(41)は領域(42)よりバンドギャップエネ
ルギーが小さくなり、伝導層(4)内において、各領域
(41)内に、領域(42)によって領域(41)と領
域(42)とが交互に配置されている方向での良好なキ
ャリアの量子閉じ込めを実現することができ、その結
果、領域(41)が高性能な量子細線として機能する半
導体装置が得られるという作用効果がある。
【0023】実施の形態2.この発明の実施の形態2に
おける半導体装置(請求項2)は、図1(e)又は図2
(e)に示すように、上記実施の形態1の半導体装置に
おいて、半導体基板(1)は、所定の面方位から他の面
方位方向に傾斜した表面を有する傾斜基板としたもので
ある。これにより、この実施の形態2における半導体装
置では、伝導層(4)内において領域(41)と領域
(42)の自然超格子の秩序度が異なっており、自然超
格子の秩序度が高い領域(41)は領域(42)よりバ
ンドギャップエネルギーが小さくなり、伝導層(4)内
において、各領域(41)内に、領域(42)によって
領域(41)と領域(42)とが交互に配置されている
方向での良好なキャリアの量子閉じ込めを実現すること
ができ、その結果、領域(41)が高性能な量子細線と
して機能する半導体装置が得られるという作用効果があ
る。
【0024】実施の形態3.この発明の実施の形態3に
おける半導体装置(請求項3)は、図1(e)又は図2
(e)に示すように、上記の実施の形態1又は2の半導
体装置において、第1バリア層(3),及び第2バリア
層(5)は、AlGaInP層からなり、伝導層(4)
は、InGaP層または上記バリア層(3),(5)の
AlGaInPよりAl組成の小さいAlGaInP層
からなるものである。これにより、この実施の形態3に
おける半導体装置では、InGaP層(4)の方がAl
GaInP層(3),(5)よりバンドギャップエネル
ギーが小さいのでInGaP層からなる伝導層(4)に
おいてキャリアを閉じ込めることができ、しかも、In
GaP層からなる伝導層(4)内には自然超格子の秩序
度が高い領域(41)と低い領域(42)が存在し、各
領域(41)内に、領域(42)によって領域(41)
と領域(42)が交互に配置されている方向での良好な
キャリアの量子閉じ込めを実現することができ、その結
果、領域(41)が高性能な量子細線として機能する半
導体装置が得られるという作用効果がある。また、伝導
層(4)が、第1バリア層(3),および第2バリア層
(5)におけるAlGaInPよりもAl組成の小さい
AlGaInP層であっても、上記同様の作用効果があ
る。
【0025】実施の形態4.この発明の実施の形態4に
おける半導体装置(請求項4)は、図1(e)又は図2
(e)に示すように、上記の実施の形態1又は2の半導
体装置において、第1バリア層(3),及び第2バリア
層(5)は、AlAsSb層からなり、伝導層(4)
は、AlInAs層からなるものである。これにより、
この実施の形態4における半導体装置では、AlInA
s層(4)の方がAlAsSb層(3),(5)よりバ
ンドギャップエネルギーが小さいのでAlInAs層か
らなる伝導層(4)においてキャリアを閉じ込めること
ができ、しかも、AlInAs層からなる伝導層(4)
内には自然超格子の秩序度が高い領域(41)と低い領
域(42)が存在し、各領域(41)内に、領域(4
2)によって領域(41)と領域(42)とが交互に配
置されている方向での良好なキャリアの量子閉じ込めを
実現することができ、その結果、領域(41)が高性能
な量子細線として機能する半導体装置が得られるという
作用効果がある。
【0026】実施の形態5.この発明の実施の形態5に
おける半導体装置(請求項5)は、図3に示すように、
上記の実施の形態1又は2の半導体装置において、伝導
層(4)が複数段に形成されたものである。これによ
り、この実施の形態5における半導体装置では、伝導層
(4)の領域(41)が高性能な量子細線として機能す
るものが得られることに加えて、さらには量子細線の密
度を向上することができるという作用効果がある。
【0027】実施の形態6.この発明の実施の形態6に
おける半導体装置(請求項6)は、図4に示すように、
上記の実施の形態1又は2の半導体装置において、伝導
層(4)は、第1結晶面(31)上の領域(42)では
薄く、第2結晶面(32)の領域(41)では厚く形成
されたものである。これにより、この実施の形態6にお
ける半導体装置では、伝導層(4)内において、自然超
格子の秩序度が高い領域(41)と低い領域(42)と
が形成されることに加えて、領域(41)を厚く、領域
(42)を薄く形成しているため、各領域(41)内の
キャリアは領域(42)によって領域(41)と領域
(42)とが交互に配置されている方向での良好なキャ
リアの量子閉じ込めを実現することができ、その結果、
領域(41)が高性能な量子細線として機能する半導体
装置が得られるという作用効果がある。
【0028】実施の形態7.この発明の実施の形態7に
おける半導体装置(請求項7)は、図5に示すように、
上記の実施の形態1又は2の半導体装置において、半導
体基板(1)は、その表面に溝(11)が形成されたも
のである。これにより、この実施の形態7における半導
体装置では、基板(1)の溝(11)に対応して第1バ
リア層(3)にステップが形成されるので、伝導層
(4)内には自然超格子の秩序度が高い領域(41)と
低い領域(42)が形成されることとなり、したがっ
て、各領域(41)内に領域(42)によって領域(4
1)と領域(42)とが交互に配置されている方向での
良好なキャリアの量子閉じ込めを実現することができ、
その結果、領域(41)が高性能な量子細線として機能
する半導体装置が得られるという作用効果がある。
【0029】実施の形態8.この発明の実施の形態8に
おける半導体装置(請求項8)は、図6に示すように、
上記の実施の形態1又は2の半導体装置において、半導
体基板(1)の裏面側と上記第2バリア層(5)側と
に,それぞれ電極(6),(7)が形成されたものであ
る。これにより、この実施の態様8における半導体装置
では、伝導層(4)にキャリアが注入されると、自然超
格子の秩序度の高い領域(41)は領域(42)よりバ
ンドギャップエネルギーが小さいため、領域(41)内
にキャリアが確実に閉じ込められることとなり、小さな
電流密度でも発振可能等の高性能な半導体レーザとして
使用可能なものが得られるという作用効果が得られる。
【0030】実施の形態9.この発明の実施の形態9に
おける半導体装置(請求項9)は、図7に示すように、
上記の実施の形態1又は2の半導体装置において、伝導
層(4)における自然超格子の秩序度の高い領域(4
1)上に,ソース電極(116)とドレイン電極(11
7)とが形成されており、該ソース電極(116)と該
ドレイン電極(117)との中間位置における第2バリ
ア層(5)上にゲート電極(115)が形成されたもの
である。これにより、この実施の形態9における半導体
装置では、自然超格子の秩序度の高い領域(41)内で
のみキャリアは移動することができるので、この領域
(41)の長さ方向に沿ってソース電極(116),ド
レイン電極(117)を形成することにより、領域(4
1)を一次元状のチャネル領域として用いることがで
き、高速動作が可能な高電子移動度の電界効果形トラン
ジスタとして使用可能なものを得ることができるという
作用効果が得られる。
【0031】実施の形態10.この発明の実施の形態1
0における半導体装置の製造方法(請求項10)は、図
1又は図2に示すように、半導体基板(1)上に、積層
方向にはヘテロ接合により伝導層(4)内にキャリアが
閉じ込められるように、第1バリア層(3),伝導層
(4),及び第2バリア層(5)が順次結晶成長された
積層構造を備えた半導体装置を製造する方法であって、
上記半導体基板(1)上に、互いに異なる面方位を有す
る第1結晶面(31)と第2結晶面(32)とが交互に
配列された断面階段状となるステップを結晶成長させて
第1バリア層(3)を形成する工程と、該第1バリア層
(3)上に、規則的に原子配列された自然超格子により
量子細線構造となる結晶層を結晶成長させて、上記第1
結晶面(31)上に形成された領域と,上記第2結晶面
(32)上に形成された領域とでは自然超格子の秩序度
が異なる伝導層(4)を形成する工程と、該伝導層
(4)上に、該伝導層(4)のバンドギャップエネルギ
ーより大きい構成材料を結晶成長させて、第2バリア層
(5)を形成する工程とを備えたものである。これによ
り、この実施の形態10における半導体装置の製造方法
では、基板(1)上に、ステップバンチング成長条件下
で第1バリア層(3)を結晶成長すると、互いに異なる
面方位を有する第1結晶面(31)と第2結晶面(3
2)とが交互に配列された断面階段状のステップが形成
されて、この第1バリア層(3)上に伝導層(4)を結
晶成長すると、第1結晶面(31)上に形成される領域
と第2結晶面(32)上に形成される領域とでは自然超
格子の秩序度が異なるものとなる。したがって、この実
施の形態10における半導体装置の製造方法によれば、
伝導層(4)内において、自然超格子の秩序度が高い領
域(41)のバンドギャップエネルギーは領域(42)
より小さくなるので、各領域(41)内に領域(42)
によって領域(41)と領域(42)とが交互に配置さ
れている方向での良好なキャリアの量子閉じ込めが実現
でき、領域(41)が高性能な量子細線として機能する
半導体装置を製造することができるという作用効果があ
る。
【0032】実施の形態11.この発明の実施の形態1
1における半導体装置の製造方法(請求項11)は、図
1に示すように、上記の実施の形態10の半導体装置の
製造方法において、上記半導体基板(1)として、(0
01)面から〔110〕方向に傾斜させた表面を有する
傾斜基板を用い、上記第1結晶面(31)を、(00
1)面とし、上記第2結晶面(32)を、(001)面
から〔110〕方向に傾斜した面とするものである。こ
れにより、この実施の形態11における半導体装置の製
造方法では、伝導層(4)の自然超格子の秩序度は、
(001)面となる第1結晶面(31)上の領域(4
1)では高く、(001)面から〔110〕方向に傾斜
させた面となる第2結晶面(32)上の領域(42)で
は低くすることができ、その結果、バンドギャップエネ
ルギーは、領域(41)では小さく、領域(42)では
大きくなるものが得られるので、伝導層(4)内におけ
るキャリアは、この領域(41)においてのみ自由に移
動可能となる高性能な量子細線を備えた半導体装置を製
造することができるという作用効果が得られる。
【0033】実施の形態12.この発明の実施の形態1
2における半導体装置の製造方法(請求項12)は、図
2に示すように、上記の実施の形態10の半導体装置の
製造方法において、上記半導体基板(1)として、(0
01)面から〔/110〕方向に傾斜させた表面を有す
る傾斜基板を用い、上記第1結晶面(31)を、(00
1)面とし、上記第2結晶面(32)を、(001)面
から〔/110〕方向に傾斜した面とするものである。
これにより、この実施の形態12における半導体装置の
製造方法では、基板(1)の(001)面から〔/11
0〕方向への傾斜角度が8度程度までの場合は、伝導層
(4)の自然超格子の秩序度は、(001)面から〔/
110〕方向に傾斜した面となる第2結晶面(32)上
の領域(41)では高く、(001)面となる第1結晶
面(31)上の領域(42)では低くすることができ、
逆に基板(1)の(001)面から〔/110〕方向へ
の傾斜角度が8度程度以上の場合は、(001)面から
〔/110〕方向に傾斜した面となる第2結晶面(3
2)上の領域では低く、(001)面となる第1結晶面
(31)上の領域では高くすることができる。したがっ
て、この実施の形態12における半導体装置の製造方法
によれば、バンドギャップエネルギーは、領域(41)
では小さく、領域(42)では大きくなるものが得られ
るので、伝導層(4)内におけるキャリアは、この領域
(41)においてのみ自由に移動可能となる高性能な量
子細線を備えた半導体装置を製造することができるとい
う作用効果が得られる。
【0034】
【実施例】
実施例1.図1(e)は、本発明の一実施例に係る半導
体装置を示す断面図である。図において、1はGaAs
基板であり、面方位が(001)面から〔110〕方向
に3〜5度傾斜させた表面を持つオフ基板である。2は
上記GaAs基板1上に形成されたGaAs層であり、
厚みは約0.5μmであり、層の上部には断面階段上の
ステップが形成されている。3は上記GaAs層2上に
形成されたAlGaInP層であり、第1バリア層とな
るものである。このAlGaInP層3の厚みは約0.
3μmであり、層の上部には下層のGaAs層2と対応
した断面階段状のステップが形成されている。このステ
ップは(001)面を有する第1結晶面31と、(00
1)面から〔110〕方向に10程度傾斜した面の第2
結晶面32とを備え、ステップの間隔としては数百オン
グストロームから1μm程度である。4は上記AlGa
InP層3上に形成されたInGaP層であり、伝導層
となるものである。このInGaP層4のバンドギャッ
プエネルギーは、上記AlGaInP層3のバンドギャ
ップエネルギーに比べて小さい。InGaP層4の厚み
は約0.1μmであり、自然超格子が形成された結晶層
からなる。このInGaP層4の自然超格子は、下層の
AlGaInP層3の第1結晶面31上に形成された領
域41では自然超格子の秩序度が高く、第2結晶面32
上に形成された領域42では自然超格子の秩序度が低く
なっている。5は上記InGaP層4上に形成されたA
lGaInP層であり、第2バリア層となるものであ
る。このAlGaInP層5の厚みは約0.3μmであ
り、そのバンドギャップエネルギーは、InGaP層4
のバンドギャップエネルギーよりも大きい。
【0035】つぎに、この実施例1に係る半導体装置の
製造方法について説明する。図1(a)〜(e)は、こ
の実施例1に係る半導体装置の製造工程を示す断面図で
あり、基板1の面方位が〔110〕方向と直交する〈1
10〉方向からみたものである。
【0036】結晶成長の基板1として、(001)面か
ら〔110〕方向に3〜5度微傾斜させた表面をもつG
aAs基板1(図1(a))を用い、MOCVD法(有
機金属気相成長法)により、半導体層を順次結晶成長さ
せる。まず、このGaAs基板1上に、成長温度を60
0℃でGaAs結晶を成長させGaAs層2を形成する
(図1(b))。このとき、基板1表面に存在していた
原子層厚みのステップが集合したステップバンチングが
形成され、GaAs層2の表面には断面階段状のマルチ
ステップが形成される。この結果、GaAs層2上には
(001)面と、(001)面から〔110〕方向に1
0度程度傾斜した面が周期的に配列した表面構造が形成
される。このマルチステップにより構成される異なる面
方位をもつ2種の面は、図中の紙面に垂直な方向に直線
状に延びている。なお、GaAs層2の成長温度を60
0℃としたが、マルチステップが形成される成長条件で
あればよく、特に限定されない。
【0037】ついで、このGaAs層2上に、成長温度
を650℃でAl0.25Ga0.25In0.5 Pを結晶成長さ
せGaAs基板1と格子整合したAlGaInP層3
(第1バリア層)を形成する(図1(c))。このAl
GaInP層3の成長後における表面形状は、先のGa
As層2の表面形状と基本的に同一である。即ち、Al
GaInP層3には、(001)面となる第1結晶面3
1と、(001)面から〔110〕方向に10度程度傾
斜した面となる第2結晶面32とが周期的に配列した表
面構造が形成されている。
【0038】そして、このAlGaInP層3上に、成
長温度を660℃、V族原子と III族原子の比(V/II
I 比)を140の条件下でIn0.5 Ga0.5 Pを結晶成
長させ、InGaP層4(伝導層)を形成する(図1
(d))。このとき、InGaP層4には、Ga原子と
In原子が規則的に配列した自然超格子が形成される。
このInGaP層4のバンドギャップエネルギーはAl
GaInP層3のバンドギャップエネルギーに比べて小
さい。また、InGaP層4は(001)面を有する第
1結晶面31上に成長した領域41では、その結晶の自
然超格子の秩序度は、(001)面から〔110〕方向
に10度程度傾斜した結晶面である第2結晶面32上に
成長した領域42の自然超格子の秩序度に比べて高くな
っている。したがって、InGaP層4内では、第1結
晶面31上に結晶成長した領域41のバンドギャップエ
ネルギーは、他の領域42のバンドギャップエネルギー
に比べて小さくなる。なお、InGaP層4の成長条件
は、自然超格子が形成される条件であればよく上記条件
に特に限定されない。
【0039】その後、このInGaP層4上に、成長温
度を650℃でAl0.25Ga0.25In0.5 Pを結晶成長
させ、InGaP層4よりもバンドギャップエネルギー
の大きなAlGaInP層5を形成すると、AlGaI
nP/InGaP/AlGaInP量子井戸構造を備え
た半導体装置が製造される(図1(e))。
【0040】一般に、 III族元素を2種以上含む3元系
(例えばInGaP)または4元系(例えばAlGaI
nP)の化合物半導体結晶においては、結晶成長中に異
なるIII族元素が結晶内で周期的に配列することによっ
て自然超格子が形成されることが知られており、このよ
うな自然超格子が形成されると、エネルギーバンド構造
が III族元素の周期配列によって変化し、周期配列の秩
序度が高いほどバンドギャップエネルギーが低下するこ
とも知られている。図10及び図11においては、In
GaP化合物の自然超格子を模式的に示し、図10に示
す自然超格子は、その秩序度が高い状態を示し、Ga
(ガリウム)20,P(リン)21,In(インジウ
ム)22が規則正しく配列された結晶を形成している。
即ち、一転鎖線で示すα1,α2方向にはGa20,及
びIn22の各原子が交互に配置されるとともに、点線
で示すβ1,β2方向にはそれぞれGa20列,In2
2列が交互に配置される。この状態はオーダリング状態
と呼ばれ、結晶のバンドギャップエネルギーが小さくな
る。一方、図11に示す自然超格子は、その秩序度が低
い状態を示し、Ga20、In22の位置が周期性を持
たずに配列した結晶が形成されている。即ち、α1,α
2方向のGa20とIn22の配列が乱れ、その結果、
β1,β2方向のGa20列,In22列にも乱れが生
じている。この状態はディスオーダリング状態と呼ば
れ、結晶のバンドギャップエネルギーが大きくなる。
【0041】また、自然超格子の秩序度は、結晶成長条
件に依存しており、特に結晶成長させる面の面方位に敏
感であるから、結晶面方位を周期的に異ならしめておけ
ば、その上に成長させた結晶の自然超格子の秩序度を周
期的に異ならしめることができ、その結果、結晶のバン
ドギャップエネルギーを結晶層内で周期的に異ならしめ
ることが可能となる。
【0042】上記第1バリア層3のステップ形成に関し
て、例えば、第42回春季応用物理学関係連合講演会予
稿集(No.1),p268,29a-SZY-10(1995)および同予稿集 p26
8,29a-SZY-9 に記載されている。同予稿集(29a-SZY-1
0)には、GaAs(001)微傾斜表面(〔110〕
方向,2°傾斜)上にそれぞれ600℃,および700
℃にて、成長速度は0.57〜2.28〔nm/s〕,As
3 分圧1.3×10-4〔atm 〕の条件でGaAsを成
長した場合に原子層ステップが集合したステップバンチ
ングが発生してステップが形成されることが示され、ま
た、このステップ間隔と成長条件との相関について、成
長温度600℃と700℃との比較では、高温でステッ
プ間隔(テラス幅)が広くなる傾向が見られ、700℃
では成長速度が小さい場合にはステップ間隔が小さくな
る傾向が見られることが示されている。また、同予稿集
(29a-SZY-9 )には、高温ほど,また基板の傾斜角度が
大きい程ステップバンチングが起こり易くなることが示
されている。
【0043】つぎに、傾斜基板上に結晶成長した結晶層
におけるバンドギャップエネルギーと基板面方位との関
係について、図9を参照しながら説明する。図9は、I
nGaP結晶をMOCVD法で成長させた場合について
基板面方位とPL(フォトルミネッセンス)ピークエネ
ルギー測定によるバンドギャップエネルギーの相関を示
すグラフであり、先行文献(第38回応用物理学関係連
合講演会予稿集(No.1),30a-ZG-5(1991):Extended Abstr
act (The 38th Spring Meeting);The Japan Society of
Applied Physics and Related Sosieties, 30a-ZG-5(1
991)) に示されたものである。なお、図中において、白
四角印は(001)面を有する基板、即ち基板傾斜角度
が0度のものを、白丸印は(001)面から〔110〕
方向に傾斜させたものを、黒丸印は(001)面から
〔/110〕方向に傾斜させたものをそれぞれ示す。こ
の図9に示すグラフより、(001)面の基板上に結晶
成長させたInGaP結晶のバンドギャップエネルギー
は、約1.846〜1.85eVであるのに対し、基板
面方位を(001)面から〔110〕方向に傾斜させた
場合には、傾斜角度が大きくなるほどInGaP結晶内
に形成された自然超格子の秩序度が低くなるため結晶の
バンドギャップエネルギーが約1.85eVより増加し
ていることが分かる。一方、基板面方位を(001)面
から〔/110〕方向に8度程度まで傾斜させた場合に
は、InGaP結晶内に形成された自然超格子の秩序度
が高くなるため結晶のバンドギャップエネルギーが1.
85eVより低下し、傾斜角度が4〜6度ではバンドギ
ャップエネルギーが約1.83eVの極小値を取る。そ
して、傾斜角度が8度程度を超えて大きくなると、逆に
InGaP結晶の自然超格子の秩序度が低くなるためバ
ンドギャップエネルギーは1.85eVを超えて傾斜角
度の増加と比例して増加し、15度程度以上になると基
板面方位を(001)面から〔110〕方向に傾斜させ
た場合のバンドギャップエネルギーとほぼ一致すること
が分かる。
【0044】したがって、基板面内で結晶面方位を(0
01)面と、(001)面から〔110〕方向に傾斜さ
せた面とを周期的に異なるように配列しておけば、その
上に結晶成長されたInGaP結晶の自然超格子の秩序
度は、(001)面上では高くなり、(001)面から
〔110〕方向に傾斜させた面上では低くなる。このた
め、InGaP結晶のバンドギャップエネルギーは、
(001)面上では小さく、(001)面から〔11
0〕方向へ傾斜させた面上では大きくなる。この場合、
InGaP層内におけるキャリアは、(001)面から
〔110〕方向に傾斜させた面上の領域に比べてバンド
ギャップエネルギーの小さい(001)面上の領域に閉
じ込められ、(001)面上の領域においてのみ自由に
移動することができる。一方、基板面内で結晶面方位を
(001)面と、(001)面から〔/110〕方向へ
8度程度以上傾斜させた面とを周期的に交互に配列した
基板面上に結晶成長したInGaP層内のバンドエネル
ギー状態は、上記の場合と同様にキャリアは(001)
面上の領域に閉じ込められる。しかし、基板の傾斜角度
が8度程度までの場合では、(001)面上の結晶成長
したInGaP層の自然超格子の秩序度が高くなるた
め、InGaP層内のバンドエネルギー状態は上記の場
合と逆転し、キャリアは(001)面から〔/110〕
方向へ傾斜させた面上の領域に閉じ込められることとな
る。
【0045】この実施例1の半導体装置の動作を説明す
る。この実施例1の半導体装置では、結晶成長の方向に
対しては、各層3,4,5のバンドギャップエネルギー
の違いによって、キャリアは相対的にエネルギーギャッ
プの大きなAlGaInP層3,5に挟まれたInGa
P層4に閉じ込められる。さらに、InGaP層4内に
おいてキャリアは、自然超格子の秩序度が周期的に異な
っていることによって、成長層内の〔110〕方向、即
ち、図1の紙面の左右方向に対して、(001)面を有
する第1結晶面31上に成長した領域41に閉じ込めら
れる。また、この領域41は、図1の紙面に垂直な方向
に直線状に延びているので、キャリアはこの方向にのみ
自由に移動できる。このようにして、キャリアが1次元
的に伝導する構造の半導体装置を得ることができる。し
たがって、InGaP層4内において、各領域41内に
マルチステップ部のエネルギーギャップの大きな領域4
2によって領域41と領域42が交互に配置されている
方向での良好なキャリアの量子閉じ込めが実現でき、領
域41が高性能な量子細線として機能する半導体装置が
得られる。
【0046】また、この実施例1の半導体装置によれ
ば、基板1として、パターンを形成したものを用いてい
ないため、細線の基板面内の密度を高くできるととも
に、工程を簡略にできる等の効果がある。
【0047】実施例2.図2(e)は、本発明の他の実
施例に係る半導体装置を示す断面図である。図中におい
て、図1と同一符号は同一または相当部分であるが、こ
の実施例2に係る半導体装置は、GaAs基板1として
(001)面から〔/110〕方向に3〜5度傾斜させ
た表面をもつオフ基板を用いている。また、AlGaI
nP層3のステップは(001)面を有する第1結晶面
31と、(001)面から〔/110〕方向に5〜7度
程度傾斜した面の第2結晶面32とを備えており、伝導
層となるInGaP層4の自然超格子は上記実施例1の
半導体装置と異なり第1結晶面31上の領域42で自然
超格子の秩序度が低く、第2結晶面32上の領域で自然
超格子の秩序度が高くなっている。
【0048】つぎに、この実施例2に係る半導体装置の
製造方法について説明する。図2(a)〜(e)は、実
施例2に係る半導体装置の製造工程を示す断面図であ
り、基板の面方位が〔110〕方向と直交する〈/11
0〉方向からみたものである。
【0049】結晶成長の基板として、(001)面から
〔/110〕方向に3〜5度微傾斜させた表面をもつG
aAs基板1(図2(a))を用い、MOCVD法(有
機金属気相成長法)により、半導体層を順次結晶成長さ
せる。まず、このGaAs基板1上に、成長温度を60
0℃でGaAs結晶を成長させGaAs層2を形成する
(図2(b))。このとき、基板1表面に存在していた
原子層厚みのステップが集合したステップバンチングが
形成され、GaAs層2の表面には断面階段状のマルチ
ステップが形成される。この結果、GaAs層2上には
(001)面と、(001)面から〔/110〕方向に
5〜7度程度傾斜した面が周期的に配列した表面構造が
形成される。このマルチステップにより構成される異な
る面方位をもつ2種の面は、図中の紙面に垂直な方向に
直線状に延びている。なお、GaAs層2の成長温度を
600℃としたが、マルチステップが形成される成長条
件であればよく、特に限定されない。
【0050】ついで、このGaAs層2上に、成長温度
を650℃でAl0.25Ga0.25In0.5 Pを結晶成長さ
せGaAs基板1と格子整合したAlGaInP層3
(第1バリア層)を形成する(図2(c))。このAl
GaInP層3の成長後における表面形状は、先のGa
As層2の表面形状と基本的に同一である。即ち、Al
GaInP層3には、(001)面となる第1結晶面3
1と、(001)面から〔/110〕方向に5〜7度程
度傾斜した面となる第2結晶面32とが周期的に配列し
た表面構造が形成されている。
【0051】そして、このAlGaInP層3上に、成
長温度を660℃、V族原子と III族原子の比(V
/III 比)を140の条件下でIn0.5 Ga0.5
を結晶成長させ、InGaP層4(伝導層)を形成する
(図2(d))。このとき、InGaP層4には、Ga
原子とIn原子が規則的に配列した自然超格子が形成さ
れる。このInGaP層4のバンドギャップエネルギー
はAlGaInP層3のバンドギャップエネルギーに比
べて小さい。また、InGaP層4は(001)面を有
する第1結晶面31上に成長した領域42では、その結
晶の自然超格子の秩序度は、(001)面から〔/11
0〕方向に5〜7度程度傾斜した結晶面である第2結晶
面32上に成長させた領域41の自然超格子の秩序度に
比べて低くなっている。したがって、InGaP層4内
では、第1結晶面31上に結晶成長した領域42のバン
ドギャップエネルギーは、他の領域41のバンドギャッ
プエネルギーに比べて大きくなる。なお、InGaP層
4の成長条件は、自然超格子が形成される条件であれば
よく上記条件に特に限定されない。
【0052】その後、このInGaP層4上に、成長温
度を650℃でAl0.25Ga0.25In0.5 Pを結晶成長
させ、InGaP層4よりもバンドギャップエネルギー
の大きなAlGaInP層5を形成すると、AlGaI
nP/InGaP/AlGaInP量子井戸構造を備え
た半導体装置が製造される(図2(e))。
【0053】つぎに、この実施例2の半導体装置の動作
を説明する。この実施例2の半導体装置では、結晶成長
の方向に対しては、各層3,4,5のバンドギャップエ
ネルギーの違いによって、キャリアは相対的にエネルギ
ーギャップの大きなAlGaInP層3,5に挟まれた
InGaP層4に閉じ込められる。さらに、InGaP
層4内においてキャリアは、自然超格子の秩序度が周期
的に異なっていることによって、成長層内の〔/11
0〕方向、即ち、図2の紙面の左右方向に対して、(0
01)面から〔/110〕方向へ傾斜した面の第2結晶
面32上に成長した領域41に閉じ込められる。
【0054】図8は、InGaP層4内でのバンドエネ
ルギー状態を示すバンドダイアグラムであり、同図
(b)は同図(a)に示した実施例2の半導体装置のA
A’断面のバンドダイアグラムを示す。図示したよう
に、バンドギャップエネルギーは、自然超格子の秩序度
の高い領域41では自然超格子の秩序度の低い領域42
に比べて、伝導帯底および価電子帯頂上ともに低エネル
ギー側へシフトしている。即ち、このInGaP層4は
領域41にキャリアを閉じ込めて量子細線構造を形成す
ることがわかる。
【0055】また、この領域41は、図2の紙面に垂直
な方向に直線状に延びているので、キャリアはこの方向
にのみ自由に移動できる。このようにして、キャリアが
1次元的に伝導する構造の半導体装置を得ることができ
る。
【0056】したがって、この実施例2の半導体装置に
よれば、伝導層4内において、各領域41に(001)
面上のエネルギーギャップの大きな領域42によって領
域41と領域42が交互に配置されている方向ので良好
なキャリアの量子閉じ込めを実現することができ、領域
41が高性能な量子細線として機能する半導体装置が得
られる。
【0057】また、この実施例2の半導体装置によれ
ば、基板1として、パターンを形成したものを用いてい
ないため、細線の基板面内の密度を高くできるととも
に、工程を簡略にできる等の効果がある。
【0058】なお、上記実施例1,2における伝導層4
をInGaPに代え、AlInAsとしても同様の効果
が得られる。この場合、これをはさむバリア層3,5と
しては相対的にエネルギーギャップの大きなAlAsS
bとすれば良く、またさらに、基板1としては、GaA
s基板よりAlInAs/AlAsSbと格子整合した
InP基板を用いる方がより好ましい。
【0059】AlInAs結晶の自然超格子の形成につ
いて、結晶成長中の表面再配列構造が中心的な役割を果
しており基板上のステップが重要な働きをすることが、
第41回春季応用物理学関係連合講演会予稿集(No.1)P1
92,28p-Y-1(1994)に示されている。即ち、AlInAs
を結晶成長させる結晶面にステップが形成されていると
AlInAs結晶は自然超格子を形成することが分か
る。
【0060】また、AlInAs結晶におけるバンドギ
ャップエネルギーについて、傾斜基板上にガスソースM
BE法で成長温度を415度,460度,520度,5
70度の各条件でAlInAsを成長した場合、成長温
度を低くすると自然超格子の形成によるバンドギャップ
エネルギーの低下が増大することが、第40回秋期応用
物理学関係連合講演会予稿集(No.1),P200,27p-ZS-9(199
3)に報告されている。即ち、AlInAs結晶の自然超
格子の秩序度が高くなるにつれてバンドギャップエネル
ギーが小さくなることを示す。
【0061】また、上記実施例1,2では、InGaP
を1次元伝導層4としたが、これをAlGaInPとし
ても同様の効果が得られる。この場合、これをはさむバ
リア層3,5としては相対的にエネルギーギャップの大
きなAlGaInP(相対的にAl組成が大きい)とす
れば良い。
【0062】実施例3.図3は、本発明の半導体装置の
他の実施例を示す断面図であり、量子細線構造を2段に
したものである。即ち、実施例1,2では、量子細線を
形成するInGaP層(伝導層)4は一層である場合を
示したが、この上に第2の量子細線を形成するInGa
P層4をさらに相対的にエネルギーギャップの大きなA
lGaInP層50を、MOCVD法により結晶成長さ
せた後、InGaP層4,AlGaInP層5を形成す
ること以外は、上記実施例1,2と同様にして製造する
ことにより、成長膜厚方向に2段に積層した量子細線構
造の半導体装置が形成できる。この実施例3の半導体装
置によれば、量子細線を2層構造としているため、量子
細線の密度をさらに上げることができる。
【0063】なお、この実施例3の半導体装置では量子
細線を形成するInGaP層(伝導層)4が2層である
場合について示したが、3層以上形成してもよい。
【0064】実施例4.図4は、本発明の半導体装置の
他の実施例を示す断面図であり、伝導層となるInGa
P層4として、第1結晶面上の領域42では薄く、第2
結晶面上の領域41では厚く結晶成長させること以外、
その他については上記実施例2と同様にして半導体装置
を製造する。なお、領域41の厚みは、約0.3μm程
度で、領域42の厚みは約0.1μm程度であり、この
InGaP層4をMOCVD法で成長させるときの成長
温度としては約750℃で行ったが、厚みのある領域4
1と厚みのない領域42が形成される成長条件であれば
よく特に限定されない。この半導体装置によれば、In
GaP層4は自然超格子の秩序度の違いによるほか、領
域41は、他の領域42より厚みがあるため、領域41
ではさらに良好なキャリアの閉じ込め効果が実現でき、
その結果、領域41が高性能な量子細線として機能する
半導体装置が得られる。
【0065】実施例5.図5は、本発明の半導体装置の
他の実施例を示す断面図であり、GaAs基板1とし
て、あらかじめ基板上にパターンを形成する溝11を設
けたものを用いた以外、その他については上記実施例1
の半導体装置と同様にして半導体装置を製造する。な
お、隣接する溝11の間隔は、数〜数十μm程度であ
る。また、基板1上のパターンは従来と同様にエッチン
グ除去等により溝11を設けて形成される。この半導体
装置でも、自然超格子の秩序度の高い領域41において
キャリアが1次元的に伝導する高性能な量子細線を備え
たものが得られる。
【0066】実施例6.図6は、実施例2の半導体装置
を用いた半導体レーザを示す断面図である。図におい
て、図2と同一符号は同一または相当部分である。6は
p側電極、7はn側電極であり、半導体レーザを駆動す
る電極となる。8はp−AlGaAs層、9はn−Al
GaAs層、10はp−AlGaAs層である。これら
p−AlGaAs層8、n−AlGaAs層9およびp
−AlGaAs層10は、図2に示す実施例2の半導体
装置において、領域41の長さ方向の両側をAlGaI
nP層3の深さまでエッチング除去した後、順次結晶成
長させて形成する。この後、p側電極6,n側電極7を
蒸着等により形成すると、この半導体レーザが得られ
る。この半導体レーザによれば、活性層となるInGa
P層4にキャリアが注入されると、自然超格子の秩序度
の高い領域41は自然超格子の秩序度の低い領域42よ
りバンドギャップエネルギーが小さいため、この領域4
1内にキャリアが確実に閉じ込められるので、小さな電
流密度でも発振可能等の高性能な半導体レーザが得られ
る。
【0067】なお、この実施例6の半導体レーザには、
実施例2の半導体装置、即ち、AlGaInP層3の第
2結晶面32上に結晶成長したGaAs層4の領域41
が量子細線となる半導体装置を用いたが、逆に第1結晶
面31上の領域41が量子細線となる実施例1の半導体
装置を用いてもよい。また、レーザ発振領域が複数有す
るアレイレーザ、即ち、実施例1または2の半導体装置
において自然超格子の秩序度の高い領域41が複数有す
る伝導層4を備えた半導体装置を用いてもよい。
【0068】実施例7.図7は、実施例1の半導体装置
を用いた電界効果形トランジスタを示す断面図であり、
図1のGaInP層4における領域41の長さ方向に沿
った断面を示す。図において、図1と同一符号は同一ま
たは相当部分であり、115はゲート電極、116はソ
ース電極、117はドレイン電極である。この電界効果
形トランジスタは、図1の半導体装置において、領域4
1上のAlGaInP層5の所定部分をエッチング除去
しソース電極116、ドレイン電極117を形成するた
めの開口部を設けた後、このエッチング除去により露出
した領域41上にソース電極116、ドレイン電極11
7を、また、該ソース電極116、ドレイン電極117
の中間位置のAlGaInP層5上にゲート電極115
を蒸着等により形成することにより得られる。この電界
効果形トランジスタによれば、InGaP層4の領域4
1のバンドギャップエネルギーは、その両側に配置され
る領域42(図示せず)より小さいため、キャリアはこ
の領域41内でのみ移動することができる。したがっ
て、領域41の長さ方向に沿ってソース電極116、ド
レイン電極117を形成することにより、該領域41を
一次元状のチャネル領域として用いることができ、高速
動作が可能な高電子移動度の電界効果形トランジスタを
得ることができる。
【0069】なお、この実施例7のトランジスタには、
実施例1の半導体装置を用いたが、実施例2の半導体装
置を用いてもよい。この場合、ソース電極116,ドレ
イン電極117,ゲート電極115は、第2結晶面32
上に形成させた領域41に応じた所に形成されることと
なる。
【図面の簡単な説明】
【図1】 この発明の一実施例による半導体装置および
その製造方法を示す断面図である。
【図2】 この発明の他の実施例による半導体装置およ
びその製造方法を示す断面図である。
【図3】 この発明の他の実施例による半導体装置を示
す断面図である。
【図4】 この発明の他の実施例による半導体装置を示
す断面図である。
【図5】 この発明の他の実施例による半導体装置を示
す断面図である。
【図6】 図2に示した実施例2の半導体装置を用いた
半導体レーザを示す断面図である。
【図7】 図1に示した実施例1の半導体装置を用いた
電界効果形トランジスタを示す断面図である。
【図8】 図2に示した半導体装置に対応するInGa
P層内でのバンドダイアグラムを示す模式図である。
【図9】 MOCVD法で成長したInGaP結晶のバ
ンドギャップエネルギーと基板の面方位(傾斜方向と傾
斜角度)の関係を示すグラフである。
【図10】 InGaP結晶の自然超格子構造における
オーダリング状態を模式的に示す図である。
【図11】 InGaP結晶の自然超格子構造における
ディスオーダリング状態を模式的に示す図である。
【図12】 この発明の従来例による半導体装置を示す
断面図である。
【図13】 この発明の他の従来例による半導体装置を
示す断面図である。
【符号の説明】
1 GaAs基板、2 GaAs層、3 AlGaIn
P層(第1バリア層)、31 第1結晶面、32 第2
結晶面、4 InGaP層(伝導層)、41自然超格子
の秩序度が高い領域、42 自然超格子の秩序度が低い
領域、5 AlGaInP層(第2バリア層)。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 // H01L 21/205 9447−4M H01L 29/80 A

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に、積層方向にはヘテロ接
    合により伝導層内にキャリアが閉じ込められるように、
    第1バリア層,伝導層,及び第2バリア層が順次結晶成
    長された積層構造を備えた半導体装置において、 上記第1バリア層は、その伝導層側の面に断面階段状と
    なるステップを備え、該ステップは、互いに異なる面方
    位を有する第1結晶面と第2結晶面とが交互に配列され
    たものであり、 上記伝導層は、規則的に原子配列された自然超格子によ
    り量子細線構造となる結晶層を有し、該結晶層は、上記
    第1結晶面上に形成された領域と,上記第2結晶面上に
    形成された領域とでは自然超格子の秩序度が異なるもの
    であることを特徴とする半導体装置。
  2. 【請求項2】 請求項1に記載の半導体装置において、 上記半導体基板は、所定の面方位から他の面方位方向に
    傾斜した表面を有する傾斜基板であることを特徴とする
    半導体装置。
  3. 【請求項3】 請求項1または2に記載の半導体装置に
    おいて、 上記第1バリア層,及び第2バリア層は、AlGaIn
    P層からなるものであり、 上記伝導層は、InGaP層または上記バリア層のAl
    GaInPよりAl組成の小さいAlGaInP層から
    なるものであることを特徴とする半導体装置。
  4. 【請求項4】 請求項1または2に記載の半導体装置に
    おいて、 上記第1バリア層,及び第2バリア層は、AlAsSb
    層からなるものであり、 上記伝導層は、AlInAs層からなるものであること
    を特徴とする半導体装置。
  5. 【請求項5】 請求項1または2に記載の半導体装置に
    おいて、 上記伝導層が複数段に形成されたものであることを特徴
    とする半導体装置。
  6. 【請求項6】 請求項1または2に記載の半導体装置に
    おいて、 上記伝導層は、第1結晶面上の領域では薄く形成された
    ものであり、第2結晶面上の領域では厚く形成されたも
    のであることを特徴とする半導体装置。
  7. 【請求項7】 請求項1または2に記載の半導体装置に
    おいて、 上記半導体基板は、その表面に溝が形成されたものであ
    ることを特徴とする半導体装置。
  8. 【請求項8】 請求項1または2に記載の半導体装置に
    おいて、 上記半導体基板の裏面側と上記第2バリア層側とに,そ
    れぞれ電極が形成されたものであることを特徴とする半
    導体装置。
  9. 【請求項9】 請求項1または2に記載の半導体装置に
    おいて、 上記伝導層における自然超格子の秩序度の高い領域上
    に,ソース電極とドレン電極とが形成されており、該ソ
    ース電極と該ドレイン電極との中間位置における第2バ
    リア層上にゲート電極が形成されたものであることを特
    徴とする半導体装置。
  10. 【請求項10】 半導体基板上に、積層方向にはヘテロ
    接合により伝導層内にキャリアが閉じ込められるよう
    に、第1バリア層,伝導層及び第2バリア層が順次結晶
    成長された積層構造を備えた半導体装置を製造する方法
    において、 上記半導体基板上に、互いに異なる面方位を有する第1
    結晶面と第2結晶面とが交互に配列された断面階段状と
    なるステップを結晶成長させて第1バリア層を形成する
    工程と、 該第1バリア層上に、規則的に原子配列された自然超格
    子により量子細線構造となる結晶層を結晶成長させて、
    上記第1結晶面上に形成された領域と,上記第2結晶面
    上に形成された領域とでは自然超格子の秩序度が異なる
    伝導層を形成する工程と、 該伝導層上に、該伝導層のバンドギャップエネルギーよ
    り大きい構成材料を結晶成長させて、第2バリア層を形
    成する工程とを備えたことを特徴とする半導体装置の製
    造方法。
  11. 【請求項11】 請求項10に記載の半導体装置を製造
    する方法において、 上記半導体基板として、(001)面から〔110〕方
    向に傾斜させた表面を有する傾斜基板を用い、 上記第1結晶面を、(001)面とし、 上記第2結晶面を、(001)面から〔110〕方向に
    傾斜した面とすることを特徴とする半導体装置の製造方
    法。
  12. 【請求項12】 請求項10に記載の半導体装置を製造
    する方法において、 上記半導体基板として、(001)面から〔/110〕
    方向に傾斜させた表面を有する傾斜基板を用い、 上記第1結晶面を、(001)面とし、 上記第2結晶面を、(001)面から〔/110〕方向
    に傾斜した面とすることを特徴とする半導体装置の製造
    方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016046334A (ja) * 2014-08-21 2016-04-04 日本電信電話株式会社 量子細線構造
CN111916511A (zh) * 2020-08-14 2020-11-10 湖南科莱特光电有限公司 嵌入量子线的超晶格材料及其制备方法、红外波段发光材料和探测器

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG98018A1 (en) * 2000-12-08 2003-08-20 Inst Materials Research & Eng A method of fabricating a semiconductor structure having quantum wires and a semiconductor device including such structure
DE10125711C2 (de) * 2001-05-28 2003-12-24 Ipag Innovative Proc Ag Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelements
JP2004296496A (ja) * 2003-03-25 2004-10-21 Fujitsu Ltd 半導体装置の製造方法
US7173285B2 (en) * 2004-03-18 2007-02-06 Cree, Inc. Lithographic methods to reduce stacking fault nucleation sites
US7109521B2 (en) * 2004-03-18 2006-09-19 Cree, Inc. Silicon carbide semiconductor structures including multiple epitaxial layers having sidewalls
JP5748176B2 (ja) * 2011-11-01 2015-07-15 住友電気工業株式会社 受光素子、エピタキシャルウエハおよびその製造方法
JP2014120669A (ja) 2012-12-18 2014-06-30 Toshiba Corp 半導体発光素子
JP2014216624A (ja) * 2013-04-30 2014-11-17 住友電気工業株式会社 エピタキシャルウエハ、その製造方法、半導体素子、および光学センサ装置
US20240332355A1 (en) * 2023-03-29 2024-10-03 Raytheon Company Segmented transistor active region for enhanced thermal conductivity

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2515051B2 (ja) * 1990-11-14 1996-07-10 三菱電機株式会社 半導体光素子及びその製造方法
US5436468A (en) * 1992-03-17 1995-07-25 Fujitsu Limited Ordered mixed crystal semiconductor superlattice device
EP0582986B1 (en) * 1992-08-10 1999-01-20 Canon Kabushiki Kaisha Semiconductor device and method of manufacturing the same
US5546418A (en) * 1993-07-28 1996-08-13 Matsushita Electric Industrial Co., Ltd. Semiconductor laser having a flat groove for selected crystal planes
JP2630264B2 (ja) * 1994-03-24 1997-07-16 日本電気株式会社 歪量子井戸半導体レーザ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016046334A (ja) * 2014-08-21 2016-04-04 日本電信電話株式会社 量子細線構造
CN111916511A (zh) * 2020-08-14 2020-11-10 湖南科莱特光电有限公司 嵌入量子线的超晶格材料及其制备方法、红外波段发光材料和探测器

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Publication number Publication date
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