JPH09153283A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】製品歩留りの向上と共に、プリチャージ動作及
びリフレッシュ動作期間中のコマンド信号の誤入力によ
る記憶データ破壊を防止する。 【解決手段】１回のリフレッシュ信号ＲＥＦの発生に応
答して所定回数のリフレッシュ動作及びプリチャージ動
作を実行制御するリフレッシュ制御回路３，内部制御回
路４及び内部リフレッシュカウンタ１２を設ける。内部
リフレッシュカウンタ１２には、所定回数のリフレッシ
ュ動作及びプリチャージ動作を実行中、高レベルとなる
リフレッシュ動作期間信号ＲＦＥを発生する機能を持た
せる。コマンドデコーダ２は、リフレッシュ動作期間信
号ＲＦＥが高レベルの間は全ての制御信号（ＲＥＦ，Ａ
ＣＴ，ＰＲＥ）の発生を停止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にクロック信号と同期して入力されるリフレッシ
ュコマンドに従ってリフレッシュ動作を行う同期式の半
導体記憶装置に関する。

【０００２】

【従来の技術】近年、クロック信号に同期して外部信号
のコマンドを入力し、このコマンドをデコードして内部
の各種制御信号を発生し、各部を活性化して書込み読出
し動作，リフレッシュ動作を実行したり、ビット線のプ
リチャージを行うシンクロナスＤＲＡＭ等の同期式の半
導体記憶装置が市場に現れるようになった。

【０００３】このような半導体記憶装置の一例（第１の
例）を図３に示す。

【０００４】この半導体記憶装置は、行方向，列方向に
配置された複数のメモリセルＭＣ、この複数のメモリセ
ルＭＣの各行それぞれと対応して設けられ選択レベルの
とき対応する行のメモリセルＭＣを選択する複数のワー
ド線（ＷＬ１，ＷＬ２等）、並びに複数のメモリセルＭ
Ｃの各列のそれぞれ奇数番目のメモリセル及び偶数番目
のメモリセルと対応（図３では奇数番目と偶数番目とを
ずらして表示してある）して設けられ選択されたメモリ
セルのデータを伝達する複数の互いに対をなす第１及び
第２のビット線（ＢＬ１，ＢＬ２等、以下、ビット線対
という）を備えたメモリセルアレイ１と、クロック信号
ＣＫと同期して入力される外部からのコマンド信号ＣＭ
Ｄをデコードしてリフレッシュ信号ＲＥＦ，ＲＡＳ系活
性化信号ＡＣＴ，及びプリチャージ信号ＰＲＥを含む各
種の制御信号を発生するコマンドデコーダ２ｘと、リフ
レッシュ信号ＲＥＦを受けてリフレッシュ起動信号ＲＦ
ＳＥＴ及び内部アドレス制御信号ＡＣＢＲを発生しリフ
レッシュ終了タイミング信号ＲＴＯを受けてプリチャー
ジ開始制御信号ＰＲＲを発生するリフレッシュ制御回路
３ｘと、リフレッシュ起動信号ＲＥＳＥＴ及びＲＡＳ系
活性化信号ＡＣＴのうちの一方を受けてアクティブレベ
ル（低レベル）となりプリチャージ開始制御信号ＤＲＲ
及びプリチャージ信号ＰＲＥのうちの一方を受けてイン
アクティブレベル（高レベル）となるＲＡＳ系動作制御
信号ＲＡＳＢを発生しリフレッシュ起動信号ＲＦＳＥＴ
を受けて所定時間後にリフレッシュ終了タイミング信号
ＲＴＯを発生する内部制御回路４ｘと、内部アドレス制
御信号ＡＣＢＲに同期してアドレス値が更新される内部
アドレス信号ＡＤＩを発生する内部アドレス発生回路５
と、外部からのアドレス信号ＡＤＥを入力するアドレス
バッファ回路６と、リフレッシュ信号ＲＥＦによりＲＡ
Ｓ系動作制御信号ＲＡＳＢがアクティブレベルのときは
内部アドレス信号ＡＤＩで、ＲＡＳ系活性化信号ＡＣＴ
によりＲＡＳ系動作制御信号ＲＡＳＢがアクティブレベ
ルのときはアドレスバッファ回路６からのアドレス信号
でメモリセルアレイ１の複数のワード線（ＷＬ１，ＷＬ
２通）のうちの１本を選択して所定の行を選択する行選
択回路７と、ＲＡＳ系動作制御信号ＲＡＳＢがインアク
ティブレベルのときメモリセルアレイ１の複数のビット
線対それぞれを所定のレベルにプリチャージすると共に
バランスさせるプリチャージ回路８と、所定のタイミン
グで活性化しメモリセルアレイ１の選択された行のデー
タを各ビット線（ＢＬ１，ＢＬ２等）を通して増幅しそ
の行に再書込みし、かつ外部からのデータを選択された
行に書込みセンス増幅・マルチプレクサ９と、アドレス
バッファ回路６からのアドレス信号に従って複数のビッ
ト線対のうちの１対を選択する列選択回路１０と、選択
された行，列のメモリセルのデータを外部へ読出し、外
部からのデータを選択されたメモリセルに伝達するデー
タ入出力バッファ回路１１とを有する構成となってい
る。

【０００５】次に、この半導体記憶装置のリフレッシュ
動作について、図４に示された各部信号のタイミング図
を併せて参照し説明する。

【０００６】まず、クロック信号ＣＫに同期して、コマ
ンド信号ＣＭＤによるリフレッシュコマンドＲＥＦＣが
入力されると、コマンドデコーダ２ｘはこれをデコード
しリフレッシュ信号ＲＥＦを発生する。このリフレッシ
ュ信号ＲＥＦを受けてリフレッシュ制御回路３ｘはリフ
レッシュ起動信号ＲＦＳＥＴ及び内部アドレス制御信号
ＡＣＢＲを発生し、内部アドレス発生回路５から所定の
アドレス値の内部アドレス信号ＡＤＩが出力される。

【０００７】一方、内部制御回路４ｘは、リフレッシュ
起動信号ＲＦＳＥＴを受けてＲＡＳ系動作制御信号ＲＡ
ＳＢをアクティブレベルとし、この結果、行選択回路７
は内部アドレス信号ＡＤＩに従って１本のワード線（例
えばＷＬ１）を選択レベルとしメモリセルアレイ１の対
応する行を選択する。

【０００８】選択された行のメモリセルのデータは各ビ
ット線対（ＢＬ１，ＢＬ２等）を通してセンス増幅・マ
ルチプレクサ９により増幅され、この増幅されたデータ
が各ビット線対を通して選択された行のメモリセルに再
書込みされる。

【０００９】内部制御回路４ｘは、リフレッシュ起動信
号ＲＦＳＥＴを受けてから所定の時間経過後、すなわ
ち、再書込みのレベルが十分なレベルに達した後、リフ
レッシュ終了タイミング信号ＲＴＯを発生し、リフレッ
シュ制御回路３ｘはこれを受けてプリチャージ開始制御
信号ＰＲＲを発生する。内部制御回路４ｘはプリチャー
ジ開始制御信号ＰＲＲを受けてＲＡＳ系動作制御信号Ｒ
ＡＳＢをインアクティブレベルにする。

【００１０】この結果、行選択回路７はメモリセルアレ
イ１の所定の行（ＷＬ１対凹）の選択をやめ、プリチャ
ージ回路８は各ビット線対のプリチャージ及びバランス
動作を実行する。こうして、１つのリフレッシュコマン
ドＲＥＦＣによる１回のリフレッシュサイクルが終了す
る。

【００１１】そして、１６ＭビットのＤＲＡＭの場合、
通常、約１６μｓ後に次のリフレッシュコマンドＲＥＦ
Ｃが入力され、このとき、内部アドレス信号ＡＤＩのア
ドレス値が更新されて、例えばワード線ＷＬ２が選択レ
ベルとなり、これと対応する行のデータがリフレッシュ
される。

【００１２】なお、通常の書込み，読出し動作及びプリ
チャージ動作は、外部からのＲＡＳ系活性化コマンド
（ＡＣＴＣ）をデコードして発生するＲＡＳ系活性化信
号ＡＣＴに従い、外部からのアドレス信号ＡＤＥで指定
されたアドレスに対し書込み，読出しが行なわれ、続い
て入力されるプリチャージコマンド（ＰＲＥＣ）をデコ
ードして発生するプリチャージ信号ＰＲＥに従って各ビ
ット線対のプリチャージが行われる。

【００１３】ここで、１６ＭビットのＤＲＡＭの場合、
通常１回のリフレッシュサイクルでリフレッシュされる
ビットは４ｋビットであり、４ｋ回のリフレッシュサイ
クルが実行されて全ビットのリフレッシュが完了する。
従って、全ビットのリフレッシュが完了するリフレッシ
ュ期間は、１リフレッシュサイクルの時間を１６μｓと
すると、６４ｍｓとなる。

【００１４】このように、メモリ容量（ビット数）が増
大するとリフレッシュ期間が長くなり、データ保持時間
がこのリフレッシュ期間より短かいものも発生し、この
場合、記憶データが保持できなくなるため、データ保持
時間不良として廃棄処分され、製品歩留りが低下する。

【００１５】そこで、データ保持時間がリフレッシュ期
間を満たさないものであっても、リフレッシュサイクル
時間を変えることなく記憶データが保持でき、廃棄処分
されることなく製品歩留りを上げることができるように
した半導体メモリ装置を提案した（例えば、時願平６−
３００１７８号）。この半導体メモリ装置は、１回のリ
フレッシュ信号ＲＥＦの発生で複数回のリフレッシュ動
作及びプリチャージ動作をそれぞれ異なる行アドレスに
対して行うようにしたものである。

【００１６】このような半導体メモリ装置の技術を上述
の半導体記憶装置に適用した例（第２の例）を図５に示
す。

【００１７】この第２の例の半導体記憶装置が図３に示
された第１の例の半導体記憶装置と相違する点は、１回
のリフレッシュ信号ＲＥＦの発生で実行されるリフレッ
シュ動作及びプリチャージ動作の回数を選択して設定し
ておき、プリチャージ終了タイミング信号ＰＸＥを受け
てリフレッシュ信号ＲＥＦの発生後にこのプリチャージ
終了タイミング信号ＰＸＥを受けた回数が上記の設定さ
れた回数より少なければリフレッシュ要求信号ＲＦＥを
発生する内部リフレッシュカウンタ１２ｘを設け、リフ
レッシュ制御回路３ｘに、リフレッシュ要求信号ＲＦＥ
を受けてこのときもリフレッシュ起動信号ＲＦＳＥＴ及
び内部アドレス制御信号ＡＣＢＲを発生する機能を付加
してリフレッシュ制御回路３とし、内部制御回路４ｘ
に、プリチャージ開始制御信号ＰＲＲを受けて所定時間
（ビット線のプリチャージ電位が十分なレベルに到達す
る時間）経過後にプリチャージ終了タイミング信号ＰＸ
Ｅを発生する機能を設けると共に、次のリフレッシュ信
号ＲＥＦの発生までに設定された回数のリフレッシュ動
作及びプリチャージ動作ができるように各信号の発生タ
イミングを設定して内部制御回路４とし、１回のリフレ
ッシュ信号ＲＥＦの発生で実行できるリフレッシュ動作
及びプリチャージ動作の回数を選択して設定できるよう
にした点である。

【００１８】図６は上記の設定された回数が複数回のと
きの各部信号のタイミング図である。

【００１９】リフレッシュ信号ＲＥＦが発生してメモリ
セルアレイ１の１行（ワード線ＷＬ１と対応する）のリ
フレッシュ動作が終了しビット線のプリチャージ動作が
開始されるまでの動作は、図３及び図４に示される半導
体記憶装置と同様である（ただし、リフレッシュ終了タ
イミング信号ＲＴＯの発生タイミングは異なる）。

【００２０】プリチャージ開始制御信号ＰＲＲの発生
後、内部制御回路４は所定時間経過するとプリチャージ
終了タイミング信号ＰＸＥを発生し、内部リフレッシュ
カウンタ１２ｘはこのプリチャージ終了タイミング信号
ＰＸＥを受け、その受けた回数（リフレッシュ信号ＲＥ
Ｆ発生後の）が上記の設定された回数より少なければリ
フレッシュ要求信号ＲＦＥを発生する。

【００２１】リフレッシュ制御回路３は、リフレッシュ
要求信号ＲＦＡを受けてリフレッシュ起動信号ＲＦＳＥ
Ｔ及び内部アドレス制御信号ＡＣＢＲを発生し、２回目
のリフレッシュ動作及びプリチャージ動作が、内部アド
レス信号ＡＤＩのアドレス値を換えて実行される。

【００２２】以下、同様にして、設定された回数だけリ
フレッシュ動作及びプリチャージ動作が実行される。

【００２３】このようにして、メモリセルアレイ１のデ
ータ保持時間に応じて、１回のリフレッシュ信号ＲＥＦ
の発生で実行できるリフレッシュ動作及びプリチャージ
動作の回数（行数）を選択，設定できるので、外部から
のコマンド信号ＣＭＤの入力タイミングを変えることな
くデータ保持時間不良で廃棄処分されるものの数を低減
することができ、製品歩留りを上げることができる。

【００２４】

【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、第１の例では、メモリ容量の増大に伴いリ
フレッシュ期間が長くなり、メモリセルアレイ１のデー
タ保持時間がこのリフレッシュ期間より短かいものも発
生してデータ保持不良として廃棄処分されるために製品
歩留りが低下するという問題点があり、第２の例では、
１回のリフレッシュ信号ＲＥＦの発生で実行するリフレ
ッシュ動作及びプリチャージ動作の回数（行数）を選
択，設定することができるので、データ保持時間不良の
数を低減して製品歩留りは上るが、このリフレッシュ動
作及びプリチャージ動作の期間中でも外部からのコマン
ド信号ＣＭＤのデコードが可能であり、この期間に、誤
動作や誤操作によってコマンド信号ＣＭＤのデコードに
よるＲＡＳ系活性信号ＡＣＴやプリチャージ信号ＰＲＥ
が発生すると（図６の破線参照）、プリチャージ動作や
リフレッシュ動作が中断されて十分なプリチャージレベ
ル、再書込みレベルに到達しなくなり、誤読出しに起因
するものを含めた記憶データの破壊が発生するという危
険性がある。このことは第１の例についても同様であ
る。

【００２５】本発明の目的は、外部からのコマンド信号
の入力タイミングを変えることなく製品歩留りを上げる
ことができ、かつプリチャージ動作及びリフレッシュ動
作期間中のコマンド信号の誤入力による記憶データ破壊
が発生するのを防止することができる半導体記憶装置を
提供することにある。

【００２６】

【課題を解決するための手段】本発明の半導体記憶装置
は、外部からのコマンド信号をデコードしてリフレッシ
ュ信号，行系活性化信号，及びプリチャージ信号を含む
各種の制御信号を発生し、メモリセルアレイに対するデ
ータのリフレッシュ動作，書込み読出し動作、及びビッ
ト線のプリチャージ動作を実行する半導体記憶装置であ
って、１回の前記リフレッシュ信号の発生により所定回
数のリフリェッシュ動作及びプリチャージ動作を実行す
ると共に、この所定回数のリフレッシュ動作及びプリチ
ャージ動作の期間中は前記外部からのコマンド信号のデ
コードによる前記各種の制御信号の発生を停止するよう
にして構成され、１回のリフレッシュ信号の発生により
実行するリフレッシュ動作及びプリチャージ動作の回数
を選択して設定できるようにして構成される。

【００２７】また、リフレッシュ動作期間信号が第１の
レベルのとき外部からのコマンド信号をデコードしてリ
フレッシュ信号，行系活性化信号，及びプリチャージ信
号を含む各種の制御信号を発生し第２のレベルのとき前
記各種の制御信号の発生を停止するコマンドデコーダ
と、前記リフレッシュ信号，行系活性化信号，及びリフ
レッシュ要求信号のうちの一つが発生するとアクティブ
レベルとなり所定の期間の経過及び前記プリチャージ信
号の発生のうちの一方に従ってインアクティブレベルと
なる行系動作制御信号を発生し前記リフレッシュ信号及
びリフレッシュ要求信号のうちの一方の発生に応答して
内部アドレス制御信号を発生し前記行系動作制御信号が
インアクティブレベルとなってから所定時間経過後にプ
リチャージ終了タイミング信号を発生する制御回路と、
前記リフレッシュ信号の１回の発生で実行されるリフレ
ッシュ動作及びプリチャージ動作の回数を選択して設定
しておき前記プリチャージ終了タイミング信号を受けて
前記リフレッシュ信号の発生後にこのプリチャージ終了
タイミング信号を受けた回数が前記設定された回数より
少なければ前記リフレッシュ要求信号を発生し前記リフ
レッシュ信号の発生に応答して第２のレベル、前記プリ
チャージ終了タイミング信号を受けて前記リフレッシュ
信号の発生後にこのプリチャージ終了タイミング信号を
受けた回数が前記設定された回数と同一となったとき第
１のレベルとなる前記リフレッシュ動作期間信号を発生
する内部リフレッシュカウンタと、前記内部アドレス制
御信号に同期してアドレス値が更新される内部アドレス
信号を発生する内部アドレス発生回路と、前記行系動作
制御信号がアクティブレベルの期間に前記内部アドレス
信号に従ってメモリセルアレイの所定の行を選択する行
選択回路と、前記行系動作制御信号がインアクティブレ
ベルの期間に前記メモリセルアレイの各ビット線を所定
のレベルにプリチャージするプリチャージ回路と、前記
メモリセルアレイの選択された行のデータをこのメモリ
セルアレイの各ビット線を通してリフレッシュするデー
タリフレッシュ手段とを有して構成される。

【００２８】更に、１回のリフレッシュ信号の発生によ
り実行する所定回数のリフレッシュ動作及びプリチャー
ジ動作の期間中、各種の制御信号のうちのメモリセルア
レイの記憶データの破壊を誘発する制御信号の発生を停
止するようにして構成され、また、各種の制御信号のう
ちのメモリセルアレイの記憶データの破壊を誘発する制
御信号を、少なくともリフレッシュ信号，行系活性化信
号及びプリチャージ信号として構成される。

【００２９】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。

【００３０】図１は本発明の一実施の形態を示すブロッ
ク図である。

【００３１】この実施の形態が図５に示された従来の半
導体記憶装置と相違する点は、内部リフレッシュカウン
タ１２ｘに、リフレッシュ信号ＲＥＦの発生に応答して
高レベル、リフレッシュ信号ＲＥＦ発生後のプリチャー
ジ終了タイミング信号ＰＸＥを受けた回数が１回のリフ
レッシュ信号ＲＥＦの発生で実行されるリフレッシュ動
作及びプリチャージ動作の設定回数と同一となったとき
のプリチャージ終了タイミング信号ＰＸＥに応答して低
レベルとなるリフレッシュ動作期間信号ＰＦＥを発生す
る機能を付加して内部リフレッシュカウンタ１２とし、
コマンドデコーダ２ｘに代えて、リフレッシュ動作期間
信号ＲＦＥが低レベルの期間にコマンド信号ＣＭＤをデ
コードして各種の制御信号（ＲＥＦ，ＡＣＴ，ＰＲＥ
等）を発生し、高レベルの期間にはこれら各種の制御信
号の発生を停止するコマンドデコーダ２を設けた点にあ
る。

【００３２】図２はこの実施の形態の動作を説明するた
めの各部信号のタイミング図である。

【００３３】この実施の形態において、１回のリフレッ
シュコマンドＲＥＦＣのデコードによってリフレッシュ
信号ＲＥＦが発生し、所定回数のリフレッシュ動作及び
プリチャージ動作が実行される過程は、図５及び図６に
示された従来の半導体記憶装置と同様である。

【００３４】ただし、この実施の形態においては、リフ
レッシュ信号ＲＥＦが発生すると高レベルになり、１回
のリフレッシュ信号ＲＥＦの発生時のリフレッシュ動作
及びプリチャージ動作の設定回数と同一回数のプリチャ
ージ終了タイミング信号ＰＸＥを受けると低レベルにな
るリフレッシュ動作期間信号ＲＦＥを発生し、このリフ
レッシュ動作期間信号ＲＦＥの高レベルの期間には、コ
マンドデコーダ２は各種の制御信号（ＲＥＦ，ＡＣＴ，
ＰＲＥ等）の発生を停止している。従って、誤動作や誤
操作等によってＲＡＳ系活性化コマンドＡＣＴＣやプリ
チャージコマンドＰＲＥＣが入力されたとしても（図２
はプリチャージコマンドＰＲＥＣが誤入力されたときの
例を示す）、設定された回数のリフレッシュ動作及びプ
リチャージ動作は、これらの誤入力されたコマンドに左
右されることなく正常に実行され、誤読出しに起因する
ものを含めたデータの破壊の発生を防止することができ
る。

【００３５】また、１回のリフレッシュ信号ＲＥＦの発
生で実行されるリフレッシュ動作及びプリチャージ動作
の回数（行数）を選択，設定することができるので、外
部からのコマンド信号ＣＭＤの入力タイミングを変える
ことなくデータ保持時間不良の数を低減し、製品歩留り
を上げることができる。

【００３６】なお、この実施例においては、リフレッシ
ュ動作期間信号ＲＦＥが高レベルの期間中はコマンド信
号ＣＭＤをデコードした全ての制御信号（ＲＥＦ，ＡＣ
Ｔ，ＰＲＥを含む全て）の発生を停止するようにした
が、これら制御信号のうち、メモリセルアレイ１の記憶
データの破壊を誘発するような制御信号のみ、例えば、
ＲＡＳ系活性化信号ＡＣＴ，プリチャージ信号ＰＲＥ，
リフレッシュ信号ＲＥＦの発生を停止するようにしても
よい。

【００３７】

【発明の効果】以上説明したように本発明は、１回のリ
フレッシュ信号の発生により実行されるリフレッシュ動
作及びプリチャージ動作の回数を選択，設定してこれら
動作を実行すると共に、この設定された回数のこれら動
作が実行されている間はコマンド信号のデコードによる
各種の制御信号のうちの少なくともメモリセルアレイの
記憶データの破壊を誘発するような制御信号の発生を停
止するようにしたので、外部からのコマンド信号の入力
タイミングを変えることなくデータ保持時間不良の数を
低減して製品歩留りを上げることができ、かつ１回のリ
フレッシュ動作の発生に伴う所定回数のリフレッシュ動
作及びプリチャージ動作の期間中のコマンド信号の誤入
力により記憶データの破壊が発生するのを防止すること
ができる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施の形態を示すブロック図であ
る。

【図２】図１に示された実施の形態の動作及び効果を説
明するための各部信号のタイミング図である。

【図３】従来の半導体記憶装置の第１の例を示すブロッ
ク図である。

【図４】図３に示された半導体記憶装置の動作を説明す
るための各部信号のタイミング図である。

【図５】従来の半導体記憶装置の第２の例を示すブロッ
ク図である。

【図６】図５に示された半導体記憶装置の動作及び課題
を説明するための各部信号のタイミング図である。

【符号の説明】

１ メモリセルアレイ ２，２ｘ コマンドデコーダ ３，３ｘ リフレッシュ制御回路 ４，４ｘ 内部制御回路 ５ 内部アドレス発生回路 ６ アドレスバッファ回路 ７ 行選択回路 ８ プリチャージ回路 ９ センス増幅・マルチプレクサ １０ 列選択回路 １１ データ入出力バッファ回路 １２，１２ｘ 内部リフレッシュカウンタ ＢＬ１，ＢＬ２ ビット線 ＭＣ メモリセル ＷＬ１，ＷＬ２ ワード線

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部からのコマンド信号をデコードして
   リフレッシュ信号，行系活性化信号，及びプリチャージ
   信号を含む各種の制御信号を発生し、メモリセルアレイ
   に対するデータのリフレッシュ動作，書込み読出し動
   作、及びビット線のプリチャージ動作を実行する半導体
   記憶装置であって、１回の前記リフレッシュ信号の発生
   により所定回数のリフリェッシュ動作及びプリチャージ
   動作を実行すると共に、この所定回数のリフレッシュ動
   作及びプリチャージ動作の期間中は前記外部からのコマ
   ンド信号のデコードによる前記各種の制御信号の発生を
   停止するようにしたことを特徴とする半導体記憶装置。
2. 【請求項２】 １回のリフレッシュ信号の発生により実
   行するリフレッシュ動作及びプリチャージ動作の回数を
   選択して設定できるようにした請求項１記載の半導体記
   憶装置。
3. 【請求項３】 リフレッシュ動作期間信号が第１のレベ
   ルのとき外部からのコマンド信号をデコードしてリフレ
   ッシュ信号，行系活性化信号，及びプリチャージ信号を
   含む各種の制御信号を発生し第２のレベルのとき前記各
   種の制御信号の発生を停止するコマンドデコーダと、前
   記リフレッシュ信号，行系活性化信号，及びリフレッシ
   ュ要求信号のうちの一つが発生するとアクティブレベル
   となり所定の期間の経過及び前記プリチャージ信号の発
   生のうちの一方に従ってインアクティブレベルとなる行
   系動作制御信号を発生し前記リフレッシュ信号及びリフ
   レッシュ要求信号のうちの一方の発生に応答して内部ア
   ドレス制御信号を発生し前記行系動作制御信号がインア
   クティブレベルとなってから所定時間経過後にプリチャ
   ージ終了タイミング信号を発生する制御回路と、前記リ
   フレッシュ信号の１回の発生で実行されるリフレッシュ
   動作及びプリチャージ動作の回数を選択して設定してお
   き前記プリチャージ終了タイミング信号を受けて前記リ
   フレッシュ信号の発生後にこのプリチャージ終了タイミ
   ング信号を受けた回数が前記設定された回数より少なけ
   れば前記リフレッシュ要求信号を発生し前記リフレッシ
   ュ信号の発生に応答して第２のレベル、前記プリチャー
   ジ終了タイミング信号を受けて前記リフレッシュ信号の
   発生後にこのプリチャージ終了タイミング信号を受けた
   回数が前記設定された回数と同一となったとき第１のレ
   ベルとなる前記リフレッシュ動作期間信号を発生する内
   部リフレッシュカウンタと、前記内部アドレス制御信号
   に同期してアドレス値が更新される内部アドレス信号を
   発生する内部アドレス発生回路と、前記行系動作制御信
   号がアクティブレベルの期間に前記内部アドレス信号に
   従ってメモリセルアレイの所定の行を選択する行選択回
   路と、前記行系動作制御信号がインアクティブレベルの
   期間に前記メモリセルアレイの各ビット線を所定のレベ
   ルにプリチャージするプリチャージ回路と、前記メモリ
   セルアレイの選択された行のデータをこのメモリセルア
   レイの各ビット線を通してリフレッシュするデータリフ
   レッシュ手段とを有する請求項１記載の半導体記憶装
   置。
4. 【請求項４】 １回のリフレッシュ信号の発生により実
   行する所定回数のリフレッシュ動作及びプリチャージ動
   作の期間中、各種の制御信号のうちのメモリセルアレイ
   の記憶データの破壊を誘発する制御信号の発生を停止す
   るようにした請求項１記載の半導体記憶装置。
5. 【請求項５】 各種の制御信号のうちのメモリセルアレ
   イの記憶データの破壊を誘発する制御信号を、少なくと
   もリフレッシュ信号，行系活性化信号及びプリチャージ
   信号とした請求項４記載の半導体記憶装置。